JP3710703B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に半導体集積回路に内蔵された電源電圧発生回路及びかかる半導体集積回路の検査方法に関する。
【０００２】
【従来の技術】
ビット線とワード線との交点に備えられた容量素子に電荷を蓄積して情報記録を行うメモリ素子であるダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）においては、回路の微細化に伴い、電源電圧も低下する傾向にある。
【０００３】
このため、ＤＲＡＭが備える容量もサイズの低下に伴って減少傾向にあり、読み出し動作や書き込み動作において、容量素子に蓄積される電荷量も減少することから、リークに対する影響を小さくすることで読み出し動作や書き込み動作に対して充分余裕を持たせることができるよう、読み出し動作や書き込み動作終了後におけるビット線の電位を、電源電圧ＶＤＤの半分に設定したメモリ回路が広く用いられている。
【０００４】
図１３は、電源電圧ＶＤＤの半分の電圧を発生する目的で通常用いられている代表的な電源電圧発生回路の構成図である。図１３において、抵抗Ｒ１及びＲ２、トランジスタＱ１及びＱ２により作られる参照電位ＶＭに対し、トランジスタＱ３及びＱ４のゲートに印加される電位は、トランジスタＱ１及びＱ２のしきい値電圧をＶＴとして、それぞれ（ＶＭ＋ＶＴ）及び（ＶＭ−ＶＴ）で表わされる。
【０００５】
この電源電圧発生回路では、トランジスタＱ３及びＱ４のゲート電圧が一定であることから、トランジスタＱ３及びＱ４を流れる電流Ｉｄｓ３及びＩｄｓ４はそれぞれ、（数１）のように表される。
【０００６】
（数１）
Ｉｄｓ３＝（β／２）・（Ｗ／Ｌ）・（ＶＭ−ＶＢＰ）2
Ｉｄｓ４＝−（β／２）・（Ｗ／Ｌ）・（ＶＭ−ＶＢＰ）2
したがって、出力ＶＢＰの電圧がＶＭと等しくなるときにＩｄｓ３＝０及びＩｄｓ４＝０となることで回路が安定となる。そして、電圧ＶＢＰの上昇もしくは低下に対して（数１）の関係を保ちながら出力段トランジスタＱ３あるいはＱ４のゲート・ソース間電圧が変化するために、ＶＤＤあるいはＶＳＳから出力ＶＢＰに供給される電流によって出力ＶＢＰの昇圧あるいは降圧動作が行なわれ、出力ＶＢＰの電位を一定に保つ動作が行なわれている。
【０００７】
【発明が解決しようとする課題】
しかしながら、このような電源電圧発生回路では、出力段トランジスタＱ３及びＱ４に印加されるゲート電圧が一定であるために、ゲート・ソース間電圧の変化で供給できる電流の変化量はあまり大きくならず、過渡応答特性がそれほど良くないという特徴を有している。
【０００８】
そして、過渡応答特性を良くするためには、出力段トランジスタＱ３及びＱ４の能力を大きくする必要があり、それには出力段トランジスタＱ３及びＱ４の面積を広くするという方法が第一に考えられる。
【０００９】
しかしながら、面積を広くするという方法では、（１）電源電圧発生回路自体の面積が大きくなってしまうという問題点と、（２）面積の増加に伴って電源電圧発生回路が消費する電流も増加するという問題点が生じることとなる。
【００１０】
図１４に、出力電圧ＶＢＰと出力バッファの電流能力ＩＢＰの関係をグラフに示す。出力段トランジスタＱ３及びＱ４の面積をそれぞれｓ（Ｑ３）及びｓ（Ｑ４）と表したとき、出力段トランジスタＱ３及びＱ４の面積を変更したＱ３’及びＱ４’（ゲート長をＷからＷ’へ、ゲート幅をＬからＬ’へと変更したもの）について、電流ＩＢＰは（Ｗ’／Ｗ）・（Ｌ／Ｌ’）倍となり、電流能力は向上しているが、同時にリーク電流Ｉｌｅａｋも大きくなってしまうということで、面積が大きくなるほど効果的に電流能力が増加するというものではないことが明らかである。
【００１１】
以上のように、通常用いられているビット線プリチャージ電源電圧発生回路では、課題として過渡応答特性の向上が必要であるものの、電源電圧発生回路のレイアウト面積を過剰に増加させないで過渡応答特性の向上を実現するためには、出力ＶＢＰの変化に対し、電圧を所定の値に戻すための電流を供給する出力段のトランジスタが、積極的に電流を流すことができるような回路とすることが必要となる。
【００１２】
本発明は、上記問題点を克服するべく、電源電圧発生回路のレイアウト面積を過剰に増加させないで過渡応答特性の向上を図ることができる半導体集積回路及びかかる半導体集積回路における検査方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体集積回路は、機能回路と、前記機能回路の動作に使用される電源電圧発生回路を備えた半導体集積回路であって、前記電源電圧発生回路において、作動点に微小な電圧差を有する参照電圧が入力される一対の差動増幅器によって出力段を形成するトランジスタ群を駆動し、前記一対の差動増幅器と異なる差動増幅器において、前記一対の差動増幅器に入力される前記参照電圧のいずれよりも小さい参照電圧と、前記トランジスタ群のうち対応するトランジスタからの出力電圧との大小比較を行い、出力段を形成する他のトランジスタを駆動し、前記電源電圧発生回路が、それぞれ直列に接続された第一の抵抗器と、第二の抵抗器と、第三の抵抗器と、第四の抵抗器を備えるとともに、第一の差動増幅器と、第二の差動増幅器と、第三の差動増幅器と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタを備えており、前記第一の抵抗器は前記第二の抵抗器と接続された端子と反対側の端子を前記第一の電源電位に接続し、前記第四の抵抗器は前記第三の抵抗器と接続された端子と反対側の端子を前記接地電位に接続したものであって、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのゲート端子が、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の出力にそれぞれ接続され、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのソース端子が、前記第一の電源電位あるいは前記接地電位のいずれかに接続され、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのドレイン端子が出力端子に接続されたものであって、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力が前記出力端子に接続され、前記第一の差動増幅器の他方の入力には前記第一の抵抗器と前記第二の抵抗器の間で作られる第一の参照電圧が、前記第二の差動増幅器の他方の入力には前記第二の抵抗器と前記第三の抵抗器の間で作られる第二の参照電圧が、前記第三の差動増幅器の他方の入力には前記第三の抵抗器と前記第四の抵抗器の間で作られる第三の参照電圧が、それぞれ入力される構成であり、前記電源電圧発生回路を構成する差動増幅器のうち、前記第一の差動増幅器の動作電源電圧を、前記第一の電源電圧よりも高い値を持つ第二の電源電圧により駆動させ、前記第二の差動増幅器あるいは前記第三の差動増幅器は前記第一の電源電圧で駆動させることを特徴とする。
【００１４】
かかる構成により、出力電圧が微小に変化した場合、急激に変化した場合それぞれについて動作する増幅器を異ならせることができ、電圧変化に対して短時間で所定の電圧に戻すことが可能となる。
【００１６】
また、所定の電源電圧を発生させるために電流供給を行うトランジスタのゲート電圧を変化させることができるので、出力電圧が所定の値から変動したときの電流供給能力を大きく変化させることができる。また、それぞれの差動増幅器の参照電圧を変化させているため、電流消費が起こらない電圧領域を作ることが容易であることから、電源電圧発生回路の動作時の消費電流あるいは半導体集積回路の製造バラツキに起因する回路内部における異常電流を抑制することも可能となる。
【００１９】
さらに、差動増幅器の動作電源を駆動トランジスタの動作電源と独立させることで、差動増幅器が動作する出力電圧設定を広くとることができる。
【００２６】
また、本発明にかかる他の構成の半導体集積回路は、機能回路と、前記機能回路の動作に使用される電源電圧発生回路を備えた半導体集積回路であって、前記電源電圧発生回路において、作動点に微小な電圧差を有する参照電圧が入力される一対の差動増幅器によって出力段を形成するトランジスタ群を駆動し、前記一対の差動増幅器と異なる差動増幅器において、前記一対の差動増幅器に入力される前記参照電圧のいずれよりも小さい参照電圧と、前記トランジスタ群のうち対応するトランジスタからの出力電圧との大小比較を行い、出力段を形成する他のトランジスタを駆動し、前記電源電圧発生回路が、それぞれ直列に接続された第一の抵抗器と、第二の抵抗器と、第三の抵抗器と、第四の抵抗器を備えるとともに、
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かかる構成により、電源電圧直下で電圧の検出を行うだけではなく、回路全体の電源供給を確認した後に電源回路の動作制御を行うことができ、半導体集積回路全体の回路規模が大きくなった場合であっても、電源が充分に供給されていないなどの問題を解決し、電源電圧発生回路を適用する場合の制限事項を緩和することができる。また、電源電圧直下で電圧の検出を行うだけではなく、回路全体の電源供給を確認した後に電源回路の動作制御を行うことができ、半導体集積回路全体の回路規模が大きくなった場合であっても、電源が充分に供給されていないなどの問題を解決し、電源電圧発生回路を適用する場合の制限事項を緩和することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態にかかる半導体集積回路について、図面を参照しながら説明する。図１は本発明の実施の形態にかかる半導体集積回路の概略ブロック図であり、図２は、図１で示される半導体集積回路をトランジスタレベルで記述した実装レベルにおける例示図である。
【００３０】
図１において、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４で作られる参照電位から、参照電圧ＶＡ、ＶＢ及びＶＣが作られる。第１の参照電圧ＶＡは、差動増幅器ＡＭＰ１の負入力に、第２の参照電圧ＶＢは差動増幅器ＡＭＰ２の負入力にそれぞれ印加されるものとする。また、差動増幅器ＡＭＰ１及びＡＭＰ２それぞれの正入力にはＶＢＰが印加されるものとする。
【００３１】
さらに、差動増幅器ＡＭＰ１の出力はＮチャネルトランジスタＱ５のゲート端子に、差動増幅器ＡＭＰ２の出力はＰチャネルトランジスタＱ４のゲート端子にそれぞれ印加されており、トランジスタＱ４のソース端子は電源電圧ＶＤＤに、ドレイン端子は出力ＶＢＰに接続されるものとする。トランジスタＱ５も同様にソース端子を接地電圧ＶＳＳに、ドレイン端子をＶＢＰに接続する構成をなしている。
【００３２】
加えて、図１に示されるように、この回路では第３の参照電圧ＶＣを、第３の差動増幅器ＡＭＰ３の負入力に接続した構成となっており、差動増幅器ＡＭＰ３は正入力にＶＢＰを接続し、出力がＰチャネルトランジスタＱ６のゲート端子に接続された構成となっている。トランジスタＱ６は、ソース端子に電源電圧ＶＤＤを、ドレイン端子に出力ＶＢＰを接続したものであり、トランジスタＱ６のサイズはトランジスタＱ４及びＱ５のサイズに対して大きく、トランジスタＱ６の電流能力もトランジスタＱ４及びＱ５の電流能力に対して充分大きなものとする。
【００３３】
図２に示される半導体集積回路においては、外部からの制御端子として、２系統の制御信号／ＣＴＲＬ、／ＣＴＡＣＴを備えている。この制御信号／ＣＴＲＬ、／ＣＴＡＣＴは、双方ともに通常はハイレベルであるものとする。制御信号／ＣＴＲＬから入力される信号がローレベルに変化すると、電圧変換回路Ｘ６を介して、Ｑ６１のゲート端子に印加される電圧は第２の電源電圧ＶＰＰと等しいハイレベルとなり、Ｑ６１が非活性状態となることで差動増幅器ＡＭＰ１への電源電圧ＶＰＰの供給を停止する。
【００３４】
さらに、インバータＸ７によって制御信号／ＣＴＲＬの反転信号を生成するが、制御信号／ＣＴＲＬがローレベルの時にＮチャネルトランジスタＱ１５がオン状態となり、トランジスタＱ５に印加されるゲート電位をローレベルに固定する。同時に、ＡＭＰ２の構成要素であるＰチャネルトランジスタＱ２５もオン状態となり、トランジスタＱ４のゲート電位をハイレベルとして、トランジスタＱ３及びＱ４による出力ＶＢＰへの電流供給を停止させるとともに、制御信号／ＣＴＲＬによってトランジスタＱ２６はオフ状態となるために、差動増幅器ＡＭＰ１及びＡＭＰ２は双方ともに停止状態となる。
【００３５】
一方、第２の制御信号／ＣＴＡＣＴは、差動増幅器ＡＭＰ３の動作状態を制御する働きを有している。制御信号／ＣＴＡＣＴがハイレベルのときには、トランジスタＱ３５がオフ状態、トランジスタＱ３６がオン状態となり、差動増幅器ＡＭＰ３が活性化されることによってトランジスタＱ６への電流供給が行われる。しかし、制御信号／ＣＴＡＣＴがローレベルとなると、トランジスタＱ６のゲート端子に与えられる電位が電源電圧ＶＤＤになると同時にトランジスタＱ３６がオフ状態となり、差動増幅器ＡＭＰ３が停止状態となる。
【００３６】
抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４で作られる参照電圧ＶＡ、ＶＢ及びＶＣは、それぞれ違った値をとることができる。本実施の形態においては、ＶＡ、ＶＢ及びＶＣには、それぞれ電圧差が設けてある。これによって、差動増幅器ＡＭＰ１及びＡＭＰ２の電圧設定は、それぞれ出力ＶＢＰが参照電圧ＶＡより高い場合、あるいは出力ＶＢＰが参照電圧ＶＢより低い場合に動作するように設定されており、ＶＡ＞ＶＢＰ＞ＶＢの電圧範囲では差動増幅器ＡＭＰ１及びＡＭＰ２による比較動作は行なわれない。これは、拡散による回路の製造工程でのばらつきを要因とする、トランジスタのしきい値変動に対して誤動作を起こさないことを目的としており、この設定によりトランジスタＱ４及びＱ５が電流供給を行なわない電圧領域を設定している。
【００３７】
また、参照電圧ＶＣは、ＶＣ＜ＶＢの関係が成り立つ電圧に設定されており、差動増幅器ＡＭＰ３によって駆動されるトランジスタＱ６が供給する電流によって出力ＶＢＰが過剰に昇圧されることをを防止している機能を有することを特徴とするものである。
【００３８】
さらに、図２に示すように差動増幅器ＡＭＰ１及びＡＭＰ２の極性をそれぞれ対称なものにしている。すなわち、ＮチャネルトランジスタであるＱ５を駆動する差動増幅器ＡＭＰ１は、ＮチャネルトランジスタＱ１３及びＱ１４によりカレントミラー回路が構成されており、参照電圧ＶＡと出力電圧ＶＢＰの入力電圧比較にＰチャネルトランジスタＱ１１及びＱ１２を用いたものであると同時に、ＰチャネルトランジスタＱ４を駆動する差動増幅器ＡＭＰ２の構成としてＰチャネルトランジスタＱ２３及びＱ２４によってカレントミラー回路が、参照電圧ＶＢ及び出力電圧ＶＢＰが入力されるトランジスタとしてＮチャネルトランジスタＱ２１及びＱ２２を用いた構成となっている。
【００３９】
かかる構成によって、ＮチャネルトランジスタＱ５が駆動される電圧に出力電圧ＶＢＰがある時、ＰチャネルトランジスタＱ４を流れる貫通電流を抑制する、またＰチャネルトランジスタＱ４が駆動される電圧にある時はＮチャネルトランジスタＱ５の貫通電流を抑制する効果が得られると同時に、図３（ａ)に示されるように、ＶＢＰの電圧変化に対するトランジスタＱ４及びＱ５の電流能力が対称となる特性を示す。
【００４０】
図３（ｂ）に、差動増幅器ＡＭＰ１、ＡＭＰ２及びＡＭＰ３で駆動されるトランジスタＱ４、Ｑ５及びＱ６による、出力電圧ＶＢＰの変動特性を示す。出力電圧ＶＢＰが急激に低くなり、ＶＢＰ＜ＶＣの関係が成立するときには、差動増幅器ＡＭＰ２とＡＭＰ３が同時に反応し、出力電圧ＶＢＰを参照電圧ＶＣまで戻そうとする。以降は差動増幅器ＡＭＰ２のみが出力電圧ＶＢＰを参照電圧ＶＢまで戻す動作を行なう。また、ＶＢＰ＞ＶＡの関係が成立するときには、差動増幅器ＡＭＰ１により出力電圧ＶＢＰを参照電圧ＶＡまで戻そうとする動作を行なう。
【００４１】
また、図２に示されるように、差動増幅器ＡＭＰ３の電流源として用いられるトランジスタＱ３７が通常の電流源とは独立して備えられており、トランジスタＱ３７のソース端子には接地電位が、ゲート端子には制御信号ＢＯＯＳＴが入力される。このＢＯＯＳＴは通常ローレベルであり、最大の電圧値ＶＤＤとしたハイレベルとなる論理制御信号であり、これは電源の外部から導入されるものであって、半導体装置内部に備えられた論理回路の出力であっても、半導体装置外部端子からの与えられる入力のいずれであっても良いものとする。
【００４２】
次に、図４に示された半導体集積回路に備えられた抵抗の調整手段について説明を行う。抵抗Ｒ１は、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、及びＲ１Ａ、さらにヒューズＦ１１、Ｆ１２、Ｆ１３及びＦ１４で構成され、ヒューズＦ１１からＦ１４はそれぞれ抵抗Ｒ１１からＲ１４の両端の端子に接続しており、通常は全体の抵抗をＲ１Ａとして使用するものである。抵抗Ｒ４も同様に、抵抗Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４、Ｒ４ＡとＲ４１からＲ４４それぞれの両端に接続されたヒューズＦ４１からＦ４４にて構成するものである。抵抗の倍率は、Ｒ１２＝２×Ｒ１１、Ｒ１３＝２×Ｒ１２、Ｒ１４＝２×Ｒ１３と倍々に大きくなるように設定してある。Ｒ４１からＲ４４も同様で、ヒューズの切断に応じ、最大Ｒ１１×１５、Ｒ４１×１５の抵抗の増分を行えるよう設計を行っている。
【００４３】
また、本発明では、電源回路が動作可能である電圧調整範囲を広くとるために、差動増幅器の動作電圧を調整することを行っており、その詳細は以下に示す通りである。
【００４４】
図１における差動増幅器ＡＭＰ１をトランジスタで記述した回路を図５に示す。図５においては、差動増幅器ＡＭＰ１を駆動する電圧を、第一の電源電圧ＶＤＤより高い値である第二の電源電圧ＶＰＰとした構成としている。
【００４５】
そして、ＰチャネルトランジスタＱ１６及びＮチャネルトランジスタＱ１７によって降圧された電圧ＶＣＵＲを作り、ＶＣＵＲをＰチャネルトランジスタＱ１８のゲート端子に入力する回路構成をなす。Ｑ１８は、ソース端子をＶＰＰに、ドレイン端子を差動増幅器ＡＭＰ１のノードＶＵＰに接続したもので、差動増幅器ＡＭＰ１を活性化させる電流源となるものである。
【００４６】
この機能が有する効果について図５、図６、図７及び図８を参照しながら説明する。まず、図６は従来の差動増幅器ＡＭＰ１の電流供給源をＶＤＤとした回路を示し、図５に示す本実施の形態にかかる半導体集積回路との比較を目的としたものである。
【００４７】
図６においては、図５に示す回路と同様に、ＮチャネルトランジスタＱ１３及びＱ１４で構成されるカレントミラー回路、差動増幅動作を行う入力トランジスタをＰチャネルトランジスタＱ１１及びＱ１２によって構成されているが、電流供給源であるＰチャネルトランジスタＱ１１８のドレイン端子を内部ノードＶＵＰに、ゲート端子を接地電位ＶＳＳに、ソース端子を第一の電源電位ＶＤＤに、それぞれ接続している。
【００４８】
それぞれの回路について、目標の参照電位をＶＡとＶＢの中間ＶＲＥＦと記述した時、ＶＲＥＦ＝１．２５Ｖに設定し、ＶＤＤ＝１.８Ｖ、ＶＰＰ＝３．３Ｖとして出力ＶＢＰを０Ｖから１．８Ｖまで変動させた場合における図５、図６それぞれに示す差動増幅回路の内部ノードＶＵＰの電圧変化を、図７及び図８のグラフ特性図に示す。
【００４９】
なお、図７及び図８においては、各々図５及び図６に含まれる一対の差動増幅器ＡＭＰ１、ＡＭＰ２の各ノードにおける電圧をプロットしており、差動増幅器への入力ＶＢＰに対する電圧依存性を示すものとなっている。
【００５０】
本発明の実施の形態において採用する回路（図５）における結果を示す図７のグラフでは、ＶＢＰが目標電圧ＶＲＥＦと等しい時のトランジスタＱ１８のドレイン−ソース間の電位差は約１．２Ｖであり、ＶＢＰがＶＲＥＦよりも大きい場合、小さい場合どちらの電圧設定の場合であっても、トランジスタＱ１８への電流供給能力を失うことはなく、設定電圧に制約を有しない。
【００５１】
一方、従来の回路（図６）における結果を示した図８のグラフでは、目標電圧ＶＲＥＦにＶＢＰが近付くとき、ノードＶＵＰの電圧がＶＤＤに限りなく近くなり、電流源となるトランジスタＱ１１８のドレイン−ソース間の電位差は約５０ｍＶと見積もられる。その結果、Ｑ１１８には電流がほとんど流れなくなり、差動増幅器が正常に動作しない。
【００５２】
このように、本実施の形態によれば、第一の電源電圧ＶＤＤより高い値である第二の電源電圧ＶＰＰを電流供給源とすることで、ＶＢＰの設定電圧に特に制約がなくなり、差動増幅器が正常に動作しなくなることを未然に回避することが可能となる。
【００５３】
また、制御信号／ＣＴＲＬは、電源回路の外部から入力される信号であり、ＤＲＡＭの制御回路内に設けられた論理回路の出力信号、あるいは半導体装置の外部入力端子から直接入力される信号のいずれかの方法によって生成されるものとする。
【００５４】
制御信号ＣＴＡＣＴを生成する回路を図９に、また、その動作タイミングチャートを図１０に示す。
【００５５】
図９において、ＤＲＡＭの制御回路で作られるロウアドレスストローブ信号／ＲＡＳの反転信号をクロックで同期させた信号ＩＲＡＳ、センスアンプ起動信号ＳＥ、並びに前述の制御信号／ＣＴＲＬによって、制御信号ＣＴＡＣＴが生成される。
【００５６】
すなわち、ＩＲＡＳをバッファＸ７Ａにより所定の時間遅延させた信号と、ＩＲＡＳをインバータＸ７Ｂにより論理反転させた信号について、Ｘ７Ｃにより論理積の否定をとる。一方、ＩＲＡＳをインバータＸ７Ｂにより論理反転させた信号とタイムアウト信号について、Ｘ７Ｍにより論理和の否定を取ることで、ＩＲＡＳの立ち下がりエッジに同期した所定の幅を持つパルスが生成される。これらの信号を２個の論理積の否定Ｘ７Ｄ、Ｘ７Ｅで構成されるフリップフロップのセット端子に入力することで、内部ノードＴＩＭＥＲがハイレベルとなる。
【００５７】
このとき、トランジスタＱ７１がオフとなることで、内部ノードＭ７１は、インバータＸ７Ｈの働きでローレベルへと変化しようとするが、Ｘ７Ｈの出力とＭ７１の間に設けられた抵抗Ｒ７１、及びＭ７１と接地電位との間に設けられた容量Ｃ７１によって、Ｍ７１の電位は図１０に示すように緩やかに変化する。
【００５８】
Ｍ７１の電位がインバータＸ７Ｊのスイッチングレベルを下回ると、インバータＸ７ＫならびにトランジスタＱ７２の入力レベルはハイレベルに変化するが、その時も、抵抗Ｒ７２及び容量Ｃ７２の働きでノードＭ７２の電位が緩やかに変化し、Ｍ７２の電圧がインバータＸ７Ｌのスイッチングレベルを下回ったときに、出力ＴＩＭＥＯＵＴはローレベルからハイレベルへと変化する。この信号は、論理和の否定Ｘ７Ｍにより、ノードＲＥＳＥＴがローレベルからハイレベルへと変化し、ノードＴＩＭＥＲがローレベルとなることで、タイミング生成回路Ｘ７Ｔの全体が、ノードＭ７１及びＭ７２がハイレベルとなることで初期状態に戻る。
【００５９】
上述のように、タイミング生成回路Ｘ７Ｔで生成される、所定の期間ハイレベルになる信号ＴＩＭＥＲと、ＩＲＡＳ、ＳＥの論理和をＸ７Ｆでとった信号がメモリ活性化時における、ＶＢＰ電源回路の活性タイミングとなる。
【００６０】
この信号は、制御信号／ＣＴＲＬがハイレベルであれば、論理積Ｘ７Ｇをそのまま通過し、ＣＴＡＣＴとして出力されるが、制御信号／ＣＴＲＬがローレベルにあるときには制御信号／ＣＴＲＬの出力が優先され、ＣＴＡＣＴも常時ローレベルとなる。制御信号／ＣＴＲＬがローレベルの時には、前述したように差動増幅器ＡＭＰ１及びＡＭＰ２の動作が停止するが、このように差動増幅器ＡＭＰ３も同時に停止することになる。
【００６１】
従って、制御信号／ＣＴＲＬをローレベルとすることで、出力ＶＢＰを外部から印加する検査が実行可能となる。
【００６２】
検査の手順としては、まず制御信号／ＣＴＲＬをローレベルに設定し、出力ＶＢＰその他電源電圧の外部印加によりメモリ動作が充分行なえる素子を抜き出し、その位置情報と、最適な出力電圧ＶＢＰその他の電圧値を記録することを行う。
【００６３】
しかる後に、第二の手順として出力電圧ＶＢＰを調整するためにヒューズＦ１１からＦ１４あるいはＦ４１からＦ４４の切断を行い、出力電圧ＶＢＰの最適化を行う。
【００６４】
そして、第三の手順として各種電源回路を動作させた状態での各種ファンクションテストを実行する。本半導体集積回路を適用するＤＲＡＭの制御回路では、冗長アドレスのみを選択したメモリセルへの書き込み／読み出し動作を行なうテストモードを備えているが、この冗長アドレスへのアクセスを行なうテストモードに対しても出力電圧ＶＢＰを外部印加するモード、すなわち制御信号／ＣＴＲＬをローレベルに設定するモードが定義されており、出力電圧ＶＢＰの適正化と冗長救済アドレスの使用可否、あるいは欠陥の有無を検査した後に電源回路を適用した各種ファンクションテストを行うことにより、全体の検査に必要とされる時間の短縮を実現することで検査コストの削減を行っている。
【００６５】
さらに、本発明の実施の形態にかかる半導体集積回路では、図１１に示されるように、出力電圧ＶＢＰと差動増幅器の一方の入力端子とを、独立して備えることが可能である。かかる適用例としては、図１２に示されるようなＤＲＡＭの電源配線の配置例が挙げられる。図１２において、メモリセルアレイに配置される各ビット線に対して電源を供給する電源配線系統となるＷ１と、Ｗ１で配置される最も遠い箇所からＷ１とは独立した、差動増幅器の一方の入力に接続される電圧検知のための電源配線系統となるＷ２を備えることが可能となり、もっとも電源が供給されにくい箇所の電圧変動に対してタイミングを決定することができ、すなわち電源供給の安定化を実現することが可能となる。
【００６６】
なお、本実施の形態においては、抵抗を抵抗器の記号で示したが、抵抗の材料として比抵抗率の高い導体材料、すなわちポリシリコン等のような材料に特に限定されるものではなく、例えばＭＯＳトランジスタのゲート端子とドレイン端子を共通の配線で接続した半導体による抵抗素子等に置き換えても良い。
【００６７】
【発明の効果】
以上のように本発明にかかる半導体集積回路によれば、出力電圧ＶＢＰの変動を抑制するために駆動されるトランジスタが、ゲート電圧が動的に変化するために、電圧変動に対する電流能力特性が鋭くなり、過渡応答特性が鋭くなると同時に、駆動トランジスタの面積を小さく抑えることが可能となる。
【００６８】
また、一方のトランジスタを駆動する差動増幅器の電源電圧に、回路の他の部分に用いている電源電圧よりも高い第二の電源電圧を導入しているため、差動増幅器が動作する電圧領域が広くとれ、電源の動作設定範囲を広く取ることが可能となる。
【００６９】
さらに、電源電圧回路が、検査のために回路の動作を停止させる機能を有するため、電源が非動作状態における検査を容易に行うことが可能となる。したがって、電源を動作させた状態での検査の前に、あらかじめ欠陥や検査規格を満たさないサンプルを落とすことができるので、電源を動作させた状態で検査を行なうサンプルの個数を限定することができ、検査時間を短縮することができ、検査コストの低減が可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態にかかる半導体集積回路の構成図
【図２】 本発明の実施の形態にかかる半導体集積回路の回路図
【図３】 本発明の実施の形態にかかる半導体集積回路の動作特性図
【図４】 本発明の実施の形態にかかる半導体集積回路における電圧調整手段の説明図
【図５】 本発明の実施の形態にかかる半導体集積回路における特性改善後の差動増幅器の回路図
【図６】 特性改善前の差動増幅器の回路図
【図７】 本発明の実施の形態にかかる半導体集積回路における特性改善後の動作特性図
【図８】 特性改善前の半導体集積回路の動作特性図
【図９】 本発明の実施の形態にかかる半導体集積回路における制御信号発生回路の例示図
【図１０】 制御信号発生回路のタイミングチャート図
【図１１】 本発明の実施の形態にかかる半導体集積回路における電源電圧出力部と検出入力部を分離させた場合の例示図
【図１２】 ＤＲＡＭにおける電源配線配置の例示図
【図１３】 従来のビット線プリチャージ回路の例示図
【図１４】 従来のビット線プリチャージ回路の動作特性図
【符号の説明】
ＶＡ 第一の参照電圧
ＶＢ 第二の参照電圧
ＶＣ 第三の参照電圧
ＶＢＰ ビット線プリチャージ電位
ＶＤＤ 第一の電源電圧
ＶＰＰ 第二の電源電圧
ＡＭＰ１、ＡＭＰ２、ＡＭＰ３ 差動増幅器
Ｑ１〜Ｑ６１ ＭＯＳトランジスタ
Ｘ６ 電圧変換回路
Ｘ７ インバータ
Ｆ１１、Ｆ１２、Ｆ１３、Ｆ１４、Ｆ４１、Ｆ４２、Ｆ４３、Ｆ４４ ヒューズ
ＶＵＰ 差動増幅器の内部ノード
／ＣＴＲＬ 定電圧回路停止信号（負論理）
ＲＡＳ ロウアドレスストローブ信号
ＩＲＡＳ ロウアドレスストローブ信号のクロック同期信号
ＳＥ センスアンプ起動信号
ＳＥＴ フリップフロップのセット側入力
ＲＥＳＥＴ フリップフロップのリセット側入力
ＴＩＭＥＲ タイマー回路の出力信号
Ｍ７１、Ｍ７２ 抵抗・容量遅延回路内部ノード
ＣＴＡＣＴ メモリ活性状態を判定する制御信号
ＶＢＰＤＥＴ ビット線プリチャージ電位検出端子
Ｗ１ ビット線プリチャージ電位電源配線
Ｗ２ ビット線プリチャージ電位電圧測定配線
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に半導体集積回路に内蔵された電源電圧発生回路及びかかる半導体集積回路の検査方法に関する。
【０００２】
【従来の技術】
ビット線とワード線との交点に備えられた容量素子に電荷を蓄積して情報記録を行うメモリ素子であるダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）においては、回路の微細化に伴い、電源電圧も低下する傾向にある。
【０００３】
このため、ＤＲＡＭが備える容量もサイズの低下に伴って減少傾向にあり、読み出し動作や書き込み動作において、容量素子に蓄積される電荷量も減少することから、リークに対する影響を小さくすることで読み出し動作や書き込み動作に対して充分余裕を持たせることができるよう、読み出し動作や書き込み動作終了後におけるビット線の電位を、電源電圧ＶＤＤの半分に設定したメモリ回路が広く用いられている。
【０００４】
図１３は、電源電圧ＶＤＤの半分の電圧を発生する目的で通常用いられている代表的な電源電圧発生回路の構成図である。図１３において、抵抗Ｒ１及びＲ２、トランジスタＱ１及びＱ２により作られる参照電位ＶＭに対し、トランジスタＱ３及びＱ４のゲートに印加される電位は、トランジスタＱ１及びＱ２のしきい値電圧をＶＴとして、それぞれ（ＶＭ＋ＶＴ）及び（ＶＭ−ＶＴ）で表わされる。
【０００５】
この電源電圧発生回路では、トランジスタＱ３及びＱ４のゲート電圧が一定であることから、トランジスタＱ３及びＱ４を流れる電流Ｉｄｓ３及びＩｄｓ４はそれぞれ、（数１）のように表される。
【０００６】
（数１）
Ｉｄｓ３＝（β／２）・（Ｗ／Ｌ）・（ＶＭ−ＶＢＰ）2
Ｉｄｓ４＝−（β／２）・（Ｗ／Ｌ）・（ＶＭ−ＶＢＰ）2
したがって、出力ＶＢＰの電圧がＶＭと等しくなるときにＩｄｓ３＝０及びＩｄｓ４＝０となることで回路が安定となる。そして、電圧ＶＢＰの上昇もしくは低下に対して（数１）の関係を保ちながら出力段トランジスタＱ３あるいはＱ４のゲート・ソース間電圧が変化するために、ＶＤＤあるいはＶＳＳから出力ＶＢＰに供給される電流によって出力ＶＢＰの昇圧あるいは降圧動作が行なわれ、出力ＶＢＰの電位を一定に保つ動作が行なわれている。
【０００７】
【発明が解決しようとする課題】
しかしながら、このような電源電圧発生回路では、出力段トランジスタＱ３及びＱ４に印加されるゲート電圧が一定であるために、ゲート・ソース間電圧の変化で供給できる電流の変化量はあまり大きくならず、過渡応答特性がそれほど良くないという特徴を有している。
【０００８】
そして、過渡応答特性を良くするためには、出力段トランジスタＱ３及びＱ４の能力を大きくする必要があり、それには出力段トランジスタＱ３及びＱ４の面積を広くするという方法が第一に考えられる。
【０００９】
しかしながら、面積を広くするという方法では、（１）電源電圧発生回路自体の面積が大きくなってしまうという問題点と、（２）面積の増加に伴って電源電圧発生回路が消費する電流も増加するという問題点が生じることとなる。
【００１０】
図１４に、出力電圧ＶＢＰと出力バッファの電流能力ＩＢＰの関係をグラフに示す。出力段トランジスタＱ３及びＱ４の面積をそれぞれｓ（Ｑ３）及びｓ（Ｑ４）と表したとき、出力段トランジスタＱ３及びＱ４の面積を変更したＱ３’及びＱ４’（ゲート長をＷからＷ’へ、ゲート幅をＬからＬ’へと変更したもの）について、電流ＩＢＰは（Ｗ’／Ｗ）・（Ｌ／Ｌ’）倍となり、電流能力は向上しているが、同時にリーク電流Ｉｌｅａｋも大きくなってしまうということで、面積が大きくなるほど効果的に電流能力が増加するというものではないことが明らかである。
【００１１】
以上のように、通常用いられているビット線プリチャージ電源電圧発生回路では、課題として過渡応答特性の向上が必要であるものの、電源電圧発生回路のレイアウト面積を過剰に増加させないで過渡応答特性の向上を実現するためには、出力ＶＢＰの変化に対し、電圧を所定の値に戻すための電流を供給する出力段のトランジスタが、積極的に電流を流すことができるような回路とすることが必要となる。
【００１２】
本発明は、上記問題点を克服するべく、電源電圧発生回路のレイアウト面積を過剰に増加させないで過渡応答特性の向上を図ることができる半導体集積回路及びかかる半導体集積回路における検査方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体集積回路は、機能回路と、前記機能回路の動作に使用される電源電圧発生回路を備えた半導体集積回路であって、前記電源電圧発生回路において、作動点に微小な電圧差を有する参照電圧が入力される一対の差動増幅器によって出力段を形成するトランジスタ群を駆動し、前記一対の差動増幅器と異なる差動増幅器において、前記一対の差動増幅器に入力される前記参照電圧のいずれよりも小さい参照電圧と、前記トランジスタ群のうち対応するトランジスタからの出力電圧との大小比較を行い、出力段を形成する他のトランジスタを駆動し、前記電源電圧発生回路が、それぞれ直列に接続された第一の抵抗器と、第二の抵抗器と、第三の抵抗器と、第四の抵抗器を備えるとともに、第一の差動増幅器と、第二の差動増幅器と、第三の差動増幅器と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタを備えており、前記第一の抵抗器は前記第二の抵抗器と接続された端子と反対側の端子を前記第一の電源電位に接続し、前記第四の抵抗器は前記第三の抵抗器と接続された端子と反対側の端子を前記接地電位に接続したものであって、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのゲート端子が、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の出力にそれぞれ接続され、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのソース端子が、前記第一の電源電位あるいは前記接地電位のいずれかに接続され、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのドレイン端子が出力端子に接続されたものであって、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力が前記出力端子に接続され、前記第一の差動増幅器の他方の入力には前記第一の抵抗器と前記第二の抵抗器の間で作られる第一の参照電圧が、前記第二の差動増幅器の他方の入力には前記第二の抵抗器と前記第三の抵抗器の間で作られる第二の参照電圧が、前記第三の差動増幅器の他方の入力には前記第三の抵抗器と前記第四の抵抗器の間で作られる第三の参照電圧が、それぞれ入力される構成であり、前記電源電圧発生回路を構成する差動増幅器のうち、前記第一の差動増幅器の動作電源電圧を、前記第一の電源電圧よりも高い値を持つ第二の電源電圧により駆動させ、前記第二の差動増幅器あるいは前記第三の差動増幅器は前記第一の電源電圧で駆動させることを特徴とする。
【００１４】
かかる構成により、出力電圧が微小に変化した場合、急激に変化した場合それぞれについて動作する増幅器を異ならせることができ、電圧変化に対して短時間で所定の電圧に戻すことが可能となる。
【００１６】
また、所定の電源電圧を発生させるために電流供給を行うトランジスタのゲート電圧を変化させることができるので、出力電圧が所定の値から変動したときの電流供給能力を大きく変化させることができる。また、それぞれの差動増幅器の参照電圧を変化させているため、電流消費が起こらない電圧領域を作ることが容易であることから、電源電圧発生回路の動作時の消費電流あるいは半導体集積回路の製造バラツキに起因する回路内部における異常電流を抑制することも可能となる。
【００１９】
さらに、差動増幅器の動作電源を駆動トランジスタの動作電源と独立させることで、差動増幅器が動作する出力電圧設定を広くとることができる。
【００２６】
また、本発明にかかる他の構成の半導体集積回路は、機能回路と、前記機能回路の動作に使用される電源電圧発生回路を備えた半導体集積回路であって、前記電源電圧発生回路において、作動点に微小な電圧差を有する参照電圧が入力される一対の差動増幅器によって出力段を形成するトランジスタ群を駆動し、前記一対の差動増幅器と異なる差動増幅器において、前記一対の差動増幅器に入力される前記参照電圧のいずれよりも小さい参照電圧と、前記トランジスタ群のうち対応するトランジスタからの出力電圧との大小比較を行い、出力段を形成する他のトランジスタを駆動し、前記電源電圧発生回路が、それぞれ直列に接続された第一の抵抗器と、第二の抵抗器と、第三の抵抗器と、第四の抵抗器を備えるとともに、
第一の差動増幅器と、第二の差動増幅器と、第三の差動増幅器と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタを備えており、前記第一の抵抗器は前記第二の抵抗器と接続された端子と反対側の端子を前記第一の電源電位に接続し、前記第四の抵抗器は前記第三の抵抗器と接続された端子と反対側の端子を前記接地電位に接続したものであって、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのゲート端子が、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の出力にそれぞれ接続され、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのソース端子が、前記第一の電源電位あるいは前記接地電位のいずれかに接続され、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのドレイン端子が出力端子に接続されたものであって、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力には、前記電源電圧発生回路自体の出力が入力され、前記第一の差動増幅器の他方の入力には前記第一の抵抗器と前記第二の抵抗器の間で作られる第一の参照電圧が、前記第二の差動増幅器の他方の入力には前記第二の抵抗器と前記第三の抵抗器の間で作られる第二の参照電圧が、前記第三の差動増幅器の他方の入力には前記第三の抵抗器と前記第四の抵抗器の間で作られる第三の参照電圧が、それぞれ入力される構成であり、前記電源電圧発生回路で供給される電源電圧を回路全体に分配する配線と、前記供給される電源電圧のうち最も遠い位置から電圧を測定するための配線を独立して備えており、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力が、前記電源電圧を測定するための配線の終端に接続されていることを特徴とする。
かかる構成により、電源電圧直下で電圧の検出を行うだけではなく、回路全体の電源供給を確認した後に電源回路の動作制御を行うことができ、半導体集積回路全体の回路規模が大きくなった場合であっても、電源が充分に供給されていないなどの問題を解決し、電源電圧発生回路を適用する場合の制限事項を緩和することができる。また、電源電圧直下で電圧の検出を行うだけではなく、回路全体の電源供給を確認した後に電源回路の動作制御を行うことができ、半導体集積回路全体の回路規模が大きくなった場合であっても、電源が充分に供給されていないなどの問題を解決し、電源電圧発生回路を適用する場合の制限事項を緩和することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態にかかる半導体集積回路について、図面を参照しながら説明する。図１は本発明の実施の形態にかかる半導体集積回路の概略ブロック図であり、図２は、図１で示される半導体集積回路をトランジスタレベルで記述した実装レベルにおける例示図である。
【００３０】
図１において、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４で作られる参照電位から、参照電圧ＶＡ、ＶＢ及びＶＣが作られる。第１の参照電圧ＶＡは、差動増幅器ＡＭＰ１の負入力に、第２の参照電圧ＶＢは差動増幅器ＡＭＰ２の負入力にそれぞれ印加されるものとする。また、差動増幅器ＡＭＰ１及びＡＭＰ２それぞれの正入力にはＶＢＰが印加されるものとする。
【００３１】
さらに、差動増幅器ＡＭＰ１の出力はＮチャネルトランジスタＱ５のゲート端子に、差動増幅器ＡＭＰ２の出力はＰチャネルトランジスタＱ４のゲート端子にそれぞれ印加されており、トランジスタＱ４のソース端子は電源電圧ＶＤＤに、ドレイン端子は出力ＶＢＰに接続されるものとする。トランジスタＱ５も同様にソース端子を接地電圧ＶＳＳに、ドレイン端子をＶＢＰに接続する構成をなしている。
【００３２】
加えて、図１に示されるように、この回路では第３の参照電圧ＶＣを、第３の差動増幅器ＡＭＰ３の負入力に接続した構成となっており、差動増幅器ＡＭＰ３は正入力にＶＢＰを接続し、出力がＰチャネルトランジスタＱ６のゲート端子に接続された構成となっている。トランジスタＱ６は、ソース端子に電源電圧ＶＤＤを、ドレイン端子に出力ＶＢＰを接続したものであり、トランジスタＱ６のサイズはトランジスタＱ４及びＱ５のサイズに対して大きく、トランジスタＱ６の電流能力もトランジスタＱ４及びＱ５の電流能力に対して充分大きなものとする。
【００３３】
図２に示される半導体集積回路においては、外部からの制御端子として、２系統の制御信号／ＣＴＲＬ、／ＣＴＡＣＴを備えている。この制御信号／ＣＴＲＬ、／ＣＴＡＣＴは、双方ともに通常はハイレベルであるものとする。制御信号／ＣＴＲＬから入力される信号がローレベルに変化すると、電圧変換回路Ｘ６を介して、Ｑ６１のゲート端子に印加される電圧は第２の電源電圧ＶＰＰと等しいハイレベルとなり、Ｑ６１が非活性状態となることで差動増幅器ＡＭＰ１への電源電圧ＶＰＰの供給を停止する。
【００３４】
さらに、インバータＸ７によって制御信号／ＣＴＲＬの反転信号を生成するが、制御信号／ＣＴＲＬがローレベルの時にＮチャネルトランジスタＱ１５がオン状態となり、トランジスタＱ５に印加されるゲート電位をローレベルに固定する。同時に、ＡＭＰ２の構成要素であるＰチャネルトランジスタＱ２５もオン状態となり、トランジスタＱ４のゲート電位をハイレベルとして、トランジスタＱ３及びＱ４による出力ＶＢＰへの電流供給を停止させるとともに、制御信号／ＣＴＲＬによってトランジスタＱ２６はオフ状態となるために、差動増幅器ＡＭＰ１及びＡＭＰ２は双方ともに停止状態となる。
【００３５】
一方、第２の制御信号／ＣＴＡＣＴは、差動増幅器ＡＭＰ３の動作状態を制御する働きを有している。制御信号／ＣＴＡＣＴがハイレベルのときには、トランジスタＱ３５がオフ状態、トランジスタＱ３６がオン状態となり、差動増幅器ＡＭＰ３が活性化されることによってトランジスタＱ６への電流供給が行われる。しかし、制御信号／ＣＴＡＣＴがローレベルとなると、トランジスタＱ６のゲート端子に与えられる電位が電源電圧ＶＤＤになると同時にトランジスタＱ３６がオフ状態となり、差動増幅器ＡＭＰ３が停止状態となる。
【００３６】
抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４で作られる参照電圧ＶＡ、ＶＢ及びＶＣは、それぞれ違った値をとることができる。本実施の形態においては、ＶＡ、ＶＢ及びＶＣには、それぞれ電圧差が設けてある。これによって、差動増幅器ＡＭＰ１及びＡＭＰ２の電圧設定は、それぞれ出力ＶＢＰが参照電圧ＶＡより高い場合、あるいは出力ＶＢＰが参照電圧ＶＢより低い場合に動作するように設定されており、ＶＡ＞ＶＢＰ＞ＶＢの電圧範囲では差動増幅器ＡＭＰ１及びＡＭＰ２による比較動作は行なわれない。これは、拡散による回路の製造工程でのばらつきを要因とする、トランジスタのしきい値変動に対して誤動作を起こさないことを目的としており、この設定によりトランジスタＱ４及びＱ５が電流供給を行なわない電圧領域を設定している。
【００３７】
また、参照電圧ＶＣは、ＶＣ＜ＶＢの関係が成り立つ電圧に設定されており、差動増幅器ＡＭＰ３によって駆動されるトランジスタＱ６が供給する電流によって出力ＶＢＰが過剰に昇圧されることをを防止している機能を有することを特徴とするものである。
【００３８】
さらに、図２に示すように差動増幅器ＡＭＰ１及びＡＭＰ２の極性をそれぞれ対称なものにしている。すなわち、ＮチャネルトランジスタであるＱ５を駆動する差動増幅器ＡＭＰ１は、ＮチャネルトランジスタＱ１３及びＱ１４によりカレントミラー回路が構成されており、参照電圧ＶＡと出力電圧ＶＢＰの入力電圧比較にＰチャネルトランジスタＱ１１及びＱ１２を用いたものであると同時に、ＰチャネルトランジスタＱ４を駆動する差動増幅器ＡＭＰ２の構成としてＰチャネルトランジスタＱ２３及びＱ２４によってカレントミラー回路が、参照電圧ＶＢ及び出力電圧ＶＢＰが入力されるトランジスタとしてＮチャネルトランジスタＱ２１及びＱ２２を用いた構成となっている。
【００３９】
かかる構成によって、ＮチャネルトランジスタＱ５が駆動される電圧に出力電圧ＶＢＰがある時、ＰチャネルトランジスタＱ４を流れる貫通電流を抑制する、またＰチャネルトランジスタＱ４が駆動される電圧にある時はＮチャネルトランジスタＱ５の貫通電流を抑制する効果が得られると同時に、図３（ａ)に示されるように、ＶＢＰの電圧変化に対するトランジスタＱ４及びＱ５の電流能力が対称となる特性を示す。
【００４０】
図３（ｂ）に、差動増幅器ＡＭＰ１、ＡＭＰ２及びＡＭＰ３で駆動されるトランジスタＱ４、Ｑ５及びＱ６による、出力電圧ＶＢＰの変動特性を示す。出力電圧ＶＢＰが急激に低くなり、ＶＢＰ＜ＶＣの関係が成立するときには、差動増幅器ＡＭＰ２とＡＭＰ３が同時に反応し、出力電圧ＶＢＰを参照電圧ＶＣまで戻そうとする。以降は差動増幅器ＡＭＰ２のみが出力電圧ＶＢＰを参照電圧ＶＢまで戻す動作を行なう。また、ＶＢＰ＞ＶＡの関係が成立するときには、差動増幅器ＡＭＰ１により出力電圧ＶＢＰを参照電圧ＶＡまで戻そうとする動作を行なう。
【００４１】
また、図２に示されるように、差動増幅器ＡＭＰ３の電流源として用いられるトランジスタＱ３７が通常の電流源とは独立して備えられており、トランジスタＱ３７のソース端子には接地電位が、ゲート端子には制御信号ＢＯＯＳＴが入力される。このＢＯＯＳＴは通常ローレベルであり、最大の電圧値ＶＤＤとしたハイレベルとなる論理制御信号であり、これは電源の外部から導入されるものであって、半導体装置内部に備えられた論理回路の出力であっても、半導体装置外部端子からの与えられる入力のいずれであっても良いものとする。
【００４２】
次に、図４に示された半導体集積回路に備えられた抵抗の調整手段について説明を行う。抵抗Ｒ１は、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、及びＲ１Ａ、さらにヒューズＦ１１、Ｆ１２、Ｆ１３及びＦ１４で構成され、ヒューズＦ１１からＦ１４はそれぞれ抵抗Ｒ１１からＲ１４の両端の端子に接続しており、通常は全体の抵抗をＲ１Ａとして使用するものである。抵抗Ｒ４も同様に、抵抗Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４、Ｒ４ＡとＲ４１からＲ４４それぞれの両端に接続されたヒューズＦ４１からＦ４４にて構成するものである。抵抗の倍率は、Ｒ１２＝２×Ｒ１１、Ｒ１３＝２×Ｒ１２、Ｒ１４＝２×Ｒ１３と倍々に大きくなるように設定してある。Ｒ４１からＲ４４も同様で、ヒューズの切断に応じ、最大Ｒ１１×１５、Ｒ４１×１５の抵抗の増分を行えるよう設計を行っている。
【００４３】
また、本発明では、電源回路が動作可能である電圧調整範囲を広くとるために、差動増幅器の動作電圧を調整することを行っており、その詳細は以下に示す通りである。
【００４４】
図１における差動増幅器ＡＭＰ１をトランジスタで記述した回路を図５に示す。図５においては、差動増幅器ＡＭＰ１を駆動する電圧を、第一の電源電圧ＶＤＤより高い値である第二の電源電圧ＶＰＰとした構成としている。
【００４５】
そして、ＰチャネルトランジスタＱ１６及びＮチャネルトランジスタＱ１７によって降圧された電圧ＶＣＵＲを作り、ＶＣＵＲをＰチャネルトランジスタＱ１８のゲート端子に入力する回路構成をなす。Ｑ１８は、ソース端子をＶＰＰに、ドレイン端子を差動増幅器ＡＭＰ１のノードＶＵＰに接続したもので、差動増幅器ＡＭＰ１を活性化させる電流源となるものである。
【００４６】
この機能が有する効果について図５、図６、図７及び図８を参照しながら説明する。まず、図６は従来の差動増幅器ＡＭＰ１の電流供給源をＶＤＤとした回路を示し、図５に示す本実施の形態にかかる半導体集積回路との比較を目的としたものである。
【００４７】
図６においては、図５に示す回路と同様に、ＮチャネルトランジスタＱ１３及びＱ１４で構成されるカレントミラー回路、差動増幅動作を行う入力トランジスタをＰチャネルトランジスタＱ１１及びＱ１２によって構成されているが、電流供給源であるＰチャネルトランジスタＱ１１８のドレイン端子を内部ノードＶＵＰに、ゲート端子を接地電位ＶＳＳに、ソース端子を第一の電源電位ＶＤＤに、それぞれ接続している。
【００４８】
それぞれの回路について、目標の参照電位をＶＡとＶＢの中間ＶＲＥＦと記述した時、ＶＲＥＦ＝１．２５Ｖに設定し、ＶＤＤ＝１.８Ｖ、ＶＰＰ＝３．３Ｖとして出力ＶＢＰを０Ｖから１．８Ｖまで変動させた場合における図５、図６それぞれに示す差動増幅回路の内部ノードＶＵＰの電圧変化を、図７及び図８のグラフ特性図に示す。
【００４９】
なお、図７及び図８においては、各々図５及び図６に含まれる一対の差動増幅器ＡＭＰ１、ＡＭＰ２の各ノードにおける電圧をプロットしており、差動増幅器への入力ＶＢＰに対する電圧依存性を示すものとなっている。
【００５０】
本発明の実施の形態において採用する回路（図５）における結果を示す図７のグラフでは、ＶＢＰが目標電圧ＶＲＥＦと等しい時のトランジスタＱ１８のドレイン−ソース間の電位差は約１．２Ｖであり、ＶＢＰがＶＲＥＦよりも大きい場合、小さい場合どちらの電圧設定の場合であっても、トランジスタＱ１８への電流供給能力を失うことはなく、設定電圧に制約を有しない。
【００５１】
一方、従来の回路（図６）における結果を示した図８のグラフでは、目標電圧ＶＲＥＦにＶＢＰが近付くとき、ノードＶＵＰの電圧がＶＤＤに限りなく近くなり、電流源となるトランジスタＱ１１８のドレイン−ソース間の電位差は約５０ｍＶと見積もられる。その結果、Ｑ１１８には電流がほとんど流れなくなり、差動増幅器が正常に動作しない。
【００５２】
このように、本実施の形態によれば、第一の電源電圧ＶＤＤより高い値である第二の電源電圧ＶＰＰを電流供給源とすることで、ＶＢＰの設定電圧に特に制約がなくなり、差動増幅器が正常に動作しなくなることを未然に回避することが可能となる。
【００５３】
また、制御信号／ＣＴＲＬは、電源回路の外部から入力される信号であり、ＤＲＡＭの制御回路内に設けられた論理回路の出力信号、あるいは半導体装置の外部入力端子から直接入力される信号のいずれかの方法によって生成されるものとする。
【００５４】
制御信号ＣＴＡＣＴを生成する回路を図９に、また、その動作タイミングチャートを図１０に示す。
【００５５】
図９において、ＤＲＡＭの制御回路で作られるロウアドレスストローブ信号／ＲＡＳの反転信号をクロックで同期させた信号ＩＲＡＳ、センスアンプ起動信号ＳＥ、並びに前述の制御信号／ＣＴＲＬによって、制御信号ＣＴＡＣＴが生成される。
【００５６】
すなわち、ＩＲＡＳをバッファＸ７Ａにより所定の時間遅延させた信号と、ＩＲＡＳをインバータＸ７Ｂにより論理反転させた信号について、Ｘ７Ｃにより論理積の否定をとる。一方、ＩＲＡＳをインバータＸ７Ｂにより論理反転させた信号とタイムアウト信号について、Ｘ７Ｍにより論理和の否定を取ることで、ＩＲＡＳの立ち下がりエッジに同期した所定の幅を持つパルスが生成される。これらの信号を２個の論理積の否定Ｘ７Ｄ、Ｘ７Ｅで構成されるフリップフロップのセット端子に入力することで、内部ノードＴＩＭＥＲがハイレベルとなる。
【００５７】
このとき、トランジスタＱ７１がオフとなることで、内部ノードＭ７１は、インバータＸ７Ｈの働きでローレベルへと変化しようとするが、Ｘ７Ｈの出力とＭ７１の間に設けられた抵抗Ｒ７１、及びＭ７１と接地電位との間に設けられた容量Ｃ７１によって、Ｍ７１の電位は図１０に示すように緩やかに変化する。
【００５８】
Ｍ７１の電位がインバータＸ７Ｊのスイッチングレベルを下回ると、インバータＸ７ＫならびにトランジスタＱ７２の入力レベルはハイレベルに変化するが、その時も、抵抗Ｒ７２及び容量Ｃ７２の働きでノードＭ７２の電位が緩やかに変化し、Ｍ７２の電圧がインバータＸ７Ｌのスイッチングレベルを下回ったときに、出力ＴＩＭＥＯＵＴはローレベルからハイレベルへと変化する。この信号は、論理和の否定Ｘ７Ｍにより、ノードＲＥＳＥＴがローレベルからハイレベルへと変化し、ノードＴＩＭＥＲがローレベルとなることで、タイミング生成回路Ｘ７Ｔの全体が、ノードＭ７１及びＭ７２がハイレベルとなることで初期状態に戻る。
【００５９】
上述のように、タイミング生成回路Ｘ７Ｔで生成される、所定の期間ハイレベルになる信号ＴＩＭＥＲと、ＩＲＡＳ、ＳＥの論理和をＸ７Ｆでとった信号がメモリ活性化時における、ＶＢＰ電源回路の活性タイミングとなる。
【００６０】
この信号は、制御信号／ＣＴＲＬがハイレベルであれば、論理積Ｘ７Ｇをそのまま通過し、ＣＴＡＣＴとして出力されるが、制御信号／ＣＴＲＬがローレベルにあるときには制御信号／ＣＴＲＬの出力が優先され、ＣＴＡＣＴも常時ローレベルとなる。制御信号／ＣＴＲＬがローレベルの時には、前述したように差動増幅器ＡＭＰ１及びＡＭＰ２の動作が停止するが、このように差動増幅器ＡＭＰ３も同時に停止することになる。
【００６１】
従って、制御信号／ＣＴＲＬをローレベルとすることで、出力ＶＢＰを外部から印加する検査が実行可能となる。
【００６２】
検査の手順としては、まず制御信号／ＣＴＲＬをローレベルに設定し、出力ＶＢＰその他電源電圧の外部印加によりメモリ動作が充分行なえる素子を抜き出し、その位置情報と、最適な出力電圧ＶＢＰその他の電圧値を記録することを行う。
【００６３】
しかる後に、第二の手順として出力電圧ＶＢＰを調整するためにヒューズＦ１１からＦ１４あるいはＦ４１からＦ４４の切断を行い、出力電圧ＶＢＰの最適化を行う。
【００６４】
そして、第三の手順として各種電源回路を動作させた状態での各種ファンクションテストを実行する。本半導体集積回路を適用するＤＲＡＭの制御回路では、冗長アドレスのみを選択したメモリセルへの書き込み／読み出し動作を行なうテストモードを備えているが、この冗長アドレスへのアクセスを行なうテストモードに対しても出力電圧ＶＢＰを外部印加するモード、すなわち制御信号／ＣＴＲＬをローレベルに設定するモードが定義されており、出力電圧ＶＢＰの適正化と冗長救済アドレスの使用可否、あるいは欠陥の有無を検査した後に電源回路を適用した各種ファンクションテストを行うことにより、全体の検査に必要とされる時間の短縮を実現することで検査コストの削減を行っている。
【００６５】
さらに、本発明の実施の形態にかかる半導体集積回路では、図１１に示されるように、出力電圧ＶＢＰと差動増幅器の一方の入力端子とを、独立して備えることが可能である。かかる適用例としては、図１２に示されるようなＤＲＡＭの電源配線の配置例が挙げられる。図１２において、メモリセルアレイに配置される各ビット線に対して電源を供給する電源配線系統となるＷ１と、Ｗ１で配置される最も遠い箇所からＷ１とは独立した、差動増幅器の一方の入力に接続される電圧検知のための電源配線系統となるＷ２を備えることが可能となり、もっとも電源が供給されにくい箇所の電圧変動に対してタイミングを決定することができ、すなわち電源供給の安定化を実現することが可能となる。
【００６６】
なお、本実施の形態においては、抵抗を抵抗器の記号で示したが、抵抗の材料として比抵抗率の高い導体材料、すなわちポリシリコン等のような材料に特に限定されるものではなく、例えばＭＯＳトランジスタのゲート端子とドレイン端子を共通の配線で接続した半導体による抵抗素子等に置き換えても良い。
【００６７】
【発明の効果】
以上のように本発明にかかる半導体集積回路によれば、出力電圧ＶＢＰの変動を抑制するために駆動されるトランジスタが、ゲート電圧が動的に変化するために、電圧変動に対する電流能力特性が鋭くなり、過渡応答特性が鋭くなると同時に、駆動トランジスタの面積を小さく抑えることが可能となる。
【００６８】
また、一方のトランジスタを駆動する差動増幅器の電源電圧に、回路の他の部分に用いている電源電圧よりも高い第二の電源電圧を導入しているため、差動増幅器が動作する電圧領域が広くとれ、電源の動作設定範囲を広く取ることが可能となる。
【００６９】
さらに、電源電圧回路が、検査のために回路の動作を停止させる機能を有するため、電源が非動作状態における検査を容易に行うことが可能となる。したがって、電源を動作させた状態での検査の前に、あらかじめ欠陥や検査規格を満たさないサンプルを落とすことができるので、電源を動作させた状態で検査を行なうサンプルの個数を限定することができ、検査時間を短縮することができ、検査コストの低減が可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態にかかる半導体集積回路の構成図
【図２】 本発明の実施の形態にかかる半導体集積回路の回路図
【図３】 本発明の実施の形態にかかる半導体集積回路の動作特性図
【図４】 本発明の実施の形態にかかる半導体集積回路における電圧調整手段の説明図
【図５】 本発明の実施の形態にかかる半導体集積回路における特性改善後の差動増幅器の回路図
【図６】 特性改善前の差動増幅器の回路図
【図７】 本発明の実施の形態にかかる半導体集積回路における特性改善後の動作特性図
【図８】 特性改善前の半導体集積回路の動作特性図
【図９】 本発明の実施の形態にかかる半導体集積回路における制御信号発生回路の例示図
【図１０】 制御信号発生回路のタイミングチャート図
【図１１】 本発明の実施の形態にかかる半導体集積回路における電源電圧出力部と検出入力部を分離させた場合の例示図
【図１２】 ＤＲＡＭにおける電源配線配置の例示図
【図１３】 従来のビット線プリチャージ回路の例示図
【図１４】 従来のビット線プリチャージ回路の動作特性図
【符号の説明】
ＶＡ 第一の参照電圧
ＶＢ 第二の参照電圧
ＶＣ 第三の参照電圧
ＶＢＰ ビット線プリチャージ電位
ＶＤＤ 第一の電源電圧
ＶＰＰ 第二の電源電圧
ＡＭＰ１、ＡＭＰ２、ＡＭＰ３ 差動増幅器
Ｑ１〜Ｑ６１ ＭＯＳトランジスタ
Ｘ６ 電圧変換回路
Ｘ７ インバータ
Ｆ１１、Ｆ１２、Ｆ１３、Ｆ１４、Ｆ４１、Ｆ４２、Ｆ４３、Ｆ４４ ヒューズ
ＶＵＰ 差動増幅器の内部ノード
／ＣＴＲＬ 定電圧回路停止信号（負論理）
ＲＡＳ ロウアドレスストローブ信号
ＩＲＡＳ ロウアドレスストローブ信号のクロック同期信号
ＳＥ センスアンプ起動信号
ＳＥＴ フリップフロップのセット側入力
ＲＥＳＥＴ フリップフロップのリセット側入力
ＴＩＭＥＲ タイマー回路の出力信号
Ｍ７１、Ｍ７２ 抵抗・容量遅延回路内部ノード
ＣＴＡＣＴ メモリ活性状態を判定する制御信号
ＶＢＰＤＥＴ ビット線プリチャージ電位検出端子
Ｗ１ ビット線プリチャージ電位電源配線
Ｗ２ ビット線プリチャージ電位電圧測定配線
Claims (2)
- 機能回路と、前記機能回路の動作に使用される電源電圧発生回路を備えた半導体集積回路であって、
前記電源電圧発生回路において、作動点に微小な電圧差を有する参照電圧が入力される一対の差動増幅器によって出力段を形成するトランジスタ群を駆動し、
前記一対の差動増幅器と異なる差動増幅器において、前記一対の差動増幅器に入力される前記参照電圧のいずれよりも小さい参照電圧と、前記トランジスタ群のうち対応するトランジスタからの出力電圧との大小比較を行い、出力段を形成する他のトランジスタを駆動し、
前記電源電圧発生回路が、それぞれ直列に接続された第一の抵抗器と、第二の抵抗器と、第三の抵抗器と、第四の抵抗器を備えるとともに、
第一の差動増幅器と、第二の差動増幅器と、第三の差動増幅器と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタを備えており、
前記第一の抵抗器は前記第二の抵抗器と接続された端子と反対側の端子を前記第一の電源電位に接続し、前記第四の抵抗器は前記第三の抵抗器と接続された端子と反対側の端子を前記接地電位に接続したものであって、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのゲート端子が、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の出力にそれぞれ接続され、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのソース端子が、前記第一の電源電位あるいは前記接地電位のいずれかに接続され、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのドレイン端子が出力端子に接続されたものであって、
前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力が前記出力端子に接続され、前記第一の差動増幅器の他方の入力には前記第一の抵抗器と前記第二の抵抗器の間で作られる第一の参照電圧が、前記第二の差動増幅器の他方の入力には前記第二の抵抗器と前記第三の抵抗器の間で作られる第二の参照電圧が、前記第三の差動増幅器の他方の入力には前記第三の抵抗器と前記第四の抵抗器の間で作られる第三の参照電圧が、それぞれ入力される構成であり、
前記電源電圧発生回路を構成する差動増幅器のうち、前記第一の差動増幅器の動作電源電圧を、前記第一の電源電圧よりも高い値を持つ第二の電源電圧により駆動させ、前記第二の差動増幅器あるいは前記第三の差動増幅器は前記第一の電源電圧で駆動させることを特徴とする半導体集積回路。 - 機能回路と、前記機能回路の動作に使用される電源電圧発生回路を備えた半導体集積回路であって、
前記電源電圧発生回路において、作動点に微小な電圧差を有する参照電圧が入力される一対の差動増幅器によって出力段を形成するトランジスタ群を駆動し、
前記一対の差動増幅器と異なる差動増幅器において、前記一対の差動増幅器に入力される前記参照電圧のいずれよりも小さい参照電圧と、前記トランジスタ群のうち対応するトランジスタからの出力電圧との大小比較を行い、出力段を形成する他のトランジスタを駆動し、
前記電源電圧発生回路が、それぞれ直列に接続された第一の抵抗器と、第二の抵抗器と、第三の抵抗器と、第四の抵抗器を備えるとともに、
第一の差動増幅器と、第二の差動増幅器と、第三の差動増幅器と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタを備えており、
前記第一の抵抗器は前記第二の抵抗器と接続された端子と反対側の端子を前記第一の電源電位に接続し、前記第四の抵抗器は前記第三の抵抗器と接続された端子と反対側の端子を前記接地電位に接続したものであって、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのゲート端子が、前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の出力にそれぞれ接続され、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのソース端子が、前記第一の電源電位あるいは前記接地電位のいずれかに接続され、
前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタのドレイン端子が出力端子に接続されたものであって、
前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力には、前記電源電圧発生回路自体の出力が入力され、前記第一の差動増幅器の他方の入力には前記第一の抵抗器と前記第二の抵抗器の間で作られる第一の参照電圧が、前記第二の差動増幅器の他方の入力には前記第二の抵抗器と前記第三の抵抗器の間で作られる第二の参照電圧が、前記第三の差動増幅器の他方の入力には前記第三の抵抗器と前記第四の抵抗器の間で作られる第三の参照電圧が、それぞれ入力される構成であり、
前記電源電圧発生回路で供給される電源電圧を回路全体に分配する配線と、前記供給される電源電圧のうち最も遠い位置から電圧を測定するための配線を独立して備えており、
前記第一の差動増幅器、前記第二の差動増幅器及び前記第三の差動増幅器の一方の入力が、前記電源電圧を測定するための配線の終端に接続されていることを特徴とする半導体集積回路。
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