JP2004165649A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 ＭＯＳＦＥＴのサブスレッショルド領域、あるいは飽和領域のある任意のゲート電圧値のドレイン電流が温度依存性、プロセスばらつき依存性がないようにＭＯＳＦＥＴの基板電圧を制御可能とする。
【解決手段】 半導体基板上に集積回路本体１６Ａと、複数のＭＯＳＦＥＴのうちの少なくとも一つのドレイン電流をモニタするモニタ手段１５Ａと、ドレイン電流が一定になるように、半導体基板の基板電圧ＢＰを制御する基板電圧調整手段１４Ａを具備し、モニタ手段は、定電流源１２Ａと、前記複数のＭＯＳＦＥＴと同一基板上に形成されたモニタ用ＭＯＳＦＥＴ１１Ａと、を具備し、基板電圧調整手段は、モニタ用ＭＯＳＦＥＴのドレイン端子と、集積回路本体の複数のＭＯＳＦＥＴのドレイン端子と、を接地電位に接続した状態で、モニタ用ＭＯＳＦＥＴのソース電位と、あらかじめ決められた基準電位と、を比較する比較手段１３Ａを具備し、比較結果を、モニタ用ＭＯＳＦＥＴの基板電圧にフィードバックした。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、特に、微細化されたＭＯＳＦＥＴに対する低電源電圧駆動下における基板電圧制御が可能な半導体集積回路装置に関する。

近年、半導体集積回路装置の製造に対する微細化プロセスの進化に伴い、ＭＯＳＦＥＴのチャネル長が０．１μｍオーダー以下のプロセスで製造されるようになってきた。このようなプロセスの微細化に対し、電源電圧も１Ｖ以下の低電源電圧を用いるようになり、以下のような報告がなされている。

電源電圧が１Ｖ以下の環境では、ＭＯＳＦＥＴの閾値と電圧値とがスケーリングされておらず、低温条件下と高温条件下とにおいて、ＣＭＯＳ回路の動作スピードの逆転現象が生じていることが報告されている（非特許文献１参照）。

また、半導体集積回路装置の一例であるＳＲＡＭにおいて、微細化が進むとノイズマージンの低下により、そのメモリセルへのデータ読み出し、書き込みの安定動作が困難になることが報告されている（非特許文献２参照）。

また、低電源電圧下での動作下限電圧を下げる技術としては、Ｐ型およびＮ型ＭＯＳＦＥＴのソース−ドレイン間電流のバランスを基板電圧によって、制御する方法がある（非特許文献３参照）。

上記のような（非特許文献３に示された）方法では、任意のクリティカルパスの遅延とクロックの周期を比較し、Ｐ型およびＮ型ＭＯＳＦＥＴの基板電圧を制御し、更に、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとによって構成されるインバータの入力と出力とをショートする。この方法により、上記インバータの電圧値と任意に設定された電圧モニタの電圧値とを比較し、ＭＯＳＦＥＴのプロセスばらつきによる補正を加え、所定の電圧で動作の安定をはかるものである。

Kouichi Kanda，外３名，"Design Impact of Positive Temperature Dependence on Drain Current in Sub-1V CMOS VLSIs"，２００１年１０月，IEEE Journal of Solid-State Circuits， vol.36，No.10，p.1559-1564 道関 隆国，外１名，"微細ＣＭＯＳメモリセルのスタティックノイズマージン解析"電子情報通信学会論文誌１９９２年７月，P.３５０−３６１ Goichi Ono，外１名，"Threshold-voltage Balance for Minimum Supply Operation"，2002 IEEE，2002 Symposium on VLSI Circuits Digest of Technical Papers Tzuen-Hsi Huang et al，"Base Current Reversal Phenomenon in a CMOS Compatible High Gain n-p-n Gated Lateral Bipolar Transistor"，Feb 1995，IEEE TRANSACTIONS ON ELECTRON DEVICES，VOL,42 NO.2，P321 Hiroyuki Mizuno，外７名，"An 18-μＡ Standby Current 1.8-V,200-MHz Microprocessor with Self-Substrate-Biased Data-Retention Mode"，NOVEMBER 1999，IEEE JOURNAL OF SOLID-STATE CIRCUITS， VOL. 34， NO. 11 ，p.1492-1500

しかしながら、上記非特許文献３に開示された技術等の従来技術では、上記非特許文献１で示された、電源電圧が１Ｖ以下の環境で、低温条件下と高温条件下とにおいて、ＣＭＯＳ回路の動作スピードの逆転現象が生じることへの考慮はなされておらず、温度依存性がないようにＭＯＳＦＥＴの基板電圧を制御することができないものである。

また、従来の低電圧技術（上記非特許文献３：Fig.9 P/N Vt matching scheme参照）では、Ｐ／Ｎバランスの調整においては、Ｐ型ＭＯＳＦＥＴを基に、Ｎ型ＭＯＳＦＥＴのＩｄｓを調整するため、サブスレッショルドリーク電流や飽和電流を最適な値にすることはできない。

つまり、この方式では、大規模なメモリが搭載された半導体集積回路装置において、そのメモリ内のリーク電流が、他の論理回路の数十倍乃至数百倍となる場合、動作安定性の向上をはかることができない。

あるいは、アナログのオペアンプの出力レンジ範囲の特性の保証ができない。また、タイミングボロー方式でよく用いられるプリチャージタイプの回路である、ダイナミック回路、ドミノ回路といった回路では、ノイズマージンがＭＯＳＦＥＴのしきい値で決定されるため、動作を安定させる最適な閾値が供給できないという課題がある。

仮に、上記非特許文献３（Fig.9参照）と同じ方式でＮ型ＭＯＳＦＥＴを基準にしてＰ型ＭＯＳＦＥＴの基板制御を行う“scheme”がもうひとつ搭載されていたと仮定する。そして、プロセスばらつきで、Ｐ型ＭＯＳＦＥＴのＩｄｓが高く、Ｎ型ＭＯＳＦＥＴのＩｄｓが低いものが製造されたとする。
この場合、Ｐ型ＭＯＳＦＥＴのＩｄｓが高いので、上記非特許文献３（Fig.9参照）では、Ｎ型ＭＯＳＦＥＴのＩｄｓを高くしている。また、Ｎ型ＭＯＳＦＥＴの Ｉｄｓが低いので、Ｐ型ＭＯＳＦＥＴのＩｄｓを低くなるように、Ｐ型ＭＯＳＦＥＴの基板制御がなされる。

結局、上記方式を用いると、プロセスばらつきと逆の特性をもつＭＯＳＦＥＴとなる。つまり、Ｐ型ＭＯＳＦＥＴのＩｄｓは低くコントロールされ、Ｎ型ＭＯＳＦＥＴのＩｄｓは高くコントロールされる。以上のように仮に、Ｎ，Ｐ両方のＭＯＳＦＥＴを基準にした回路が独立にあったとしても、Ｐ，ＮのＩｄｓを最適化できない。

また、上記非特許文献３（Fig.11 SA-Vt CMOS system参照 ）の技術は、所定のクリティカルパスの遅延に依存する制御方法であるため、上記所定のクリティカルパスに相当するダミーパスの回路を物理的に配置しなければならず、半導体集積回路装置の面積が増大化してしまう。

また、上記非特許文献３の技術にあるような、クリティカルパスの遅延でＭＯＳＦＥＴの基板バイアスを制御する方法では、クリティカルパス内に基板バイアス依存性の異なるＭＯＳＦＥＴ素子、例えば、ゲート酸化膜圧が異なる素子、又は、ゲート酸化膜の誘電率が異なる素子などでは、回路の遅延をあわせるためには、各々の基板バイアス依存性の異なる素子に異なる基板電位を与えることができない。

更に、半導体集積回路装置において、プロセス条件、温度条件、電圧条件等の各条件下における多数のクリティカルパスが存在し、それらの論理生成回路が異なる場合は、これらの多数のクリティカルパスに相当するダミーパスの回路を物理的に多数配置しなければならず、半導体集積回路装置の面積が更に増大化してしまう。

また、基板電圧を大きくかけると、トランジスタ特性は、通常の振る舞いの逆を示す。これは、フォワードバイアス側では、フォワード電圧をかけすぎると、バイポーラ特性を示し、基板−ドレイン間に準方向の電流が流れてしまう。また、ドレイン−ソース間の電流は、基板電圧によって増幅される。これにより、ゲート電圧による、ドレイン−ソース間の電流制御が効かなくなる。

また、バックバイアス側では、バックバイアスをかけすぎると、サブスレッショルド電流が増加する効果であるＧＩＤＬ（Gate-Induced Drain Leakage）効果があらわれる。このように、基板電圧を極端にかけると特性が逆特性となり、フィードバックがかからなくなり、デッドロックがかかってしまう課題がある。

なお、上記、バイポーラ効果に関しては、非特許文献４などに記載されている。ＧＩＤＬ効果に関しては、非特許文献５等に記載されている。

本発明は上述の事情を考慮してなされたもので、ＭＯＳＦＥＴのドレイン電流、特に、サブスレッショルド領域、あるいは飽和領域のある任意のゲート電圧値のドレイン電流が、温度依存性、プロセスばらつき依存性がないようにＭＯＳＦＥＴの基板電圧を制御可能であり、動作安定性の向上を図ることができる半導体集積回路装置を提供することを目的とする。

前述した目的を達成するために、請求項１に記載した発明は、半導体基板上に複数のＭＯＳＦＥＴを備えた集積回路本体と、前記複数のＭＯＳＦＥＴのうちの少なくとも一つのドレイン電流をモニタするモニタ手段と、前記ドレイン電流が一定になるように、前記半導体基板の基板電圧を制御する基板電圧調整手段を具備したことを特徴とする。
上記構成により、モニタ手段がＭＯＳＦＥＴのドレイン電流をモニタし、そのモニタされた電流値に応じて、基板電圧調整手段が基板電流を調整して、集積回路本体の複数のＭＯＳＦＥＴのドレイン電流を最適な値に調整する。この調整により、半導体集積回路装置の温度が変化した場合のドレイン電流の温度依存性を少なくするようにでき、また、製造プロセスによって完成された半導体集積回路装置の特性のばらつき（プロセスばらつき依存性）を少なくすることができる。よって、半導体集積回路装置の動作安定性の向上を図ることができる。

また、請求項２に記載した発明は、前記基板電圧調整手段を複数備えることを特徴とする。
これにより、半導体集積回路内に異なる特性の回路や素子が存在する場合などにおいて、複数の基板電圧調整手段をそれぞれの回路や素子に適した基板電圧に調整することができる。

また、請求項３に記載した発明は、複数のＭＯＳＦＥＴのそれぞれの閾値がそろった値となるように基板電位を調整する第１の基板電圧調整手段と、複数のＭＯＳＦＥＴのそれぞれのドレイン電流が一定であるように基板電圧を調整する第２の基板電圧調整手段と、を有し、前記半導体集積回路本体におけるノイズマージンが所定の値よりも低い部分の基板電圧調整には、第１の基板電圧調整手段が用いられ、前記半導体集積回路本体におけるノイズマージンが所定の値よりも高い部分の基板電圧調整には、第２の基板電圧調整手段が用いられることを特徴とする。
これにより、回路の安定動作が実現可能となり、更に、低電圧下での遅延時間の温度依存性の逆転を防ぐことが可能となり、高温下でのリーク電流を削減することが可能となる。また、回路の高速化が可能となり、更に低電圧下での遅延時間の温度依存性の逆転を防ぐことが可能となり、高温下でのリーク電流を削減することが可能となる。

また、請求項４に記載した発明は、前記集積回路本体内を複数の領域に分け、それぞれの領域内又は領域の近傍に、領域内のＭＯＳＦＥＴの基板電圧を調整する基板電圧調整手段を接続することを特徴とする。
これにより、半導体集積回路内のＭＯＳＦＥＴにおけるデバイス特性が局所依存性を持つ場合に対して、各領域毎に適正なしきい値、飽和電流を得るための基板電圧をそれぞれ印可することが可能となり、半導体集積回路内の回路特性のばらつきを削減することが可能となる。

また、請求項５に記載した発明は、前記集積回路本体内に基板電圧に対するデバイス特性の異なるＭＯＳＦＥＴが混載され、前記デバイス特性が略同一のＭＯＳＦＥＴ群に対しては同じ基板電圧調整手段を接続することを特徴とする。
これにより、基板電圧に対するデバイス特性の異なるそれぞれのＭＯＳＦＥＴ群に対し、回路のノイズマージンを劣化させることなく、それぞれ適正な基板電圧を印可することが可能となる。

また、請求項６に記載した発明は、前記ドレイン電流は、サブスレッショルド領域あるいは飽和領域のある任意のゲート電圧値におけるドレイン電流であることを特徴とする。
上記構成により、ＭＯＳＦＥＴのサブスレッショルド領域あるいは飽和領域のある任意のゲート電圧値のドレイン電流を、モニタ手段によってモニタすることにより、集積回路本体の複数のＭＯＳＦＥＴのサブスレッショルド領域あるいは飽和領域のドレイン電流を最適な値に調整する。
この調整により、半導体集積回路装置の温度が変化した場合のドレイン電流の温度依存性を少なくするようにでき、また、製造プロセスによって完成された個々の半導体集積回路装置の特性のばらつき（プロセスばらつき依存性）を少なくすることができる。よって、半導体集積回路装置の動作安定性の向上を図ることができる。

また、請求項７に記載した発明は、前記基板電圧調整手段によりトランジスタのＧＭを一定することを特徴とする。
これにより、所定の電圧値近傍のＧＭ一定回路が構成でき、半導体集積回路装置の温度依存や電源依存性がないようにトランジスタのＧＭの一定化が実現できる。

また、請求項８に記載した発明は、前記モニタ手段は、定電流源と、前記複数のＭＯＳＦＥＴと同一基板上に形成されたモニタ用ＭＯＳＦＥＴと、を具備し、前記基板電圧調整手段は、前記モニタ用ＭＯＳＦＥＴのドレイン端子と、集積回路本体の前記複数のＭＯＳＦＥＴのドレイン端子と、を接地電位に接続した状態で、前記モニタ用ＭＯＳＦＥＴのソース電位と、あらかじめ決められた基準電位と、を比較する比較手段を具備し、前記比較手段による比較結果に基づいて出力された出力電圧を、前記モニタ用ＭＯＳＦＥＴの基板電圧にフィードバックしたことを特徴とする。
上記構成により、定電流源とモニタ用ＭＯＳＦＥＴとで構成されたモニタ手段がＭＯＳＦＥＴのドレイン電流をモニタし、そのモニタされた電流値に応じて決められるモニタ用ＭＯＳＦＥＴのソース電位と、あらかじめ決められた基準電位とを比較手段によって比較して出力し、モニタ用ＭＯＳＦＥＴの基板電圧にフィードバックすることによって、集積回路本体に配置された複数のＭＯＳＦＥＴのそれぞれの閾値（Ｖｔｈ）をそろえること、もしくは、それぞれのドレイン電流（Ｉｄｓ）がそろえることができる。このように、ＭＯＳＦＥＴの閾値（Ｖｔｈ）もしくはドレイン電流（Ｉｄｓ）がそろった値となり、集積回路本体の複数のＭＯＳＦＥＴのドレイン電流を最適な値に調整される。
これによって、半導体集積回路装置の温度が変化した場合のドレイン電流の温度依存性を少なくするようにでき、また、製造プロセスによって完成された個々の半導体集積回路装置の特性のばらつき（プロセスばらつき依存性）を少なくすることができる。

また、請求項９に記載した発明は、前記基準電位は、集積回路本体への供給電位であることを特徴とする。
上記構成により、集積回路本体の供給電位である電源電位や接地電位とモニタ用ＭＯＳＦＥＴのソース電位とを比較手段によって比較して出力し、モニタ用ＭＯＳＦＥＴの基板電圧にフィードバックすることによって、集積回路本体に配置された複数のＭＯＳＦＥＴのそれぞれの閾値（Ｖｔｈ）をそろえること、もしくは、それぞれのドレイン電流（Ｉｄｓ）がそろえることができる。このように、ＭＯＳＦＥＴの閾値（Ｖｔｈ）もしくはドレイン電流（Ｉｄｓ）がそろった値となり、集積回路本体の複数のＭＯＳＦＥＴのドレイン電流を最適な値に調整される。
これによって、半導体集積回路装置の温度が変化した場合のドレイン電流の温度依存性を少なくするようにでき、また、製造プロセスによって完成された個々の半導体集積回路装置の特性のばらつき（プロセスばらつき依存性）を少なくすることができる。

また、請求項１０に記載した発明は、前記基板電圧調整手段が、前記比較手段の比較結果に基づいて出力された出力電圧に対し、リミット手段により、前記出力電圧の上限と下限とに制限を加えた電圧値を出力することを特徴とする。
上記構成により、比較手段の比較結果に基づいて出力された出力を、リミット手段により所定の値の範囲内に制限するので、基板電圧調整手段から出力される基板電圧の上限と下限とに制限を加えることができ、モニタ用ＭＯＳＦＥＴの基板電圧に適切なフィードバックがかからなく、基板電圧調整手段が異常な状態で安定化してしまう所謂“デッドロック”を防ぐことができる。

また、請求項１１に記載した発明は、前記モニタ用ＭＯＳＦＥＴが、モニタ用Ｐ型ＭＯＳＦＥＴであり、前記基板電圧調整手段の出力電圧値の上限は、前記集積回路本体の電源電位以上、かつ、前記モニタ用Ｐ型ＭＯＳＦＥＴにＧＩＤＬ効果が発生しない範囲の電圧に設定され、前記基板電圧調整手段の出力電圧値の下限は、前記集積回路本体の電源電位以下、かつ、前記モニタ用Ｐ型ＭＯＳＦＥＴがバイポーラ特性を示さない範囲の電圧に設定されたことを特徴とする。
これにより、基板電圧を大きくかけた場合に、トランジスタ特性が通常の特性とは逆を示すＧＩＤＬ効果を防止することができると共に、バイポーラ特性を示し、基板−ドレイン間に順方向の電流が流れ、ドレイン−ソース間の電流が減少してしまうことを防ぐことができる。

また、請求項１２に記載した発明は、前記モニタ用ＭＯＳＦＥＴが、モニタ用Ｎ型ＭＯＳＦＥＴであり、前記基板電圧調整手段の出力電圧値の上限は、前記集積回路本体の接地電位以上、かつ、前記モニタ用Ｎ型ＭＯＳＦＥＴがバイポーラ特性を示さない範囲の電圧に設定され、前記基板電圧調整手段の出力電圧値の下限は、前記集積回路本体の接地電位以下、かつ、前記モニタ用Ｎ型ＭＯＳＦＥＴにＧＩＤＬ効果が発生しない範囲の電圧に設定されたことを特徴とする。
これにより、基板電圧を大きくかけた場合に、トランジスタ特性が通常の特性とは逆を示すＧＩＤＬ効果を防止することができると共に、バイポーラ特性を示し、基板−ドレイン間に順方向の電流が流れ、ドレインソース間の電流が減少してしまうことを防ぐことができる。

また、請求項１３に記載した発明は、前記リミット手段の出力が、前記半導体集積回路本体に電源電圧を供給する電圧供給手段に接続され、基板電圧が上限リミット電圧以上の場合には前記電源電圧を上昇させ、基板電圧が下限リミット電圧以下の場合には、前記電源電圧を減少させるように構成されたことを特徴とする。
これにより、集積回路本体に供給する電源電圧を可変にでき、基板電圧調整手段によるＭＯＳＦＥＴのしきい値特性、飽和電流特性、ＧＭ特性の改善を更に確実することができる。

また、請求項１４に記載した発明は、前記定電流源は、前記モニタ用ＭＯＳＦＥＴとそのトランジスタサイズが略同一であるリーク電流キャンセル用ＭＯＳＦＥＴを有し、前記リーク電流キャンセル用ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴの場合は、当該Ｎ型ＭＯＳＦＥＴのゲートとソースが略同電位である際のソース−ドレイン間の電流を加算し、前記リーク電流キャンセル用ＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴの場合は、当該Ｐ型ＭＯＳＦＥＴのゲートとドレインが略同電位である際のソース−ドレイン間の電流を加算することを特徴とする。
これにより、寄生バイポーラや、ＧＩＤＬ効果のリーク成分をキャンセルすることができ、モニタ手段のＭＯＳＦＥＴの本来のしきい値、飽和電流を確保できる基板電圧を印可することが可能となる。

また、請求項１５に記載した発明は、前記リーク電流キャンセル用ＭＯＳＦＥＴの基板となるウエル領域は、前記モニタ用ＭＯＳＦＥＴの基板となるウエル領域と分離されていることを特徴とする。
これにより、モニタ手段のＭＯＳＦＥＴとリーク電流キャンセル用ＭＯＳＦＥＴの間の寄生バイポーラによるリーク電流成分をなくすことが可能となり、モニタ手段のＭＯＳＦＥＴの本来のしきい値、飽和電流を確保できる基板電圧を印可することが可能となる。

また、請求項１６に記載した発明は、複数のＭＯＳＦＥＴのそれぞれの閾値がそろった値となるように基板電位を調整する基板電圧調整手段を有し、前記モニタ用ＭＯＳＦＥＴのゲートに与える電圧を一定とした場合の前記閾値の温度勾配より、勾配が緩くなるように温度に応じて電圧値を変えて前記ゲートに電圧を印可することを特徴とする。
これにより、基板電圧調整手段のモニタ用ＭＯＳＦＥＴのゲート電圧が一定の場合よりも、ＭＯＳＦＥＴのジャンクション容量の減少による集積回路本体の利得を下げることができ、また、温度が変化した場合においても、集積回路本体内の各ＭＯＳＦＥＴの閾値のばらつきを抑制することができる。

また、請求項１７に記載した発明は、周波数−電圧変換手段を有し、前記周波数−電圧変換手段に、集積回路本体に対して供給するクロックを元とする信号が入力され、当該信号の周波数が前記周波数−電圧変換手段により電圧に変換され、当該電圧が前記モニタ手段を構成するＭＯＳＦＥＴのゲートに印加されるように構成されたことを特徴とする。
これにより、閾値（Ｖｔｈ）一定回路で調整される閾値は、集積回路本体にクロック低周波数時のほうが高周波時よりも高く設定することが可能となり、低周波数で使用する際ＭＯＳＦＥＴの素子のリークが削減される。

また、請求項１８に記載した発明は、Ｐ型ＭＯＳＦＥＴの基板となるＮウエル領域と、当該Ｎウエル領域の内側に設けられ、Ｎ型ＭＯＳＦＥＴの基板となるＰウエル領域と、を備えた半導体集積回路装置において、第２のＰウエル領域と第２のＮウエル領域とを設け、前記第２のＰウエル領域は、前記Ｎ型ＭＯＳＦＥＴの基板電位と電気的に接続され、かつ、前記第２のＮウエル領域は、前記Ｎ型ＭＯＳＦＥＴの接地電位と電気的に接続されたことを特徴とする。
これにより、Ｎ型ＭＯＳＦＥＴのソースと基板間の電圧変動が少なくなり、高精度な基板電圧印可が可能となる。

また、請求項１９に記載した発明は、ＭＯＳＦＥＴのソースと基板が独立に制御される半導体集積回路装置において、前記ＭＯＳＦＥＴのソースと前記ＭＯＳＦＥＴの基板との間に、ＭＯＳＦＥＴのゲート容量を付加することを特徴とする。
これにより、Ｎ型ＭＯＳＦＥＴのソースと基板間の電圧変動が少なくなり、高精度な基板電圧印可が可能となる。

また、請求項２０に記載した発明は、Ｐ型ＭＯＳＦＥＴの基板となるＮウエル領域と、当該Ｎウエル領域の内側に設けられ、Ｎ型ＭＯＳＦＥＴの基板となるＰウエル領域と、を備えた半導体集積回路装置において、前記Ｐウエル領域と前記Ｎ型ＭＯＳＦＥＴの接地電位との間の電気容量値が、前記Ｐウエル領域と前記Ｎウエル領域との間の電気容量値よりも大きいことを特徴とする。
これにより、Ｎ型ＭＯＳＦＥＴのソースと基板間の電圧変動が少なくなり、更に高精度な基板電圧印可が可能となる。

また、請求項２１に記載した発明は、前記集積回路本体が、帰還バッファを備え、当該帰還バッファを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする。
これにより、帰還バッファが低電圧でも安定な動作が可能であり、更に、リーク電流が削減できる。

また、請求項２２に記載した発明は、前記集積回路本体が、メモリ回路を備え、当該メモリ回路を構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする。
これにより、メモリ回路内のＭＯＳＦＥＴのソース−基板間の電圧値を、サブスレッショルド領域のある任意のゲート電圧値のドレイン電流が、温度依存性、プロセスばらつき依存性がないように制御され、サブスレシュショルド領域リークによるメモリデータの破壊を防止することができる。

また、請求項２３に記載した発明は、前記集積回路本体が、ＳＲＡＭを備え、当該ＳＲＡＭを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする。
これにより、低電圧時のノイズマージンの温度依存性を削減できる。よって、低電圧で動作が可能となり、ＳＲＡＭの低消費電力化を図ることができる。

また、請求項２４に記載した発明は、前記集積回路本体が、タイミングボロー方式の回路を備え、当該タイミングボロー方式の回路を構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする。
これにより、タイミングボロー方式の回路の温度依存性、プロセスばらつき依存性を削減できる（タイミングボロー方式の回路のスタティックノイズマージンは、ＭＯＳＦＥＴの閾値で決定されるので）。また、タイミングボロー方式の回路のリーク電流を削減することもできる。

また、請求項２５に記載した発明は、前記集積回路本体が、差動型オペアンプを備え、当該差動型オペアンプを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする。
これにより、差動型オペアンプの出力レンジの下限電圧の温度依存性、プロセスばらつき依存性を削減することができる。

また、請求項２６に記載した発明は、前記集積回路本体が、電圧制御オシレータを備え、当該電圧制御オシレータを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする。
これにより、電圧制御オシレータの入力電圧に対する周波数応答特性の温度依存性、プロセスばらつき依存性を削減することができる。

また、請求項２７に記載した発明は、前記集積回路本体が、ＣＭＯＳロジック回路を備え、当該ＣＭＯＳロジック回路を構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする。
これにより、ＣＭＯＳロジック回路における遅延の温度依存性、プロセスばらつき依存性を削減することができる。

また、請求項２８に記載した発明は、前記集積回路本体が、電流制御オシレータを備え、当該電流制御オシレータを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする。
これにより、電流制御オシレータの遅延値がそろい、発振周波数の温度依存性、プロセスばらつき依存性を削減することができる。

請求項１に記載した発明によれば、半導体基板上に複数のＭＯＳＦＥＴを備えた集積回路本体と、前記複数のＭＯＳＦＥＴのうちの少なくとも一つのドレイン電流をモニタするモニタ手段と、前記ドレイン電流が一定になるように、前記半導体基板の基板電圧を制御する基板電圧調整手段を具備したことにより、半導体集積回路装置の温度が変化した場合のドレイン電流の温度依存性を少なくするようにでき、また、製造プロセスによって完成された半導体集積回路装置の特性のばらつき（プロセスばらつき依存性）を少なくすることができる。よって、半導体集積回路装置の動作安定性の向上を図ることができる。

また、請求項２に記載した発明によれば、半導体集積回路内に異なる特性の回路や素子が存在する場合などにおいて、複数の基板電圧調整手段をそれぞれの回路や素子に適した基板電圧に調整することができる。

また、請求項３に記載した発明によれば、回路の安定動作が実現可能となり、更に、低電圧下での遅延時間の温度依存性の逆転を防ぐことが可能となり、高温下でのリーク電流を削減することが可能となる。また、回路の高速化が可能となり、更に低電圧下での遅延時間の温度依存性の逆転を防ぐことが可能となり、高温下でのリーク電流を削減することが可能となる。

また、請求項４に記載した発明によれば、半導体集積回路内のＭＯＳＦＥＴにおけるデバイス特性が局所依存性を持つ場合に対して、各領域毎に適正なしきい値、飽和電流を得るための基板電圧をそれぞれ印可することが可能となり、半導体集積回路内の回路特性のばらつきを削減することが可能となる。

また、請求項５に記載した発明によれば、基板電圧に対するデバイス特性の異なるそれぞれのＭＯＳＦＥＴ群に対し、回路のノイズマージンを劣化させることなく、それぞれ適正な基板電圧を印可することが可能となる。

また、請求項６に記載した発明によれば、前記ドレイン電流は、サブスレッショルド領域あるいは飽和領域のある任意のゲート電圧値におけるドレイン電流であることにより、半導体集積回路装置の温度が変化した場合のドレイン電流の温度依存性を少なくするようにでき、また、製造プロセスによって完成された個々の半導体集積回路装置の特性のばらつき（プロセスばらつき依存性）を少なくすることができる。よって、半導体集積回路装置の動作安定性の向上を図ることができる。

また、請求項７に記載した発明によれば、前記基板電圧調整手段によりトランジスタのgmを一定することにより、所定の電圧値近傍のgm一定回路が構成でき、半導体集積回路装置の温度依存や電源依存性がないようにトランジスタのgmの一定化が実現できる。

また、請求項８に記載した発明によれば、前記モニタ手段が、定電流源と、前記複数のＭＯＳＦＥＴと同一基板上に形成されたモニタ用ＭＯＳＦＥＴと、を具備し、前記基板電圧調整手段は、前記モニタ用ＭＯＳＦＥＴのドレイン端子と、集積回路本体の前記複数のＭＯＳＦＥＴのドレイン端子と、を接地電位に接続した状態で、前記モニタ用ＭＯＳＦＥＴのソース電位と、あらかじめ決められた基準電位と、を比較する比較手段を具備し、前記比較手段による比較結果に基づいて出力された出力電圧を、前記モニタ用ＭＯＳＦＥＴの基板電圧にフィードバックしたことによって、集積回路本体に配置された複数のＭＯＳＦＥＴのそれぞれの閾値（Ｖｔｈ）をそろえること、もしくは、それぞれのドレイン電流（Ｉｄｓ）がそろえることができる。このように、ＭＯＳＦＥＴの閾値（Ｖｔｈ）もしくはドレイン電流（Ｉｄｓ）がそろった値となり、集積回路本体の複数のＭＯＳＦＥＴのドレイン電流を最適な値に調整される。
これによって、半導体集積回路装置の温度が変化した場合のドレイン電流の温度依存性を少なくするようにでき、また、製造プロセスによって完成された個々の半導体集積回路装置の特性のばらつき（プロセスばらつき依存性）を少なくすることができる。

また、請求項９に記載した発明によれば、前記基準電位は、集積回路本体への供給電位であることによって、集積回路本体に配置された複数のＭＯＳＦＥＴのそれぞれの閾値（Ｖｔｈ）をそろえること、もしくは、それぞれのドレイン電流（Ｉｄｓ）がそろえることができる。このように、ＭＯＳＦＥＴの閾値（Ｖｔｈ）もしくはドレイン電流（Ｉｄｓ）がそろった値となり、集積回路本体の複数のＭＯＳＦＥＴのドレイン電流を最適な値に調整される。
これによって、半導体集積回路装置の温度が変化した場合のドレイン電流の温度依存性を少なくするようにでき、また、製造プロセスによって完成された個々の半導体集積回路装置の特性のばらつき（プロセスばらつき依存性）を少なくすることができる。

また、請求項１０に記載した発明によれば、前記基板電圧調整手段が、前記比較手段の比較結果に基づいて出力された出力電圧に対し、リミット手段により、前記出力電圧の上限と下限とに制限を加えた電圧値を出力することにより、モニタ用ＭＯＳＦＥＴの基板電圧に適切なフィードバックがかからなく、基板電圧調整手段が異常な状態で安定化してしまう所謂“デッドロック”を防ぐことができる。

また、請求項１１に記載した発明によれば、前記モニタ用ＭＯＳＦＥＴが、モニタ用Ｐ型ＭＯＳＦＥＴであり、前記基板電圧調整手段の出力電圧値の上限は、前記集積回路本体の電源電位以上、かつ、前記モニタ用Ｐ型ＭＯＳＦＥＴにＧＩＤＬ効果が発生しない範囲の電圧に設定され、前記基板電圧調整手段の出力電圧値の下限は、前記集積回路本体の電源電位以下、かつ、前記モニタ用Ｐ型ＭＯＳＦＥＴがバイポーラ特性を示さない範囲の電圧に設定されたことにより、基板電圧を大きくかけた場合に、トランジスタ特性が通常の特性とは逆を示すＧＩＤＬ効果を防止することができると共に、ラテラルパイポーラ特性を示し、基板−ドレイン間に順方向の電流が流れ、ドレインソース間の電流が減少してしまうことを防ぐことができる。

また、請求項１２に記載した発明によれば、前記モニタ用ＭＯＳＦＥＴが、モニタ用Ｎ型ＭＯＳＦＥＴであり、前記基板電圧調整手段の出力電圧値の上限は、前記集積回路本体の接地電位以上、かつ、前記モニタ用Ｎ型ＭＯＳＦＥＴにがバイポーラ特性を示さない範囲の電圧に設定され、前記基板電圧調整手段の出力電圧値の下限は、前記集積回路本体の接地電位以下、かつ、前記モニタ用Ｎ型ＭＯＳＦＥＴにＧＩＤＬ効果が発生しない範囲の電圧に設定されたことにより、基板電圧を大きくかけた場合に、トランジスタ特性が通常の特性とは逆を示すＧＩＤＬ効果を防止することができると共に、バイポーラ特性を示し、基板−ドレイン間に順方向の電流が流れ、ドレインソース間の電流が減少してしまうことを防ぐことができる。

また、請求項１３に記載した発明によれば、集積回路本体に供給する電源電圧を可変にでき、基板電圧調整手段によるＭＯＳＦＥＴのしきい値特性、飽和電流特性、ＧＭ特性の改善を更に確実することができる。

また、請求項１４に記載した発明によれば、寄生バイポーラや、ＧＩＤＬ効果のリーク成分をキャンセルすることができ、モニタ手段のＭＯＳＦＥＴの本来のしきい値、飽和電流を確保できる基板電圧を印可することが可能となる。

また、請求項１５に記載した発明によれば、モニタ手段のＭＯＳＦＥＴとリーク電流キャンセル用ＭＯＳＦＥＴの間の寄生バイポーラによるリーク電流成分をなくすことが可能となり、モニタ手段のＭＯＳＦＥＴの本来のしきい値、飽和電流を確保できる基板電圧を印可することが可能となる。

また、請求項１６に記載した発明によれば、基板電圧調整手段のモニタ用ＭＯＳＦＥＴのゲート電圧が一定の場合よりも、ＭＯＳＦＥＴのジャンクション容量の減少による集積回路本体の利得を下げることができ、また、温度が変化した場合においても、集積回路本体内の各ＭＯＳＦＥＴの閾値のばらつきを抑制することができる。

また、請求項１７に記載した発明によれば、閾値（Ｖｔｈ）一定回路で調整される閾値は、集積回路本体にクロック低周波数時のほうが高周波時よりも高く設定することが可能となり、低周波数で使用する際ＭＯＳＦＥＴの素子のリークが削減される。

また、請求項１８に記載した発明によれば、Ｎ型ＭＯＳＦＥＴのソースと基板間の電圧変動が少なくなり、高精度な基板電圧印可が可能となる。

また、請求項１９に記載した発明によれば、Ｎ型ＭＯＳＦＥＴのソースと基板間の電圧変動が少なくなり、高精度な基板電圧印可が可能となる。

また、請求項２０に記載した発明によれば、Ｎ型ＭＯＳＦＥＴのソースと基板間の電圧変動が少なくなり、更に高精度な基板電圧印可が可能となる。

また、請求項２１に記載した発明によれば、前記集積回路本体が、帰還バッファを備え、当該帰還バッファを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことにより、帰還バッファが低電圧でも安定な動作が可能であり、さらに、リーク電流が削減できる。

また、請求項２２に記載した発明によれば、前記集積回路本体が、メモリ回路を備え、当該メモリ回路を構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことにより、メモリ回路内のＭＯＳＦＥＴのソース−基板間の電圧値を、サブスレッショルド領域のある任意のゲート電圧値のドレイン電流が、温度依存性、プロセスばらつき依存性がないように制御され、サブスレッシュショルド領域リークによるメモリデータの破壊を防止することができる。

また、請求項２３に記載した発明によれば、前記集積回路本体が、ＳＲＡＭを備え、当該ＳＲＡＭを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことにより、低電圧時のノイズマージンの温度依存性を削減できる。よって、低電圧で動作が可能となり、ＳＲＡＭの低消費電力化を図ることができる。

また、請求項２４に記載した発明によれば、前記集積回路本体が、タイミングボロー方式の回路を備え、当該タイミングボロー方式の回路を構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことにより、タイミングボロー方式の回路の温度依存性、プロセスばらつき依存性を削減できる（タイミングボロー方式の回路のスタティックノイズマージンは、ＭＯＳＦＥＴの閾値で決定されるので）。また、タイミングボロー方式の回路のリーク電流を削減することもできる。

また、請求項２５に記載した発明によれば、前記集積回路本体が、差動型オペアンプを備え、当該差動型オペアンプを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことにより、差動型オペアンプの出力レンジの下限電圧の温度依存性、プロセスばらつき依存性を削減することができる。

また、請求項２６に記載した発明によれば、前記集積回路本体が、電圧制御オシレータを備え、当該電圧制御オシレータを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことにより、電圧制御オシレータの入力電圧に対する周波数応答特性の温度依存性、プロセスばらつき依存性を削減することができる。

また、請求項２７に記載した発明によれば、前記集積回路本体が、ＣＭＯＳロジック回路を備え、当該ＣＭＯＳロジック回路を構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことにより、ＣＭＯＳロジック回路における遅延の温度依存性、プロセスばらつき依存性を削減することができる。

また、請求項２８に記載した発明によれば、前記集積回路本体が、電流制御オシレータを備え、当該電流制御オシレータを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことにより、電流制御オシレータの遅延値がそろい、発振周波数の温度依存性、プロセスばらつき依存性を削減することができる。

以下、本発明に係る実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１は、本実施の形態に係る半導体集積回路装置１０Ａを示す回路図である。図１に示すように、半導体集積回路装置１０Ａは、Ｐ型ＭＯＳＦＥＴ１１Ａと定電流源１２Ａとからなるモニタ手段１５Ａと、比較部１３Ａ（比較手段）とからなる閾値（Ｖｔｈ）一定回路１４Ａ（基板電圧調整手段）と、集積回路本体１６Ａとを具備する。

第１の実施の形態において、ＭＯＳＦＥＴの閾値Ｖｔｈは、例えば、ＶＤＤ＝１Ｖのとき、Ｉｄｓ＝５０ｎＡ×（Ｗ／Ｌ）となる場合のＶｇｓ（ゲートソース間電圧）をＶｔｈとした。なお、Ｉｄｓは、ＭＯＳＦＥＴのソース−ドレイン間電流であり、ＷはＭＯＳＦＥＴのチャネル幅、ＬはＭＯＳＦＥＴのチャネル長である。

Ｐ型ＭＯＳＦＥＴ１１Ａは、集積回路本体１６Ａと同じ基板上に配置されたものである。本実施の形態においては、このＰ型ＭＯＳＦＥＴ１１Ａのトランジスタサイズを、チャネル幅：Ｗ＝１．２μｍ，チャネル長：Ｌ＝０．１２μｍとする。
なお、定電流源１２Ａ及び比較部１３Ａは、集積回路本体１６Ａと同じ基板上に配置されたものであってもよく、あるいは、同じ基板上に配置されていないものでもよい。

また、定電流源１２Ａは、“温度依存性がない”ものを用い、例えば、定電流特性を示すバンドギャップリファレンス回路などによって構成される。なお、ここでは上記“温度依存性がない”ということに対し、２０ＰＰＭ／℃以下と定義する（全く温度依存がないという意味ではない）。また、定電流源１２Ａは、５００ｎＡを供給するものとする。

比較部１３Ａは、例えばオペアンプやＯＴＡなどで構成される。その入力端子には、少なくとも基準電圧値と被測定電圧値とが入力され、この基準電圧値と被測定電圧値とを比較して、被測定電圧値が基準電圧値より低ければその出力端子から出力される出力電圧値を上げ、高ければ出力電圧値を下げるものである。

Ｐ型ＭＯＳＦＥＴ１１Ａのソースは、定電流源１２Ａに接続され、Ｐ型ＭＯＳＦＥＴ１１Ａのドレインは、集積回路本体１６Ａの接地電位ＶＳＳに接続され、Ｐ型ＭＯＳＦＥＴ１１Ａのゲートは、集積回路本体１６Ａの電源電圧ＶＤＤ以下の任意の電圧１７Ａに設定され、且つ集積回路本体１６Ａの電源電圧ＶＤＤと前記任意の電圧１７Ａの差分は、常に固定された関係を持ち、ここでは、この差分を０．４Ｖと設定する。

つまり、Ｐ型ＭＯＳＦＥＴ１１Ａのゲート電圧は０．６Ｖである。比較部１３Ａの基準入力ＩＮ１の電圧値は、集積回路本体１６Ａの電源電圧ＶＤＤに設定され、比較部１３Ａの被測定入力ＩＮ２はＰ型ＭＯＳＦＥＴ１１Ａのソースに接続され、比較部１３Ａの出力は、Ｐ型ＭＯＳＦＥＴ１１Ａの基板電圧ＢＰに接続され、比較部１３Ａの出力レンジの上限は、集積回路本体１６Ａの電源電圧ＶＤＤ以上であり、下限は、集積回路本体１６Ａの電源電圧ＶＤＤ以下である。
ここで、比較部１３Ａの出力レンジは、０．６Ｖ〜２．０Ｖの電圧レンジとする。

上述の比較部１３Ａの出力レンジの上限値あるいは下限値をリミット電圧値としたリミッター部１９Ａ（リミット手段）を通して基板電圧ＢＰを出力することができる。
以下、ＰＭＯＳ側の基板電圧ＢＰを出力する比較部１３Ａにリミッター部１９Ａを備えた一例を挙げ説明する。

図２は、リミッター部１９Ａを備えた比較部１３Ａの一例を示す回路図である。
図２に示すように、比較部１３Ａは、オペアンプ部１８Ａと、リミッター部１９Ａを備えており、リミッター部１９Ａは、レジスタ１１１Ａ，１１２Ａ、コンパレータ１１３Ａ，１１４Ａ、リミッター用ＭＯＳＦＥＴ１１５Ａ，１１６Ａを備えている。

次に、上記のリミッター部１９Ａによって、リミット電圧値を決める一方法について、以下説明する。
まず、製造工程が完了した後の半導体集積回路装置１０Ａにおいて、ソース−基板間の電位差を０からマイナス側に遷移させ、Ｐ型ＭＯＳＦＥＴ１１Ａのドレイン電流Ｉｄｓが最低の値になったときの電圧値をレジスタ１１１Ａに格納する。

次に、ソース−基板間の電位差を０からプラス側に遷移させ、Ｐ型ＭＯＳＦＥＴ１１Ａのドレイン電流Ｉｄｓが最高の値になったときの電圧値を別のレジスタ１１２Ａに格納する。

レジスタ１１１Ａに格納された電圧値（上限リミット電圧）と出力しようとする電圧ＢＰとをコンパレータ１１３Ａで比較し、コンパレータ１１３Ａの出力がゲートに接続されたリミッター用ＭＯＳＦＥＴ１１５Ａをオン／オフさせることにより、基板電圧ＢＰの上限に制限を加えることができる。

基板電圧ＢＰの上限（基板電圧調整手段の出力電圧値の上限）は、Ｐ型ＭＯＳＦＥＴ１１ＡにＧＩＤＬ効果が発生しない範囲の電圧に設定されることが好ましい。

また、レジスタ１１２Ａに格納された電圧値（下限リミット電圧）と出力しようとする電圧ＢＰとをコンパレータ１１４Ａで比較し、コンパレータ１１４Ａの出力がゲートに接続されたリミッター用ＭＯＳＦＥＴ１１５Ａをオン／オフさせることにより、基板電圧ＢＰの下限に制限を加えることができる。

負の基板電圧（バックバイアス）をかけすぎると、ＧＩＤＬ効果により閾値（Ｖｔｈ）一定回路１４Ａのフィードバックのゲインの極性が変わり、フィードバック系がデッドロック（適切なフィードバックがかからなく、フィードバック系が異常な状態で安定化してしまうこと）を起こす。
なお、参考として非特許文献５のＩｄｓ−Ｖｇｓ特性Fig.8を図３に示す。図３では、バックバイアスが大きいＶｂｂ＝−２．３ＶではＧＩＤＬ効果によるドレイン電流Ｉｄｓが大きくなっている。
また、電流源の配置の仕方によっても、フィードバック系がデッドロックを起こす場合がある。

また、正の基板電圧（フォワードバイアス）をかけすぎると、ＭＯＳＦＥＴがバイポーラ特性を示し、閾値（Ｖｔｈ）一定回路１４Ａのフィードバックのゲインが非常に大きくなり、フィードバック系が発振を起こし易くなる。
なお、図４にＰ型ＭＯＳＦＥＴに対する基板電圧Ｖｂｓを変化させたときのドレイン電流Ｉｄｓのシミュレーション値を示す。図４に示すように、ＭＯＳＦＥＴに所定の電圧以上のフォワードバイアス（図４ではマイナス側）をかけるとドレイン電流Ｉｄｓ電流が減少する。
このため、リミット電圧値は、デッドロックを防ぐ限界電圧及びフィードバック系が発振を防ぐ限界電圧が反映されることが重要である。

上記のような、デッドロックを防ぎ、フィードバック系が発振を防ぐために、基板電圧ＢＰの下限（基板電圧調整手段の出力電圧値の下限）は、Ｐ型ＭＯＳＦＥＴ１１Ａがバイポーラ特性を示さない範囲の電圧に設定されることが好ましい。更に、基板電圧ＢＰの上限（基板電圧調整手段の出力電圧値の上限）は、Ｐ型ＭＯＳＦＥＴ１１ＡにＧＩＤＬ効果が発生しない範囲の電圧に設定されることが好ましい。

上述の例では、レジスタ１１１Ａ，１１２Ａに格納した場合を示したが、リミット電圧値は、トリミング技術などによって得られた固定電圧値に設定し、コンパレータ１１３Ａ，１１４Ａに入力させてもよい。

また、製造工程が完了した後の半導体集積回路装置１０Ａの出来上がりの特性をあらかじめ、別の索引データベースに格納しておき、任意の測定ポイントのみで、上記のリミット電圧値を決定してもよい。

更に、製造後の経時劣化を反映するため、半導体集積回路装置１０Ａに、随時上記のリミット電圧値の決定方法を実行し、リミット電圧値を変更してもよい。

例えば、Ｐ型ＭＯＳＦＥＴ１１の基板電圧ＢＰが１Ｖ時、被測定電圧が１．１Ｖであったとすると、比較部１３の出力電圧は下がり、被測定電圧が１Ｖであるように調整される。

閾値（Ｖｔｈ）一定回路１４Ａは、ＭＯＳＦＥＴのソース−基板間の電圧値を、サブスレッショルド領域のある任意のゲート電圧値のドレイン電流が、温度依存性、プロセスばらつき依存性がないように制御するものであり、集積回路本体１６Ａに配置された複数のＰ型ＭＯＳＦＥＴのそれぞれの閾値がそろった値となる。

（第２の実施の形態）
図５は、本実施の形態に係る半導体集積回路装置１０Ｂを示す回路図である。図５に示すように、半導体集積回路装置１０Ｂは、Ｎ型ＭＯＳＦＥＴ１１Ｂと定電流源１２Ｂとからなるモニタ手段１５Ｂと、比較部１３Ｂ（比較手段）とからなる閾値（Ｖｔｈ）一定回路１４Ｂ（基板電圧調整手段）と、集積回路本体１６Ｂとを具備する。

第２の実施の形態において、ＭＯＳＦＥＴの閾値Ｖｔｈは、例えば、ＶＤＤ＝１Ｖのとき、Ｉｄｓ＝５０ｎＡ×（Ｗ／Ｌ）となる場合のＶｇｓ（ゲートソース間電圧）をＶｔｈとした。なお、Ｉｄｓは、ＭＯＳＦＥＴのソース−ドレイン間電流であり、ＷはＭＯＳＦＥＴのチャネル幅、ＬはＭＯＳＦＥＴのチャネル長である。

Ｎ型ＭＯＳＦＥＴ１１Ｂは、集積回路本体１６Ｂと同じ基板上に配置されたものである。本実施の形態においては、このＮ型ＭＯＳＦＥＴ１１Ｂのトランジスタサイズを、チャネル幅：Ｗ＝１．２μｍ，チャネル長：Ｌ＝０．１２μｍとする。
なお、定電流源１２Ｂ及び比較部１３Ｂは、集積回路本体１６Ｂと同じ基板上に配置されたものであってもよく、あるいは、同じ基板上に配置されていないものでもよい。

また、定電流源１２Ｂは、“温度依存性がない”ものを用い、例えば、定電流特性を示すバンドギャップリファレンス回路などによって構成される。なお、ここでは上記“温度依存性がない”ということに対し、２０ＰＰＭ／℃以下と定義する（全く温度依存がないという意味ではない）。また、定電流源１２Ｂは、５００ｎＡを供給するものとする。

比較部１３Ｂは、例えばオペアンプやＯＴＡなどで構成される。その入力端子には、少なくとも基準電圧値と被測定電圧値とが入力され、この基準電圧値と被測定電圧値とを比較して、被測定電圧値が基準電圧値より低ければその出力端子から出力される出力電圧値を上げ、高ければ出力電圧値を下げるものである。

Ｎ型ＭＯＳＦＥＴ１１Ｂのドレインは、定電流源１２Ｂに接続され、Ｎ型ＭＯＳＦＥＴ１１Ｂのソースは、集積回路本体１６Ｂの接地電位ＶＳＳに接続され、Ｎ型ＭＯＳＦＥＴ１１Ｂのゲートは、集積回路本体１６Ｂの接地電位ＶＳＳ以上の任意の電圧１７Ｂに設定され、且つ集積回路本体１６Ｂの電源電圧ＶＤＤと前記任意の電圧１７Ｂの差分は、常に固定された関係を持ち、ここでは、この差分を０．４Ｖと設定する。

比較部１３Ｂの基準入力ＩＮ１の電圧値は、半導体集積回路装置１０Ｂの電源電圧値に設定される。比較部１３Ｂの被測定側入力ＩＮ２はＮ型ＭＯＳＦＥＴ１１Ｂのドレインに接続され、比較部１３Ｂの出力は、Ｎ型ＭＯＳＦＥＴ１１Ｂの基板に接続され、比較部１３Ｂの出力レンジの上限は、半導体集積回路装置１０Ｂの接地電位以上であり、比較部１３Ｂの出力レンジの下限は、前記半導体集積回路装置１０Ｂの接地電位以下である。
ここで、比較部１３Ｂの出力レンジは、−１．０Ｖ〜０．４Ｖの電圧レンジとする。

上述の比較部１３Ｂの出力レンジの上限値あるいは下限値をリミット電圧値としたリミッター部１９Ｂ（リミット手段）を通して基板電圧ＢＮを出力することができる。
以下、ＮＭＯＳ側の基板電圧ＢＮを出力する比較部１３Ｂにリミッター部１９Ｂを備えた一例を挙げ説明する。

図６は、リミッター部１９Ｂを備えた比較部１３Ｂの一例を示す回路図である。図６に示すように、比較部１３Ｂは、オペアンプ部１８Ｂと、リミッター部１９Ｂを備えており、リミッター部１９Ｂは、レジスタ１１１Ｂ，１１２Ｂ、コンパレータ１１３Ｂ，１１４Ｂ、リミッター用ＭＯＳＦＥＴ１１５Ｂ，１１６Ｂを備えている。
このような出力回路を用いると、リミッター値近傍まで安定して電流を供給できる。基板経由からソースに電流が流れるフォワードバイアス時に安定して基板電圧が得られ、被適用回路の動作安定性に特に効果的である。
予め、負電圧を負昇圧回路などで生成しておき、その印加電圧を図６のVDD＝−３Vの所に入力する構成を採用することにより、帰還ループの応答性は、良好となる。もし、最終バッファに昇圧回路などを用いると、その生成クロックにより、帰還ループの特性は、離散的となり、応答性が悪くなる。

次に、上記のリミッター部１９Ｂによって、リミット電圧値を決める一方法について、以下説明する。
まず、製造工程が完了した後の半導体集積回路装置１０Ｂにおいて、ソース−基板間の電位差を０からマイナス側に遷移させ、Ｎ型ＭＯＳＦＥＴ１１Ｂのドレイン電流Ｉｄｓが最低の値になったときの電圧値をレジスタ１１１Ｂに格納する。

次に、ソース−基板間の電位差を０からプラス側に遷移させ、Ｎ型ＭＯＳＦＥＴ１１Ｂのドレイン電流Ｉｄｓが最高の値になったときの電圧値を別のレジスタ１１２Ｂに格納する。

レジスタ１１１Ｂに格納された電圧値（上限リミット電圧）と出力しようとする電圧ＢＮとをコンパレータ１１３Ｂで比較し、コンパレータ１１３Ｂの出力がゲートに接続されたリミッター用ＭＯＳＦＥＴ１１５Ｂをオン／オフさせることにより、基板電圧ＢＮの上限に制限を加えることができる。

基板電圧ＢＮの上限は、Ｎ型ＭＯＳＦＥＴ１１Ｂがバイポーラ特性を示さない範囲の電圧に設定されることが好ましい。

また、レジスタ１１２Ｂに格納された電圧値（下限リミット電圧）と出力しようとする電圧ＢＮとをコンパレータ１１４Ｂで比較し、コンパレータ１１４Ｂの出力がゲートに接続されたリミッター用ＭＯＳＦＥＴ１１５Ｂをオン／オフさせることにより、基板電圧ＢＮの下限に制限を加えることができる。

負の基板電圧（バックバイアス）をかけすぎると、ＧＩＤＬ効果により閾値（Ｖｔｈ）一定回路１４Ｂのフィードバックのゲインの極性が変わり、フィードバック系がデッドロック（適切なフィードバックがかからなく、系が異常な状態で安定化してしまうこと）を起こす。
また、電流源の配置の仕方によっても、フィードバック系がデッドロックを起こす場合がある。

また、正の基板電圧（フォワードバイアス）をかけすぎると、ＭＯＳＦＥＴがバイポーラ特性を示し、閾値（Ｖｔｈ）一定回路１４Ｂのフィードバックのゲインが非常に大きくなり、フィードバック系が発振を起こし易くなる。
なお、図７にＮ型ＭＯＳＦＥＴに対する基板電圧Ｖｂｓを変化させたときのドレイン電流Ｉｄｓのシミュレーション値を示す。図７に示すように、ＭＯＳＦＥＴに所定の電圧以上のフォワードバイアス（図ではプラス側）をかけるとドレイン電流Ｉｄｓ電流が減少する。
このため、リミット電圧値は、デッドロックを防ぐ限界電圧及びフィードバック系が発振を防ぐ限界電圧が反映されることが重要である。

基板電圧ＢＮの下限は、Ｎ型ＭＯＳＦＥＴ１１ＢにＧＩＤＬ効果が発生しない範囲の電圧に設定されることが好ましい。更に、基板電圧ＢＮの上限（基板電圧調整手段の出力電圧値の上限）は、Ｎ型ＭＯＳＦＥＴ１１Ｂがバイポーラ特性を示さない範囲の電圧に設定されることが好ましい。

上述の例では、レジスタ１１１Ｂ，１１２Ｂに格納した場合を示したが、リミット電圧値は、トリミング技術などによって得られた固定電圧値に設定し、コンパレータ１１３Ｂ，１１４Ｂに入力させてもよい。

また、製造工程が完了した後の半導体集積回路装置１０Ｂの出来上がりの特性をあらかじめ、別の索引データベースに格納しておき、任意の測定ポイントのみで、上記のリミット電圧値を決定してもよい。

更に、製造後の経時劣化を反映するため、半導体集積回路装置１０Ｂに、随時上記のリミット電圧値の決定方法を実行し、リミット電圧値を変更してもよい。

閾値（Ｖｔｈ）一定回路１４Ｂは、ＭＯＳＦＥＴのソース−基板間の電圧値を、サブスレッショルド領域のある任意のゲート電圧値のドレイン電流が、温度依存性、プロセスばらつき依存性がないように制御するものであり、集積回路本体１６に配置された複数のＮ型ＭＯＳＦＥＴのそれぞれの閾値がそろった値となる。

図２３は、前述の図５で示した定電流源１２Ｂの特性を更に理想的な電流源の特性に近づけた構成例である。
モニタ対象となるＭＯＳＦＥＴ２３４と少なくともチャネル長Ｌ及びチャネル幅Ｗが同じＭＯＳＦＥＴ２３３のゲートをＭＯＳＦＥＴ２３３のソース電位と同電位にして、そのドレイン電流を源とするカレントミラー回路２３２を図５中の定電流源１２Ｂに並列に付加したものである。なお、入力端子２３５、２３６にはそれぞれ所定の電圧値が印可される。２３７はオペアンプである。

もし、この電流源２３１がなければ、モニタ素子の基板電圧値が、−０．４Ｖよりも低くなると通常ＧＩＤＬ効果により、リークが増加してしまい、みかけ上の電流が多くなり、基板電圧値の印加電圧がその分だけ高くなってしまう。
しかし、この電流源２３１では、ＧＩＤＬの項をキャンセルするので、純粋なＭＯＳＦＥＴの閾値、又は、飽和電流を得ることが可能となり、定電流源１２Ｂで構成するよりも更に高精度に調整されたな基板電圧ＢＮが印加される。
そして、正の基板電圧（フォワードバイアス）をかけた場合は、バイポーラ効果により、ＭＯＳＦＥＴ２３４のリークが増加してしまうが、これをキャンセルすることができる。

更に、図２３で示したＮ型ＭＯＳＦＥＴ２３３、２３４の基板となるＰウエル領域を図２４に示す。Ｎ型ＭＯＳＦＥＴ２３３の基板となるＰウエル領域と、Ｎ型ＭＯＳＦＥＴ２３４の基板となるＰウエル領域とは、その間にＮウエル領域が形成されることにより、図２４に示すように分離されている。

また、前述の図１で示した定電流源１２Ａに対しても、図２３と同様に理想的な電流源の特性に近づけた構成例を図２５に示す。
モニタ対象となるＭＯＳＦＥＴ２５４と少なくともチャネル長Ｌ及びチャネル幅Ｗが同じＭＯＳＦＥＴ２５３のゲートをＭＯＳＦＥＴ２５３のソース電位と同電位にして、そのドレイン電流を源とするカレントミラー回路２５２を図１中の定電流源１２Ａに並列に付加したものである。なお、入力端子２５５、２５６にはそれぞれ所定の電圧値が印可される。２５７はオペアンプである。

（第３の実施の形態）
図８は、第３の実施の形態に係る半導体集積回路装置２０Ａを示す回路図ある。
図８に示すように、半導体集積回路装置２０Ａは、Ｐ型ＭＯＳＦＥＴ２１Ａと定電流源２２Ａとからなるモニタ手段２５Ａと、比較部２３Ａ（比較手段）とからなるドレイン電流（Ｉｄｓ）一定回路２４Ａ（基板電圧調整手段）と、集積回路本体２６とを具備する。

第３の実施の形態において、ＭＯＳＦＥＴの飽和電流は、例えば、Ｖｇｓ＝１Ｖ 、ＶＤＤ＝１V、 ＶＳＳ＝０の時のソース−ドレイン間電流とする。
ドレイン電流（Ｉｄｓ）一定回路２４ＡはＭＯＳＦＥＴの飽和領域のある任意のゲート電圧値のドレイン電流が一定であるようにＭＯＳＦＥＴの基板電圧を制御する回路（基板電圧調整手段）である。このＰ型ＭＯＳＦＥＴ２１のトランジスタサイズを、チャネル幅：Ｗ＝１μｍ，チャネル長：Ｌ＝０．１２μｍとする。

また、定電流源２２Ａは、“温度依存性がない”ものを用い、例えば、定電流特性を示すバンドギャップリファレンス回路などによって構成される。なお、ここでは上記“温度依存性がない”ということに対し、２０ＰＰＭ／℃以下と定義する（全く温度依存がないという意味ではない）。また、定電流源２２Ａは、３００μＡを供給するものとする。

比較部２３Ａは、例えばオペアンプやＯＴＡなどで構成される。その入力端子には、少なくとも基準電圧値と被測定電圧値とが入力され、この基準電圧値と被測定電圧値とを比較して、被測定電圧値が基準電圧値より低ければその出力端子から出力される出力電圧値を上げ、高ければ出力電圧値を下げるものである。

Ｐ型ＭＯＳＦＥＴ２１Ａのソースは、定電流源２２Ａに接続され、Ｐ型ＭＯＳＦＥＴ２１Ａのドレインは、集積回路本体２６の接地電位ＶＳＳに接続され、Ｐ型ＭＯＳＦＥＴ２１Ａのゲートは、集積回路本体２６の接地電位ＶＳＳに接続される。

比較部２３Ａの基準入力ＩＮ１の電圧値は、集積回路本体２６の電源電圧ＶＤＤに設定され、比較部２３Ａの被測定側入力ＩＮ２はＰ型ＭＯＳＦＥＴ２１Ａのソースに接続され、比較部２３Ａの出力は、Ｐ型ＭＯＳＦＥＴ２１Ａの基板電圧ＢＰに接続される。比較部２３Ａの出力レンジの上限は、集積回路本体２６の電源電圧ＶＤＤ以上であり、下限は、集積回路本体２６の電源電圧ＶＤＤ以下である。
ここで、比較部２３Ａの出力レンジは、０．６Ｖ〜２．０Ｖの電圧レンジがあるとする。

本実施の形態も前述の第１の実施の形態と同様に、比較部２３Ａの出力レンジの上限値あるいは下限値をリミット電圧値としたリミッター部１９Ａ（リミット手段）を通して基板電圧ＢＰを出力することができる。このように、リミット手段を備えた場合の作用効果は、前述の第１の実施の形態と同様である。

このようにして、ドレイン電流（Ｉｄｓ）一定回路２４Ａは、ＭＯＳＦＥＴの飽和領域のある任意のゲート電圧値のドレイン電流が、一定であるように基板電圧ＢＰを制御するものであり、集積回路本体２６に配置された複数のＰ型ＭＯＳＦＥＴのそれぞれのドレイン電流Ｉｄｓがそろった値となる。

（第４の実施の形態）
図９は、第４の実施の形態に係る半導体集積回路装置２０Ｂを示す回路図ある。
図９に示すように、半導体集積回路装置２０Ｂは、Ｎ型ＭＯＳＦＥＴ２１Ｂと定電流源２２Ｂとからなるモニタ手段２５Ｂと、比較部２３Ｂ（比較手段）とからなるドレイン電流（Ｉｄｓ）一定回路２４Ｂ（基板電圧調整手段）と、集積回路本体２６とを具備する。

第４の実施の形態において、ＭＯＳＦＥＴの飽和電流は、例えば、Ｖｇｓ＝１Ｖ 、ＶＤＤ＝１V、 ＶＳＳ＝０の時のソース−ドレイン間電流とする。
ドレイン電流（Ｉｄｓ）一定回路２４ＢはＭＯＳＦＥＴの飽和領域のある任意のゲート電圧値のドレイン電流が一定であるようにＭＯＳＦＥＴの基板電圧を制御する回路（基板電圧調整手段）である。このＮ型ＭＯＳＦＥＴ２１Ｂのトランジスタサイズを、チャネル幅：Ｗ＝１μｍ，チャネル長：Ｌ＝０．１２μｍとする。

また、定電流源２２Ｂは、“温度依存性がない”ものを用い、例えば、定電流特性を示すバンドギャップリファレンス回路などによって構成される。なお、ここでは上記“温度依存性がない”ということに対し、２０ＰＰＭ／℃以下と定義する（全く温度依存がないという意味ではない）。また、定電流源２２Ｂは、６００μＡを供給するものとする。

比較部２３Ｂは、例えばオペアンプやＯＴＡなどで構成される。その入力端子には、少なくとも基準電圧値と被測定電圧値とが入力され、この基準電圧値と被測定電圧値とを比較して、被測定電圧値が基準電圧値より低ければその出力端子から出力される出力電圧値を上げ、高ければ出力電圧値を下げるものである。

Ｎ型ＭＯＳＦＥＴ２１Ｂのドレインは、定電流源２２Ｂに接続され、Ｎ型ＭＯＳＦＥＴ２１Ｂのソースは、集積回路本体２６の接地電位ＶＳＳに接続され、Ｎ型ＭＯＳＦＥＴ２１Ｂのゲートは、集積回路本体２６の電源電圧ＶＤＤに接続される。

比較部２３Ｂの基準入力ＩＮ１の電圧値は、集積回路本体２６の電源電圧ＶＤＤに設定され、比較部２３Ｂの被測定側入力ＩＮ２はＮ型ＭＯＳＦＥＴ２１Ｂのソースに接続され、比較部２３Ｂの出力レンジの上限は、集積回路本体２６の接地電位ＶＳＳ以上であり、比較部２３Ｂの出力レンジの下限は、集積回路本体２６の接地電位ＶＳＳ以下である。
ここで、比較部２３Ｂの出力レンジは、−１．０Ｖ〜０．４Ｖの電圧レンジとする。

本実施の形態は前述の第２の実施の形態と同様に、比較部２３Ｂの出力レンジの上限値あるいは下限値をリミット電圧値としたリミッター部１９Ｂ（リミット手段）を通して基板電圧ＢＮを出力することができる。このように、リミット手段を備えた場合の作用効果は、前述の第２の実施の形態と同様である。

このようにして、ドレイン電流（Ｉｄｓ）一定回路２４Ｂは、ＭＯＳＦＥＴの飽和領域のある任意のゲート電圧値のドレイン電流が、一定であるように基板電圧ＢＮを制御するものであり、集積回路本体２６に配置された複数のＮ型ＭＯＳＦＥＴのそれぞれのドレイン電流Ｉｄｓがそろった値となる。

（第５の実施の形態）
図１０は、第５の実施の形態に係る半導体集積回路装置３０を示す回路図である。
図 に示すように、半導体集積回路装置３０は、前述の第１及び第２の実施の形態で示した閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂと、内部に帰還バッファ３１を備えた集積回路本体３６からなる。閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂの基板電圧ＢＰ，ＢＮが集積回路本体３６内の帰還バッファ３１を構成するＮ型，Ｐ型ＭＯＳＦＥＴのそれぞれの基板電圧に接続されたものである。

次に、本実施の形態における閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂを用いたことによる効果について、帰還バッファ３１の一具体例による評価結果を挙げて説明する。本例において、帰還バッファ３１を構成する各ＭＯＳＦＥＴは以下のパラメータを有する。
Ｐ型ＭＯＳＦＥＴのＩｄｓ＝２４０μＡ／μｍ、Ｖｔｈ＝０．３５Ｖ、
Ｎ型ＭＯＳＦＥＴのＩｄｓ＝６００μＡ／μｍ、Ｖｔｈ＝０．３５Ｖ、
Ｐ型ＭＯＳＦＥＴのＷ＝２μｍ、Ｌ＝０．１２μｍ、
Ｎ型ＭＯＳＦＥＴのＷ＝１μｍ、Ｌ＝０．１２μｍ、
そして、基板電圧ＢＮ，ＢＰ＝０Ｖ（フォワードバイアス）の場合に、動作温度条件として、Ｔ＝−４０℃（低温）、Ｔ＝１２５℃（高温）の各温度条件下と、閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂを用いて、Ｔ＝−４０℃（低温）において、基板電圧ＢＮ，ＢＰ＝０．３５Ｖ（フォワードバイアス）をかけた場合、また、Ｔ＝１２５℃（高温）において、基板電圧ＢＮ，ＢＰ＝−０．３５Ｖ（バックバイアス）をかけた場合の４通りの場合において、電源電圧を変えて、スタティックノイズマージン幅を回路シミュレーション（ＳＰＩＣＥ）により求めたシミュレーション結果を図１１に示す。

図１１において、横軸は帰還バッファ３１の電源電圧値、縦軸は帰還バッファ３１のスタティックノイズマージン幅である。図１１に示すように閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂを用いた場合、スタティックノイズマージン幅のばらつき幅は、せばまり、更に、低電圧でも安定な動作が可能である。

また、帰還バッファ３１の基板電圧に、閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂを用いた場合、また、閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂを用いなかった場合のリーク電流の温度依存性を図１２に示す。
図１２において、横軸は温度であり、縦軸は対数表示（log）したリーク電流である。図１２に示すように、低温時では、リーク電流が若干増えるが、高温時では飛躍的に削減されている。
なお、ここでは参照電圧を０．４Ｖとして低電圧に特化して示したが、高電圧時でＶｔｈが低すぎてスタティックノイズマージンが下がる場合は、更にＶｔｈを高く設定したいことがある。この場合は、参照電圧値を印可電圧値のある割合になるように、抵抗分割手段などを参照電圧部に用いて設定してもよい。
参照電圧を変化させる時は、リミット電圧回路が更に効果を発揮する。例えば、ＶＤＤ＝１Ｖの時、参照電圧が０．３５Ｖになるように設定しておくと、その割合いは、３５%である。もし、ＶＤＤ＝２Ｖになった場合、参照電圧は、０．７Ｖとなる。しかし、このような値を実現するには、バックバイアスを更にかける必要があり、GIDL効果が出てしまう。これをさまたげるため、リミット回路が有効であるからである。

（第６の実施の形態）
図１３は、第６の実施の形態に係る半導体集積回路装置を示す回路図である。
図１３に示すように、半導体集積回路装置４０は、前述の第１の実施の形態で示したドレイン電流（Ｉｄｓ）一定回路２４Ａ，２４Ｂと、内部にメモリ回路４１（一つのメモリセルのみ図示）を備えた集積回路本体３６からなる。ドレイン電流（Ｉｄｓ）一定回路２４Ａ，２４Ｂの基板電圧ＢＰ，ＢＮが集積回路本体３６内のメモリ回路を構成するＮ型，Ｐ型ＭＯＳＦＥＴのそれぞれの基板電圧に接続されたものである。

メモリ回路４１は、Ｎ型ＭＯＳＦＥＴ４２によるトランスファゲートと、記憶格納素子４３と、ビット線４４と、ワード線４５とを少なくとも有している。記憶格納素子４３としては、例えば、ＤＲＡＭのキャパシタや、ＳＲＡＭのＣＭＯＳインバータ等が挙げられる。なお、ＤＲＡＭ、ＳＲＡＭ等は、図１３に示したメモリ回路４１が多数備えられている。
そして、Ｎ型ＭＯＳＦＥＴ４２のドレインは、記憶格納素子４３に接続され、Ｎ型ＭＯＳＦＥＴ４２のソースは、ビット線４４に接続され、Ｎ型ＭＯＳＦＥＴ４２のゲートがワード線４５に接続されている。

このように、ドレイン電流（Ｉｄｓ）一定回路２４Ａ，２４Ｂにより、集積回路本体４６内に基板電圧ＢＰ，ＢＮが供給されることにより、メモリ回路４１内のＮ型ＭＯＳＦＥＴ４２および図示しない他のＰ型あるいはＮ型ＭＯＳＦＥＴのソース−基板間の電圧値を、サブスレッショルド領域のある任意のゲート電圧値のドレイン電流が、温度依存性、プロセスばらつき依存性がないように制御され、サブスレッシュショルド領域リークによるメモリデータの破壊を防止することができる。

（第７の実施の形態）
図１４は、第７の実施の形態に係る半導体集積回路装置を示す回路図である。
図１４に示すように、半導体集積回路装置５０は、前述の第１及び第２の実施の形態で示した閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂと、ＳＲＡＭ回路５１（一つのメモリセルのみ図示）を備えた集積回路本体５６からなる。
閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂの基板電圧ＢＰ，ＢＮが集積回路本体５６内のＳＲＡＭ回路５１を構成するＮ型，Ｐ型ＭＯＳＦＥＴのそれぞれの基板電圧に接続されたものである。

次に、本実施の形態における閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂを用いたことによる効果について、一具体例による評価結果を挙げて説明する。
図１５に基板電圧をかけない場合と、Ｖｔｈが一定となるように基板電圧をかけた場合の各温度の電源電圧とＳＲＡＭの読み出しノイズマージンを示す。

また、書き込みのノイズマージンの温度依存性の同様のグラフを図１６に示す。基板電圧を最適にかけることにより、低電圧時のノイズマージンの温度依存性が削減できる効果がわかる。つまり、低電圧で動作が可能となり、ＳＲＡＭの低消費電力化を図ることができる。

（第８の実施の形態）
図１７は、第８の実施の形態に係る半導体集積回路装置を示す回路図である。
図１７に示すように、閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂの出力ＢＰ，ＢＮをタイミングボロー回路６１の基板電圧に用いたものである。タイミングボロー回路６１のＤは、データ入力であり、ＣＬＫは、クロック入力である。
このようなタイミングボロー回路６１のスタティックノイズマージンは、Ｎ型ＭＯＳＦＥＴのＶｔｈで決定される。つまり、閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂによって、温度依存性、プロセスばらつき依存性を削減できる。また、前述の第７の実施の形態で示したように、リーク電流の削減効果もある。

（第９の実施の形態）
図１８は、第９の実施の形態に係る半導体集積回路装置を示す回路図である。
図１８に示すように、半導体集積回路装置７０は、閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂの出力ＢＰ，ＢＮを、集積回路本体７６内の差動型オペアンプ７１を構成するＭＯＳＦＥＴの基板電圧に用いたものである。Ｎ型ＭＯＳＦＥＴがばらついていると、差動型オペアンプの出力電圧は、Ｖｔｈ以上であるので、Ｖｔｈに依存する。

しかし、閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂを用いた場合、Ｖｔｈは一定となるため、差動型オペアンプの出力電圧はＶｔｈに依存せず、一定である。この構成により、差動型オペアンプの出力レンジの下限電圧の温度依存性、プロセスばらつき依存性を削減する効果がある。

（第１０の実施の形態）
図１９は、第１０の実施の形態に係る半導体集積回路装置を示す回路図である。
図１９に示すように、半導体集積回路装置８０は、閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂの出力ＢＰ，ＢＮを集積回路本体８６内の電圧制御オシレータ（ＶＣＯ：Voltage Control Oscillator) ８１を構成するＭＯＳＦＥＴの基板電圧に用いたものである。バイアス電圧を与えるＭＯＳＦＥＴのゲートは、閾値依存を持つと、入力電圧と周波数の特性関係が異なる。

このＭＯＳＦＥＴの基板電圧を閾値（Ｖｔｈ）一定回路の出力を与える構成により、入力電圧に対する周波数応答特性の温度依存性、プロセスばらつき依存性を削減する効果がある。

なお、図１９に示した回路は、一例であり、入力電圧がＭＯＳＦＥＴのゲートに入力されるタイプの電圧制御オシレータすべてに効果があるのは、言うまでもない。

（第１１の実施の形態）
図２０は、第１１の実施の形態に係る半導体集積回路装置を示す回路図である。
図２０に示すように、半導体集積回路装置９０は、閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂの出力ＢＰ，ＢＮを集積回路本体９６内のＣＭＯＳロジック回路９１の基板電圧として用いたものである。ＣＭＯＳロジック回路９１の遅延値は、ｄｉ／ｄｔ＝ＣＶであるので、遅延の温度依存性、プロセスばらつき依存性を削減するものである。

なお、図２０に示した回路は、ＣＭＯＳロジック回路の一例であり、あらゆる論理構成のＣＭＯＳロジック回路すべてに効果があるのは、言うまでもない。

（第１２の実施の形態）
図２１は、第１２の実施の形態に係る半導体集積回路装置１００を示す回路図である。
図２１に示すように、半導体集積回路装置１００は、閾値（Ｖｔｈ）一定回路１４Ａ，１４Ｂの出力ＢＰ，ＢＮを集積回路本体１０６内の電流制御オシレータ（ＣＣＯ：current control oscillator )１０１ のインバータ部の基板電圧として用いたものである。
上記の構成をとることにより、第１２の実施の形態と同様に、回路の遅延値がそろい、電流制御オシレータ１０１の発振周波数の温度依存性、プロセスばらつき依存性を削減するものである。

（第１３の実施の形態）
図２２は、第１３の実施の形態にかかる半導体集積回路１２０を示す回路図である。
図２２に示すように、ＧＭ（相互コンダクタンス：ゲート電圧の変化に対するドレイン電流の変化の割合）一定回路１２１Ａ，１２１Ｂにおいて、Ｐ型ＭＯＳＦＥＴ１２２Ａ及びＮ型ＭＯＳＦＥＴ１２２Ｂは、それぞれゲートとドレインが接続されている。このようにゲートとドレインが接続されている場合、基板電圧をトランジスタのＧＭと近似することができる。
そして、所望の電圧をオペアンプの参照電圧にすることにより、所定の電圧値近傍のＧＭ一定回路が構成できる。上記構成を集積回路本体１２２内のトランジスタのＧＭを一定にしたい回路、例えば、カレントミラー回路などに適用することにより、温度依存や電源依存性がないようにトランジスタのＧＭの一定化が実現できる。

（第１４の実施の形態）
第１４の実施の形態について以下説明する。本実施の形態の一例として、集積回路本体に前述の閾値（Ｖｔｈ）一定回路及びＩｄｓ一定回路を混載させた、多ポートレジスタファイルの例を図２６に示す。
図２６に示す多ポートレジスタファイル２６０は、メモリセル部２６１と読出しデータ出力回路２６２とを有して構成されている。

この多ポートレジスタファイル２６０の回路動作を以下説明する。
メモリセル部２６１において、書き込みワード線が活性化されると書き込みビット線を介してデータが書き込まれる。
また、メモリセル部２６１からのデータ読み出しは、読出しワード線が活性化されると、読出しビット線にデータが読み出されて、この読出しデータが更に読出しデータ出力回路により増幅されて出力端子より外部へ出力される。
この多ポートレジスタファイルでは、メモリセル部２６１と読出しビット線のデータを保持するキーパー部２６３の各ＭＯＳＦＥＴの基板は、閾値（Ｖｔｈ）一定回路に接続されている。
また、読出しデータ出力回路２６２を構成している各ＭＯＳＦＥＴの基板は、Ｉｄｓ一定回路に接続されている。

このように、図２６に示す多ポートレジスタファイル２６０では、メモリセル部２６１のようなノイズマージンの比較的低い回路部（あるいは、センシティブな回路部）等の基板電圧の調整に閾値（Ｖｔｈ）一定回路を用い、ＣＭＯＳ等で構成されノイズマージンが比較的高く、且つ、高速動作を要求される読出しデータ出力回路２６２等には、Ｉｄｓ（ドレイン電流）一定回路を用いている。
すなわち、ノイズマージンが所定の値よりも低い部分の基板電圧調整には、閾値（Ｖｔｈ）一定回路を用い、ノイズマージンが所定の値よりも高い部分の基板電圧調整には、Ｉｄｓ（ドレイン電流）一定回路を用いる。
これにより、集積回路本体の高速性を失うことなく、安定動作が実現可能となる。更に、温度依存性の少ない遅延、電力が実現可能となる。

次に、上記図２６の構成の多ポートレジスタファイルを実際に試作し、測定した結果を図２７及び図２８に示す。
図２７は、データ読出しの遅延時間の相対値（Normalized Delay）の温度特性である。
図２８は、動作時の消費電流の相対値（Normalized current）の温度特性である。
ＭＢＢ（Mixed BB）は、図２６のように、メモリセル部２６１に閾値（Ｖｔｈ）一定回路を用い、読出しデータ出力回路２６２にＩｄｓ（ドレイン電流）一定回路を用いた場合の測定結果である。
ＮＢＢは、閾値（Ｖｔｈ）一定回路及びＩｄｓ一定回路の動作をさせずに、基板電圧を変化させなかった場合、つまり、基板電位をＭＯＳＦＥＴのソース電圧と同電位とした場合の測定結果である。

試作に際し、閾値電圧を意図的にターゲットとなる閾値電圧から約＋１０%ずれるようなプロセス条件のウェハと、約−１０%ずれるようなプロセス条件のウェハとを試作した。
この２つのウェハ上には複数のチップが形成されており、これらの複数のチップに対し、それぞれデータ読出しの遅延時間の温度特性及び動作時の消費電流の温度特性を、ＶＤＤ＝０．８Ｖ、動作周波数（Freq.）＝１００ＭHzの条件下で測定した。
約−１０%ずれるようなプロセス条件のウェハ中、最も遅延時間が速いチップの相対値（図２７）と最も動作時の消費電流の大きいチップの相対値（図２８）をＭＢＢmax、ＮＢＢmaxとし、約＋１０%ずれるようなプロセス条件のウェハ中、最も遅延時間が遅いチップの値（図２７）と最も動作時の消費電流の小さいチップの相対値（図２８）をＭＢＢmin、ＮＢＢminとして示したものである。

図２７の結果から分かるように、基板電圧が常に一定（ＮＢＢ）の場合における遅延時間の最大値と最小値の差よりも、閾値（Ｖｔｈ）一定回路とＩｄｓ一定回路を混載した場合（ＭＢＢ（Mixed BB））における遅延時間の最大値と最小値の差が小さくなっており、例えば、温度が１２５℃の際には、上記最大値と最小値の差が約７５％まで低減されている。
また、図２８の結果から分かるように、基板電圧が常に一定（ＮＢＢ）の場合における高温動作時の消費電流の最大値と最小値の差が大きくなっているが、閾値（Ｖｔｈ）一定回路とＩｄｓ一定回路を混載した場合（ＭＢＢ（Mixed BB））における上記最大値と最小値の差は、ＮＢＢの場合よりも温度が１２５℃のときに約２７％削減されている。

更に、集積回路本体に前述の閾値（Ｖｔｈ）一定回路及びＩｄｓ一定回路を混載させた他の一例として、一般的なＳＲＡＭ回路に適用した例を図２９に挙げ説明する。
図２９に示すように、メモリ部２９１と周辺部２９２とは、それぞれの基板が分離され、異なる基板電圧が適用できるように構成されている。
すなわち、ノイズマージンの比較的低い（あるいは、センシティブな）メモリ部２９１には、閾値（Ｖｔｈ）一定回路が接続され、ノイズマージンが比較的高く、且つ、入出力回路などの高速動作を要求される部分を含む周辺部２９２には、Ｉｄｓ一定回路に接続されている。

以上、第１４の実施の形態においては、閾値（Ｖｔｈ）一定回路とＩｄｓ一定回路を混在させて、各種の回路部の基板電位の調整に適用することにより、それぞれの回路の特性を最適化することができる。

（第１５の実施の形態）
図３０は、第１５の実施の形態における集積回路本体３００の回路レイアウトを模式的に示した図である。
本実施の形態における集積回路本体３００は、その回路領域が複数（４つ）の領域であるエリアＡ〜Dに分割されている。
エリアＡ〜D内又はそれぞれの領域の近傍には、閾値（Ｖｔｈ）一定回路及びＩｄｓ一定回路（どちらか一方のみでもよい）がそれぞれ設けられている。

このように、それぞれのエリアＡ〜D毎にそれぞれの領域の基板電圧調整を行う閾値（Ｖｔｈ）一定回路及びＩｄｓ一定回路を設けたので、ＭＯＳＦＥＴ素子形成時のドレイン、ソースのイオンドープの局所依存性、ゲート酸化膜圧の局所依存性などが存在した場合、それぞれのエリアＡ〜D毎にＭＯＳＦＥＴの特性が異なるものとなってしまう。
よって、それぞれのエリアＡ〜D内のモニタ手段が、領域内のＭＯＳＦＥＴの特性を反映されていることにより、エリアＡ〜D毎に対応した適正な基板電位の調整が可能となり、集積回路本体３００内のＭＯＳＦＥＴの閾値（Ｖｔｈ）及びＩｄｓの不均一性を除去することが可能となる。
なお、本基板電圧調整を行う閾値（Ｖｔｈ）一定回路及びＩｄｓ一定回路のモニタ手段は、各エリアに複数存在してもよい。これらのモニタ手段は、並列接続されてもよいし、モニタ手段それぞれを時分割にモニタするようにしてもよい。更に、このモニタ手段の配置はエリア内の４隅と中央に設置するとなお一層の効果を発揮する。

（第１６の実施の形態）
図３１は、第１６の実施の形態の構成を模式的に示す図である。図３１に示すように、本実施の形態においては、デバイス特性（基板電圧依存性）の異なる種類の（図の例では２つの）ＭＯＳＦＥＴ群３１５（Ｖｔｈが高いＭＯＳＦＥＴ），３１６（Ｖｔｈが低いＭＯＳＦＥＴ）が混載された集積回路本体３１０が接続されている。

前記ＭＯＳＦＥＴ群３１５，３１６は、それぞれデバイス特性が略同一のＭＯＳＦＥＴで構成されており、ＭＯＳＦＥＴ群３１５の基板電圧としては、Ｖｔｈが高いＭＯＳＦＥＴを調整するためのＰ型ＭＯＳＦＥＴの閾値（Ｖｔｈ）一定回路３１１の出力ＢＰＨおよびＮ型ＭＯＳＦＥＴの閾値（Ｖｔｈ）一定回路３１２の出力ＢＮＨが接続されている。
また、ＭＯＳＦＥＴ群３１６の基板電圧としては、Ｖｔｈが低いＭＯＳＦＥＴを調整するためのＰ型ＭＯＳＦＥＴの閾値（Ｖｔｈ）一定回路３１１の出力ＢＰＬおよびＮ型ＭＯＳＦＥＴの閾値（Ｖｔｈ）一定回路３１２の出力ＢＮＬが接続されている。

閾値（Ｖｔｈ）一定回路３１１，３１２のモニタ部は、基板電圧が印加されるＭＯＳＦＥＴ群３１５のＶｔｈに対応した素子３１５ａ，３１５ｂが用いられ、閾値（Ｖｔｈ）一定回路３１３，３１４のモニタ部は、基板電圧が印加されるＭＯＳＦＥＴ群３１６のＶｔｈに対応した素子３１６ａ，３１６ｂが用いられる。

以上のような構成をとることにより、デバイス特性（基板電圧依存性）の異なるそれぞれのＭＯＳＦＥＴが要求する閾値（Ｖｔｈ）、Ｉｄｓ値、ＧＭ値に適した基板電圧値を印可することが可能となり、回路のノイズマージンなどにひずみが発生することがなく、安定した動作を実現することが可能となる。

（第１７の実施の形態）
第１７の実施の形態は、周波数−電圧変換回路を有するものであり、この周波数−電圧変換回路の出力が、基板電圧調整手段のモニタ手段を構成するＭＯＳＦＥＴのゲートに印加されるように構成されるものである。
図３２は、本実施の形態の一例として、閾値（Ｖｔｈ）一定回路３２３の入力端子３２２（例えば図１の１７Ａに相当）に周波数−電圧変換回路３２１を接続した一例を示すブロック図である。

周波数−電圧変換回路３２１の入力端子には、クロック発振器３２５によるクロックを分周（又は逓倍）したクロックを出力するクロック分周回路（又はクロック逓倍回路）３２６の出力クロックが入力されるように接続されている。

なお、このクロック分周回路（又はクロック逓倍回路）３２６を用いずに、クロック発振器３２５のクロックをそのまま入力してもよく、あるいは、集積回路本体３２４のクロック入力にクロック分周回路（又はクロック逓倍回路）の出力を接続するようにしてもよく、集積回路本体３２４に供給するクロックと、周波数−電圧変換回路３２１に供給するクロックとが位相がそろうように、同一のクロック発振源（クロック発振器３２５）を元とするクロックがそれぞれ供給されればよい。

また、上記周波数−電圧変換回路３２１の周波数−電圧変換特性は、図３３のグラフに示すように、入力したクロック周波数に対し、その出力電圧値が正の勾配であるように変換される特性である。
そして、周波数−電圧変換回路３２１は、例えば、D-Ａ変換器、又は、ＤＣ−ＤＣ変換回路等構成されるものである。

以上の構成により、本実施の形態では、閾値（Ｖｔｈ）一定回路で調整される閾値（Ｖｔｈ）は、集積回路本体３２４にクロック低周波数時のほうが高周波時よりも高く設定することが可能となり、低周波数で使用する際ＭＯＳＦＥＴの素子のリークが削減される効果がある。
なお、ここでは、周波数−電圧変換回路３２１が連続的な例を示したが、回路構成などを簡易化して、離散的な値を出力しても良い。
また、モニタ手段がＰ型ＭＯＳＦＥＴの場合は、当然ながら、周波数と出力電圧の関係は負の勾配をもつように周波数−電圧変換回路を構成すればよい。
なお、本実施の形態では、基板電圧調整手段が閾値（Ｖｔｈ）一定回路である場合について、周波数−電圧変換回路の適用例を以上のように述べたが、基板電圧調整手段がＧＭ一定回路の場合には、周波数−電圧変換回路によって、図２２の１２１中の定電流源の値を変化させれば、上記閾値（Ｖｔｈ）一定回路の場合と同様な効果を奏することは勿論である。

（第１８の実施の形態）
第１８の実施の形態は、図３４（ａ）に示すように、集積回路本体内におけるＮ型ＭＯＳＦＥＴの基板電圧ＢＮとＮ型ＭＯＳＦＥＴの接地電位ＶＳＳとの間の電気容量ＣＢと、前記基板電圧ＢＮとＰ型ＭＯＳＦＥＴの基板電位ＢＰとの間の電気容量ＣＡとの関係において、このＢＮ−ＢＰ間に容量成分ＣＣを付加することを特徴としている。

図３５は、本実施の形態を実現するための構成の一例を示す模式図である。
本実施の形態の集積回路本体では、Ｐ基板３５０上にＮウエル領域３５１が構成され、このＮウエル領域３５１上にＰウエル領域３５２が構成される。
このＮウエル領域３５１上には、集積回路本体を構成するＰ型ＭＯＳＦＥＴが存在し、Ｐ型ＭＯＳＦＥＴ３５３のソース３５４には、コンタクトホール３５５ａを介して、電源電圧ＶＤＤが接続されている。

また、Ｐウエル領域３５２には、コンタクトホール３５５ｂを介して基板電圧ＢＰが接続され、Ｐウエル領域３５２上に設けられたＮ型ＭＯＳＦＥＴ３５６のソース３５９には、コンタクトホール３５５ｃを介して接地電位ＶＳＳが接続されている。
更に、Ｎウエル領域３５１には、コンタクトホール３５５ｄを介して基板電圧ＢＮが接続される。なお、ＧはＭＯＳＦＥＴのゲートである。

集積回路本体には、上記のようなＰ型ＭＯＳＦＥＴ３５３やＮ型ＭＯＳＦＥＴ３５６が複数存在し、各ＭＯＳＦＥＴも同様な構造となっている。
通常の集積回路では、上記ＢＮ−ＶＳＳ間の電気容量ＣＢよりもＢＮ−ＢＰ間の電気容量ＣＡの方が、大きくなる。これは、Ｎウエル領域３５１とＰウエル領域３５２が接する領域の面積は、ソース３５４とＰウエル領域３５２とが接する領域の面積よりもはるかに大きいためである。
このように、電気容量ＣＢが小さいと、ＢＮが変動したときにこの変動が容量結合によってＶＳＳにこの変動が伝わりにくいため、ＢＮの変動とＶＳＳの変動は図３４（ｂ）のようになる。

本実施の形態の図３５に示す例では図中右側に示すように、ＢＰとショートしないように、ＭＯＳＦＥＴが形成されたＮウエル領域３５１と分離されたＮウエル領域３５７にコンタクトホール３５５ｅを介して接地電位ＶＳＳが接続されている。
また、このＮウエル領域３５７の中にはＰウエル領域３５８が設けられ、コンタクトホール３５５ｆを介してＢＮと接続されており、これによる容量成分ＣＣがＢＮ−ＶＳＳ間の電気容量ＣＢに加わる。

このように、本実施の形態では、ＢＮ−ＶＳＳ間の電気容量がＣＢ＋ＣＣと大きくなるため、ＢＮが変動したときの変動が容量結合によってＶＳＳにこの変動が伝わりやすく図３４（ｃ）のように、同位相で変動するので、ＢＮとＶＳＳの電位差Ｖｎｓが一定になりやすくなり、集積回路本体における回路動作が安定する。
なお、この容量成分ＣＣは、配線間の容量など、図３５に示す例以外の他の部分の容量成分で構成されるようにしてもよい。

次に、この容量成分ＣＣをゲート容量で構成した一例を図３６に示す。
図３６に示すように、集積回路本体の回路動作に関わらないＭＯＳＦＥＴ３６１を設け、このＭＯＳＦＥＴ３６１のゲートをＢＮと接続し、ソースとドレイン及び基板は、ＶＳＳに接続するようにする。
このように、ＭＯＳＦＥＴ３６１のゲートを集積回路本体に与える基板電圧側に接続すると、負バイアス側では、常に一定の容量となる。
また、正バイアス側では、若干容量値が減少するが、ＭＯＳＦＥＴの基板のバイポーラ効果があり、基板からソースに流れる電流成分があるので、ＢＮとＶＳＳの変動が同位相になりやすくなり集積回路本体が安定動作する。

更に、より好ましくは、ＢＮ−ＶＳＳ間の電気容量ＣＢ＋ＣＣがＢＰ−ＢＮ間の電気容量ＣＡより大きくなるように、設定されると上記集積回路本体が安定動作がより確実となる。

（第１９の実施の形態）
第１９の実施の形態は、図１で示した基板電圧調整手段である閾値（Ｖｔｈ）一定回路のモニタ用ＭＯＳＦＥＴ１１Ａのゲート（１７Ａ）に与える電圧を一定とした場合の閾値（Ｖｔｈ）の温度勾配より、勾配が緩くなるように、上記ゲート（１７Ａ）に可変電圧を与えるように設定したものである。

通常、ＭＯＳＦＥＴの閾値（Ｖｔｈ）は温度と共に減少するため、１７Ａに一定電圧を与えた場合、温度が上昇するにつれ、基板電圧ＢＰは低くなる。これに対し、本実施の形態では、１７Ａに温度上昇に対して負の勾配となるように可変電圧を与える。
例えば、図１において、モニタ用ＭＯＳＦＥＴ１１Ａのゲートである１７Ａに一定電圧を与えた場合の基板電圧ＢＰの温度依存性は、図３７（ａ）の点線のようになるが、１７Ａに温度に対して負の勾配（温度が高い程、印加電圧を低くする）の可変電圧を与えた場合は、図３７（ａ）の実線のように基板電位ＢＰの温度依存性が少なくなる。

このように設定することにより、図１における集積回路本体内の各ＭＯＳＦＥＴの閾値（Ｖｔｈ）が一定となるように調整する基板電圧調整手段の温度依存性に対して、１７Ａが一定の電圧である時よりも、この温度依存性を少なくすることが可能となり、より広い温度範囲で前記各ＭＯＳＦＥＴの閾値（Ｖｔｈ）をそろえることができる。

１７Ａに温度に対して負の勾配の可変電圧を与えるための電圧印加回路としては、例えば、バンドギャップリファレンス回路などを用いればよい。
また、所定の温度までは負の勾配の可変電圧を与え、所定の温度以上になると電圧値が一定となるようにしてもよい。例えば、温度検知回路を付加し、ある温度以上になると、電圧にリミッターがかかる構成にすればよい。

本実施の形態では、閾値（Ｖｔｈ）一定回路が適応された集積回路本体は、高温側、つまり基板電圧が負に印可された状態で、ＭＯＳＦＥＴのジャンクション容量の減少による集積回路本体の利得を下げることができ、また、温度が変化した場合においても、集積回路本体内の各ＭＯＳＦＥＴの閾値（Ｖｔｈ）のばらつきを抑制することができる。
このように、閾値（Ｖｔｈ）のばらつきが少なくなると各ＭＯＳＦＥＴのスイッチング速度のばらつきが少なくなるので、図３７（ｂ）に示すように、温度が変化しても回路の遅延ばらつきの範囲が広がってしまう現象を防ぐことができる。
なお、本実施の形態では、基板電圧調整手段が閾値（Ｖｔｈ）一定回路の場合について、温度対電圧の関係について述べたが、基板電圧調整手段がＧＭ一定回路においては、図２２の所望電圧に適用すればよい。また、同様に図２２の１２１中の定電流源の値を変化させれば、上記閾値（Ｖｔｈ）一定回路の場合と同様な効果を奏することは勿論である。

（第２０の実施の形態）
第２０の実施の形態は、集積回路本体に電源電圧を供給する電圧供給回路に対して、リミット手段の出力が接続されるように構成するものであり、基板電圧が上限リミット電圧以上の場合には前記電源電圧を上昇させ、基板電圧が下限リミット電圧以下の場合には、前記電源電圧を減少させるように構成されているものである。

例えば、図３８は、図２で示したリミッター部１９Ａを備えた比較部１３Ａから、１１１Ａの上限リミット電圧値とＢＰの値をコンパレータ３８１で比較した上限リミット比較信号３８４と、１１２Ａの下限リミット電圧値とＢＰの値をコンパレータ３８２で比較した下限リミット比較信号３８５とが、集積回路本体に電源電圧を供給する電圧供給回路３８３に入力するように構成されている。
なお、コンパレータ３８１，３８２は、リミッター部１９Ａ内のコンパレータを用いてもよい。

本実施の形態では、上記構成により、もし基板電圧ＢＰが、上限リミット値以上になると、上限リミット比較信号３８４が電圧供給回路３８３に伝達され、これにより電圧供給回路３８３は、出力する電源電圧を上昇させる。
このとき出力する電源電圧の上昇ステップは、離散的でもよいし、連続的でもよい、離散的な場合は、約１０ｍＶ程度の分解能が望ましい。上限リミット比較信号３８４が、伝達されなくなると、電源電圧の上昇は完了する。

また、電圧供給回路３８３自身も所定の電圧値以上に電源電圧が上昇しないようにするための電源電圧上限値が設定されており、この電源電圧上限値に達しても、まだ上限リミット比較信号３８４が伝達され続けている場合には、出力する電源電圧は電源電圧上限値に固定される。

一方、もし基板電圧ＢＰが、下限リミット値以上になると、リミット比較信号３８５が電圧供給回路３８３に伝達され、これにより電圧供給回路３８３は、出力する電源電圧を下降させる。
また、電圧供給回路３８３自身も所定の電圧値以上に電源電圧が下降しないようにするための電源電圧下限値が設定されており、この電源電圧下限値に達しても、まだ下限リミット比較信号３８５が伝達され続けている場合には、出力する電源電圧は電源電圧下限値に固定される。なお、上記電源電圧上限値、電源電圧下限値は設定しなくてもよく、またどちらか一方のみ設定してもよい。

以上のようにして、本実施の形態では、集積回路本体に供給する電源電圧を可変にすることにより、基板電圧調整手段によるＭＯＳＦＥＴのしきい値特性、飽和電流特性、ＧＭ特性の改善を更に確実することができる。
なお、図３８において、基板電位ＢＰにおける比較部である図６で示したリミッター部１９Ｂを備えた比較部１３Ｂを適用してもよいことは、勿論である。

なお、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の第１の実施の形態に係る半導体集積回路装置を示す回路図である。 リミッター部を備えた比較部（ＰＭＯＳ側）の一例を示す回路図である。 ＧＩＤＬ効果を説明するためのＩｄｓ−Ｖｇｓ特性を示すグラフである。 バイポーラ特性を説明するための基板電圧Ｖｂｓを変化させたときのドレイン電流Ｉｄｓのシミュレーション値を示すグラフである。 本発明の第２の実施の形態に係る半導体集積回路装置を示す回路図である。 リミッター部を備えた比較部（ＮＭＯＳ側）の一例を示す回路図である。 バイポーラ特性を説明するための基板電圧Ｖｂｓを変化させたときのドレイン電流Ｉｄｓのシミュレーション値を示すグラフである。 本発明の第３の実施の形態に係る半導体集積回路装置を示す回路図である。 本発明の第４の実施の形態に係る半導体集積回路装置を示す回路図である。 本発明の第５の実施の形態に係る半導体集積回路装置を示す回路図である。 第５の実施の形態に係る半導体集積回路装置における、リーク電流の温度依存性の回路シミュレーション結果のグラフである。 第５の実施の形態に係る半導体集積回路装置における、電源電圧に対するスタティックノイズマージン幅の回路シミュレーション結果のグラフである。 本発明の第６の実施の形態に係る半導体集積回路装置を示す回路図である。 本発明の第７の実施の形態に係る半導体集積回路装置を示す回路図である。 本発明の第７の実施の形態に係る半導体集積回路装置における、ＳＲＡＭの読み出しノイズマージンのシミュレーション結果のグラフである。 本発明の第７の実施の形態に係る半導体集積回路装置における、ＳＲＡＭの書き込みのノイズマージンのシミュレーション結果のグラフである。 本発明の第８の実施の形態に係る半導体集積回路装置を示す回路図である。 本発明の第９の実施の形態に係る半導体集積回路装置を示す回路図である。 本発明の第１０の実施の形態に係る半導体集積回路装置を示す回路図である。 本発明の第１１の実施の形態に係る半導体集積回路装置を示す回路図である。 本発明の第１２の実施の形態に係る半導体集積回路装置を示す回路図である。 本発明の第１３の実施の形態に係る半導体集積回路装置を示す回路図である。 図５で示した定電流源１２Ｂの特性を更に理想的な電流源の特性に近づけた構成例である。 図２３で示したＮ型ＭＯＳＦＥＴの基板となるＰウエル領域を示す図である。 図１で示した定電流源１２Ａの特性を更に理想的な電流源の特性に近づけた構成例である。 本発明の第１４の実施の形態に係る半導体集積回路装置の一例である多ポートレジスタファイルを示す回路図である。 図２６の構成の多ポートレジスタファイルにおけるデータ読出しの遅延時間の相対値（Normalized Delay）の温度特性である。 図２６の構成の多ポートレジスタファイルにおける動作時の消費電流の相対値（Normalized current）の温度特性である。 本発明の第１４の実施の形態に係る半導体集積回路装置をＳＲＡＭ回路に適用した例を示す模式図である。 本発明の第１５の実施の形態における集積回路本体の回路レイアウトを模式的に示した図である。 本発明の第１６の実施の形態の構成を模式的に示す図である。 本発明の第１７の実施の形態を示すブロック図である。 図３２の周波数−電圧変換回路における周波数−電圧変換特性を示すグラフである。 本発明の第１８の実施の形態の特徴を示す模式図（ａ）、容量成分ＣＣがない場合のＢＮの変動とＶＳＳの変動を示す図（ｂ）、容量成分ＣＣがある場合のＢＮの変動とＶＳＳの変動を示す図（ｃ）である。 本発明の第１８の実施の形態を実現するための構成の一例を示す模式図である。 図３４の容量成分ＣＣをゲート容量で構成した一例を示す模式図である。 本発明の第１９の実施の形態における効果を示すグラフである。 本発明の第２０の実施の形態における構成の一例を示す回路図である。

符号の説明

１０Ａ、１０Ｂ、２０Ａ、２０Ｂ 半導体集積回路装置
３０、４０、５０、６０、７０ 半導体集積回路装置
８０、９０、１００、１２０ 半導体集積回路装置
１１Ａ、２１Ａ Ｐ型ＭＯＳＦＥＴ
１２Ａ、１２Ｂ 定電流源
１３Ａ、１３Ｂ 比較部
１４Ａ、１４Ｂ 閾値（Ｖｔｈ）一定回路
１５Ａ、１５Ｂ モニタ手段
１６Ａ、１６Ｂ、２６Ａ、２６Ｂ 集積回路本体
３６、４６、５６、６６、７６、８６、９６、１０６ 集積回路本体
１７Ａ、１７Ｂ 任意の電圧
１８Ａ、１８Ｂ オペアンプ部
１９Ａ、１９Ｂ リミッター部
１１Ｂ、２１Ｂ Ｎ型ＭＯＳＦＥＴ
２２Ａ、２２Ｂ 定電流源
２３Ａ、２３Ｂ 比較部
２４Ａ、２４Ｂ ドレイン電流（Ｉｄｓ）一定回路
２５Ａ、２５Ｂ モニタ手段
３１ 帰還バッファ
４１ メモリ回路
４２ Ｎ型ＭＯＳＦＥＴ
４３ 記憶格納素子
４４ ビット線
４５ ワード線
５１ ＳＲＡＭ回路
６１ タイミングボロー回路
７１ 差動型オペアンプ
８１ 電圧制御オシレータ
９１ ＣＭＯＳロジック回路
１０１ 電流制御オシレータ
１１１Ａ，１１２Ａ レジスタ
１１１Ｂ，１１２Ｂ レジスタ
１１３Ａ，１１４Ａ コンパレータ
１１３Ｂ，１１４Ｂ コンパレータ
１１５Ａ，１１６Ａ リミッター用ＭＯＳＦＥＴ
１２１Ａ，１２１Ｂ ＧＭ一定回路
１２２Ａ Ｐ型ＭＯＳＦＥＴ
１２２Ｂ Ｎ型ＭＯＳＦＥＴ
１２３ 集積回路本体
ＢＮ 基板電圧
ＢＰ 基板電圧
ＩＮ１ 基準入力
ＩＮ２ 被測定入力
２３１ 電流源
２３２，２５２ カレントミラー回路
２３５、２３６ 入力端子
２５５、２５６ 入力端子
２６０ 多ポートレジスタファイル
２６１ メモリセル部
２６２ 読出しデータ出力回路
２６３ キーパー部
２９１ メモリ部
２９２ 周辺部
３００，３１０ 集積回路本体
３１１，３１２ 閾値（Ｖｔｈ）一定回路
３１３，３１４ 閾値（Ｖｔｈ）一定回路
３１５，３１６ ＭＯＳＦＥＴ群
３１５ａ，３１５ｂ 素子
３１６ａ，３１６ｂ 素子
３２２ 入力端子
３２３ 閾値（Ｖｔｈ）一定回路
３２４ 集積回路本体
３２５ クロック発振器
３５０ Ｐ基板
３５１，３５７ Ｎウエル領域
３５２，３５８ Ｐウエル領域
３５４，３５９ ソース
３５５ａ，３５５ｂ，３５５ｃ コンタクトホール
３５５ｄ，３５５ｅ，３５５ｆ コンタクトホール
３８１，３８２ コンパレータ
３８３ 電圧供給回路
３８４ 上限リミット比較信号
３８５ 下限リミット比較信号
ＣＡ 電気容量
ＣＢ 電気容量
ＣＣ 容量成分

Claims (28)

1. 半導体基板上に複数のＭＯＳＦＥＴを備えた集積回路本体と、
   前記複数のＭＯＳＦＥＴのうちの少なくとも一つのドレイン電流をモニタするモニタ手段と、
   前記ドレイン電流が一定になるように、前記半導体基板の基板電圧を制御する基板電圧調整手段を具備したことを特徴とする半導体集積回路装置。
2. 前記基板電圧調整手段を複数備えることを特徴とする請求項１に記載の半導体集積回路装置。
3. 複数のＭＯＳＦＥＴのそれぞれの閾値がそろった値となるように基板電位を調整する第１の基板電圧調整手段と、
   複数のＭＯＳＦＥＴのそれぞれのドレイン電流が一定であるように基板電圧を調整する第２の基板電圧調整手段と、を有し、
   前記集積回路本体におけるノイズマージンが所定の値よりも低い部分の基板電圧調整には、第１の基板電圧調整手段が用いられ、
   前記集積回路本体におけるノイズマージンが所定の値よりも高い部分の基板電圧調整には、第２の基板電圧調整手段が用いられることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記集積回路本体内を複数の領域に分け、それぞれの領域内又は領域の近傍に、領域内のＭＯＳＦＥＴの基板電圧を調整する基板電圧調整手段を接続することを特徴とする請求項２に記載の半導体集積回路装置。
5. 前記集積回路本体内に基板電圧に対するデバイス特性の異なるＭＯＳＦＥＴが混載され、前記デバイス特性が略同一のＭＯＳＦＥＴ群に対しては同じ基板電圧調整手段を接続することを特徴とする請求項２に記載の半導体集積回路装置。
6. 前記ドレイン電流は、サブスレッショルド領域あるいは飽和領域のある任意のゲート電圧値におけるドレイン電流であることを特徴とする請求項１〜５のいずれかに記載の半導体集積回路装置。
7. 前記基板電圧調整手段によりトランジスタのＧＭを一定することを特徴とする請求項１〜５のいずれかに記載の半導体集積回路装置。
8. 前記モニタ手段は、定電流源と、前記複数のＭＯＳＦＥＴと同一基板上に形成されたモニタ用ＭＯＳＦＥＴと、を具備し、
   前記基板電圧調整手段は、前記モニタ用ＭＯＳＦＥＴのドレイン端子と、集積回路本体の前記複数のＭＯＳＦＥＴのドレイン端子と、を接地電位に接続した状態で、前記モニタ用ＭＯＳＦＥＴのソース電位と、あらかじめ決められた基準電位と、を比較する比較手段を具備し、前記比較手段による比較結果に基づいて出力された出力電圧を、前記モニタ用ＭＯＳＦＥＴの基板電圧にフィードバックしたことを特徴とする請求項１〜７のいずれかに記載の半導体集積回路装置。
9. 前記基準電位は、集積回路本体への供給電位であることを特徴とする請求項８に記載の半導体集積回路装置。
10. 前記基板電圧調整手段は、前記比較手段の比較結果に基づいて出力された出力電圧に対し、リミット手段により、前記出力電圧の上限と下限に制限を加えた電圧値を出力することを特徴とする請求項８に記載の半導体集積回路装置。
11. 前記モニタ用ＭＯＳＦＥＴは、モニタ用Ｐ型ＭＯＳＦＥＴであり、前記基板電圧調整手段の出力電圧値の上限は、前記集積回路本体の電源電位以上、かつ、前記モニタ用Ｐ型ＭＯＳＦＥＴにＧＩＤＬ効果が発生しない範囲の電圧に設定され、
    前記基板電圧調整手段の出力電圧値の下限は、前記集積回路本体の電源電位以下、かつ、前記モニタ用Ｐ型ＭＯＳＦＥＴがバイポーラ特性を示さない範囲の電圧に設定されたことを特徴とする請求項１０に記載の半導体集積回路装置。
12. 前記モニタ用ＭＯＳＦＥＴは、モニタ用Ｎ型ＭＯＳＦＥＴであり、前記基板電圧調整手段の出力電圧値の上限は、前記集積回路本体の接地電位以上、かつ、前記モニタ用Ｎ型ＭＯＳＦＥＴがバイポーラ特性を示さない範囲の電圧に設定され、
    前記基板電圧調整手段の出力電圧値の下限は、前記集積回路本体の接地電位以下、かつ、前記モニタ用Ｎ型ＭＯＳＦＥＴにＧＩＤＬ効果が発生しない範囲の電圧に設定されたことを特徴とする請求項１０に記載の半導体集積回路装置。
13. 前記リミット手段の出力が、前記半導体集積回路本体に電源電圧を供給する電圧供給手段に接続され、
    基板電圧が上限リミット電圧以上の場合には前記電源電圧を上昇させ、基板電圧が下限リミット電圧以下の場合には、前記電源電圧を減少させるように構成されたことを特徴とする請求項１０に記載の半導体集積回路装置。
14. 前記定電流源は、前記モニタ用ＭＯＳＦＥＴとそのトランジスタサイズが略同一であるリーク電流キャンセル用ＭＯＳＦＥＴを有し、
    前記リーク電流キャンセル用ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴの場合は、当該Ｎ型ＭＯＳＦＥＴのゲートとソースが略同電位である際のソース−ドレイン間の電流を加算し、
    前記リーク電流キャンセル用ＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴの場合は、当該Ｐ型ＭＯＳＦＥＴのゲートとドレインが略同電位である際のソース−ドレイン間の電流を加算することを特徴とする請求項８に記載の半導体集積回路装置。
15. 前記リーク電流キャンセル用ＭＯＳＦＥＴの基板となるウエル領域は、前記モニタ用ＭＯＳＦＥＴの基板となるウエル領域と分離されていることを特徴とする請求項１４に記載の半導体集積回路装置。
16. 複数のＭＯＳＦＥＴのそれぞれの閾値がそろった値となるように基板電位を調整する基板電圧調整手段を有し、
    前記モニタ用ＭＯＳＦＥＴのゲートに与える電圧を一定とした場合の前記閾値の温度勾配より、勾配が緩くなるように温度に応じて電圧値を変えて前記ゲートに電圧を印可することを特徴とする請求項８に記載の半導体集積回路装置。
17. 周波数−電圧変換手段を有し、
    前記周波数−電圧変換手段に、集積回路本体に対して供給するクロックを元とする信号が入力され、
    当該信号の周波数が前記周波数−電圧変換手段により電圧に変換され、
    当該電圧が前記モニタ手段を構成するＭＯＳＦＥＴのゲートに印加されるように構成されたことを特徴とする請求項８に記載の半導体集積回路装置。
18. Ｐ型ＭＯＳＦＥＴの基板となるＮウエル領域と、当該Ｎウエル領域の内側に設けられ、Ｎ型ＭＯＳＦＥＴの基板となるＰウエル領域と、を備えた半導体集積回路装置において、
    第２のＰウエル領域と第２のＮウエル領域とを設け、
    前記第２のＰウエル領域は、前記Ｎ型ＭＯＳＦＥＴの基板電位と電気的に接続され、かつ、前記第２のＮウエル領域は、前記Ｎ型ＭＯＳＦＥＴの接地電位と電気的に接続されたことを特徴とする請求項１〜１７のいずれかに記載の半導体集積回路装置。
19. ＭＯＳＦＥＴのソースと基板が独立に制御される半導体集積回路装置において、
    前記ＭＯＳＦＥＴのソースと前記ＭＯＳＦＥＴの基板との間に、ＭＯＳＦＥＴのゲート容量を付加することを特徴とする請求項１〜１８のいずれかに記載の半導体集積回路装置。
20. Ｐ型ＭＯＳＦＥＴの基板となるＮウエル領域と、当該Ｎウエル領域の内側に設けられ、Ｎ型ＭＯＳＦＥＴの基板となるＰウエル領域と、を備えた半導体集積回路装置において、
    前記Ｐウエル領域と前記Ｎ型ＭＯＳＦＥＴの接地電位との間の電気容量値が、前記Ｐウエル領域と前記Ｎウエル領域との間の電気容量値よりも大きいことを特徴とする請求項１〜１９のいずれかに記載の半導体集積回路装置。
21. 前記集積回路本体は、帰還バッファを備え、当該帰還バッファを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする請求項１〜２０のいずれかに記載の半導体集積回路装置。
22. 前記集積回路本体は、メモリ回路を備え、当該メモリ回路を構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする請求項１〜２０のいずれかに記載の半導体集積回路装置。
23. 前記集積回路本体は、ＳＲＡＭを備え、当該ＳＲＡＭを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする請求項１〜２０のいずれかに記載の半導体集積回路装置。
24. 前記集積回路本体は、タイミングボロー方式の回路を備え、当該タイミングボロー方式の回路を構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする請求項１〜２０のいずれかに記載の半導体集積回路装置。
25. 前記集積回路本体は、差動型オペアンプを備え、当該差動型オペアンプを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする請求項１〜２０のいずれかに記載の半導体集積回路装置。
26. 前記集積回路本体は、電圧制御オシレータを備え、当該電圧制御オシレータを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする請求項１〜２０のいずれかに記載の半導体集積回路装置。
27. 前記集積回路本体は、ＣＭＯＳロジック回路を備え、当該ＣＭＯＳロジック回路を構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする請求項１〜２０のいずれかに記載の半導体集積回路装置。
28. 前記集積回路本体は、電流制御オシレータを備え、当該電流制御オシレータを構成するＭＯＳＦＥＴの基板電圧が、前記基板電圧調整手段により設定されたことを特徴とする請求項１〜２０のいずれかに記載の半導体集積回路装置。

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