KR20060123985A - 반도체 메모리 장치 - Google Patents

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KR20060123985A KR1020050045668A KR20050045668A KR20060123985A KR 20060123985 A KR20060123985 A KR 20060123985A KR 1020050045668 A KR1020050045668 A KR 1020050045668A KR 20050045668 A KR20050045668 A KR 20050045668A KR 20060123985 A KR20060123985 A KR 20060123985A
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 제1 전원 전압 라인, 제1 동작 모드에서 제1 내부 전원 전압 레벨을 갖고, 제2 동작 모드에서 제2 내부 전원 전압 레벨을 갖는 제2 전원 전압 라인, 기판 노드는 제1 전원 전압 라인과 연결되고, 소스 노드는 제2 전원 전압 라인과 연결된 PMOS 트랜지스터를 포함한다.
PMOS, 소스 노드, 누설 전류, 문턱 전압, 소비 전력

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 신호 파형도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 신호 파형도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 시뮬레이션(simulation)한 결과이다.
<도면의 주요부분에 대한 부호의 설명>
1, 2 : 반도체 메모리 장치
10 : 기판 전압 제어부 20 : 소스 전압 제어부
30 : 내부 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 누설 전류를 줄이고 동작 특성을 향상시킨 반도체 메모리 장치에 관한 것이다.
최근 CMOS LSI(Complementary Metal Oxide Semiconductor Large Scale Integrated Circuit)의 고집적화, 고성능화에 따라, 소비 전력을 감소시키려는 움직임이 활발하다. 소비 전력은 전원 전압의 제곱에 비례하기 때문에, 전원 전압을 감소시키는 것이 저소비 전력화에 가장 유효한 방법이라 할 수 있다. 그런데, 전원 전압을 감소시키면, MOS 트랜지스터의 동작 속도를 저하시킨다. 따라서, 동작 속도의 유지를 위해서 문턱 전압(Threshold Voltage; Vth)을 낮출 필요가 있으나, 이러한 경우 스탠바이 모드(standby mode)에서 채널 누설 전류(Ioff)가 지수함수적으로(exponentially) 증가된다.
또한, CMOS LSI의 디자인 룰이 작아짐에 따라, MOS 트랜지스터의 게이트 절연막의 두께도 얇아지게 된다. 그러나, 게이트 절연막의 두께가 얇아지면, 게이트 누설 전류(Igate)가 지수함수적으로 증가하게 된다.
이러한 문제를 해소하는 LSI로서, MTCMOS(Multi-Threshold Voltage CMOS), VTCMOS(Variable Threshold CMOS) 등의 방식이 알려져 있다.
MTCMOS 방식은, 가상(virtual) 전원 전압 라인과 가상 접지 전압 라인 사이에 연결된 저문턱 전압(low Vth)의 MOS 트랜지스터로 구성된 내부 회로와, 스탠바이 모드에서 내부 회로 내 MOS 트랜지스터의 누설 전류 감소를 위해 전원 전압 라인과 가상 전원 라인 사이 및/또는 접지 전압 라인과 가상 접지 전압 라인 사이에 연결된 고문턱 전압(high Vth)의 MOS 트랜지스터로 구성된다. 그런데, MTCMOS 방식 은 스탠바이 모드에서 내부 회로의 로직을 유지시키기 위한 부가적인 회로가 더 필요하므로, 디자인 룰이 타이트(tight)한 메인 디코더 등에 사용하기 어렵다. 뿐만 아니라, 전원 전압과 접지 전압의 노이즈에 민감하다.
VTCMOS 방식은, 전원 전압과 접지 전압 사이에 연결된 MOS 트랜지스터로 구성된 내부 회로를 포함하되, 스탠 바이 모드에서 PMOS 트랜지스터의 기판 노드는 전원 전압보다 높은 전압에 연결하고, NMOS 트랜지스터의 기판 노드는 접지 전압보다 낮은 전압에 연결한다. 이와 같은 방식으로 스탠 바이 모드에서의 문턱 전압(Vth)을 조절한다. 그런데, VTCMOS 방식은 웰 분리(well seperation)를 해야 하기 때문에 레이 아웃(layout)상의 한계가 있고, 디자인 룰이 타이트한 메인 디코더 등에는 사용하기 어렵다. 또한, 전원 전압보다 높은 전압 또는 접지 전압보다 낮은 전압을 생성하기 위해 전압 레벨을 펌핑(pumping)해야 하기 때문에 별도의 펌핑 전력이 소모된다.
본 발명이 이루고자 하는 기술적 과제는, 누설 전류를 줄이고 동작 특성을 향상시킨 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모 리 장치는 제1 전원 전압 라인, 제1 동작 모드에서 제1 내부 전원 전압 레벨을 갖고, 제2 동작 모드에서 제2 내부 전원 전압 레벨을 갖는 제2 전원 전압 라인, 기판 노드는 제1 전원 전압 라인과 연결되고, 소스 노드는 제2 전원 전압 라인과 연결된 PMOS 트랜지스터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제1 전원 전압 라인, 제1 동작 모드에서 제1 내부 전원 전압 레벨을 갖고, 제2 동작 모드에서 제2 내부 전원 전압 레벨을 갖고, 제3 동작 모드에서 제3 내부 전원 전압 레벨을 갖는 제2 전원 전압 라인, 기판 노드는 제1 전원 전압 라인과 연결되고, 소스 노드는 제2 전원 전압 라인과 연결된 PMOS 트랜지스터를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 회로도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위 한 신호 파형도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(1)는 제1 전원 전압 라인(V1)과 연결된 기판 전압 제어부(10), 제2 전원 전압 라인(V2)과 연결된 소스 전압 제어부(20), 접지 전압 라인(VSS)과 제2 전원 전압 라인(V2) 사이에 연결된 내부 회로(30)를 포함한다.
기판 전압 제어부(10)는 제1 전원 전압 라인(V1)과 연결되고, 내부 회로(30)의 PMOS 트랜지스터(P1)의 기판 전압(VBS)을 제어한다. 기판 전압 제어부(10)는 차동 증폭기(12)와, 차동 증폭기(12)의 출력 신호에 의해 동작되는 PMOS 트랜지스터(P2)를 포함한다. 자세히 설명하면, 차동 증폭기(12)의 반전 단자에는 제1 기준 전압(VREFP)이 연결되고 비반전 단자에는 제1 전원 전압 라인(V1)이 연결된다. PMOS 트랜지스터(P2)는 외부 전원 전압(VEXT)과 제1 전원 전압 라인(V1)사이에 연결되고, 게이트는 차동 증폭기(12)의 출력 신호에 연결된다. 즉, 차동 증폭기(12)는 네가티브 피드백(negative feedback)되고 있으므로, 차동 증폭기(12)의 양단 전압은 일정하게 된다. 따라서, 기판 전압 제어부(10)는 제1 기준 전압(VREFP)과 동일한 전압 레벨의 제1 내부 전원 전압(VDD)을 제1 전원 전압 라인(V1)에 제공한다.
한편, 도면에는 표시하지 않았으나, 제1 전원 전압 라인(V1)에 외부 전원 전압(VEXT)이 직접 연결되어도 무관하다. 따라서, PMOS 트랜지스터(P1)의 기판 노드는 외부 전원 전압(VEXT)에 연결되어도 무관하다.
소스 전압 제어부(20)는 제2 전원 전압 라인(V2)과 연결되고, 제1 동작 모드에서는 제1 내부 전원 전압(VDD)을 제공하고 제2 동작 모드에서는 제2 내부 전원 전압(VDDL)을 제공한다. 여기서, 제1 동작 모드는 액티브(active) 모드이고, 제2 동작 모드는 스탠바이(standby) 모드 또는 셀프 리프레시 모드(self refresh) 모드일 수 있다. 또는 제1 동작 모드는 액티브 모드 또는 스탠바이 모드이고, 제2 동작 모드는 셀프 리프레시 모드일 수 있다. 다만, 제1 내부 전원 전압(VDD)의 전압 레벨은 제2 내부 전원 전압(VDDL)의 전압 레벨에 비해 크다.
소스 전압 제어부(20)는 제1 내부 전원 전압 제공부(21)와 제2 내부 전원 전압 제공부(26)을 포함한다. 여기서, 제1 내부 전원 전압 제공부(21)는 차동 증폭기(22), 차동 증폭기(22)의 출력 신호에 의해 동작되는 PMOS 트랜지스터(P3), 차동 증폭기(22)를 구동하는 전류를 제공하는 PMOS 트랜지스터(P4)를 포함한다. 자세히 설명하면, 차동 증폭기(22)의 반전 단자에는 제1 기준 전압(VREFP)이 연결되고 비반전 단자에는 제2 전원 전압 라인(V2)이 연결된다. PMOS 트랜지스터(P3)는 외부 전원 전압(VEXT)과 제2 전원 전압 라인(V2)사이에 연결되고, 게이트는 차동 증폭기(22)의 출력 신호에 연결된다. PMOS 트랜지스터(P4)는 외부 전원 전압(VEXT)과 차동 증폭기(22) 사이에 연결되고, 게이트는 액티브 모드에서 로우(low) 레벨을 갖는 상보 액티브 신호(ACTB)에 연결된다. 따라서, 액티브 모드에서 PMOS 트랜지스터(P4)는 차동 증폭기(22)에 전류를 공급하고, 차동 증폭기(22)와 PMOS 트랜지스터(P3)는 네가티브 피드백되어 있으므로, 제1 기준 전압(VREFP)과 동일한 전압 레벨의 제1 내부 전원 전압(VDD)을 제1 전원 전압 라인(V1)에 제공한다.
제2 내부 전원 전압 제공부(26)는 차동 증폭기(27)와 차동 증폭기(27)의 출력 신호에 의해 동작되는 PMOS 트랜지스터(P5)를 포함한다. 자세히 설명하면, 차동 증폭기(27)의 반전 단자에는 제2 기준 전압(VREFPL)이 연결되고 비반전 단자에는 제2 전원 전압 라인(V2)이 연결된다. PMOS 트랜지스터(P5)는 외부 전원 전압(VEXT)과 제2 전원 전압 라인(V2)사이에 연결되고, 게이트는 차동 증폭기(27)의 출력 신호에 연결된다. 즉, 제2 기준 전압(VREFPL)의 전압 레벨은 제1 기준 전압(VREFP)의 전압 레벨보다 낮으므로, 제2 내부 전원 전압 제공부(26)는 제1 내부 전원 전압(VDD)의 전압 레벨보다 낮은 제2 내부 전원 전압(VDDL)을 제공한다.
내부 회로(30)는 제2 전원 전압 라인(V2)과 접지 전압 라인(VSS) 사이에 형성된 인버터, 즉 직렬로 연결된 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 예로 든다. 도시한 인버터 이외에 래치(latch), 데이터를 기억하는 순서 회로, NAND 게이트, NOR 게이트 등의 편성 회로, 래치 회로를 하나의 메모리 셀로서 포함하는 SRAM(Static Random Access Memory)과 같은 기억 회로 등일 수 있다.
이하에서, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 동작을 설명한다. 여기서, 제1 동작 모드는 액티브 모드이고, 제2 동작 모드는 스탠바이 모드를 예로 든다.
우선, 기판 전압 제어부(10)는 동작 모드에 무관하게, 제1 기준 전압(VREFP)과 동일한 전압 레벨의 제1 내부 전원 전압(VDD)을 제1 전원 전압 라인(V1)에 제공한다. 따라서, 제1 전원 전압 라인(V1)과 연결된 내부 회로의 PMOS 트랜지스터(P1)의 기판 노드(substrate node)는 제1 내부 전원 전압(VDD)에 연결된다.
도면에는 표시하지 않았으나, 제1 전원 전압 라인(V1)에 외부 전원 전압(VEXT)이 직접 연결되어도 무관하다. 따라서, PMOS 트랜지스터(P1)의 기판 노드는 외부 전원 전압(VEXT)에 연결되어도 무관하다.
한편, PMOS 트랜지스터의 소스 노드(source node)는 동작 모드에 따라 다른 제1 및 제2 내부 전원 전압(VDD, VDDL)이 연결된다.
액티브 모드(I)에서, PMOS 트랜지스터의 소스 노드는 제1 내부 전원 전압(VDD)이 연결된다. 자세히 설명하면, 상보 액티브 신호(ACTB)는 로우(low) 레벨이 되므로, 제1 내부 전원 전압 제공부(21)의 PMOS 트랜지스터(P4)가 턴온되어, 차동 증폭기(22)에 전류를 공급한다. 따라서, 차동 증폭기(22)와 PMOS 트랜지스터(P3)은 네가티브 피드백되어 있으므로, 차동 증폭기(22)의 양단 전압은 일정하게 된다. 즉, 제1 내부 전원 전압 제공부(21)는 제1 기준 전압(VREFP)과 동일한 전압 레벨의 제1 내부 전원 전압(VDD)을 제1 전원 전압 라인(V1)에 제공한다.
스탠바이 모드(II)에서, PMOS 트랜지스터의 소스 노드는 제1 내부 전원 전압(VDD)보다 낮은 전압 레벨을 갖는 제2 내부 전원 전압(VDDL)이 연결된다. 자세히 설명하면, 스탠바이 모드(II)에서는, 상보 액티브 신호(ACTB)가 하이(high) 레벨이 되므로 제1 내부 전원 전압 제공부(21)가 동작하지 않는다. 따라서, 제2 전원 전압 라인(V2)의 전압 레벨이 떨어지기 시작한다. 제2 전원 전압 라인(V2)의 전압 레벨이 제2 기준 전압 레벨(VREFPL)과 같아지기 시작하면서, 제2 내부 전원 전압 제공부(26)는 제2 내부 전원 전압(VDDL)을 제공하기 시작한다.
스탠바이 모드(II)에서, PMOS 트랜지스터의 소스 노드 전압이 떨어지므로, 드레인-소스간 전압(VDS)이 떨어진다. 따라서, 동작 전압이 감소하게 되고, 이에 따라 채널 누설 전류(Ioff)가 줄어들게 된다. 드레인-소스간 전압(VDS)이 0.3V 떨 어질 경우, 채널 누설 전류(Ioff)는 1/2 감소한다고 알려져 있다.
또한, PMOS 트랜지스터의 소스 노드 전압이 떨어지므로, 기판-소스간 전압(VBS)이 증가한다. 따라서, PMOS 트랜지스터의 문턱 전압(Vth)이 상승되고, 이에 따라 채널 누설 전류(Ioff)가 줄어들게 된다. 기판-소스간 전압(VBS)이 0.1V 상승될 때, 문턱 전압(Vth)는 10mV 상승된다고 알려져 있다.
한편, PMOS 트랜지스터의 소스 노드 전압이 떨어지므로, 게이트-소스간 전압(VGS)이 줄어든다. 따라서, 게이트 누설 전류(Igate)가 감소한다.
결과적으로, 스탠바이 모드(II)에서는 채널 누설 전류(Ioff) 및 게이트 누설 전류(Igate)가 감소되어, 소비 전력을 감소시킬 수 있다.
액티브 모드(III)에서, PMOS 트랜지스터의 소스 노드는 제1 내부 전원 전압(VDD)이 연결된다. 동작 과정은 액티브 모드(I)과 동일하다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(1)는 스피드 패스(speed path)에 사용될 수 있다. 여기서, 스피드 패스는 클럭 트리(CLK tree), 프리 디코더(pre-decoder), 메인 디코더(main decoder), 리드/라이트 컨트롤 시그널(read/write control signal)등 CMOS LSI 중 스피드가 요구되는 부분을 의미한다.
반면, 스피드 패스가 아닌 패스(non-speed path), 예를 들어 DC 회로, DC 컨트롤, 리프레시 컨트롤, MRS 컨트롤, 파워 CAP 등에는 통상의 높은 문턱 전압(high Vth)을 갖는 MOS 트랜지스터를 사용할 수 있다.
또한, 게이트 절연막 스케일링(scaling)을 사용할 수 있다. 즉, 문턱 전압(Vth)이 높은 MOS 트랜지스터를 사용할 때에는, 두꺼운(thick) 게이트 절연막을 사 용하고, 문턱 전압(Vth)이 낮은 MOS 트랜지스터를 사용할 때에는 얇은(thin) 게이트 절연막을 사용하여, 문턱 전압 특성을 조절할 수 있다.
예를 들어, 스피드 패스에 사용되는 MOS 트랜지스터에는 얇은(thin) 게이트 절연막을 사용하고, 스피드 패스가 아닌 패스에 사용되는 MOS 트랜지스터에는 중간(middle) 두께의 게이트 절연막을 사용하고, 셀(cell) 트랜지스터에는 두꺼운(thick) 게이트 절연막을 사용할 수 있다.
따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치(1)의 내부 회로(30)의 PMOS 및 NMOS 트랜지스터(P1, N1)에는 얇은(thin) 두께의 게이트 절연막이 사용될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 회로도이다. 도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 신호 파형도이다. 도 1 및 도 2와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 3 및 도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(2)의 소스 전압 제어부(40)는 제2 전원 전압 라인(V2)에 3개의 서로 다른 전압 레벨, 즉, 제1 내지 제3 내부 전원 전압(VDD, VDDL, VDDLL)을 제공한다. 자세히 설명하면, 제1 동작 모드에서 제1 내부 전원 전압(VDD)을 제공하고, 제2 동작 모드에서 제2 내부 전원 전압(VDDL), 제3 동작 모드에서 제3 내부 전원 전압(VDDLL)을 제공한다. 여기서, 제1 동작 모드는 액티브 모드이고, 제2 동작 모드는 스탠바이 모드이고, 제3 동작 모드는 셀프 리프레시 모드일 수 있다.
소스 전압 제어부(40)는 제1 전원 전압 제공부(21), 제2 전원 전압 제공부(31), 제3 전원 전압 제공부(36)을 포함한다.
제2 전원 전압 제공부(31)는 차동 증폭기(32), 차동 증폭기(32)의 출력 신호에 의해 동작되는 PMOS 트랜지스터(P6), 차동 증폭기(32)를 구동하는 전류를 제공하는 PMOS 트랜지스터(P7)를 포함한다. 자세히 설명하면, 차동 증폭기(32)의 반전 단자에는 제2 기준 전압(VREFPL)이 연결되고 비반전 단자에는 제2 전원 전압 라인(V2)이 연결된다. PMOS 트랜지스터(P6)는 외부 전원 전압(VEXT)과 제2 전원 전압 라인(V2)사이에 연결되고, 게이트는 차동 증폭기(32)의 출력 신호에 연결된다. PMOS 트랜지스터(P7)는 외부 전원 전압(VEXT)과 차동 증폭기(32) 사이에 연결되고, 게이트는 스탠바이 모드에서 로우(low) 레벨을 갖는 상보 스탠바이 신호(STB)에 연결된다.
제3 전원 전압 제공부(36)는 차동 증폭기(37)와 차동 증폭기(37)의 출력 신호에 의해 동작되는 PMOS 트랜지스터(P8)를 포함한다. 자세히 설명하면, 차동 증폭기(37)의 반전 단자에는 제3 기준 전압(VREFPLL)이 연결되고 비반전 단자에는 제2 전원 전압 라인(V2)이 연결된다. PMOS 트랜지스터(P8)는 외부 전원 전압(VEXT)과 제2 전원 전압 라인(V2)사이에 연결되고, 게이트는 차동 증폭기(37)의 출력 신호에 연결된다.
동작을 설명하면, 액티브 모드에서는 제1 내부 전원 전압 제공부(21)가 제1 내부 전원 전압(VDD)을 제2 전원 전압 라인(V2)에 제공하고, 스탠바이 모드에서는 제2 내부 전원 전압 제공부(31)가 제2 내부 전원 전압(VDDL)을 제공한다. 또한, 셀 프 리프레시 모드에서는 제3 내부 전원 전압 제공부(36)가 제3 내부 전원 전압(VDDLL)을 제공한다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 시뮬레이션(simulation)한 결과이다.
본 발명의 반도체 메모리 장치는 내부 회로로 다수개의 인버터를 연결한 인버터 체인을 사용하였다. 또한, 인버터 체인의 PMOS 트랜지스터의 소스 노드에 액티브 모드에서는 제1 내부 전원 전압을 제공하고, 스탠바이 모드 또는 셀프 리프레시 모드에서는 제2 내부 전원 전압을 제공하였다. 동일한 누설 전류를 가질 때, 본 발명의 반도체 메모리 장치와 종래의 반도체 메모리 장치의 게이트 지연 시간을 측정하였다. 그 결과가 도 5에 도시되어 있다.
도 5를 참조하면, x축은 제1 전원 전압(VDD)을 나타내고, y축은 표준화된 게이트 지연 시간을 나타낸다. 동일한 누설 전류를 가질 때, 본 발명의 반도체 메모리 장치는 종래의 반도체 메모리 장치에 비해 게이트 지연 시간이 줄었음을 알 수 있다. 예를 들어, 제1 내부 전원 전압(VDD)이 1.2V일 때, 종래에는 약 1.30의 시간이 걸리고 본 발명은 약 1.00의 시간이 걸렸음을 알 수 있다. 따라서, 약 23%의 게이트 지연 시간이 줄었음을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치의 리페어 회로에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, PMOS 트랜지스터의 소스 노드에 동작 모드에 따라 다른 내부 전원 전압을 제공하므로, 액티브 모드에서의 동작 특성을 향상시키고 스탠바이 모드에서는 누설 전류를 최소화할 수 있다.
둘째, 외부 전원 전압을 이용하여 내부 전원 전압을 만들어 사용하므로, 별도의 승압 전원 전압을 만들기 위한 소비 전력 사용이 없다.
셋째, 게이트 누설 전류의 양을 줄일 수 있으므로, MOS 트랜지스터에 얇은(thin) 게이트 절연막을 사용하여 문턱 전압(Vth)을 더 낮출 수 있다.
넷째, 매우 간단하여 구현에 용이하다.
다섯째, 디자인 룰이 타이트(tight)한 메인 디코더 등에도 용이하게 사용할 수 있다.

Claims (9)

  1. 제1 전원 전압 라인;
    제1 동작 모드에서 제1 내부 전원 전압 레벨을 갖고, 제2 동작 모드에서 제2 내부 전원 전압 레벨을 갖는 제2 전원 전압 라인; 및
    기판 노드는 상기 제1 전원 전압 라인과 연결되고, 소스 노드는 상기 제2 전원 전압 라인과 연결된 PMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 전원 전압 라인은 외부 전원 전압 레벨 또는 제1 내부 전원 전압 레벨을 갖는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 전압 레벨은 상기 외부 전원 전압 레벨, 상기 제1 내부 전원 전압 레벨 및 상기 제2 내부 전원 전압 레벨 순으로 작아지고,
    상기 제1 동작 모드는 액티브 모드이고, 상기 제2 동작 모드는 스탠바이 모드 또는 셀프 리프레시 모드인 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 전압 레벨은 상기 외부 전원 전압 레벨, 상기 제1 내부 전원 전압 레벨 및 상기 제2 내부 전원 전압 레벨 순으로 작아지고,
    상기 제1 동작 모드는 액티브 모드 또는 스탠바이 모드이고, 상기 제2 동작 모드는 셀프 리프레시 모드인 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 PMOS 트랜지스터의 게이트 절연막의 두께는, 셀 트랜지스터의 게이트 절연막의 두께보다 얇은 반도체 메모리 장치.
  6. 제1 전원 전압 라인;
    제1 동작 모드에서 제1 내부 전원 전압 레벨을 갖고, 제2 동작 모드에서 제2 내부 전원 전압 레벨을 갖고, 제3 동작 모드에서 제3 내부 전원 전압 레벨을 갖는 제2 전원 전압 라인; 및
    기판 노드는 상기 제1 전원 전압 라인과 연결되고, 소스 노드는 상기 제2 전원 전압 라인과 연결된 PMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 전원 전압 라인은 외부 전원 전압 레벨 또는 제1 내부 전원 전압 레벨을 갖는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 전압 레벨은 상기 외부 전원 전압 레벨, 상기 제1 내부 전원 전압 레벨, 상기 제2 내부 전원 전압 레벨, 상기 제3 내부 전원 전압 레벨 순으로 작아지고,
    상기 제1 동작 모드는 액티브 모드이고, 상기 제2 동작 모드는 스탠바이 모드이고, 상기 제3 동작 모드는 셀프 리프레시 모드인 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 PMOS 트랜지스터의 게이트 절연막의 두께는, 셀 트랜지스터의 게이트 절연막의 두께보다 얇은 반도체 메모리 장치.
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