JP5243568B2

JP5243568B2 - センスアンプ回路

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Publication number: JP5243568B2
Application number: JP2011037119A
Authority: JP
Inventors: 哲也廣瀬; 長太郎増田
Original assignee: 株式会社半導体理工学研究センター
Priority date: 2011-02-23
Filing date: 2011-02-23
Publication date: 2013-07-24
Anticipated expiration: 2031-02-23
Also published as: JP2012174318A

Description

本発明は、例えばＳＲＡＭ（Static Random Access Memory）に用いるためのセンスアンプ回路に関する。

近年、ユビキタス社会に更なる価値を付加する情報社会の形態として、アンビエントエレクトロニクスの実現が期待されている。ユビキタス社会では、コンピュータの存在を意識することなく、ユーザーがコンピュータにアクセスすることが可能である。ユビキタス社会の恩恵を享受するためには、ユーザーからの能動的なアクセスが必須であった。一方、アンビエントエレクトロニクスでは、個々のユーザーに適した情報を、コンピュータ自身が選択しユーザーに提供する。アンビエントエレクトロニクスの実現によって、情報社会が我々にとってより身近なものとなることが予想される。アンビエントエレクトロニクスを実現するためには、環境センサや生体センサなどの次世代ＣＭＯＳＬＳＩ（Complementary Metal-Oxide-Semiconductor Large Scale Integration）アプリケーションの開発が不可欠である。環境センサは、我々の身の回りに多数設置することを前提としている。そのため、頻繁にバッテリーを交換すると人的コストがかかる。また、生体センサは人体に直接埋め込むため、手術によるバッテリー交換は装着者の負担となる。以上のことから、これらのセンサデバイスは、超小型バッテリーもしくは周辺環境から供給される非常に限られた電力により長期間動作することが求められる。従って、次世代ＣＭＯＳＬＳＩアプリケーションを実現するためには、超低消費電力ＬＳＩの開発が欠かせない。

これまでＬＳＩにおける消費電力は、スケーリング則に基づく微細化とそれに伴う電源電圧の低減によって削減されてきた。しかし近年、これらの方法によって消費電力を削減し続けることは困難である。これは、ＬＳＩ内におけるリーク電流の増加が原因である。設計プロセスの微細化に伴うゲート絶縁膜の薄膜化により、ゲート絶縁膜を介してゲート−ソース間、ゲート−ドレイン間に流れるゲートリーク電流が増加する。また、電源電圧の低下に伴い、しきい値電圧を低減する必要があるため、それに伴ってサブスレッショルドリーク電流が増加する。サブスレッショルドリーク電流は、しきい値電圧が減少すると指数関数的に増加する。そのため、スケーリング則に基づく微細化や電源電圧の低減を続けることによって、サブスレッショルドリーク電流は加速度的に増加する。これらのリーク電流の増加が、ＬＳＩの消費電力削減において障害となる。従って、これまでとは異なる消費電力の削減方法が求められる。現在、従来の低消費電力化設計手法に代わって、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）のサブスレッショルド領域動作が注目されている。ＭＯＳＦＥＴのサブスレッショルド領域動作は、消費電力を劇的に削減する方法として有効である。しかし、サブスレッショルド領域におけるＭＯＳＦＥＴの特性はＰＶＴ（Process, Voltage, and Temperature）バラツキによって大きく変動する。よって、いかなる環境においても安定動作するサブスレッショルドＬＳＩの実現には課題が伴う。

A．Pavlov et al., "CMOS SRAM Circuit Design and Parametric Test in Nano-Scaled Technologies"，Springer, pp.13-30, 2009． C．Hsu et al., "New Current-Mirror Sense Amplifier Design for High-Speed SRAM Applications", IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E89-A, No.2, pp.377-384, 2006. M．Sumita et al., "Mixed Body Bias Techniques With Fixed Vt and Ids Generation Circuits", IEEE Journal of Solid-state Circuits, Vol. 40, No.1, pp.60-66, 2005.

記憶素子であるＳＲＡＭは、ＬＳＩにおいて重要な要素回路である。ＳＲＡＭはチップ面積の大部分を占有することから、ＬＳＩの性能を大きく左右する。センスアンプ回路は、ＳＲＡＭセルに保持されているデータを読み出す際に用いられる増幅回路である。ＳＲＡＭの読み出し動作時、ＳＲＡＭセルに接続された２本のビット線（ＢＬとＢＬＢ）に電位差が生じる。センスアンプ回路がビット線間の電位差を増幅することによって、ＳＲＡＭセル内の保持データを読み取ることができる。センスアンプ回路によって増幅動作を行った後、再び増幅動作を行うためにはセンスアンプ回路のプリチャージ動作を行う必要がある。

ところで、ＭＯＳＦＥＴには正孔が電流伝導を担うキャリアとなるｐチャンネルＭＯＳＦＥＴ（以下、ｐＭＯＳＦＥＴという。）、電子がキャリアとなるｎチャンネルＭＯＳＦＥＴ（以下、ｎＭＯＳＦＥＴという。）の２種類がある。ＭＯＳＦＥＴはゲート−ソース間電圧Ｖ_ＧＳを変化させることで、ドレイン電流Ｉ_Ｄを制御する。

図１は従来技術に係るＭＯＳＦＥＴの電圧Ｖ_ＧＳ対電流Ｉ_Ｄ特性（線形スケール）を示すグラフであり、図２は従来技術に係るＭＯＳＦＥＴの電圧Ｖ_ＧＳ対電流Ｉ_Ｄ特性（対数スケール）を示すグラフである。図１及び図２から明らかなように、電圧Ｖ_ＧＳがしきい値電圧Ｖ_ＴＨを超えるとドレイン電流Ｉ_Ｄが急激に増加する。Ｖ_ＧＳ＞Ｖ_ＴＨの領域を強反転領域、Ｖ_ＧＳ＜Ｖ_ＴＨの領域をサブスレッショルド領域と呼ぶ。ＭＯＳＦＥＴは強反転領域とサブスレッショルド領域でそれぞれ異なる特性を有する。

図３は従来技術に係るＭＯＳＦＥＴの強反転領域の電圧Ｖ_ＤＳ対電流Ｉ_Ｄ特性を示すグラフである。電圧Ｖ_ＤＳはＭＯＳＦＥＴのドレイン−ソース間電圧である。図３から明らかなように、Ｖ_ＤＳ対Ｉ_Ｄ特性は、Ｖ_ＤＳ＜Ｖ_ＧＳ−Ｖ_ＴＨの領域とＶ_ＤＳ＞Ｖ_ＧＳ−Ｖ_ＴＨの領域で異なる特性を示す。前者を強反転線形領域、後者を強反転飽和領域と呼ぶ。一般に、強反転領域で回路を設計すると、高速な動作が可能になるが、消費電力が大きい。

図４は従来技術に係るＭＯＳＦＥＴのサブスレッショルド領域の電圧Ｖ_ＤＳ対電流Ｉ_Ｄ特性を示すグラフである。一般に、Ｖ_ＤＳ＜０．１Ｖの領域をサブスレッショルド線形領域、Ｖ_ＤＳ＞０．１Ｖの領域をサブスレッショルド飽和領域と呼ぶ。一般に、サブスレッショルド領域動作では、ドレイン電流が非常に小さいため、回路の低消費電力化が期待できる。しかし、動作は低速となる。

ＳＲＡＭはＬＳＩ内で、データの記憶・保持を担う回路素子であり、ＣＭＯＳインバータは、入力された論理の反転を行う論理回路である。ＳＲＡＭセルは、ＣＭＯＳインバータによって構成される。

図５は従来技術に係るＣＭＯＳインバータ１１の構成を示す回路図である。ＣＭＯＳインバータ１１はｐＭＯＳＦＥＴ（Ｐ１）とｎＭＯＳＦＥＴ（Ｎ１）によって構成される。ｐＭＯＳＦＥＴ（Ｐ１）のソースは電源に接続され、ｎＭＯＳＦＥＴ（Ｎ１）のソースは接地される。ｐＭＯＳＦＥＴ（Ｐ１）のドレインとｎＭＯＳＦＥＴ（Ｎ１）のドレインを接続し、これを出力ノードとする。インバータの入力にハイレベル信号が入力されるとｎＭＯＳＦＥＴ（Ｎ１）が導通し、ローレベル信号が出力される。また、ローレベル信号が入力されると、ｐＭＯＳＦＥＴ（Ｐ１）が導通し、ハイレベル信号が出力される。

ＳＲＡＭセル内でデータを保持する回路として、インバータラッチ回路が用いられる。図６は従来技術に係るインバータラッチ回路の構成を示す回路図である。インバータラッチ回路は２つのＣＭＯＳインバータ１１，１２から構成され、そのうち、一方のインバータの出力を他方の入力に、それぞれ接続した回路である。インバータラッチ回路は、一方のインバータの出力電圧が他方の入力端子に入力されるため、ノードＮ、ＮＢの電位は、一方がハイレベル、他方がローレベルとなり、安定状態となる。この安定状態を保つことによって、インバータラッチ回路が１ビットの情報を保持することができる。

図７は従来技術に係るＳＲＡＭセルの構成を示す回路図である。ＳＲＡＭセルはインバータラッチ回路を用いて１ビットの情報を保持する。アクセストランジスタＮ３、Ｎ４はデータの読み書きの際に導通するｎＭＯＳＦＥＴである。ＳＲＡＭセルに保持されたデータを読み出す際は、まず、ビット線ＢＬ，ＢＬＢをハイレベルに立ち上げ、その後、ワード線ＷＬをハイレベルに立ち上げる。ワード線ＷＬをハイレベルに立ち上げると、２本のビット線ＢＬ，ＢＬＢのうちローレベルを保持するノードに接続されたビット線が放電され、ビット線ＢＬ、ＢＬＢ間に微小な電位差が生じる（例えば、非特許文献２参照。）。

センスアンプ回路は、ＳＲＡＭセルに保持されているデータの読み出し動作に用いられる回路である。ＳＲＡＭの読み出し動作時、ＳＲＡＭセルに接続された２本のビット線ＢＬ，ＢＬＢに電位差が生じる。この電位差をセンスアンプ回路が増幅し、ＳＲＡＭセルの保持データを読み出す。

図８は従来技術に係るクロスカップル型センスアンプ回路（ＣＣＳＡ：Cross-coupled sense amplifier）の構成を示す回路図である。クロスカップル型センスアンプ回路、一般的にＤＲＡＭのデータ読み出しの用途に用いられる回路である。クロスカップル型センスアンプ回路は、インバータラッチ回路（Ｎ１，Ｎ２，Ｐ１，Ｐ２）、インバータラッチ回路とビット線の接続状態を制御するためのｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）、センスアンプ活性化信号（以下、ＳＡＥ信号という、）がハイレベルとなった時にセンシング動作を開始するためのｎＭＯＳＦＥＴ（Ｎ３）によって構成される。

ＳＡＥ信号としてローレベル信号が入力されているとき、センスアンプ回路は待機状態である。このとき、ｐＭＯＳＦＥＴＰ３，Ｐ４が導通して出力ノードＶ_ＯＵＴ、Ｖ_ＯＵＴＢの電位はそれぞれビット線ＢＬ、ＢＬＢと等しくなる。ＳＲＡＭセル内の保持データを読み出す際、ＢＬとＢＬＢに電位差が生じる。この電位差をセンシングするためには、ＳＡＥ信号としてハイレベルを印加する。

ＳＡＥ信号としてハイレベル信号が印加されると、インバータラッチ回路構成のポジティブフィードバックが動作する。このポジティブフィードバックの作用により、出力ノードＶ_ＯＵＴ、Ｖ_ＯＵＴＢの電位がインバータラッチ回路の安定状態における電位に等しくなるまで、出力ノードＶ_ＯＵＴ、Ｖ_ＯＵＴＢの電位差が増幅される。そのため、電位の高いビット線に接続されている出力ノードの電位はハイレベルとなり、電位の低いビット線に接続されている出力ノード電位はローレベルとなる。このとき、センシング動作時間は、放電部分のトランジスタ（Ｎ１，Ｎ２，Ｎ３）のコンダクタンス及び出力ノードＶ_ＯＵＴ、Ｖ_ＯＵＴＢを構成するトランジスタ（Ｎ１，Ｎ２，Ｐ１，Ｐ２，Ｐ３，Ｐ４）のキャパシタンスに依存する。放電部分のコンダクタンスが高いほど、すなわち、ｎＭＯＳＦＥＴＮ１，Ｎ２，Ｎ３のアスペクト比が大きいほど、各トランジスタのドレイン電流が増加する。また出力ノードＶ_ＯＵＴ、Ｖ_ＯＵＴＢを構成するトランジスタのキャパシタンスが小さいほど、すなわち、Ｎ１，Ｎ２，Ｐ１，Ｐ２，Ｐ３，Ｐ４のトランジスタサイズが小さいほど出力容量が小さくなるためセンシング動作時間が短くなる。

クロスカップル型センスアンプ回路を構成するトランジスタ数は少ないため、小面積で実装することが可能である。また、直列接続されているトランジスタ数が少ないため、各トランジスタのドレイン−ソース間電圧を確保しやすく、低電圧動作が可能である。しかし、ビット線が出力ノードに接続されているため、ビット線容量が増加し、ビット線チャージに要する時間や消費電力が増加する。

図９は従来技術に係るカレントラッチ型センスアンプ回路（ＣＬＳＡ：Current-latched sense amplifier）の構成を示す回路図である。カレントラッチ型センスアンプ回路は、インバータラッチ回路（Ｎ１，Ｎ２，Ｐ１，Ｐ２）、ビット線ＢＬ，ＢＬＢの電位をゲート入力とするｎＭＯＳＦＥＴ（Ｎ３，Ｎ４）、ＳＡＥ信号としてハイレベルを入力したときにセンシング動作を行うためのｎＭＯＳＦＥＴ（Ｎ５）、出力ノードを充電するためのプリチャージ動作用ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）によって構成される。ＳＡＥ信号としてローレベル信号が印加されているとき、ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）が導通する。また、ｎＭＯＳＦＥＴ（Ｎ５）が非導通状態となる。そのため、出力ノードＶ_ＯＵＴ，Ｖ_ＯＵＴＢは電源電圧Ｖ_ＤＤにより充電される。

ＳＡＥ信号としてハイレベル信号が印加されているときは、カレントラッチ型センスアンプは差動増幅器として動作する。このとき、ビット線ＢＬとＢＬＢの電位差がそれぞれ出力ノードＶ_ＯＵＴとＶ_ＯＵＴＢに伝搬される。出力ノードＶ_ＯＵＴとＶ_ＯＵＴＢの間に微小な電位差が生じると、インバータラッチ回路構成のポジティブフィードバックが動作する。このとき、インバータラッチ回路構成のトランジスタが出力ノードＶ_ＯＵＴとＶ_ＯＵＴＢの電位差を電源電圧Ｖ_ＤＤもしくは０Ｖにフルスイングするまで増幅させる。カレントラッチ型センスアンプ回路を構成するトランジスタ数はクロスカップル型センスアンプ回路より多い。さらに、無負荷状態における出力ノードの容量がクロスカップル型センスアンプ回路より大きいため、センシング動作はクロスカップル型センスアンプ回路より遅い。しかし、ビット線がｎＭＯＳＦＥＴ（Ｎ３，Ｎ４）のゲート端子に接続されているため、ｐＭＯＳＦＥＴを通じてビット線と出力ノードが接続されるクロスカップル型センスアンプ回路よりビット線容量が小さい。

図１０は従来技術に係るカレントミラー型センスアンプ回路（ＣＭＳＡ：Current-mirror sense amplifier）の構成を示す回路図である。カレントミラー型センスアンプ回路は、インバータラッチ回路により信号増幅を行うクロスカップル型センスアンプ、カレントラッチ型センスアンプと異なり、電流比較により信号増幅を行う。カレントミラー型センサアンプ回路においては、ｎＭＯＳＦＥＴ（Ｎ１，Ｎ２，Ｎ３，Ｎ４）のゲート端子に、ビット線を接続する。また、ｐＭＯＳＦＥＴ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）はカレントミラー構成となっている。カレントミラー型センサアンプ回路では回路に流れる電流の大きさを比較することによって入力電圧を判定する。

ＳＡＥ信号としてローレベル信号が印加されているとき、プリチャージ動作用ｐＭＯＳＦＥＴ（Ｐ５，Ｐ６）が導通する。このとき、ｎＭＯＳＦＥＴ（Ｎ５）が非導通状態である。そのため、出力ノードＶ_ＯＵＴ，Ｖ_ＯＵＴＢが電源電圧Ｖ_ＤＤにより充電される。一方、ＳＡＥ信号としてハイレベル信号が印加されると、ビット線ＢＬとＢＬＢの電位に応じた電流が、ｎＭＯＳＦＥＴ（Ｎ１，Ｎ２，Ｎ３，Ｎ４）を流れる。これらの電流は、カレントミラー構成のｐＭＯＳＦＥＴ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）によって比較される。この電流量の差が、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのドレイン−ソース間電圧として現れることによって、出力ノードＶ_ＯＵＴ，Ｖ_ＯＵＴＢの電位はそれぞれハイレベル又はローレベルとなる。

カレントミラー型センサアンプ回路では、ＳＡＥ信号としてハイレベル信号が印加されているときは定常的に電流を消費し続ける。そのため消費電力が大きい。また、カレントミラー型センサアンプ回路では、カレントミラー部が飽和領域で動作する必要がある。従って、カレントミラー回路が線形領域で動作するような低電源電圧では正常に動作することができない。

上述のように、ＭＯＳＦＥＴのサブスレッショルド領域動作は消費電力を削減する方法として有効である。しかしながら、ＭＯＳＦＥＴのサブスレッショルド領域動作は、動作速度が低速である。そのため、低速動作を前提としたアプリケーションに対してのみ用いることが可能である。従って、従来回路をサブスレッショルド領域で動作させた場合、その適用可能なアプリケーションは限定されるという問題点があった。

本発明の目的は以上の問題点を解決し、より多くのアプリケーションに適用可能とするために、可能な限り消費電力を増加させずに高速化できるセンスアンプ回路を提供することにある。

第１の発明に係るセンスアンプ回路は、２個のインバータをクロスカップルで接続してなるラッチ回路と、ビット線と上記ラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作するための２個のプリチャージ用トランジスタとを備えたクロスカップル型センスアンプ回路において、
上記各プリチャージ用トランジスタの基板−ソース間に所定の電圧を印加することにより、当該トランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化することを特徴とする。

上記センスアンプ回路において、上記各プリチャージ用トランジスタ毎に設けられ、上記センスアンプ活性化信号又はその反転信号を反転して上記各プリチャージ用トランジスタの基板に印加するインバータ回路をさらに備えたことを特徴とする。

また、上記センスアンプ回路において、上記各インバータ回路はｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとを備えて構成され、上記ｎＭＯＳＦＥＴのソース端子は接地されたことを特徴とする。

さらに、上記センスアンプ回路において、上記各インバータ回路はｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとを備えて構成され、上記ｎＭＯＳＦＥＴのソース端子は上記ラッチ回路の出力ノードに接続され、プリチャージ時に上記各プリチャージ用トランジスタの基板から上記ｎＭＯＳＦＥＴを介して上記出力ノードに流れる基板リーク電流を再利用することを特徴とする。

第２の発明に係るセンスアンプ回路は、２個のインバータをクロスカップルで接続してなるラッチ回路と、電源電圧と上記ラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作するための２個のプリチャージ用トランジスタとを備えたカレントラッチ型センスアンプ回路において、
上記各プリチャージ用トランジスタの基板−ソース間に所定の電圧を印加することにより、当該トランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化することを特徴とする。

本発明に係るセンスアンプ回路によれば、上記各プリチャージ用トランジスタの基板−ソース間に所定の電圧を印加することにより、当該トランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化することができる。また、上記各プリチャージ用トランジスタ毎に設けられ、上記センスアンプ活性化信号又はその反転信号を反転して上記各プリチャージ用トランジスタの基板に印加するインバータ回路をさらに備え、上記各インバータ回路のｎＭＯＳＦＥＴのソース端子は上記ラッチ回路の出力ノードに接続され、プリチャージ時に上記各プリチャージ用トランジスタの基板から上記ｎＭＯＳＦＥＴを介して上記出力ノードに流れる基板リーク電流を再利用することにより、消費電力を大幅に軽減できる。

従来技術に係るＭＯＳＦＥＴの電圧Ｖ_ＧＳ対電流Ｉ_Ｄ特性（線形スケール）を示すグラフである。従来技術に係るＭＯＳＦＥＴの電圧Ｖ_ＧＳ対電流Ｉ_Ｄ特性（対数スケール）を示すグラフである。従来技術に係るＭＯＳＦＥＴの強反転領域の電圧Ｖ_ＤＳ対電流Ｉ_Ｄ特性を示すグラフである。従来技術に係るＭＯＳＦＥＴのサブスレッショルド領域の電圧Ｖ_ＤＳ対電流Ｉ_Ｄ特性を示すグラフである。従来技術に係るＣＭＯＳインバータの構成を示す回路図である。従来技術に係るインバータラッチ回路の構成を示す回路図である。従来技術に係るＳＲＡＭセルの構成を示す回路図である。従来技術に係るクロスカップル型センスアンプ回路の構成を示す回路図である。従来技術に係るカレントラッチ型センスアンプ回路の構成を示す回路図である。従来技術に係るカレントミラー型センサアンプ回路の構成を示す回路図である。本発明の基本実施形態に係る動的基板バイアスを用いたクロスカップル型センスアンプの構成を示す回路図である。本発明の基本実施形態に係る動的基板バイアスを用いたカレントラッチ型センスアンプの構成を示す回路図である。順方向バイアス時におけるｐＭＯＳＦＥＴの断面図である。本実施形態において基板リーク電流を出力容量の充電に利用する回路の構成を示す回路図である。本発明の第１の実施形態に係る動的基板バイアスを用いたクロスカップル型センスアンプ回路の構成を示す回路図である。本発明の第２の実施形態に係る動的基板バイアスを用いたカレントラッチ型センスアンプ回路の構成を示す回路図である。本発明の第３の実施形態に係る基板リーク電流を再利用しないクロスカップル型センスアンプ回路の構成を示す回路図である。本発明の第４の実施形態に係る基板リーク電流を再利用しないカレントラッチ型センスアンプ回路の構成を示す回路図である。第１の実施形態に係るクロスカップル型センスアンプ回路の動作波形を示す波形図である。第１の実施形態に係るクロスカップル型センスアンプ回路の動作波形であって、特に、ＳＡＥ信号及びＳＡＥＢ信号を示す波形図である。第２の実施形態に係るカレントラッチ型センスアンプ回路の動作波形を示す波形図である。第２の実施形態に係るカレントラッチ型センスアンプ回路の動作波形であって、特に、ＳＡＥ信号及びＳＡＥＢ信号を示す波形図である。従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間及びセンシング動作時間を示す表である。従来技術に係るクロスカップル型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムである。第１の実施形態に係るクロスカップル型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムである。従来技術に係るカレントラッチ型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムである。第２の実施形態に係るカレントラッチ型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムである。従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間の平均値及び最大値を含むプロセスバラツキ依存性を示す表である。従来技術及び各実施形態に係るセンスアンプ回路の平均消費電流を示す表である。従来技術及び各実施形態に係るセンスアンプ回路のＰＤ積を示す表である。従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間の電源電圧依存性を示すグラフである。従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間の電源電圧依存性を示すグラフである。従来技術及び各実施形態に係るセンスアンプ回路の消費電力の電源電圧依存性を示すグラフである。図３１の拡大図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

上述のように、プリチャージ動作が低速であると、再び増幅動作が可能になるまでに時間がかかるという問題点があった。従って、プリチャージ動作を高速化することは、ＳＲＡＭ回路のデータ読み出し動作の高速化につながる。そこで、本発明に係る実施形態では、２個のＣＭＯＳインバータをクロスカップルで接続してなるラッチ回路を備えたセンスアンプ回路において、基板バイアス制御を用いたセンスアンプ回路を提案する。実施形態に係るセンスアンプ回路では、プリチャージ動作時にプリチャージを担うＭＯＳＦＥＴの基板電位を制御することによって、プリチャージ動作時間を向上させることを特徴としている。

まず、ＭＯＳＦＥＴの基板バイアス効果を用いたプリチャージ動作高速化手法とその問題点について以下に説明する。

センスアンプ回路によってＳＲＡＭセルのデータを増幅しデータ読み出しを行う際、アプリケーションにより要求されるタイミング以内に、センシングからプリチャージまでの一連の動作を終了させる必要がある。要求されるタイミング以内にプリチャージが終了しない場合、次のセンシング動作が正常に行われない。

クロスカップル型センスアンプ回路では、出力ノード電位がビット線の電位に等しい状態において、センシング動作を開始する必要がある。しかし、センシング動作がプリチャージ動作完了前に行われると、出力ノードに生じる電位差は通常よりも小さくなる。この微小な電位を増幅するためには、より多くのセンシング動作時間を要する。また、カレントラッチ型センサアンプ回路では、センシング動作が開始する前に出力ノード電位を電源電圧Ｖ_ＤＤに充電する必要がある。しかし、プリチャージ動作が完了する前にセンシング動作を開始すると、カレントラッチ型センサアンプ回路ではセンシング動作が正常に行われない可能性がある。

このように、センスアンプ回路の動作安定性は、プリチャージ動作速度によって左右される。従って、ＳＲＡＭ回路の読み出し動作安定性を改善するためには、センスアンプ回路のプリチャージ動作速度の高速化が不可欠である。プリチャージ動作を高速化するためには、プリチャージ動作を担うＭＯＳＦＥＴの駆動力を増加させる必要がある。ＭＯＳＦＥＴの駆動力を増加させる方法として、電圧Ｖ_ＧＳ，Ｖ_ＤＳを増加させる、もしくは、しきい値電圧を減少させるといった方法がある。プリチャージを担うＭＯＳＦＥＴは、ｐＭＯＳＦＥＴであるため、電圧Ｖ_ＧＳ，Ｖ_ＤＳを増加させるためには、ソース電位を高くする必要がある。従って、電源電圧を高くする必要があり、サブスレッショルド領域動作には適さない。そこで、しきい値電圧を減少させる方法として、ＭＯＳＦＥＴの基板バイアス効果を利用してしきい値電圧を制御する手法がある。プリチャージ動作を担うＭＯＳＦＥＴのしきい値電圧を低下させることによって、プリチャージ動作を高速化することが可能である。

ＭＯＳＦＥＴの基板−ソース間電圧Ｖ_ＢＳをΔＶ_ＢＳだけ変化させたときのしきい値電圧Ｖ_ＴＨの変化量ΔＶ_ＴＨは次式で表される。

ここで、ε_ｓｉはシリコンの誘電率、ｑは電気素量、Ｎ_ａはアクセプタ濃度、ψ_Ｂはフェルミポテンシャルと真性ポテンシャルの差である。式（１）より、基板−ソース間電圧Ｖ_ＢＳを制御することによって、しきい値電圧を制御することが可能である。しきい値電圧を低下させるためには、基板−ソース間に負の電圧を印加すればよい。このときのバイアス方法を順方向バイアスという。

図１１は本発明の基本実施形態に係る動的基板バイアスを用いたクロスカップル型センスアンプの構成を示す回路図であり、図１２は本発明の基本実施形態に係る動的基板バイアスを用いたカレントラッチ型センスアンプの構成を示す回路図である。これらの回路では、出力ノードをプリチャージするｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板電位Ｖ_ＢＯＤＹを制御することでしきい値電圧を低下させ、プリチャージ動作を高速化することができる。なお、図１１及び図１２において、ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板端子をそれぞれＰ３Ｂ，Ｐ４Ｂとしている。

次いで、基板バイアス効果を用いた際の問題点について以下に説明する。順方向バイアス電圧を基板−ソース間に印加すると、基板リーク電流が発生する。

図１３は順方向バイアス時におけるｐＭＯＳＦＥＴの断面図である。図１３から明らかなように、ｐＭＯＳＦＥＴの基板−ソース間に負の電圧を印加したとき、ＭＯＳＦＥＴ内のｐｎ接合部が順方向にバイアスされる。このとき、ｐｎ接合部はダイオード素子として動作する。ｐｎ接合部がダイオード素子として動作した結果、ソース端子から基板に対して基板リーク電流が流れる。基板リーク電流Ｉ_ｓｕｂは次式で表される。

ここで、Ａ_ｉ、Ｂ_ｉはイオン化定数、Ｖ_ＤｓａｔはＭＯＳＦＥＴの飽和電圧、ｔ_ＯＸは酸化膜の厚さ、ε_ＯＸは酸化膜の誘電率、Ｘ_ｊは接合深さである。ＭＯＳＦＥＴの飽和電圧Ｖ_Ｄｓａｔは次式で表される。

基板−ソース間電圧Ｖ_ＢＳが増加することにより、しきい値電圧Ｖ_ＴＨは減少し、ドレイン電流Ｉ_Ｄは増加する。さらに、基板−ソース間電圧Ｖ_ＢＳが増加することでと、基板リーク電流Ｉ_ｓｕｂは指数関数的に増加する。従って、基板バイアス制御を用いることによって、センスアンプ回路のプリチャージ動作を高速化することができるが、同時に基板リーク電流の上昇を招くため消費電力が増加する。

以上の問題点を解決するための実施形態に係るセンスアンプ回路、すなわち、消費電力を増加させることなく、プリチャージ動作を高速化させたセンスアンプ回路について以下に説明する。

図１４は本実施形態において基板リーク電流を出力容量の充電に利用する回路の構成を示す回路図である。図１４において、出力ノードのプリチャージを担うトランジスタＰ３の基板端子には、ＣＭＯＳインバータ１１（Ｎ１，Ｐ１）の出力ノードが接続されている。また、ＣＭＯＳインバータ１１のｎＭＯＳＦＥＴ（Ｎ１）のソース端子は、ｐＭＯＳＦＥＴ（Ｐ３）のドレイン端子に接続されている。また、ＣＭＯＳインバータ１１の入力端子にはＳＡＥ信号の反転信号であるＳＡＥＢ信号が入力されている。

センスアンプ回路のセンシング動作時、ＳＡＥ信号はハイレベルである、従って、ＣＭＯＳインバータ１１にはローレベル信号が入力される。このとき、ＣＭＯＳインバータ１１を構成するｐＭＯＳＦＥＴ（Ｐ１）が導通する。その結果、ｐＭＯＳＦＥＴ（Ｐ３）の基板電位は電源電圧Ｖ_ＤＤとなる。この状態において、基板−ソース間電圧Ｖ_ＢＳは０Ｖであるため、しきい値電圧Ｖ_ＴＨの値に変化はない。一方、センスアンプ回路のプリチャージ動作時、ＳＡＥ信号としてローレベル信号が入力される。このとき、ＣＭＯＳインバータ１１を構成するｎＭＯＳＦＥＴ（Ｎ１）が導通する。その結果、ｐＭＯＳＦＥＴ（Ｐ３）の基板電位はソース端子と同電位となる。この状態において、基板−ソース間電圧Ｖ_ＢＳは負であるため、ｐＭＯＳＦＥＴ（Ｐ３）のしきい値電圧の値が低下する。しきい値電圧Ｖ_ＴＨが低下することによって、出力ノードのプリチャージが行われる。

図１４において、矢印は、プリチャージ時に流れる電流を示している。センスアンプ回路による出力容量のプリチャージ動作は、ｐＭＯＳＦＥＴ（Ｐ３）のドレイン電流Ｉ_ｄｐ３によって行われる。本実施形態に係る回路では、基板バイアス効果を用いているため、ｐＭＯＳＦＥＴ（Ｐ３）の基板（基板端子Ｐ３Ｂ）から基板リーク電流Ｉ_ｌｅａｋが流れる。この基板リーク電流Ｉ_ｌｅａｋを、ｎＭＯＳＦＥＴ（Ｎ１）を介して出力ノードの充電に利用しているため、基板リーク電流Ｉ_ｌｅａｋによる消費電流の増加を抑えることが可能である。

次いで、動的基板バイアス制御を用いたセンスアンプ回路、すなわち、消費電力を増加させることなく、プリチャージ動作を高速化させたセンスアンプ回路について以下に説明する。当該回路では、ＭＯＳＦＥＴの基板バイアス制御を用いながらも、基板リーク電流Ｉ_ｌｅａｋによって消費電力が増加することがないことを特徴としている。

図１５は本発明の第１の実施形態に係る動的基板バイアスを用いたクロスカップル型センスアンプ回路の構成を示す回路図である。図１５において、第１の実施形態に係るセンスアンプ回路は、従来技術に係る図８のセンスアンプ回路に比較してＣＭＯＳインバータ１３，１４をさらに備えたことを特徴としている。ここで、ビット線のプリチャージを担うｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板端子Ｐ３Ｂ，Ｐ４Ｂにはそれぞれ、ＣＭＯＳインバータ１３，１４（Ｎ１１，Ｎ１２，Ｐ１１，Ｐ１２）の各出力ノードが接続されている。また、ＣＭＯＳインバータのｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）の各ソース端子はそれぞれｐＭＯＳＦＥＴ（Ｐ１，Ｐ２）の各ドレイン端子に接続されている。ＣＭＯＳインバータ１３，１４の入力端子にＳＡＥ信号の反転信号ＳＡＥＢ（以下、ＳＡＥＢ信号ともいう。）が入力される。

ＳＡＥ信号としてハイレベル信号が入力されているとき、ＣＭＯＳインバータ１３，１４を構成するｐＭＯＳＦＥＴ（Ｐ１１，Ｐ１２）が導通する。その結果、ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板電位は電源電圧Ｖ_ＤＤとなる。この状態において、基板−ソース間電圧Ｖ_ＢＳは０Ｖであるため、しきい値電圧Ｖ_ＴＨの値に変化はない。

一方、ＳＡＥ信号にローレベル信号が入力されているとき、ＣＭＯＳインバータ１３，１４を構成するｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）が導通する。その結果、ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板電位はソース端子と同電位となる。この状態において、基板−ソース間電圧Ｖ_ＢＳは負の電圧であるため、ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）のしきい値電圧Ｖ_ＴＨの値が低下する。しきい値電圧Ｖ_ＴＨが低下することによって、図１５のクロスカップル型センスアンプ回路はプリチャージ動作が高速化される。ＳＡＥ信号としてローレベル信号が入力され、ｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）が導通している状態において、基板電位はプリチャージされる出力ノードＶ_ＯＵＴ，Ｖ_ＯＵＴＢの電位と等しくなる。プリチャージ動作が進行すると各ｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）のゲート−ソース間電圧が低下する。各ｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）のゲート−ソース間電圧が低下することによって、ｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）は非導通状態となる。ｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）が非導通状態となることによって、プリチャージ動作を担うｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板端子Ｐ３Ｂ，Ｐ４Ｂがフローティング状態となる。この効果によって、ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板端子Ｐ３Ｂ，Ｐ４Ｂに対する順方向バイアスを維持した状態でプリチャージ動作を行うことができる。

以上説明したように、本実施形態によれば、プリチャージ動作速度の向上が実現できる。動的基板バイアス制御を用いたクロスカップル型センスアンプ回路は、ビット線から基板リーク電流が流れ、出力容量の充電に用いられる。それによりビット線の電位が下がり、出力容量の充電が遅くなる。

図１６は本発明の第２の実施形態に係る動的基板バイアスを用いたカレントラッチ型センスアンプ回路の構成を示す回路図である。図１６において、第２の実施形態に係るセンスアンプ回路は、従来技術に係る図９のセンスアンプ回路に比較してＣＭＯＳインバータ１３，１４をさらに備えたことを特徴としている。ここで、図１５と同様に、プリチャージを担うｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板端子Ｐ３Ｂ，Ｐ４Ｂにはそれぞれ、ＣＭＯＳインバータ１３，１４（Ｎ１１，Ｎ１２，Ｐ１１，Ｐ１２）の各出力ノードが接続されている。また、ＣＭＯＳインバータ１３，１４の各ｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）のソース端子はそれぞれｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の各ドレイン端子に接続されている。ＣＭＯＳインバータ１３，１４の入力端子にＳＡＥ信号の反転信号ＳＡＥＢが入力されている。

ＳＡＥ信号としてハイレベル信号が入力されているとき、ＣＭＯＳインバータ１３，１４を構成するｐＭＯＳＦＥＴ（Ｐ１１，Ｐ１２）が導通する。その結果、ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板電位は電源電圧Ｖ_ＤＤとなる。この状態において、基板−ソース間電圧Ｖ_ＢＳは０Ｖであるため、しきい値電圧Ｖ_ＴＨの値に変化はない。一方、ＳＡＥ信号としてローレベル信号が入力されているとき、ＣＭＯＳインバータ１３，１４を構成するｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）が導通する。その結果、ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板電位はソース端子と同電位となる。この状態において、基板−ソース間電圧Ｖ_ＢＳは負の電圧であるため、ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）のしきい値電圧Ｖ_ＴＨの値が低下する。しきい値電圧Ｖ_ＴＨが低下することによって、図１６のカレントラッチ型センスアンプ回路はプリチャージ動作が高速化される。ＳＡＥ信号としてローレベル信号が入力され、ｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）が導通している状態において、基板電位はプリチャージされる出力ノードＶ_ＯＵＴ，Ｖ_ＯＵＴＢの電位と等しくなる。プリチャージ動作が進行するとｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）のゲート−ソース間電圧が低下する。ｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）のゲート−ソース間電圧が低下することによって、ｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）は非導通状態となる。ｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）が非導通状態となることによって、プリチャージ動作を担うｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板端子Ｐ３Ｂ，Ｐ４Ｂがフローティング状態となる。この効果によって、ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板端子Ｐ３Ｂ，Ｐ４Ｂに対する順方向バイアスを維持した状態でプリチャージ動作を行うことができる。

以上説明したように、本実施形態によれば、プリチャージ動作速度の向上が実現できる。動的基板バイアス制御を用いたカレントラッチ型センスアンプ回路は、動的基板バイアス制御を用いたクロスカップル型センスアンプ回路と異なり、基板リーク電流は電源から流れ、出力容量の充電に用いられる。従って、プリチャージ動作時間に悪影響はない。

従来技術に係るセンスアンプ回路において基板バイアス効果を適用すると、基板リーク電流により消費電力が増加する。しかし、第１及び第２の実施形態に係るセンスアンプ回路では、ＣＭＯＳインバータを構成するｎＭＯＳＦＥＴを通じて基板リーク電流を出力ノードの充電に利用しているため、基板リーク電流による消費電流の増加を抑えることが可能である。

さらに、第１及び第２の実施形態に係るセンスアンプ回路の動作特性をＳＰＩＣＥシミュレーションによって評価した。評価回路は以下の４つのセンスアンプ回路に加えて、
（ａ）従来技術に係るクロスカップル型センスアンプ回路（図８）、
（ｂ）従来技術に係るカレントラッチ型センスアンプ回路（図９）、
（ｃ）第１の実施形態に係るクロスカップル型センスアンプ回路（図１５）
（ｄ）第２の実施形態に係るカレントラッチ型センスアンプ回路（図１６）
基板リーク電流を出力容量の充電に利用することによる消費電流削減の効果を確認するため、図１７及び図１８に示す基板リーク電流を再利用しないクロスカップル型センスアンプ回路（第３の実施形態）及びカレントラッチ型センスアンプ回路（第４の実施形態）についてもシミュレーションを行った。

図１７は本発明の第３の実施形態に係る基板リーク電流を再利用しないクロスカップル型センスアンプ回路の構成を示す回路図であり、図１８は本発明の第４の実施形態に係る基板リーク電流を再利用しないカレントラッチ型センスアンプ回路の構成を示す回路図である。図１７の第３の実施形態に係るセンスアンプ回路は、図１５のセンスアンプ回路に比較して、ＣＭＯＳインバータ１３，１４のｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）の各ソース端子をそのまま接地したことを特徴としている。また、図１８の第４の実施形態に係るセンスアンプ回路は、図１６のセンスアンプ回路に比較して、ＣＭＯＳインバータ１３，１４のｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）の各ソース端子をそのまま接地したことを特徴としている。これらの第３及び第４の実施形態に係るセンスアンプ回路では、消費電流の軽減は少ないものの、プリチャージを高速化できることを特徴としている。

シミュレーションに用いた試作センスアンプ回路の使用プロセスは０．３５μｍの標準ＣＭＯＳプロセスである。また、電源電圧Ｖ_ＤＤは０．５Ｖ、ビット線容量は１５０ｆＦとした。素子サイズは第１〜第４の実施形態に係るセンスアンプ回路のｎＭＯＳＦＥＴ（Ｎ１１，Ｎ１２）のみ（ゲート幅Ｗ，ゲート長Ｌ）＝（０．４μｍ，５μｍ）とし、その他のＭＯＳＦＥＴはすべて（ゲート幅Ｗ，ゲート長Ｌ）＝（５μｍ，５μｍ）とした。

図１９Ａは第１の実施形態に係るクロスカップル型センスアンプ回路の動作波形を示す波形図であり、図１９ＢはそのＳＡＥ信号及びＳＡＥＢ信号を示す波形図である。また、図２０Ａは第２の実施形態に係るカレントラッチ型センスアンプ回路の動作波形を示す波形図であり、図２０ＢはそのＳＡＥ信号及びＳＡＥＢ信号を示す波形図である。なお、ビット線の放電動作は、実デバイスを模擬するために、６トランジスタ型ＳＲＡＭセルを接続して評価した。

図１９Ａ、図１９Ｂ、図２０Ａ及び図２０Ｂから明らかなように、ＳＡＥ信号としてローレベル信号が入力されると基板電位は電源電圧Ｖ_ＤＤから０Ｖに変化する。このことから、プリチャージ動作用ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）に順方向バイアスが印加されていることが確認できる。また、センスアンプ回路の出力ノードＶ_ＯＵＴ，Ｖ_ＯＵＴＢが充電されると、基板電位が０．２５Ｖ付近で安定化することが確認できる。これは、ｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）の基板がフローティング状態となるためである。上述したように、ＳＡＥＢ信号としてハイレベル信号となると、基板電位は再び電源電圧Ｖ_ＤＤとなる。従って、次のセンシング動作時にはプリチャージを担うｐＭＯＳＦＥＴ（Ｐ３，Ｐ４）に基板バイアスは印加されておらず、センシング動作に影響はない。

図２１は従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間及びセンシング動作時間を示す表である。なお、センシング動作時間はＳＡＥ信号が電源電圧Ｖ_ＤＤの１０％に増加したときから、センスアンプ回路の出力ノード電位が電源電圧Ｖ_ＤＤの１０％に減少するまでの時間とした。また、プリチャージ動作時間は、ＳＡＥ信号が電源電圧Ｖ_ＤＤの９０％に減少したときから、センスアンプ回路の出力ノード電位が電源電圧Ｖ_ＤＤの９０％に増加するまでの時間とした。後段の負荷として、センスアンプ回路の出力ノードにはＣＭＯＳインバータを１つ接続した。

第１及び第２の実施形態に係るセンスアンプ回路と、従来技術に係るセンスアンプ回路で、センシングの動作時間には有意な差が見られなかった。これは、第１及び第２の実施形態に係るセンスアンプ回路がプリチャージの動作時間のみを改善する手法であるためである。第１及び第２の実施形態に係るセンスアンプ回路と、基板リーク電流を再利用しない第３及び第４の実施形態に係るセンスアンプ回路では、動的基板バイアス制御を適用することにより、プリチャージ動作時に、トランジスタのしきい値電圧が低下する。その結果、センスアンプのプリチャージ動作時間が削減された。動的基板バイアス制御を適用することにより、第１及び第２の実施形態に係るセンスアンプ回路は従来技術に係るセンスアンプ回路に比べて動作時間を、クロスカップル型センスアンプ回路では７９．９％、カレントラッチ型センスアンプ回路では８６．９％削減することができた。また、基板リーク電流を再利用しない第３及び第４の実施形態に係るセンスアンプ回路は従来技術に係るセンスアンプ回路に比べてプリチャージ動作時間をそれぞれ８２．９％、９０．４％削減した。

クロスカップル型センスアンプ回路における動作時間削減率は、カレントラッチ型センスアンプ回路における動作時間削減率より小さい。これは２つのセンスアンプ回路において、プリチャージ動作に必要な電荷の供給方法が異なることに起因する。カレントラッチ型センスアンプ回路では、出力ノードのプリチャージ動作に必要な電荷を電源が供給する。一方、クロスカップル型センスアンプ回路では、出力ノードのプリチャージ動作に必要な電荷をビット線が供給する。そのため、基板端子から出力ノードに基板リーク電流が発生することによって、ビット線電位が低下する。このビット線電位の低下によって、プリチャージ動作時間が増加する。

また、第１及び第２の実施形態に係るセンスアンプ回路は、基板リーク電流を再利用しない第３及び第４の実施形態に係るセンスアンプ回路に比べてプリチャージ動作時間の削減率が小さい。これは、第１及び第２の実施形態に係るセンスアンプ回路のプリチャージを担うｐＭＯＳＦＥＴの基板電位が、０Ｖより高いため、基板−ソース間電圧Ｖ_ＢＳが基板リーク電流を再利用しない第３及び第４の実施形態に係るセンスアンプ回路に比べて小さいためである。

次いで、第１及び第２の実施形態に係るセンスアンプ回路と、従来技術に係るセンスアンプ回路のプリチャージの動作時間のプロセスバラツキ依存性を評価するため、モンテカルロシミュレーションを２５０回行った。その際、ランダムバラツキ（ガウス分布：

）とグローバルバラツキ（一様分布：０．１Ｖ＜ΔＶ_ＴＨ＜０．１Ｖ）双方を考慮した。なお、ＳＲＡＭセルにおける読み出し動作のプロセスバラツキ依存性を無視するため、ビット線の充電は理想電圧源によって行った。

図２２は従来技術に係るクロスカップル型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムであり、図２３は第１の実施形態に係るクロスカップル型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムである。また、図２４は従来技術に係るカレントラッチ型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムであり、図２５は第２の実施形態に係るカレントラッチ型センスアンプ回路のプリチャージ動作時間のバラツキを示すヒストグラムである。図２６は従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間の平均値及び最大値を含むプロセスバラツキ依存性を示す表である。図２２〜図２６から明らかなように、動的基板バイアス制御を適用することによって、プリチャージ動作時間の最大値が、クロスカップル型センスアンプ回路では８６．９％、カレントラッチ型センスアンプ回路では８５．６％削減された。

次いで、プリチャージ動作時間の電源電圧依存性を評価するため、シミュレーション評価を行った。電源電圧Ｖ_ＤＤを０．５Ｖから１．０Ｖまで変化させたときの各センスアンプのプリチャージ動作時間を評価した。

図２９は従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間の電源電圧依存性を示すグラフであり、図３０は従来技術及び各実施形態に係るセンスアンプ回路のプリチャージ動作時間の電源電圧依存性を示すグラフである。図２９は電源電圧０．５Ｖから０．７５Ｖ、図３０は電源電圧０．７５Ｖから１．０Ｖまで変化させたグラフである。

図２９及び図３０から明らかなように、電源電圧Ｖ_ＤＤの値に関わらず、従来技術に係るカレントラッチ型センスアンプ回路は従来技術に係るクロスカップル型センスアンプ回路よりプリチャージ動作時間が長い。しかし、電源電圧Ｖ_ＤＤが０．５Ｖから０．７Ｖの区間では、第２の実施形態に係るカレントラッチ型センスアンプ回路は第１の実施形態に係るクロスカップル型センスアンプ回路よりプリチャージ動作時間が短い。これは、上述のように、出力ノードのプリチャージ動作に必要な電荷をビット線が供給するため、基板端子から出力ノードに基板リーク電流が発生することによって、ビット線電位が低下するためである。電源電圧Ｖ_ＤＤが０．７Ｖ以上の区間では、第１のクロスカップル型センスアンプ回路が第２の実施形態に係るカレントラッチ型センスアンプ回路より高速となる。

上述のように、サブスレッショルド領域におけるＭＯＳＦＥＴのドレイン電流は、ゲート−ソース間電圧に対し指数関数的に変化する。そのため、ビット線電位の低下によりプリチャージを担うｐＭＯＳＦＥＴの流すドレイン電流は急激に低下する。また、強反転領域におけるＭＯＳＦＥＴのドレイン電流はゲート−ソース間電圧に対し指数関数的には変化しない。そのため、強反転領域では、ビット線電位の低下によるプリチャージを担うｐＭＯＳＦＥＴの流すドレイン電流の低下がサブスレッショルド領域より小さい。従って、サブスレッショルド領域ではプリチャージを担うｐＭＯＳＦＥＴのゲート−ソース間電圧が減少しない第２の実施形態に係るカレントラッチ型センスアンプ回路が高速となり、強反転領域ではよりプリチャージ動作の高速なセンスアンプ回路であるクロスカップル型センスアンプ回路をベースとした第１の実施形態に係るクロスカップル型センスアンプ回路が高速となる。

次いで、各センスアンプ回路における消費電流を評価した。なお、ビット線の充電は理想電圧源によって行った。最も低速である従来技術に係るカレントラッチ型センスアンプ回路が十分動作できる速度として、プリチャージ動作３００μｓｅｃ、センシング動作５０μｓｅｃ、動作周波数２．８５ｋＨｚでセンスアンプのセンシング動作及びプリチャージ動作を行い、その平均消費電流を評価した。

図２７は従来技術及び各実施形態に係るセンスアンプ回路の平均消費電流を示す表である。クロスカップル型センスアンプ回路及びカレントラッチ型センスアンプ回路は、インバータラッチ回路構造を有している。そのため、これらのセンスアンプ回路の動作時における消費電流はセンシング時とプリチャージ時に流れる貫通電流が主である。動的基板バイアス制御を適用することにより、基板電位を制御するためのＣＭＯＳインバータ１３，１４の貫通電流がＳＡＥ信号の切り替わりのタイミングで流れる。そのため、ＳＡＥ信号の遷移時に貫通電流の流れる電流パスが増加する。しかし、個々の電流パスを流れる電流は、出力信号の遷移が早まることで減少する。その結果、第１の実施形態に係るクロスカップル型センスアンプ回路では６．０６％だけ消費電流が減少し、第２の実施形態に係るカレントラッチ型センスアンプ回路では１．５５％だけ消費電流が増加した。

また、基板リーク電流を再利用しない第３及び第４の実施形態に係るセンスアンプ回路は、プリチャージ時に基板リーク電流が定常的に流れる。そのため、従来技術に係るセンスアンプ回路に比べて、第３の実施形態に係るクロスカップル型センスアンプ回路は８．７１倍、第４の実施形態に係るカレントラッチ型センスアンプ回路は１３．１倍に消費電流が増加した。第３の実施形態に係るクロスカップル型センスアンプ回路の消費電流増加率は、第４の実施形態に係るカレントラッチ型センスアンプ回路と比べて低い。これは、第４の実施形態に係るカレントラッチ型センスアンプ回路はプリチャージ時に出力ノードＶ_ＯＵＴ，Ｖ_ＯＵＴＢが電源電圧Ｖ_ＤＤに充電されるのに対し、第３の実施形態に係るクロスカップル型センスアンプ回路は出力ノードＶ_ＯＵＴ，Ｖ_ＯＵＴＢのうち片方が電源電圧Ｖ_ＤＤ、他方が電源電圧Ｖ_ＤＤより電圧ΔＶだけ低い電位に充電されるためである。

次いで、電源電圧を０．５Ｖから１．０Ｖまで変化させ、消費電力の電源電圧依存性を評価した。シミュレーション条件は消費電流の比較時に同じである。図３１は従来技術及び各実施形態に係るセンスアンプ回路の消費電力の電源電圧依存性を示すグラフであり、図３２は図３１の拡大図である。

基板リーク電流を再利用しない第３及び第４の実施形態に係るセンスアンプ回路では、プリチャージ動作時に定常的に流れるため、従来技術に係るセンスアンプ回路に比べて消費電力が増加する。基板リーク電流を再利用しない第３及び第４の実施形態に係るセンスアンプ回路は、従来技術に係るセンスアンプ回路に比べて、クロスカップル型センスアンプ回路は最大８７。２倍、カレントラッチ型センスアンプ回路は２２７倍に消費電力が増加した。第１及び第２の実施形態に係るセンスアンプ回路は基板リーク電流を再利用することによりクロスカップル型センスアンプ回路及びカレントラッチ型センスアンプ回路ともに消費電力の増加を抑えることが可能である。第１及び第２の実施形態に係るセンスアンプ回路は、従来技術に係るセンスアンプ回路に比べて、クロスカップル型センスアンプ回路は最大７．４１％、カレントラッチ型センスアンプ回路は最大８．２４％第３及び第４の実施形態に係る消費電力が増加した。第１及び第２の実施形態に係るセンスアンプ回路では、基板リーク電流を再利用することによる消費電力の削減は電源電圧を高めても有効であることが確認できた。

さらに、従来技術及び各実施形態に係るセンスアンプ回路について、ＰＤ積の比較のシミュレーションを行った。ＰＤ積とは、電力（Power）と遅延時間（Delay）の積である。ＰＤ積は、回路の動作エネルギーを表す値である。図２８は従来技術及び各実施形態に係るセンスアンプ回路のＰＤ積を示す表である。図２８から明らかなように、プリチャージ動作時間が改善された結果、第１及び第２の実施形態に係るセンスアンプ回路は従来技術に係るセンスアンプ回路に比べて、クロスカップル型センスアンプ回路では７４．３％、カレントラッチ型センスアンプ回路では７７．３％、ＰＤ積を削減した。基板リーク電流を再利用しない第３及び第４の実施形態に係るセンスアンプ回路は、プリチャージ動作時間が改善されているが、基板リーク電流により消費電流が増大する。そのため、従来技術に係るセンスアンプ回路と比べて、クロスカップル型センスアンプ回路は２．０８倍、カレントラッチ型センスアンプ回路は２．２９倍にＰＤ積が増加した。

以上説明したように、本実施形態によれば、動的に基板電位を変化させることによりプリチャージ動作速度を向上させたセンスアンプ回路を考案した。第１及び第２の実施形態に係るセンスアンプ回路では、基板バイアス効果を用いたときに生じる基板リーク電流を出力のプリチャージに再利用することにより、消費電力の増加を抑えることができる。ここで、クロスカップル型センスアンプ回路は、基板リーク電流により、ビット線の電位が下がるため、動的基板バイアス制御を適用することによるプリチャージ動作時間の削減効果は、クロスカップル型センスアンプ回路よりカレントラッチ型センスアンプ回路のほうが高い。

以上の実施形態において、プリチャージ動作用のトランジスタとして、ＳＡＥ信号に応答して動作するｐＭＯＳＦＥＴＰ３，Ｐ４を用いているが、本発明はこれに限らず、ＳＡＥ信号の反転信号ＳＡＥＢに応答して動作するｎＭＯＳＦＥＴを用いてもよい。

以上詳述したように、本発明に係るセンスアンプ回路によれば、上記各プリチャージ用トランジスタの基板−ソース間に所定の電圧を印加することにより、当該トランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化することができる。また、上記各プリチャージ用トランジスタ毎に設けられ、上記センスアンプ活性化信号又はその反転信号を反転して上記各プリチャージ用トランジスタの基板に印加するインバータ回路をさらに備え、上記各インバータ回路のｎＭＯＳＦＥＴのソース端子は上記ラッチ回路の出力ノードに接続され、プリチャージ時に上記各プリチャージ用トランジスタの基板から上記ｎＭＯＳＦＥＴを介して上記出力ノードに流れる基板リーク電流を再利用することにより、消費電力を大幅に軽減できる。

１１〜１４…ＣＭＯＳインバータ、
Ｐ１〜Ｐ１２…ｐＭＯＳＦＥＴ、
Ｎ１〜Ｎ１２…ｎＭＯＳＦＥＴ、
Ｐ３Ｂ，Ｐ４Ｂ…基板端子、
Ｖ_ＯＵＴ，Ｖ_ＯＵＴＢ…出力ノード。

Claims

２個のインバータをクロスカップルで接続してなるラッチ回路と、ビット線と上記ラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作するための２個のプリチャージ用トランジスタとを備えたクロスカップル型センスアンプ回路において、
上記各プリチャージ用トランジスタの基板−ソース間に所定の電圧を印加することにより、当該トランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化し、
上記各プリチャージ用トランジスタ毎に電源電圧と当該センスアンプ回路の出力端子との間に設けられ、上記センスアンプ活性化信号又はその反転信号を反転して上記各プリチャージ用トランジスタの基板に印加するインバータ回路をさらに備えたことを特徴とするセンスアンプ回路。
上記各インバータ回路はｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとを備えて構成され、
上記ｎＭＯＳＦＥＴのソース端子は上記ラッチ回路の出力ノードに接続され、プリチャージ時に上記各プリチャージ用トランジスタの基板から上記ｎＭＯＳＦＥＴを介して上記出力ノードに流れる基板リーク電流を再利用することを特徴とする請求項１記載のセンスアンプ回路。
２個のインバータをクロスカップルで接続してなるラッチ回路と、電源電圧と上記ラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作するための２個のプリチャージ用トランジスタとを備えたカレントラッチ型センスアンプ回路において、
上記各プリチャージ用トランジスタの基板−ソース間に所定の電圧を印加することにより、当該トランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化し、
上記各プリチャージ用トランジスタ毎に電源電圧と当該センスアンプ回路の出力端子との間に設けられ、上記センスアンプ活性化信号又はその反転信号を反転して上記各プリチャージ用トランジスタの基板に印加するインバータ回路をさらに備えたことを特徴とするセンスアンプ回路。
上記各インバータ回路はｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとを備えて構成され、
上記ｎＭＯＳＦＥＴのソース端子は上記ラッチ回路の出力ノードに接続され、プリチャージ時に上記各プリチャージ用トランジスタの基板から上記ｎＭＯＳＦＥＴを介して上記出力ノードに流れる基板リーク電流を再利用することを特徴とする請求項３記載のセンスアンプ回路。