JP3220027B2

JP3220027B2 - 半導体記憶装置

Info

Publication number: JP3220027B2
Application number: JP29186996A
Authority: JP
Inventors: 弘行高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-11-01
Filing date: 1996-11-01
Publication date: 2001-10-22
Anticipated expiration: 2016-11-01
Also published as: KR100327639B1; TW357352B; JPH10144083A; US5982689A; KR19980042008A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は小振幅電圧信号を増
幅する半導体装置に関する。

【０００２】

【従来の技術】半導体装置に使用されるセンスアンプ回
路はその目的により多様に存在しているが、ここでは高
速性を重視するセンスアンプとしてスタティックランダ
ムアクセスメモリ（ＳＲＡＭ）の例を示す。ＳＲＡＭの
センスアンプ回路でも入力の振幅に応じて出力を定常的
に増幅して発生させるスタティック型と、入力振幅から
のアンプ動作に出力電圧変化をフィードバックしていく
ラッチ型がある。

【０００３】具体的な従来回路例を図を用いて説明す
る。まず、図１０にスタティック型の第１の従来例を示
す。複数のワード線およびデジット線対のマトリックス
の交点にメモリセルが配置され、これら複数のデジット
線の中から選択した信号のみをバス線Ｂ、ＢＢに伝達す
るスイッチ回路がデジット線対毎に設けられている。こ
のバス線Ｂ、ＢＢの信号が第１センスアンプ１ｓｔＳＡ
に入力され、その出力Ｃ、ＣＢが第２センスアンプ２ｎ
ｄＳＡに入力され、その出力Ｓ、ＳＢがセンスアンプ出
力となる。センスアンプ１ｓｔＳＡには、バス線Ｂ、Ｂ
Ｂをゲート入力としソース端子が共通の差動アンプ接続
のｎ型ＭＯＳトランジスタ（ｎＭＯＳ）Ｍ１０１、Ｍ１
０２が存在し、それぞれのドレイン端子がＣ、ＣＢにな
る。このｎＭＯＳ・Ｍ１０１、Ｍ１０２の各ドレインに
はオン状態のｐ型ＭＯＳトランジスタ（ｐＭＯＳ）Ｍ１
０４、Ｍ１０５が最高電源電位（ＶＣＣ）との間に設け
られ、ｎＭＯＳ・Ｍ１０１、Ｍ１０２の共通ソース端子
と最低電源電圧（ＧＮＤ）間にはｎＭＯＳ・Ｍ１０３が
接続され、このゲートに差動アンプを活性化する信号Ｓ
Ｅ１が入る。センスアンプ２ｎｄＳＡは、ドレイン端子
Ｃ、ＣＢを入力としたセンスアンプであるが、その形式
は様々でセンスアンプ１ｓｔＳＡと同様な差動アンプ形
式、カレントミラー型などであり、更に、それらを複数
段接続したものなどで構成される。このセンスアンプ２
ｎｄＳＡを活性化する信号はＳＥ２であり、このアンプ
で増幅された信号が出力バッファ回路（不図示）に接続
され、読み出しデータとして出力される。

【０００４】次に、この回路の動作を説明する。選択さ
れたメモリセルは、デジット線対のどちらか一方から電
流を引くため、この電流による放電で片方のデジット線
の電位が降下し、対をなす線間に電位差が生じる。これ
がデコード信号により選択されたスイッチ素子を介して
バス線Ｂ、ＢＢに伝わる。デジット線の電位の振幅がそ
のままバス線Ｂ、ＢＢに伝達されるが、電位差が開く時
の長い時定数は容量の大きなデジット線が支配してい
る。このバス線Ｂ、ＢＢ間のゆっくりとした電位の開き
は、センスアンプ１ｓｔＳＡのｎＭＯＳ・Ｍ１０１、Ｍ
１０２のゲートに入り、バス線Ｂ、ＢＢの電位差が十分
に開いた時点でこの差動アンプ１ｓｔＳＡを信号ＳＥ１
によりオンさせる。対を成すトランジスタＭ１０１、Ｍ
１０２の能力のばらつきを考慮しても安定動作させるた
めに約１００ｍＶの電位差は必要である。ｎＭＯＳ・Ｍ
１０１、Ｍ１０２のゲート電圧差だけトランジスタ能
力、つまりドレイン電流に差が生じるので負荷であるｐ
ＭＯＳ・Ｍ１０４、Ｍ１０５による電圧降下に差が生じ
る。この差電位が信号Ｃ、ＣＢの電圧増幅量になる。セ
ンスアンプ１ｓｔＳＡはｎＭＯＳ・Ｍ１０１、１０２の
どちらか一方を完全にオフにする状態にはならない（バ
ス線Ｂ、ＢＢの信号が大振幅になるとロウ側ｎＭＯＳは
オフするが、この時点まで信号ＳＥ１を遅らせると読み
出し速度が大幅に遅れてしまう）ので、信号Ｃ、ＣＢは
０．２〜１Ｖほどまでの増幅にとどまる。センスアンプ
２ｎｄＳＡ以降で、更に信号を増幅し電源電位に近い振
幅（ＣＭＯＳレベル）になり、出力されるのがＳ、ＳＢ
である。センスアンプ２ｎｄＳＡが動作するのに十分な
振幅まで出力Ｃ、ＣＢの電圧差が開くのを待って信号Ｓ
Ｅ２でこのアンプを活性化させても、信号ＳＥ１と同時
にオンさせてもかまわない。

【０００５】次に、第２の従来例であるラッチ型を図１
１を用いて説明する。第１の従来例と同様に読み出され
たバス信号Ｂ、ＢＢは、２つのインバータを形成するｐ
ＭＯＳ・Ｍ１１１、ｎＭＯＳ・Ｍ１１３およびｐＭＯＳ
・Ｍ１１２、ｎＭＯＳ・Ｍ１１４の入力にそれぞれ接続
され、インバータの出力はそれぞれ逆のバス線ＢＢ、Ｂ
に接続される。このインバータを形成するｎＭＯＳ・Ｍ
１１３、１１４の共通ソースとＧＮＤ間にはｎＭＯＳ・
Ｍ１１６が、ｐＭＯＳ・Ｍ１１１、Ｍ１１２の共通ソー
スとＶＣＣ間にはｐＭＯＳ・Ｍ１１５が挿入されてお
り、ゲートにはセンスアンプ活性化信号ＳＥとインバー
タ１ＮＶを通過したその反転信号がそれぞれ入力され
る。また、センスアンプが非活性化時にバス線Ｂ、ＢＢ
を同電位にプリチャージするためのｐＭＯＳ・Ｍ１１
７、Ｍ１１８がバス線Ｂ、ＢＢとＶＣＣ間に存在し、バ
ス線Ｂ、ＢＢ間にはｐＭＯＳ・Ｍ１１９が挿入され、こ
れらのゲートにはプリチャージ信号ＰＢが接続されてい
る。バス線Ｂ、ＢＢは入力信号だが、センスアンプが活
性化したときはそのまま出力信号Ｓ、ＳＢにもなってい
る。

【０００６】動作について説明する。第１の従来例と同
様にワード線が選択されてデジット線間に電位差が発生
し始めると、このバス線Ｂ、ＢＢに電位差が現れるが、
この直前にプリチャージ信号ＰＢをハイにしてｐＭＯＳ
・Ｍ１１７〜１１９をオフにする。これら３個のｐＭＯ
Ｓ・Ｍ１１７〜１１９は、バス線Ｂ、ＢＢを同電位にす
るイコライズ動作とＶＣＣ電位に固定しておくプリチャ
ージ動作を行っているので、これが切れる前の状態でバ
ス線Ｂ、ＢＢを完全にリセットしておく必要がある。前
の読み出しデータによるオフセット電位が残っている
と、これから読みだそうとする信号に対するセンスアン
プの動作マージンを減少させることになるからである。
バス線Ｂ、ＢＢの信号がセンスアンプ動作可能なほど開
いた時点（１００ｍＶ程度）で、センスアンプ活性化信
号ＳＥをハイにしｐＭＯＳ・Ｍ１１５、ｎＭＯＳ・Ｍ１
１６をオンさせることで、Ｍ１１１、Ｍ１１３によるＣ
ＭＯＳインバータとＭ１１２、Ｍ１１４によるＣＭＯＳ
インバータがオンしてフリップフロップ動作することに
なる。これらインバータは、入力電位がＶＣＣ付近で高
いためにｐＭＯＳ・Ｍ１１１、Ｍ１１２はオンしない
が、それぞれのｎＭＯＳ・Ｍ１１３、Ｍ１１４はオンし
ているためゲート電圧の電位差がＭ１１３とＭ１１４の
オン能力に差を生じさせ、バス線Ｂ、ＢＢの内でハイ側
から少ない電流をロウ側から大きな電流を引くようにな
る。バス線Ｂ、ＢＢの電位は降下しながら電位差を広げ
るようになり、ｐＭＯＳ・Ｍ１１１，Ｍ１１２がオンで
きる程度まで下がるとｐＭＯＳ・Ｍ１１１，Ｍ１１２に
よるフィードバックがかかるようになり、ハイ側のバス
線はＶＣＣまで引き上げられるので、最終的には論理動
作が可能な出力レベルである出力Ｓ、ＳＢとして使える
電位になる。増幅動作の最初のデータはバス線Ｂ、ＢＢ
の電位差だが、それに引き続き増幅し続ける動作は、セ
ンスアンプ自身が出力信号を入力にフィードバックする
ため、つまりラッチ動作を起こしているからである。

【０００７】第１の従来例と第２の従来例を組み合わせ
た例も存在しており、製品設計に合わせて最適化を行っ
ている。また、これらの回路例は、例えば特開平６−８
４３７６（この発明ではセンスアンプをオンさせるタイ
ミングの最適化のための回路方式に注目しているが、セ
ンスアンプ自体の基本構成を対象とする）や、ＩＥＥＥ
ＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣ
ｉｒｃｕｉｔｓ，Ｖｏｌ．２４，Ｎｏ．５，Ｏｃｔ．，
１９８９，Ｐ１２１９〜１２２４に記載されている。

【０００８】

【発明が解決しようとする課題】上述した従来例の回路
において、センスアンプを活性化させ、正しいデータを
高速に出力させるには、差動アンプを構成するペアのト
ランジスタ間で存在する特性ばらつき量（アンバラン
ス）が問題となる。

【０００９】第１の従来例では、センスアンプ入力の振
幅が小さい場合、差動アンプのｎＭＯＳやその負荷ｐＭ
ＯＳに逆データへ偏ったアンバランスが存在すると、正
しい出力データを打ち消してしまう。この場合、センス
アンプ１ｓｔＳＡの出力に十分な増幅信号が出力されな
いのでセンスアンプ全体でも正しいデータは出力されな
い。センスアンプへの入力振幅が時間と共に大きくなる
と、このアンバランス量を十分に打ち消して正しいデー
タを出力するが、それまでの時間分だけ読み出し速度が
遅れてしまう。このアンバランスによる影響は、センス
アンプ２ｎｄＳＡ以降の増幅回路にも存在するが、前段
のセンスアンプがもつアンバランスをも次段のセンスア
ンプは増幅してしまうため、センスアンプ回路全体では
１段目のセンスアンプが持つアンバランスの影響が支配
的となる。この従来例では、出力信号を入力にフィード
バックすることは無いので、入力振幅が増大する時間と
アンバランス量による相対的な大きさで読み出し速度が
決まってくる。つまり、速度遅れは生じるが正しいデー
タが出力されないことは起こらない。センスアンプ１ｓ
ｔＳＡの差動アンプを作るｎＭＯＳ・Ｍ１０１、Ｍ１０
２のゲート電圧差が、このｎＭＯＳ自身と負荷であるｐ
ＭＯＳ・Ｍ１０４、Ｍ１０５のペアトランジスタ間のア
ンバランスを打ち消すことが読み出し速度を決めること
になる。

【００１０】第２の従来例では、入力振幅がセンスアン
プが持つアンバランス量を打ち負かすまで大きくなった
時点で、センスアンプを活性化することで正しいデータ
を出力させる。もし、アンバランス量が入力振幅に勝っ
てしまうと誤ったデータを出力し始める現象が起こり、
更にラッチ方式の特徴である出力からの帰還がかかり、
誤ったデータを増幅し続けてしまう。したがって、一度
この帰還ループに入ったら正しいデータは完全に消えて
しまい誤動作になるので、こうならないようセンスアン
プの活性化タイミングを調整する必要がある。バス線
Ｂ、ＢＢの電位はＶＣＣ付近で高いので、活性化した初
期の状態ではラッチ回路のｎＭＯＳ側トランジスタしか
オンできず、第１の従来例と同様でｎＭＯＳ差動アンプ
形式となる。つまり、このゲート電圧差がｎＭＯＳ自身
のアンバランスを打ち消すことがセンスアンプ活性化の
タイミングを決めることになる。

【００１１】どちらの例においても言えることは、１段
目のセンスアンプを構成するｎＭＯＳ差動アンプのゲー
ト電圧差が、そのセンスアンプ自身を構成するペアトラ
ンジスタのアンバランス量に勝るまで正しいデータの読
み出しができず、これが高速化を阻害する大きな要因の
一つになっている。更に、この遅れ分による速度ばらつ
きが大きいために、複数段によるセンスアンプ方式を採
用し、１段目の増幅不足分を２段目以降で補っているの
が現状である。したがって、センスアンプの面積が増大
する問題が起こっている。これは、多ビット化が進みつ
つある今日の半導体メモリにおいては、ますます大きな
問題となってきている。

【００１２】本発明の目的は、センスアンプの増幅効果
が増大され、センスアンプがペアトランジスタ間のアン
バランスに強い回路動作をし、高速動作する半導体記憶
装置を提供することにある。

【００１３】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数のワード線およびデジット線がマトリックス状
に配置され、その交点にメモリセルがアレイ状に並べら
れ、前記ワード線およびデジット線をアドレス信号によ
り選択し、所望のメモリセルの情報がデジット線上に差
電位として読み出されるメモリ回路と、この小振幅の差
電位信号を入力信号として増幅回路１段にてＭＯＳ論理
を駆動できる大振幅の電圧信号まで増幅し、出力するセ
ンスアンプを有する半導体記憶装置において、前記セン
スアンプは、前記入力信号をそれぞれのソースに入力す
るＰＭＯＳトランジスタ対と、これらのドレインに接続
され、ゲートとドレインがそれぞれクロスカップル接続
された第１のＭＯＳトランジスタ対と、第１のＭＯＳト
ランジスタ対の共通ソースと最低電圧間に設けられた電
流供給用の素子と、前記ＰＭＯＳトランジスタ対の各ド
レイン端子に接続され、ドレインとゲートがクロスカッ
プル接続されたプルアップ用の第２のＭＯＳトランジス
タ対を有し、前記ＰＭＯＳトランジスタ対のドレインは
出力端子となっており、センスアンプ活性化時には、前
記ＰＭＯＳトランジスタ対がオンしている状態で、第１
のＭＯＳトランジスタ対に電流を流すことでセンスアン
プ出力端子の電位差を増幅し、その後に前記ＰＭＯＳト
ランジスタ対をオフにする。

【００１４】本発明は、１段目のセンスアンプ回路にお
いてラッチ方式のｎＭＯＳ差動アンプのゲート入力端子
の手前にｐＭＯＳトランジスタのトランスファ素子をそ
れぞれ設け、ｎＭＯＳ差動アンプをオンさせた後、しば
らくしてからこのトランスファ素子をオフさせるように
する。この制御信号時間差は、差動アンプを構成するｎ
ＭＯＳのゲート電圧差が十分広がった時点で行うように
する。また、このラッチ方式の差動アンプ形式ではｎＭ
ＯＳの他にｐＭＯＳも並列接続することにより１段にて
増幅を完了させるので、上記の制御信号の時間差は、こ
のｐＭＯＳ差動アンプがオンできるゲート電圧以下に入
力電圧が下がるまで待たせる目的もある。こうすること
でトランスファ素子であるｐＭＯＳトランジスタには、
入力振幅に対応したゲート電圧差が印加されることにな
るのでセンスアンプの増幅効果を増大させ、アンバラン
スに強い回路動作を実現できる。また、最適な時間にて
このトランスファ素子を切り離すことにより、センスア
ンプ出力端子の容量を軽くすることができるので、ラッ
チ型センスアンプとしての１段での増幅動作も高速に実
現できることになる。

【００１５】本発明の実施態様によれば、前記センスア
ンプは、前記入力信号をそれぞれのソースに入力するＰ
ＭＯＳトランジスタ対と、これらのドレインに接続さ
れ、ゲートとドレインがそれぞれクロスカップル接続さ
れた第１のＭＯＳトランジスタ対と、第１のＭＯＳトラ
ンジスタ対の共通ソースと最低電圧間に設けられた電流
供給用の素子と、前記ＰＭＯＳトランジスタ対の各ドレ
イン端子に接続され、ドレインとゲートがクロスカップ
ル接続されたプルアップ用の第２のＭＯＳトランジスタ
対を有し、前記ＰＭＯＳトランジスタ対のドレインは出
力端子となっており、センスアンプ活性化時には、前記
ＰＭＯＳトランジスタ対がオンしている状態で、第１の
ＭＯＳトランジスタ対に電流を流すことでセンスアンプ
出力端子の電位差を増幅し、その後にＰＭＯＳトランジ
スタ対をオフにすると同時に第２のトランジスタ対に電
源電位を供給する。

【００１６】本発明の実施態様によれば、センスアン
プへの入力信号の電位は最高電位付近にあり、第１のＭ
ＯＳトランジスタ対をオンさせてからＰＭＯＳトランジ
スタ対をオフするまでの時間が、出力電圧が最高電位付
近から中間電位にまで降下し、かつ差電圧が増幅された
時点に設定されている。

【００１７】本発明の実施態様によれば、センスアンプ
のそれぞれの出力は、インバータのみで他の信号との論
理を加えないバッファを介して、読み出しバス線をハイ
またはロウに変化させる駆動トランジスタに入力され、
このセンスアンプが非活性の時には固定されたセンスア
ンプ出力電位により駆動トランジスタをオフにし、ハイ
インピーダンス状態にするようにした。

【００１８】本発明の実施態様によれば、センスアンプ
のそれぞれの出力端子にプリチャージ用のトランジスタ
対、もしくは出力間にイコライズ用のトランジスタが接
続され、これらのゲートには、センスアンプが活性化状
態から非活性化状態になる時にオンする制御信号が入力
される。これにより、センスアンプのリカバリー動作が
高速化される。

【００１９】本発明の実施態様によれば、センスアンプ
出力を入力とするインバータ回路を有し、ＰＭＯＳトラ
ンジスタ対を制御するそれぞれのゲート信号には、前記
インバータ回路の出力信号を用いた。

【００２０】本発明の実施態様によれば、各デジット線
から読み出された信号がデジット線選択信号を入力とし
たスイッチ回路を介してバス線に選択され、それが次段
のセンスアンプに入力されるが、ＰＭＯＳトランジスタ
対を削除してこのバス線をセンスアンプ出力とし、該ス
イッチ回路に省略したトランジスタ対の機能も兼ねさせ
るために、第１のＭＯＳトランジスタ対をオンさせる信
号から一定時間遅れてこのデジット選択信号をオフにす
るための論理を備えている。

【００２１】デジット線からセンスアンプ出力までのス
イッチ素子が１個になり、負荷が軽くなる。

【００２２】本発明の実施態様によれば、デジット線の
動作電位は最高電位からＭＯＳトランジスタのしきい値
分だけ下がった中間電位になっている場合に、センスア
ンプ内の第２のＭＯＳトランジスタ対の共通ソース端子
は、このトランジスタ対がオンするときは最高電位から
ＭＯＳトランジスタのしきい値分だけ下がるようにトラ
ンジスタがダイオード接続されている。

【００２３】本発明の実施態様によれば、第２のＭＯＳ
トランジスタ対のそれぞれのソース端子が、センスアン
プ入力であるＰＭＯＳトランジスタ対のそれぞれのソー
ス端子に接続されている。

【００２４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２５】図１は本発明の第１の実施形態のセンスア
ンプおよびメモリの回路図である。複数のワード線ＷＬ
およびデジット線対Ｄ、ＤＢのマトリックスの交点にメ
モリセルＣＥＬＬが配置され、これら複数のデジット線
対Ｄ、ＤＢの中から選択した信号のみをバス線Ｂ、ＢＢ
に伝達するスイッチ回路であるｐＭＯＳ・Ｍ１１とＭ２
１、Ｍ１２とＭ２２、・・・、Ｍ１ｊとＭ２ｊがデジッ
ト線対Ｄ、ＤＢ毎に設けられている。これらｐＭＯＳ・
Ｍ１１とＭ２１、Ｍ１２とＭ２２、・・・、Ｍ１ｊとＭ
２ｊのゲートにはそれぞれ選択信号Ｙ１、Ｙ２、〜、Ｙ
ｊが入力され、同時に各デジット線Ｄ、ＤＢには電位を
固定するためのプリチャージトランジスタであるｐＭＯ
Ｓ・Ｍ３１とＭ４１、Ｍ３２とＭ４２、・・・、Ｍ３ｊ
とＭ４ｊが接続され、それらの共通ゲートには制御信号
ＰＤが入力されている。これらバス線Ｂ、ＢＢの信号は
センスアンプＳＡに入力される。バス線Ｂ、ＢＢの信号
はｐＭＯＳ・Ｍ１、Ｍ２のソースにそれぞれ入力され、
それぞれのドレインが信号線Ｓ、ＳＢとなる。信号線
Ｓ、ＳＢの信号はｐＭＯＳ・Ｍ４とｎＭＯＳ・Ｍ６から
なるＣＭＯＳインバータとｐＭＯＳ・Ｍ３とｎＭＯＳ・
Ｍ５からなるＣＭＯＳインバータにそれぞれゲート入力
されるが、同時に出力が信号線ＳＢ、Ｓにそれぞれフィ
ードバック接続されるラッチ構成になる。ｎＭＯＳ・Ｍ
５、Ｍ６の共通ソース端子と最低電源電位（ＧＮＤ）間
にはｎＭＯＳ・Ｍ７が接続され、そのゲートには制御信
号ＳＥ１が入力される。ｐＭＯＳ・Ｍ１、Ｍ２のゲート
とｐＭＯＳ・Ｍ３、Ｍ４の共通ソース端子には、もう一
つの制御信号ＳＥ２が直接接続される。信号線Ｓはバッ
ファ回路としてインバータＢＵＦＦ２を介してプルダウ
ン用駆動ｎＭＯＳ・Ｍ９のゲートに接続され、信号ＳＢ
は同じくバッファ回路としてインバータ２段のＢＵＦＦ
１を介してプルアップ用駆動ｐＭＯＳ・Ｍ８のゲートに
接続されている。ｐＭＯＳ・Ｍ８とｎＭＯＳ・Ｍ９はイ
ンバータ接続され、ドレイン出力にはリードバス線ＲＢ
が接続されている。リードバス線ＲＢに接続された複数
のセンスアンプＳＡから選択された信号がこのリードバ
ス線ＲＢを通って出力バッファ回路ＯＵＴＢに入力さ
れ、読み出し情報として最終的に出力端子Ｄｏｕｔから
出力される。ここでｐＭＯＳ・Ｍ１とＭ２は第１のＭＯ
Ｓトランジスタ対を構成し、ｎＭＯＳ・Ｍ５とＭ６は第
２のＭＯＳトランジスタ対を構成し、ｐＭＯＳ・Ｍ３と
Ｍ４は第３のＭＯＳトランジスタ対を構成している。

【００２６】次に、この回路の動作を電位波形を示した
図２を用いて説明する。ワード線ＷＬにより選択された
メモリセルＣＥＬＬは、デジット線Ｄ、ＤＢのどちらか
一方から電流を引くため、この電流による放電で片方の
デジット線の電位が降下して対をなすデジット線間に電
位差が生じる。この差電位の位相で「０」と「１」のデ
ータが明確になるが、このデジット線には数百から数千
のメモリセルが接続されており、たとえオフしていても
大きな負荷容量がつくので差電位が降下する時定数は非
常に大きく、ゆっくりとした電位の開きとなる。このセ
ルデータ読み出しの前には、デジット線Ｄ、ＤＢを同電
位に固定しておく必要があるため、制御信号ＰＤがロウ
でｐＭＯＳ・Ｍ３１、Ｍ４１がオンしており、デジット
線Ｄ、ＤＢを最高電源電位（ＶＣＣ）にプリチャージし
ておき、ワード線ＷＬが選択される時に制御信号ＰＤを
ハイにして、これらのプリチャージトランジスタをオフ
にしている。選択信号Ｙ１〜Ｙｊのうちで選択されるス
イッチ回路のみがオンし、例えば選択信号Ｙ１が選択さ
れてｐＭＯＳ・Ｍ１１、Ｍ２１のみがオンすると、デジ
ット線Ｄ、ＤＢの差電位情報をバス線Ｂ、ＢＢに伝える
ことになる。バス線Ｂ、ＢＢにはオフしているスイッチ
トランジスタＭ１２〜１ｊ、Ｍ２２〜Ｍ２ｊが接続され
るが、負荷容量はデジット線Ｄ、ＤＢに比べて圧倒的に
小さいので、デジット線Ｄ、ＤＢの電位変化はほとんど
遅れ無しにバス線Ｂ、ＢＢに伝達され、センスアンプＳ
Ａに入力される。バス線Ｂ、ＢＢの電圧がまだ十分に開
いていない時間（ｔ０〜ｔ１）では、制御信号ＳＥ１も
ＳＥ２もロウなので、センスアンプＳＡは活性化してお
らず、ｐＭＯＳ・Ｍ１とＭ２のみがオンしている。バス
線Ｂ、ＢＢの信号はこれらのトランジスタＭ１、Ｍ２を
介して信号線Ｓ、ＳＢにそのまま伝えられ、電位差がデ
ジット線時定数に従ってゆっくり開くことになる。セン
スアンプＳＡに入力される電位差としてたとえば１００
ｍＶ程度の十分な値に達した時点（ｔ１）で、まず制御
信号ＳＥ１のみをハイにする。するとｎＭＯＳ・Ｍ７が
オンし、ｎＭＯＳ・Ｍ５、Ｍ６による差動アンプ回路が
信号線Ｓ、ＳＢに接続されることになる。時点ｔ１では
ｎＭＯＳ・Ｍ５とＭ６のゲートには信号線ＳＢ、Ｓが入
力されているので、この入力電圧差がゲート電圧差とし
てｎＭＯＳ・Ｍ５、Ｍ６間に与えられ、電流能力差を生
じさせる。また、ｐＭＯＳ・Ｍ１、Ｍ２もオンしている
のでバス線Ｂ、ＢＢの電位差でゲート電圧差を受けてお
り、電流能力差を生じている。例えば図のようにバス線
Ｂがハイ、バス線ＢＢがロウの場合ｐＭＯＳ・Ｍ１、ｎ
ＭＯＳ・Ｍ６の電流能力が高く、ｐＭＯＳ・Ｍ２、ｎＭ
ＯＳ・Ｍ５が低くなる。このときｐＭＯＳ・Ｍ１とｐＭ
ＯＳ・Ｍ２のソース電位に差があるので、バックバイア
ス効果（ソース電圧を基板電圧より高くすると、しきい
値Ｖｔｈが増大すること）によりｐＭＯＳ・Ｍ１よりｐ
ＭＯＳ・Ｍ２のしきい値が高く変化し、このｐＭＯＳ・
Ｍ１、Ｍ２間の能力差はより顕著になる。この放電電流
パスにより信号線Ｓ、ＳＢの電位は降下するが、信号線
Ｓの電位は緩やかに、信号線ＳＢの電位は急速に変化す
るので、２点間の電位差は拡大する。この増幅効果は、
従来例の回路がｎＭＯＳのゲート電圧差のみで初期の増
幅を行っていたのに対して、大きな利得を持つことは明
確である。信号線Ｓ、ＳＢ間の電位差が十分広がり
（０．３〜０．５Ｖ）、同時にロウ側信号線ＳＢの電圧
がｐＭＯＳのしきい値電圧よりも十分に低く（ＶＣＣ−
１Ｖ以下）なった時点ｔ２で、信号線ＳＥ２をハイにす
る。するとトランスファ素子Ｍ１、Ｍ２がオフになり、
ｐＭＯＳの差動アンプ回路（ｐＭＯＳ・Ｍ３、Ｍ４）が
オンするが、このラッチ回路はゲート入力に十分な電位
差を持った信号ＳＢ、Ｓが入力されるので、ｐＭＯＳ・
Ｍ３は十分にオンし、ｐＭＯＳ・Ｍ４はほとんどオフの
状態になる。したがって、信号線ＳはＶＣＣに、信号線
ＳＢはＧＮＤに急速に開き、アンプ動作が完了する。セ
ンスアンプＳＡが活性化される前は信号線Ｓ、ＳＢは共
にＶＣＣ付近のハイ電位なので、その次段であるバッフ
ァＢＵＦＦ１の出力はハイ、バッファＢＵＦＦ２の出力
はロウとなりＲＢ駆動用トランジスタＭ８、Ｍ９はオフ
となり、センスアンプＳＡ出力はハイインピーダンス状
態であった。センスアンプＳＡ活性化後は信号線Ｓ、Ｓ
Ｂの一方がロウになるので、それに応じてｐＭＯＳ・Ｍ
８もしくはｎＭＯＳ・Ｍ９がオンし、リードバス線ＲＢ
にデータを出力する。この時、他のセンスアンプＳＡは
センスアンプを活性化させなければ、出力端子はハイイ
ンピーダンスに保たれているので選択されたセンスアン
プＳＡの信号が出力バッファＯＵＴＢを通って読み出さ
れることになる。このセンスアンプにおける高速化のた
めのポイントを説明する。まず、ｐＭＯＳ・Ｍ１、Ｍ２
のインピーダンスを高めに設定して信号Ｓ、ＳＢの下降
速度を速くするとともに、ｐＭＯＳ・Ｍ１とＭ２のイン
ピーダンス増加はこのペアトランジスタの相対ばらつき
を小さくする方法で行うことが望ましい。たとえば、ゲ
ート長を大きくして能力を下げることで、このｐＭＯＳ
自体がもつアンバランス量をほとんど受けずに増幅効果
を得ることが可能になる。もちろん、このトランジスタ
能力が低すぎると時点ｔ１以前の状態でバス線Ｂ、ＢＢ
の信号を信号線Ｓ、ＳＢに伝達する遅延時間が延びるの
で適度な能力に設定することは必要である。もう一つは
信号線Ｓ、ＳＢの端子容量を出来るだけ小さくし、時点
ｔ１以降での信号線Ｓ、ＳＢの電位の開きを良くするこ
とであり、ｔ１〜ｔ２までの時間とｔ２からリードバス
線ＲＢにデータが出力されるまでの遅延時間の短縮に効
果がある。このために信号線Ｓ、ＳＢを大きなＲＢ駆動
トランジスタＭ８、Ｍ９のゲートに直接入力せずにバッ
ファ回路ＢＵＦＦ１、ＢＵＦＦ２が挿入されている。ま
た、この駆動トランジスタＭ８、Ｍ９は、ハイ、ロウ出
力以外にハイインピーダンス状態を実現しなければなら
ないので、このトライステート用論理回路をこのバッフ
ァ回路中に論理として入れるのが通常である。しかし、
バッファ回路をインバータからＮＡＮＤやＮＯＲの論理
回路にすることで入力容量は増大し、結果として信号線
Ｓ、ＳＢの容量増加になってしまうので、これを避ける
ためにセンスアンプ非活性化時には信号線Ｓ、ＳＢが共
にハイになる論理構成をそのまま利用し論理回路を省略
して信号線Ｓ、ＳＢの端子容量の削減を図っている。な
お、センスアンプＳＡ活性化信号である制御信号ＳＥ１
やＳＥ２は、同期式メモリ回路の場合は外部入力クロッ
クから、非同期式メモリ回路の場合にはアドレス変化に
対応して読み出し動作の開始を感知するアドレス変化検
知回路（ＡＴＤ）などにより容易に発生させることがで
きる。

【００２７】図３に、本実施形態の回路と従来例の回路
において、センスアンプを構成するペアトランジスタ間
の能力アンバランス量に対するセンスアンプ活性化から
リードバス出力までの遅延時間の依存性を示す。１Ｍビ
ットの高速ＳＲＡＭにおけるセンスアンプ系を想定した
データであり、第１、第２の従来例ではセンスアンプ前
後の回路は第１の実施形態の回路と同一条件としてい
る。第１の従来例ではセンスアンプ段数が多いために、
アンバランスが無い状態でも他の回路より速度は遅い
が、アンバランスの増加に対し遅れ方が一定である。こ
れは、センスアンプ１ｓｔＳＡがもつアンバランス量を
入力振幅が打ち消す時間で決まってくるためで、入力振
幅が時間に対しほぼ一定の割合で増加する特性を反映し
ている。第２の従来例ではアンバランスが無い理想的な
状態では、ラッチ回路の効果により１段の回路にて高速
に動作するが、アンバランス量が５％に近づくとアンバ
ランスによる影響まで増幅されるので急速に遅れが出始
めて、誤動作に至る。これに対し、本実施形態は１０％
程度のアンバランス量でほとんど遅れは発生せず、アン
バランス量が１５％程度になって急激な遅れが出始めて
いる。回路形式はラッチ型なので遅れの出方は第２の従
来例に似ているが、入力振幅を増幅するアンプ能力が高
いためにアンバランスによる影響を打ち消す範囲が広く
なっている。実際のメモリ回路を考えたときアンバラン
スによるばらつき量は、製造環境やレイアウトパターン
により変化するが、理想的な０％と言うことはなく数％
〜１０％程度の値は予想される。したがって、現在の高
速ＳＲＡＭの設計では第２の従来例では変動量が大きす
ぎて危険なため、速度は遅れるが、第１の従来例もしく
は両者の組み合わせが使われることが多い。これに対し
て、本実施形態では十分に安定した範囲に入っているた
め、アンバランスによる遅れはほとんど生じない高速動
作が実現できることになる。また、ラッチ型１段なので
素子数も少なく、レイアウト面積の削減に効果もある。

【００２８】図４は本発明の第２の実施形態のセンスア
ンプの回路図である。この例では制御信号ＳＥ２により
制御する素子は、Ｍ１とＭ２のトランスファｐＭＯＳの
みであり、ラッチ回路のフィードバックをかけるｐＭＯ
Ｓ・Ｍ３とＭ４のソースはＶＣＣに固定されている。セ
ンスアンプ非活性時にはＢ、ＢＢ電位はＶＣＣなので、
このｐＭＯＳ・Ｍ３、４はオフである。読み出し状態に
入り、バス線Ｂ、ＢＢの信号、および同電位の信号Ｓ、
ＳＢに電位差が発生するが、その電位が「ＶＣＣ−ｐＭ
ＯＳしきい値」以上の範囲であれば、これらｐＭＯＳ・
Ｍ３、Ｍ４はオフを維持できる。そして、制御信号ＳＥ
１がハイになってセンスアンプが活性化して信号Ｓ、Ｓ
Ｂを急速に電圧降下させた時にオンすることになる。し
たがって、第１の実施形態と同様のオン／オフが可能と
なる。このようにすることで、制御信号ＳＥ２が駆動す
る負荷が大幅に削減され、制御回路の小規模化や消費電
流の削減に効果がある。ただし、ｐＭＯＳ・Ｍ３、４の
オンするタイミングはこのトランジスタのしきい値によ
り異なってくるので、製造ばらつきも含めてタイミング
が適正に取れるかどうかの確認を慎重に行う必要があ
る。

【００２９】図５は本発明の第３の実施形態のセンスア
ンプの回路図である。この例は、動作周波数が高くなる
につれて問題となってくるセンスアンプがオフになって
から次の読み出し動作が開始するまでの時間、つまりリ
カバリ時間が短い場合における対策を施した例である。
センスアンプのリカバリー動作の高速化のためにプリチ
ャージトランジスタＭ５１〜Ｍ５３とイコライズトラン
ジスタＭ５４〜Ｍ５６をバス線Ｂ、ＢＢ間と信号線Ｓ、
ＳＢ間にそれぞれ設置し、ゲート制御信号をＰＢとＰＳ
とした。バス線Ｂ、ＢＢをプリチャージするトランジス
タＭ５１〜５３は第２の従来例の回路と同様で、このバ
ス線Ｂ、ＢＢを読み出し動作が開始する前に完全に同電
位にする必要が有るためである。この例で追加されてい
るトランジスタＭ５４〜５６は信号線Ｓ、ＳＢをプリチ
ャージするための回路である。これらの節点電位はリカ
バリ時にトランスファ素子・Ｍ１、２によりバス線Ｂ、
ＢＢの電位、つまりＶＣＣに引き上げられるが、バス線
Ｂ、ＢＢのリカバリから更にトランスファ素子の低い伝
達能力により遅れが生じてしまう。このトランスファｐ
ＭＯＳはデジット線の時定数に合わせて能力を絞ってい
るため、能力を高くするとアンプ能力を下げることにな
る。したがって、リカバリ用の素子を設けてセンスアン
プが非活性になる直後にオンさせることが効果的とな
る。

【００３０】図６は本発明の第４の実施形態のセンスア
ンプの回路図である。この例ではセンスアンプＳＡを制
御する信号を１本のみにし、配線本数や制御信号発生部
分の簡略化を図った。制御信号ＳＥ２を省略するため
に、トランスファ素子であるｐＭＯＳ・Ｍ１、Ｍ２の制
御ゲートには、信号線Ｓを入力とした反転バッファＩＮ
Ｖ３の出力、信号線ＳＢを入力とした反転バッファＩＮ
Ｖ１の出力をそれぞれ入力した。制御信号ＳＥがハイに
なり、センスアンプが活性化され、信号線ＳもしくはＳ
Ｂがロウに下がった時点でトランスファ素子はオフする
ようになる。つまり、信号線Ｓ、ＳＢが下がる時間差タ
イミングを自ら取るようになっている。ただし、この回
路ではリカバリ初期にトランスファ素子ｐＭＯＳ・Ｍ
１、Ｍ２はオフなのでこのｐＭＯＳ・Ｍ１、Ｍ２による
プリチャージができない。そこで、リカバリ時には、ま
ず信号線Ｓ、ＳＢを強力に引き上げてこれらｐＭＯＳ・
Ｍ１、Ｍ２をオンさせる回路が必要であり、制御信号Ｓ
Ｅの反転信号をゲートに入力したプリチャージ素子とし
てｎＭＯＳ・Ｍ６１、Ｍ６２が設けられている。信号線
Ｓ、ＳＢを完全にＶＣＣに固定するのはトランスファ素
子ｐＭＯＳ・Ｍ１、Ｍ２が行うが、このトランジスタＭ
１、Ｍ２をオンさせるために信号線Ｓ、ＳＢを反転バッ
ファＩＮＶ３やＩＮＶ１のしきい値より高く、急速に上
げる必要があり、能力の高いｎＭＯＳを使用した。ｎＭ
ＯＳをプリチャージに使用したもう一つの理由は、読み
出し動作が始まった時にバス線Ｂ、ＢＢ（Ｓ、ＳＢ）の
電位がＶＣＣ付近で高いためゲートがハイ電位でもオン
できない状態であり、入力電位差に悪影響を及ぼさない
ためである。

【００３１】図７は本発明の第５の実施形態のセンスア
ンプの回路図である。この例ではバス線Ｂ、ＢＢの負荷
容量が比較的軽く、信号線Ｓ、ＳＢと共用化しても十分
に高速動作が可能な場合の例であり、選択信号Ｙ１〜Ｙ
ｊによりデジット線信号を選択するｐＭＯＳ・Ｍ１１、
Ｍ２１、…、Ｍ１ｊ、Ｍ２ｊにトランスファ素子のｐＭ
ＯＳの役割を兼ねさせたものである。ｐＭＯＳ・Ｍ１
１、Ｍ２１、…、Ｍ１ｊ、Ｍ２ｊのゲートには、デジッ
ト選択信号Ｙ１〜Ｙｊとセンスアンプ制御信号ＳＥ２を
入力としたＯＲ論理回路の出力を入れる。ｐＭＯＳ・Ｍ
１１〜２ｊは、トランスファ素子と同様にｎＭＯＳ差動
アンプＭ５、Ｍ６との間で決まるアンプ能力に合わせた
サイズ調整を行うことにより、信号線Ｓ、ＳＢを高い能
力で増幅させることが可能となる。その後、制御信号Ｓ
Ｅ２がハイになった時点でデジット選択は全てオフとな
り、信号線Ｓ、ＳＢを急速にＶＣＣまたはＧＮＤへと増
幅することが可能となる。デジット線Ｄ、ＤＢから見る
と、センスアンプ出力までのスイッチ素子が１個にな
り、負荷は軽くなるが、信号線Ｓ、ＳＢにはオフしてい
る非選択のデジット選択スイッチ素子が付くことになる
ので、どちらの効果がより有効かは要求される製品性能
やレイアウト構成などにより決定させることになる。

【００３２】図８は本発明の第６の実施形態のセンスア
ンプの回路図である。この例では、デジット線Ｄ、ＤＢ
のプリチャージトランジスタをｎＭＯＳ・Ｍ７１、８
１、…、Ｍ７ｊ、Ｍ８ｊで構成したことにより、デジッ
ト線Ｄ、ＤＢの電位をＶＣＣ−ｎＭＯＳしきい値に設定
した回路の場合への応用を示す。デジット線電位をこの
ように低下させることは、デジット線単位で設けなけれ
ばならないスイッチ素子やプリチャージ素子をトランジ
スタ能力が高く、小面積で実現しやすいｎＭＯＳトラン
ジスタで構成できる利点がある。デジット線Ｄ、ＤＢの
電位が低いため、デジットスイッチもｎＭＯＳ・Ｍ１
１、Ｍ２１、…、Ｍ１ｊ、Ｍ２ｊで動作可能となる。こ
のデジットスイッチを通ったバス線Ｂ、ＢＢの出力を入
力とするセンスアンプの基本構成は第１の実施形態と同
様だが、ラッチ回路のｐＭＯＳであるＭ３、Ｍ４の共通
ソース端子とＶＣＣ間にはｎＭＯＳ・Ｍ９１が接続さ
れ、このゲートに制御信号ＳＥ２が入力されている。こ
のｐＭＯＳラッチにより引き上げられるハイ電位もｎＭ
ＯＳ・Ｍ９１のしきい値分は下がるので、デジット線
Ｄ、ＤＢを引き上げオフセットを生じさせるようなバス
線Ｂ、ＢＢもしくは信号線Ｓ、ＳＢの電位は存在しない
ことになる。信号線Ｓ、ＳＢを入力とするバッファ回路
はプルアップをＶＣＣに接続したＣＭＯＳ論理である
が、ゲート端子入力なので出力端子はＶＣＣまたはＧＮ
Ｄまでの論理信号が得られる。この回路で注意が必要な
のは、デジット線スイッチ素子がｎＭＯＳなのでゲート
電圧が十分に大きく取れずインピーダンスが高い。特に
バス線Ｂ、ＢＢの電位が下がると、このインピーダンス
は増加する傾向なので、センスアンプ動作時の差電流に
対し逆方向にトランジスタ能力を変化させてしまう。こ
れはトランスファ素子によりアンプ効果を打ち消す方向
に働くので、信号線Ｓ、ＳＢからは見えにくくする必要
がある。つまり、信号線Ｓ、ＳＢの容量に対しバス線
Ｂ、ＢＢの節点容量を比較的大きくしバス線Ｂ、ＢＢの
電圧変化が起こりにくくするが、同時にバス線Ｂ、ＢＢ
の容量もデジット線容量に対しては小さくしてデジット
線Ｄ、ＤＢからの遅延時間に大きな遅れが生じないよう
にすることが最適な構成となる。

【００３３】図９は本発明の第７の実施形態のセンスア
ンプの回路図である。これまでの例は、センスアンプ能
力の向上をトランスファ素子とｎＭＯＳ差動アンプ回路
の組み合わせにて実現することで高速化を図ってきた
が、この動作後に制御信号ＳＥ２をハイにしてラッチを
かけ、出力電圧を発生させる動作がある。このラッチ回
路オン時の能力拡大を図った例を示す。ラッチ用のｐＭ
ＯＳ回路であるＭ１０３、Ｍ１０４のソース端子がそれ
ぞれバス線Ｂ、ＢＢに接続されている。動作は、デジッ
ト線のプリチャージ電位がＶＣＣの場合で説明するが、
ＶＣＣ−ｎＭＯＳしきい値の場合でもほとんど変わらな
い。制御信号ＳＥ１がハイになり信号線Ｓ、ＳＢの電位
差が開きながら降下し、その後制御信号ＳＥ２がハイと
なりｐＭＯＳのラッチ回路をオンさせる。制御信号ＳＥ
２がオンする時の信号Ｓ、ＳＢ間の電位差が比較的小さ
くてもオンするｐＭＯＳラッチ回路での誤動作が無けれ
ば高速動作が可能になる。したがって、このラッチ回路
においてもオン時にゲート電圧差を大きくするためにソ
ース端子にバス線Ｂ、ＢＢが接続されている。他の実施
形態の信号Ｓ・ＳＢ電位差に加えてバス線Ｂ・ＢＢの電
位差がゲート電圧差としてプラスされるので制御信号Ｓ
Ｅ２以降の高速ラッチ動作の安定性に効果がある。

【００３４】

【発明の効果】以上説明したように、本発明は、センス
アンプ回路の増幅段の段数をラッチ方式のフィードバッ
ク機能を有する１段のみで論理レベルまで増幅する回路
構成の場合において、ラッチ方式のｎＭＯＳ差動アンプ
のゲート入力端子の手前にｐＭＯＳトランジスタのトラ
ンスファ素子を設け、ｎＭＯＳ差動アンプをオンさせた
後、差動アンプを構成するｎＭＯＳのゲート電圧差が十
分広がった時点で、トランスファ素子をオフさせるよう
にし、また、このラッチ方式のｐＭＯＳ差動アンプも並
列接続することで１段にて増幅を完了させるので、セン
スアンプの増幅効果が増大し、センスアンプを構成する
ペアトランジスタ間のアンバランスに対して２〜３倍強
い、つまり能力ばらつきを加えていった場合に、その影
響を殆んど受けないばらつき量（％）の割合が２〜３倍
程度大きくなる回路動作を実現でき、１段のみのセンス
アンプを容易に実現できるため、回路素子数の大幅な削
減が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すセンスアンプお
よびメモリ回路の回路図である。

【図２】第１の実施形態および従来例のセンスアンプの
動作電圧波形図である。

【図３】第１の実施形態および従来例のセンスアンプに
対する速度とアンバランス量との関係を示す図である。

【図４】本発明の第２の実施形態のセンスアンプの回路
図である。

【図５】本発明の第３の実施形態のセンスアンプの回路
図である。

【図６】本発明の第４の実施形態のセンスアンプの回路
図である。

【図７】本発明の第５の実施形態のセンスアンプの回路
図である。

【図８】本発明の第６の実施形態のセンスアンプの回路
図である。

【図９】本発明の第７の実施形態のセンスアンプの回路
図である。

【図１０】第１の従来例を示すセンスアンプの回路図で
ある。

【図１１】第２の従来例を示すセンスアンプの回路図で
ある。

【符号の説明】

ＣＥＬＬメモリセルＷＬワード線Ｄ、ＤＢデジット線Ｙ１〜Ｙｊデジット選択信号Ｂ、ＢＢデジット共通バス線Ｍ１〜１１９ＭＯＳトランジスタＳ、ＳＢセンスアンプ出力ＳＡセンスアンプＳＥ、ＳＥ１、ＳＥ２センスアンプ制御信号ＢＵＦＦ１、ＢＵＦＦ２バッファ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４インバー
タＰＤ、ＰＢ、ＰＳプリチャージ信号ＲＢ読み出しバス線ＯＵＴＢ出力バッファＤｏｕｔ出力端子

Claims

(57)【特許請求の範囲】

【請求項１】複数のワード線およびデジット線対の交
点にメモリセルが接続されたメモリセルアレイと、前記
ワード線およびデジット線対をアドレス信号により選択
する回路と、前記デジット線対に差電位として読み出さ
れる所望のメモリセルのデータを入力信号とし、増幅し
て出力するセンスアンプとを有する半導体記憶装置にお
いて、前記センスアンプは、第１の節点と第２の節点との間に
接続されたラッチ回路と、前記デジット線対の信号を前
記ラッチ回路へ伝達するとともに、ゲートが前記第２の
節点に接続されたＰＭＯＳトランジスタ対と、前記第１
の節点と最低電位配線間に設けられ第１制御信号で動作
状態が制御される電流供給用素子とからなり、前記ラッチ回路は、前記第１制御信号で動作状態が制御
される第１のＭＯＳトランジスタ対と、前記第２の節点
に印加される第２制御信号で動作状態が制御される第２
のＭＯＳトランジスタ対とからなり、前記第１制御信号で活性化された前記第１のＭＯＳトラ
ンジスタ対で前記デジット線対の差電位を増幅した後、
さらに前記第２制御信号で前記第２のＭＯＳトランジス
タ対を活性化するとともに前記ＰＭＯＳトランジスタ対
を非導通状態とすることを特徴とする半導体記憶装置。
【請求項２】前記第２のＭＯＳトランジスタ対はＰＭ
ＯＳトランジスタで構成され、前記第１のＭＯＳトランジスタ対で増幅された前記差電
位のうち低電位側の電位が、前記第２のＭＯＳトランジ
スタ対を活性化状態とする前記第２制御信号の電位より
前記ＰＭＯＳトランジスタのしきい値電圧を超えて低下
した時に、前記第２制御信号により前記第２のＭＯＳト
ランジスタ対を活性化することを特徴とする請求項１記
載の半導体記憶装置。
【請求項３】前記センスアンプは、さらに第１及び第
２のバッファ回路と、電源配線と最低電源配線間に直列
に接続された第１及び第２のＭＯＳトランジスタとを有
し、前記第１及び第２のバッファ回路は、前記ラッチ回路の
相補出力を各々受け、その出力信号は前記第１及び第２
のＭＯＳトランジスタのゲートに印加され、前記第１及び第２制御信号で前記ラッチ回路が非活性状
態の時は前記第１及び第２のＭＯＳトランジスタはとも
に非導通状態であることを特徴とする請求項１乃至２記
載の半導体記憶装置。
【請求項４】前記センスアンプは、さらに、前記電源
配線と前記ラッチ回路の相補出力端子間に各々接続され
る第３及び第４のＭＯＳトランジスタ又は、前記ラッチ
回路の相補出力間に接続される第５のＭＯＳトランジス
タを有し、該第３及び第４又は第５のＭＯＳトランジスタは、前記
ラッチ回路が前記第１及び第２制御信号により活性状態
から非活性状態になる時に導通状態となることを特徴と
する請求項１乃至３何れか一記載の半導体記憶装置。
【請求項５】複数のワード線およびデジット線対の交
点にメモリセルが接続されたメモリセルアレイと、前記
ワード線およびデジット線対をアドレス信号により選択
する回路と、前記デジット線対に差電位として読み出さ
れる所望のメモリセルのデータを入力信号とし、増幅し
て出力するセンスアンプとを有する半導体記憶装置にお
いて、前記センスアンプは、電源配線と節点との間に接続され
たラッチ回路と、前記節点と最低電位配線間に設けられ
第１制御信号で動作状態が制御される電流供給用素子
と、前記デジット線対の信号を前記ラッチ回路へ伝達
し、その導通状態が第２制御信号で制御される第１のＰ
ＭＯＳトランジスタ対と、からなり、前記ラッチ回路は、前記第１制御信号で動作状態が制御
される第１のＭＯＳトランジスタ対と、前記電源配線に
ソースが接続された第２のＰＭＯＳトランジスタ対とか
らなり、前記第１制御信号で活性化された前記第１のＭＯＳトラ
ンジスタ対で前記デジット線対の差電位を増幅した後、
前記第１のＭＯＳトランジスタ対で増幅された前記差電
位のうち低電位側の電位が、前記電源配線の電位から前
記第２のＰＭＯＳトランジスタ対のしきい値電圧を超え
て低下した時に、前記第２制御信号により前記第１のＰ
ＭＯＳトランジスタ対を非導通状態にすることを特徴と
する半導体記憶装置。
【請求項６】複数のワード線およびデジット線対の交
点にメモリセルが接続されたメモリセルアレイと、前記
ワード線およびデジット線対をアドレス信号により選択
する回路と、前記デジット線対に差電位として読み出さ
れる所望のメモリセルのデータを入力信号とし、増幅し
て出力するセンスアンプとを有する半導体記憶装置にお
いて、前記デジット線対を選択する回路は、デジット線対の一
端とバス線対との間に接続されたＰＭＯＳトランジスタ
対と、前記アドレス信号を第１の入力信号とするＯＲ論
理回路とを有し、前記センスアンプは、第１の節点と第２の節点との間に
接続されたラッチ回路と、前記第１の節点と最低電位配
線間に設けられ第１制御信号で動作状態が制御される電
流供給用素子とからなり、前記ラッチ回路は、前記第１制御信号で動作状態が制御
される第１のＭＯＳトランジスタ対と、前記第２の節点
に印加される第２制御信号で動作状態が制御される第２
のＭＯＳトランジスタ対とからなり、前記第１制御信号で活性化された前記第１のＭＯＳトラ
ンジスタ対で前記デジット線対の差電位を増幅した後、
さらに前記第２制御信号で前記第２のＭＯＳトランジス
タ対を活性化するとともに、前記第２制御信号を第２の
入力信号とする前記ＯＲ論理回路の出力に応答して前記
ＰＭＯＳトランジスタ対を非導通状態とすることを特徴
とする半導体記憶装置。
【請求項７】複数のワード線およびデジット線対の交
点にメモリセルが接続されたメモリセルアレイと、前記
ワード線およびデジット線対をアドレス信号により選択
する回路と、前記デジット線対に差電位として読み出さ
れる所望のメモリセルのデータを入力信号とし、増幅し
て出力するセンスアンプとを有する半導体記憶装置にお
いて、前記センスアンプは、第１の節点と第２の節点との間に
接続されたラッチ回路と、前記第１の節点と最低電位配
線間に設けられ第１制御信号で動作状態が制御される電
流供給用素子と、前記デジット線対の信号を前記ラッチ
回路へ伝達するとともに導通状態が第２制御信号で制御
されるＰＭＯＳトランジスタ対と、電源配線と前記第２
の節点との間に接続され、導通状態が前記第２制御信号
で制御されるＮＭＯＳトランジスタとからなり、前記ラッチ回路は、前記第１制御信号で動作状態が制御
される第１のＭＯＳトランジスタ対と、前記ＮＭＯＳト
ランジスタのソース電位で動作状態が制御される第２の
ＭＯＳトランジスタ対とからなり、前記第１制御信号で活性化された前記第１のＭＯＳトラ
ンジスタ対で前記デジット線対の差電位を増幅した後、
さらに前記第２制御信号で導通状態となった前記ＮＭＯ
Ｓトランジスタで前記第２のＭＯＳトランジスタ対を活
性化するとともに、前記第２制御信号で前記ＰＭＯＳト
ランジスタ対を非導通状態とすることを特徴とする半導
体記憶装置。
【請求項８】複数のワード線およびデジット線対の交
点にメモリセルが接続されたメモリセルアレイと、前記
ワード線およびデジット線対をアドレス信号により選択
する回路と、前記デジット線対に差電位として読み出さ
れる所望のメモリセルのデータが出力されるバス線対
と、該バス線対の差信号を増幅して出力するセンスアン
プとを有する半導体記憶装置において、前記センスアンプは、前記バス線対と節点との間に接続
されたラッチ回路と、前記節点と最低電位配線間に設け
られ第１制御信号で動作状態が制御される電流供給用素
子とからなり、前記ラッチ回路は、前記第１制御信号で動作状態が制御
される第１のＭＯＳトランジスタ対と、前記バス線対に
接続された第２のＭＯＳトランジスタ対と、該第２のＭ
ＯＳトランジスタ対の各々と並列接続され、その導通状
態が第２制御信号で制御される第１及び第２ＰＭＯＳト
ランジスタとからなり、前記第１制御信号で活性化された前記第１のＭＯＳトラ
ンジスタ対で前記デジット線対の差電位を増幅した後、
さらに前記第２制御信号で前記第１及び第２のＰＭＯＳ
トランジスタを導通状態から非導通状態にすることを特
徴とする半導体記憶装置。
【請求項９】選択されたメモリセルの差電位を入力信
号とし、増幅して出力するセンスアンプ回路において、前記センスアンプは、第１の節点と第２の節点との間に
接続されたラッチ回路と、前記差電位を前記ラッチ回路
へ伝達するとともに、ゲートが前記第２の節点に接続さ
れたＰＭＯＳトランジスタ対と、前記第１の節点と最低
電位配線間に設けられ第１制御信号で動作状態が制御さ
れる電流供給用素子とからなり、前記ラッチ回路は、前記第１制御信号で動作状態が制御
される第１のＭＯＳトランジスタ対と、前記第２の節点
に印加される第２制御信号で動作状態が制御される第２
のＭＯＳトランジスタ対とからなり、前記第１制御信号で活性化された前記第１のＭＯＳトラ
ンジスタ対で前記差電位を増幅した後、さらに前記第２
制御信号で前記第２のＭＯＳトランジスタ対を活性化す
るとともに前記ＰＭＯＳトランジスタ対を非導通状態と
することを特徴とするセンスアンプ回路。