KR100532439B1 - 스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 및 테스팅 방법 - Google Patents
스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 및 테스팅 방법 Download PDFInfo
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Abstract
스태틱 메모리셀의 풀업 회로에서의 소프트 결함을 검출하는 수단을 구비하는 반도체 집적회로 및 소프트 결함 검출방법 및 테스팅 방법이 개시된다. 상기 반도체 집적회로는 스태틱 메모리셀, 상기 스태틱 메모리셀의 제1노드에 연결되는 비트라인 및 상기 스테틱 메모리셀의 제2노드에 연결되는 상보 비트라인을 구비하고 특히 테스트 모드시 테스트 신호에 응답하여 상기 비트라인 및 상기 상보 비트라인을 등화시키기 위해 상기 비트라인 및 상기 상보 비트라인에 연결되는 등화회로를 더 구비하는 것을 특징으로 한다. 상기 반도체 집적회로 및 소프트 결함 검출방법은 리텐션 테스트없이 스태틱 메모리셀의 풀업 회로에서의 소프트 결함을 빠르게 검출할 수 있게 하는 장점이 있다. 그리고 상기 테스팅 방법에 의해 스태틱 메모리셀의 풀업 회로에서의 소프트 결함이 빠르게 검출될 수 있다. 즉 테스트 시간이 크게 감소될 수 있다.
Description
본 발명은 반도체 집적회로에 관한 것으로, 특히 스태틱 메모리셀의 소프트 결함을 검출하는 수단을 구비하는 반도체 집적회로 및 이의 스태틱 메모리셀 소프트 결함 검출방법 및 테스팅 방법에 관한 것이다.
많은 CMOS SRAM(Static Random Access Memory)들은 메모리셀당 4개 트랜지스터들을 사용한다. 그러나 여러 가지 이점들 때문에 6개 트랜지스터 메모리셀이 대중화되고 있다. 이들 이점들은 더 높은 동작 안정성(Higher operational stability), 더 높은 알파 입자 면역성(High alpha-particle immunity), 및 단순한 공정(Simpler process) 등이다.
반면에 6개 트랜지스터 메모리셀의 단점은 셀의 풀업 회로에서 오픈 회로 불량(Open circuit failures)이 소프트 결함(Soft defect)으로서 나타날 수 있다는 점이다. 이러한 풀업 회로에서의 소프트 결함은 하드 불량(Hard failure)을 유발하지 않기 때문에 소프트 결함을 찾기 위한 테스팅 및 불량분석(Failure analysis)이 실제로 쉽지 않다. 이러한 풀업 회로에서의 소프트 결함에 대한 테스팅 기술의 하나가 미국 특허 No. 5,361,232에 개시되어 있다.
도 1은 일반적인(Typical) 6개 트랜지스터 스태틱 메모리셀에 대한 모델링(Modeling) 회로를 나타내는 도면이고 도 2는 도 1에 도시된 스태틱 메모리셀들을 포함하는 반도체 집적회로를 나타내는 도면이다.
도 1에 도시된 바와 같이 6개 트랜지스터 스태틱 메모리셀에서는, 전원전압(VDD)과 풀업 트랜지스터들(MP1,MP2) 사이에 저항들(R1,R2,R3)이 존재하고 풀업 트랜지스터들(MP1,MP2)과 내부 노드들(D,DB) 사이에는 저항들(R4,R5)가 존재한다. 또한 접지전압(VSS)과 풀다운 트랜지스터들(MN3,MN4) 사이에는 저항들(R8,R9,R10)이 존재하고 풀다운 트랜지스터들(MN3,MN4)과 내부 노드들(D,DB) 사이에는 저항들(R6,R7)이 존재한다. 일반적으로 풀업 트랜지스터들(MP1,MP2)은 부하(Load) 트랜지스터로 불리고 풀다운 트랜지스터들(MN3,MN4)은 드라이브(Drive) 트랜지스터로 불린다.
도 2의 회로에서 독출동작시 초기에 프리차지 신호(PCH)가 논리"로우"가 되면 프리차지 회로(21) 내의 피모스 트랜지스터들(211,213,215)이 턴온되어 비트라인 쌍(BIT,BITB)이 전원전압(VDD) 레벨로 프리차지된다.
다음에 프리차지 신호(PCH)가 논리"하이"로 되어 프리차지 회로(21) 내의 피모스 트랜지스터들(211,213,215)이 턴오프되고 워드라인들(WL1-WLn)중 하나가 논리"하이"로 활성화되면, 메모리셀들(M1-Mn)중 하나가 선택되고 선택된 메모리셀에 저장된 데이터(D) 및 상보 데이터(DB)가 비트라인(BIT) 및 상보 비트라인(BITB)으로 디벨럽(Develop)된다.
다음에 적당한 지연시간 후 감지 인에이블 신호(SAEN)가 논리"하이"로 활성화되면, 감지증폭기(23)에 의해 비트라인(BIT)과 상보 비트라인(BITB) 간의 전압차가 감지증폭되고 그 결과가 출력 데이터(DO)로서 출력된다.
그런데 만일 메모리셀의 풀업 회로에 소프트 결함이 발생될 경우에는 다시말해 데이터 "1" 값을 갖는 노드, 예컨대 노드(DB)에서 누설전류가 계속 흐르거나 또는 어떤 영향에 의해 저항들(R1-R5)의 값이 커져서 "1" 값을 갖는 노드(DB)에 충분한 전류가 인가되지 않을 경우에는 노드(DB)가 서서히 방전된다. 즉 노드(DB)의 전압레벨이 서서히 감소된다. 그 결과 노드(DB)의 전압레벨이 메모리셀 내의 인버터의 로직 문턱전압(Logic threshold voltage)을 넘게되면 메모리셀에 저장된 데이터가 뒤집히는 현상이 발생된다.
이러한 소프트 결함이 있는 메모리셀들을 걸러내기 위하여 일반적으로 리텐션(Retention) 테스트를 진행하지만 노드(DB)가 방전되는 시간이 너무 길어서 리텐션 테스트 시간이 매우 길어지는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 리텐션 테스트없이 스태틱 메모리셀의 풀업 회로에서의 소프트 결함을 빠르게 검출할 수 있는 수단을 구비하는 반도체 집적회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 리텐션 테스트없이 스태틱 메모리셀의 풀업 회로에서의 소프트 결함을 빠르게 검출할 수 있는 방법을 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 스태틱 메모리셀의 풀업 회로에서의 소프트 결함을 빠르게 검출할 수 있는 테스팅 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 집적회로는, 스태틱 메모리셀, 상기 스태틱 메모리셀의 제1노드에 연결되는 비트라인 및 상기 스테틱 메모리셀의 제2노드에 연결되는 상보 비트라인, 및 테스트 모드시 테스트 신호에 응답하여 상기 비트라인 및 상기 상보 비트라인을 등화시키기 위해 상기 비트라인 및 상기 상보 비트라인에 연결되는 등화회로를 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 반도체 집적회로는, 프리차지 신호에 응답하여 상기 비트라인 및 상기 상보 비트라인을 프리차지시키기 위해 상기 비트라인 및 상기 상보 비트라인에 연결되는 프리차지 회로, 및 감지 인에이블 신호에 응답하여 상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하기 위해 상기 비트라인과 상기 상보 비트라인에 연결되는 감지증폭기를 더 구비한다.
상기 등화회로는 피모스 트랜지스터, 엔모스 트랜지스터, 또는 전송 게이트(Transmission gate)로 구성된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 스태틱 메모리셀 소프트 결함 검출방법은, 워드라인의 활성화에 의해 선택되는 스태틱 메모리셀, 상기 스태틱 메모리셀의 제1노드에 연결되는 비트라인 및 상기 스테틱 메모리셀의 제2노드에 연결되는 상보 비트라인을 구비하는 반도체 집적회로의 스태틱 메모리셀 소프트 결함 검출방법에 있어서, 상기 메모리셀에 데이터를 기입하는 단계; 테스트 신호의 활성화에 응답하여 상기 비트라인 및 상기 상보 비트라인을 등화시키는 단계; 상기 워드라인을 활성화시키는 단계; 및 감지 인에이블 신호의 활성화에 응답하여 상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 단계를 구비하는 것을 특징으로 한다.
상기 감지증폭하는 단계에서 상기 메모리셀에 기입된 원래의 데이터와 반대의 데이터가 독출되면 상기 메모리셀은 소프트 결함에 취약한 것으로 간주된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 테스팅 방법은, 각각의 워드라인의 활성화에 의해 선택되는 복수개의 스태틱 메모리셀들, 상기 스태틱 메모리셀들의 제1노드에 연결되는 비트라인 및 상기 스테틱 메모리셀들의 제2노드에 연결되는 상보 비트라인을 구비하는 반도체 집적회로의 테스팅 방법에 있어서, 상기 메모리셀들에 동일한 데이터를 기입하는 단계; 테스트 모드동안 상기 비트라인 및 상기 상보 비트라인을 계속 프리차지시키지 않는 단계; 상기 테스트 모드동안 테스트 신호를 계속 활성화시켜 상기 비트라인 및 상기 상보 비트라인을 계속 등화시키는 단계; 상기 복수개의 스태틱 메모리셀들의 워드라인들을 순차적으로 활성화시키는 단계; 및 감지 인에이블 신호의 활성화에 응답하여 상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 소프트 결함 검출수단을 구비하는 반도체 집적회로를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 집적회로는, 복수개의 스태틱 메모리셀들(M1-Mn), 비트라인(BIT) 및 상보 비트라인(BITB), 프리차지 회로(31), 스위치들(37,39), 및 감지증폭기(33)를 구비한다. 특히 본 발명의 일실시예에 따른 반도체 집적회로는 등화회로(35)를 더 구비한다.
스태틱 메모리셀들(M1-Mn)의 일노드는 비트라인(BIT)에 연결되고 스태틱 메모리셀들(M1-Mn)의 다른 일노드는 상보 비트라인(BITB)에 연결된다. 프리차지 회로(31)는 비트라인(BIT) 및 상보 비트라인(BITB)에 연결되며 프리차지 신호(PCH)에 응답하여 비트라인(BIT) 및 상보 비트라인(BITB)을 프리차지시킨다.
스위치들(37,39)은 제어신호(UM)에 응답하여 비트라인 쌍(BIT,BITB)과 감지증폭기(33) 간의 연결을 제어한다. 감지증폭기(33)는 스위치들(37,39)이 턴온된 상태에서 감지 인에이블 신호(SAEN)에 응답하여 비트라인(BIT)과 상보 비트라인(BITB) 간의 전압차를 감지증폭하여 출력한다.
특히 등화회로(35)는 비트라인(BIT) 및 상보 비트라인(BITB)에 연결되며 스태틱 메모리셀들(M1-Mn)의 풀업회로에서의 소프트 결함을 검출하기 위한 테스트 모드시 테스트 신호(TS)에 응답하여 비트라인(BIT) 및 상보 비트라인(BITB)을 등화시킨다. 상기 테스트 모드에 진입하면, 테스트 신호(TS)가 활성화되어 등화회로(35)는 인에이블되고 프리차지 신호(PCH)는 비활성화되어 프리차지 회로(31)는 디스에이블된다.여기에서 등화회로(35)는 비트라인(BIT) 및 상보 비트라인(BITB) 사이에 연결되고 게이트에 테스트 신호(TS)가 인가되는 피모스 트랜지스터(351)로 구성되어 있다. 필요에 따라 등화회로(35)는 엔모스 트랜지스터 또는 전송 게이트(Transmission gate)로 구성될 수 있다.
도 4는 도 3에 도시된 본 발명에 따른 반도체 집적회로에서 소프트 결함이 없는 메모리셀에 대한 독출동작을 나타내는 타이밍도이고 도 5는 도 3에 도시된 본 발명에 따른 반도체 집적회로에서 소프트 결함이 있는 메모리셀에 대한 독출동작을 나타내는 타이밍도이다.
이하 도 4 및 도 5를 참조하여 도 3에 도시된 스태틱 메모리셀들(M1-Mn)의 풀업 회로에서의 소프트 결함을 검출하는 방법이 상세히 설명된다.
도 3의 회로에서 독출동작시 초기에 프리차지 신호(PCH)가 논리"로우"가 되면 프리차지 회로(31) 내의 피모스 트랜지스터들(311,313,315)이 턴온되어 비트라인 쌍(BIT,BITB)이 전원전압(VDD) 레벨로 프리차지된다.
다음에 프리차지 신호(PCH)가 논리"하이"로 되고 워드라인들(WL1-WLn)중 하나가 논리"하이"로 활성화되고 테스트 신호(TS)가 논리"로우"로 활성화되면, 프리차지 회로(31) 내의 피모스 트랜지스터들(311,313,315)이 턴오프되고 등화회로(35)의 피모스 트랜지스터(351)가 턴온된다.
이에 따라 선택된 메모리셀의 데이터 "0" 값을 갖는 노드, 예컨대 노드(D)에 패쓰(Pass) 트랜지스터(MN1)를 경유하여 연결되는 비트라인(BIT)은, 패쓰 트랜지스터(MN1) 및 드라이브 엔모스 트랜지스터(MN3)(도 1 참조)를 통해 방전된다. 또한 데이터 "1" 값을 갖는 노드, 예컨대 노드(DB)에 패쓰 트랜지스터(MN2)를 경유하여 연결되는 상보 비트라인(BITB)도, 피모스 트랜지스터(351), 패쓰 트랜지스터(MN1) 및 드라이브 엔모스 트랜지스터(MN3)를 통해 방전된다.
만일 선택된 메모리셀의 풀업 회로에 소프트 결함이 발생된 경우에는 다시말해 선택된 메모리셀의 데이터 "1" 값을 갖는 노드(DB)에서 누설전류가 계속 흐르거나 또는 어떤 영향에 의해 저항들(R1-R5)의 값이 너무 커져서 "1" 값을 갖는 노드(DB)에 충분한 전류가 흐르지 않을 경우에는, 도 5의 타이밍도에 도시된 바와 같이 노드(DB) 및 상보 비트라인(BITB)의 전압레벨이 지나치게 낮아져서 메모리셀 내의 인버터의 로직 문턱전압(Logic threshold voltage)을 넘게 된다. 그 결과 메모리셀에 저장된 데이터가 뒤집히는 현상이 발생된다.
독출 동작을 수행하여 이와 같이 데이터가 뒤집힌 메모리셀, 즉 기입된 원래의 데이터와 반대의 데이터를 갖고 있는 메모리셀은 소프트 결함이 있는 것으로 간주된다.
선택된 메모리셀의 풀업 회로에 소프트 결함이 발생되지 않은 경우에는 다시말해 선택된 메모리셀의 데이터 "1" 값을 갖는 노드(DB)에서 누설전류가 흐르지 않거나 또는 저항들(R1-R5)의 값이 너무 커지지 않아서 노드(DB)에 충분한 전류가 흐를 경우에는, 도 4의 타이밍도에 도시된 바와 같이 노드(DB) 및 상보 비트라인(BITB)의 전압레벨이 지나치게 낮아지지 않고 메모리셀 내의 인버터의 로직 문턱전압(Logic threshold voltage)을 넘지 않게 된다. 그 결과 메모리셀에 저장된 데이터가 유지된다.
독출 동작을 수행하여 이와 같이 데이터가 유지된 메모리셀, 즉 기입된 원래의 데이터를 그대로 갖고 있는 메모리셀은 소프트 결함이 없는 것으로 간주된다.
한편 소프트 결함이 있는 메모리셀들을 검출(detect)하기 위한 사양은 등화회로(35)의 피모스 트랜지스터(351)의 폭(width)이나 길이(length)를 조절하여 피모스 트랜지스터(351)의 저항을 조절함으로써 결정될 수 있다.
도 4 및 도 5에서 볼수 있듯이 하나의 메모리셀에 소프트 결함이 있는지 없는지를 테스트하기 위해서는 비트라인(BIT)이 완전히 방전될 만큼의 최소 싸이클 타임이 필요하다. 만약 메모리 용량이 큰 경우에는 상술한 바와 같은 테스팅 방법은 오히려 리텐션 테스트 방법보다 더 길어질 가능성이 있다. 따라서 메모리셀의 풀업 회로에서의 소프트 결함을 보다 빠르게 검출할 수 있는 테스팅 방법이 필요하다.
도 6은 본 발명의 일실시예에 따른 테스팅 방법으로서 메모리셀의 풀업 회로에서의 소프트 결함을 보다 빠르게 검출할 수 있는 테스팅 방법이다.
본 발명의 일실시예에 따른 테스팅 방법에서는 먼저 복수개의 메모리셀들에 동일한 데이터를 기입한다. 테스트 모드 동안 프리차지 신호(PCH)를 계속 논리"하이"로 비활성화시켜 비트라인(BIT) 및 상보 비트라인(BITB)을 계속 프리차지시키지 않는다. 또한 테스트 모드 동안 테스트 신호(TS)를 계속 논리"로우"로 활성화시켜 비트라인(BIT) 및 상보 비트라인(BITB)을 계속 등화시킨다.
다음에 복수개의 메모리셀들의 워드라인들(WL1-WLn)을 순차적으로 활성화시킨다. 다음에 감지 인에이블 신호(SAEN)의 활성화에 응답하여 비트라인(BIT)과 상보 비트라인(BITB) 간의 전압차를 감지증폭한다.
이와 같이 본 발명에 따른 테스팅 방법에서는 테스트 모드 동안 프리차지 신호(PCH)가 계속 논리"하이"로 비활성화되고 테스트 신호(TS)가 계속 논리"로우"로 활성화된 상태에서 워드라인들(WL1-WLn)만이 순차적으로 활성화되므로 테스트 시간이 크게 감소될 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 집적회로 및 소프트 결함 검출방법은 리텐션 테스트없이 스태틱 메모리셀의 풀업 회로에서의 소프트 결함을 빠르게 검출할 수 있게 하는 장점이 있다. 또한 본 발명에 따른 테스팅 방법에 의해 스태틱 메모리셀의 풀업 회로에서의 소프트 결함이 빠르게 검출될 수 있다. 즉 테스트 시간이 크게 감소될 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인(Typical) 6개 트랜지스터 스태틱 메모리셀에 대한 모델링(Modeling) 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 스태틱 메모리셀들을 포함하는 반도체 집적회로를 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 소프트 결함 검출수단을 구비하는 반도체 집적회로를 나타내는 도면이다.
도 4는 도 3에 도시된 본 발명에 따른 반도체 집적회로에서 소프트 결함이 없는 메모리셀에 대한 독출동작을 나타내는 타이밍도이다.
도 5는 도 3에 도시된 본 발명에 따른 반도체 집적회로에서 소프트 결함이 있는 메모리셀에 대한 독출동작을 나타내는 타이밍도이다.
도 6은 본 발명의 일실시예에 따른 테스팅 방법을 나타내는 타이밍도이다.
Claims (8)
- 스태틱 메모리셀;상기 스태틱 메모리셀의 제1노드에 연결되는 비트라인 및 상기 스테틱 메모리셀의 제2노드에 연결되는 상보 비트라인;상기 비트라인 및 상기 상보 비트라인에 연결되고, 테스트 신호에 응답하여 상기 비트라인 및 상기 상보 비트라인을 등화시키는 등화회로;상기 비트라인 및 상기 상보 비트라인에 연결되고, 프리차지 신호에 응답하여 상기 비트라인 및 상기 상보 비트라인을 프리차지시키는 프리차지 회로; 및상기 비트라인 및 상기 상보 비트라인에 연결되고, 감지 인에이블 신호에 응답하여 상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 감지증폭기를 구비하고,상기 스태틱 메모리셀의 풀업회로에서의 소프트 결함을 검출하기 위한 테스트 모드에 진입하면, 상기 테스트 신호가 활성화되어 상기 등화회로는 인에이블되고 상기 프리차지 신호는 비활성화되어 상기 프리차지 회로는 디스에이블되는 것을 특징으로 하는 반도체 집적회로.
- 삭제
- 제1항에 있어서, 상기 등화회로는,피모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로.
- 제1항에 있어서, 상기 등화회로는,엔모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로.
- 제1항에 있어서, 상기 등화회로는,전송 게이트(Transmission gate)로 구성되는 것을 특징으로 하는 반도체 집적회로.
- 워드라인의 활성화에 의해 선택되는 스태틱 메모리셀, 상기 스태틱 메모리셀의 제1노드에 연결되는 비트라인 및 상기 스테틱 메모리셀의 제2노드에 연결되는 상보 비트라인을 구비하는 반도체 집적회로에서 상기 스태틱 메모리셀의 풀업회로에서의 소프트 결함을 검출하는 방법에 있어서,상기 스태틱 메모리셀의 풀업회로에서의 소프트 결함을 검출하기 위한 테스트 모드에 진입하는 단계;상기 메모리셀에 데이터를 기입하는 단계;상기 테스트 모드에 진입할 때 활성화되는 테스트 신호에 응답하여 상기 비트라인 및 상기 상보 비트라인을 등화시키는 단계;상기 워드라인을 활성화시키는 단계;감지 인에이블 신호의 활성화에 응답하여 상기 비트라인과 상기 상보 비트라인 간의 전압차를 감지증폭하는 단계; 및상기 감지증폭된 독출 데이터가 상기 메모리셀에 기입된 원래의 데이터와 반대의 데이터이면 상기 메모리셀의 풀업회로가 소프트 결함에 취약한 것으로 판정하는 단계를 구비하는 것을 특징으로 하는 소프트 결함 검출방법.
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