KR100558804B1 - 효율적 듀티 사이클을 갖는 ｓｒａｍ 셀 테스트를 위한장치 및 방법 - Google Patents

Abstract

본 발명의 방법 및 구조는 내장 테스트부를 갖는 집적 메모리 구조를 포함한다. 집적 메모리 구조는 메모리 셀, 메모리 셀에 접속된 워드라인 및 비트라인, 복수의 워드라인에 접속된 워드라인 디코더, 판독 및 기록 동작 동안 비트라인을 충전하기 위하여 비트라인에 접속된 비트라인 복구 장치, 및 워드라인에 접속된 클록 회로를 포함한다. 테스트 모드 동안 워드라인 디코더는, 비트라인 복구 장치가 활성 상태로 유지하는 다중 워드라인을 동시에 선택하고, 클록 회로는 다중 워드라인 및 비트라인 복구 장치를 일반적인 판독 사이클의 초과 기간 동안 활성 상태로 유지한다. 또한 본 발명은 메모리 셀에 접속된 트랜지스터를 포함한다. 트랜지스터는 테스트 모드 동안 스트레스되는 비트라인 콘택트를 포함한다.

집적 메모리 구조, 워드라인, 비트라인, 비트라인 콘택트

Description

효율적 듀티 사이클을 갖는 ＳＲＡＭ 셀 테스트를 위한 장치 및 방법{DUTY-CYCLE-EFFICIENT SRAM CELL TEST}

본 발명은 반도체 메모리 셀을 테스트하는 것에 관한 것으로서, 특히 반도체 구조 내의 콘택트를 스트레스하고 테스트하기 위한 향상된 방법 및 구조에 관한 것이다.

일반적인 반도체 SRAM(static random-access memory) 장치는 워드 라인과 비트 라인의 쌍과, 워드 라인과 비트 라인 쌍 사이 교점에 접속된 패스 장치, 및 셀 래치(cell latch)를 갖는 메모리 셀을 포함한다. 메모리 셀의 패스 장치는 비트라인 콘택트를 통하여 비트 라인 쌍과 접속된다. 판독 또는 기록 동작 동안, 이 비트라인 콘택트로 인하여 메모리 셀의 내용이 성공적으로 셀 래치로부터 판독되거나 셀 래치로 기록될 수 있다. 비트라인 콘택트가 너무 큰 저항을 가지면(저항성 비트라인 콘택트), 적절하게 메모리 셀로부터 판독하거나 메모리 셀에 기록하지 못할 수 있다. 저항성 비트라인 콘택트는, 패스 장치와 비트라인간에 형성되는 비도전성 물질(non-conductive material) 또는 기계적 결함으로 인하여 발생할 수 있고, 패스 장치가 저항성 비트라인 콘택트에 비하여 큰 직렬 저항(예를 들어, 일반적으로 10K ohm 정도)을 가지기 때문에 검출하기 어렵다.

비트라인 콘택트가 메모리 셀 또는 비트라인의 테스트를 통해 테스트될 수 있지만, 대부분의 제조 테스트로는 보더라인 저항성 비트라인 콘택트(borderline resistive bitline contact)를 인식하는데 어려움이 있어서, 일반적으로 비트라인 콘택트 및 메모리 셀을 지나칠 것이다. 그 후 약간 상이한 전압 및/또는 온도의 시스템에서 저항성 비트라인 콘택트가 사용되면, 저항성 비트라인 콘택트는 장애를 일으켜서, 대응하는 메모리 셀이 동작하지 않을 수 있다.

도 1에 도시된 6 트랜지스터 SRAM 셀은 내장형 및 자립형 고성능 SRAM 어레이(embedded and stand-alone high performance SRAM arrays)에서 계속하여 동작한다. 도 1에서, 워드라인은 WL로 표시되고, 비트라인 트루(bitline true) 및 비트라인 보수(bitline complement)는 각각 BLT 및 BLC로 표시되며, 다양한 트랜지스터는 구별 숫자가 붙은 대문자 "T"로 표시되고, 셀의 노드는 "A" 및 "B"로 표시된다. 6 트랜지스터 SRAM 셀의 성능상의 이점은, 판독 동작 동안 상호 결합 NFET(cross-coupled N-type field effect transistor) 장치 T3 및 T4에 최대 오버드라이브(overdirve)를 제공하는 완전한 차동 레일-투-레일 셀 노드(fully differential rail-to-rail cell node)(도 1에서 노드 A 및 B)에 기인한다.

또한, P형 FET(PFET) 장치 T1 또는 T2가 셀 노드 상의 완전한 차동(full differential)을 복구하기 때문에 워드라인 활성화 바로 후에, 셀 노드는 완전히 기록되는데, 그렇지 않으면 셀 노드는 워드라인 장치 T5 또는 T6를 통하여 대략 VDD-Vtn에 부분적으로 기록된다. 보통 워드라인 장치 T5 및 T6의 세기(strength)는, 특히 고전압 동작 및 고온 검사(burn-in) 동안 셀 안정성을 유지하기 위하여 래치 풀다운 장치(latch pull-down device) T3 및 T4의 세기보다 약하도록 설계된다. 래치 풀다운 장치는 VDD로 프리챠지된 비트라인으로부터 700ps 내에 100mV를 방전하기 위하여 (직렬 접속된 워드라인 장치에) 충분한 판독 전류를 공급하도록 설계된다. 이러한 장치 특성으로 인하여, 매우 높은 임피던스의 비트라인 방전 경로가 유발된다.

도 2는 판독 사이클 동안의 비트라인 및 셀을 간략하게 나타내는 도면이다. 판독 사이클 시작 전에, 분산 비트라인 커패시턴스(distributed bitline capacitance; CBL)는 VDD로 프리챠지된다. 그 후 비트라인은, 비트라인 저항(RB), 비트라인 콘택트 저항(RC), 워드라인 장치 저항(RW)(도 1에서 T5), 및 래치 풀다운 장치 저항(RD)(도 1에서 T3)를 통하여 방전된다. 또한 모든 구성 요소를 위한 전형적인 저항이 도시되어 있다. 양호한 비트라인 콘택트(RC)의 저항은 보통 2W-5W 범위인 반면에, 워드라인 장치 및 래치 풀다운 장치의 결합된 직렬 저항은 도 2에 도시된 바와 같이 대략 15KW이다.

소스/드레인 구조는 흔히 인접 메모리 셀에 의하여 사용되고, 얕은 트렌치 아이솔레이션(shallow trench isolation; STI)으로 서로 분리된다. 일반적으로 STI 위에, 콘택트에 대하여 에칭 스톱층으로 사용되는 실리콘 질화물(silicon nitride) 층이 있다. 콘택트는 처음에는 유전체를 통하여, 그 다음에는 질화물을 통하여 구멍이 뚫려져서, 실리사이드화된 실리콘 표면을 노출시킨다. 일반적으로 콘택트는 티타늄 질화물을 따라 늘어서고, 텅스텐으로 채워진다.

그러나, 콘택트 및 소스/드레인 영역이 적절하게 정렬되지 않으면, 또는 콘 택트용 개구가 절연체를 통하여 소스/드레인 영역까지 완전히 형성되지 않으면, 또는 도전성 물질이 콘택트 개구를 완전히 채우지 않으면, 트랜지스터의 소스/드레인 영역과 콘택트 물질 간에 상당한 크기의 저항이 있을 수 있다. 예를 들어, 실리콘 질화물은 콘택트 개구에 금속을 퇴적하기 전에 충분히 제거되지 않을 수 있다. 이러한 상황에서, 이 결함이 있는 콘택트를 통하여 실제 도전 경로를 위치시키는 것은 어렵다. 콘택트를 포함하는 금속 스택(metallic stack)의 기대 저항은 수 ohm 정도이기 때문에, 결함이 있는 스택의 원래 저항은 수천 ohm 정도라는 것이 예측될 수 있다.

그러므로, 비트라인 콘택트 저항과 장치 직렬 저항 간의 관계는 가장 자리의, 신뢰도 낮은 저항성 콘택트를 검출하는 것을 매우 어렵게 한다. 프로세스 결함은 SRAM 판독 동작에 거의 또는 아무런 영향을 미치지 않으면서 비트라인 콘택트 저항 상당한 증가를 일으킬 수 있다. 도 3a는, 감지 증폭기의 설정의 타이밍 및 워드라인 펄스(WL)의 타이밍뿐만 아니라 상이한 RC(RC=5W 및 RC=20KW)를 갖는 비트라인 콘택트를 사용하는 경우의 판독 사이클의 파형을 도시한다.

저항이 매우 크게(5W로부터 20000W로) 변할 때에도, 설정 시간에서 감지 증폭기의 신호 손실은 단지 39%이다. 이것은, 상이한 비트라인 콘택트 저항 간의 46mV(118mV-72mV)의 신호 손실이 감지 증폭기가 설정될(SET) 때 도시된 도 3b에 도시되어 있다. 그러므로, 도시된 바와 같이, 결함에 의해 비트라인-콘택트 저항이 상당한 증가하여도 장애점(point of failure)까지의 판독 사이클을 방해하지 않는다. 실제로, 판독 사이클은 40KW 이상의 저항을 갖는 저항성 비트라인 콘택트를 검출하고 차단하는데 있어서만 효과적일 것이다.

반대로, 차동 기록 드라이버(differential write driver)는 워드라인 장치 T5 또는 T6와 비트라인 콘택트 저항 RC을 통하여 셀 래치 노드를 극복해야 하기 때문에, 저항성 비트라인 콘택트는 기록 동작 동안 더 결정적(critical)이다. 셀 노드에서 발생하여야 하는 신호 편위(signal excursion)의 양은 래치 PFET 피드백 장치를 극복하기 위하여 공급 레벨의 60% 이상이어야 한다. 이 순간에, 그 후 래치는 플립되고 래치 NFET 장치는 트랜지션(transition)을 완성한다. 래치 PFET 피드백을 오버라이드하는 경로는 PFET의 임피던스보다 작은 임피던스를 가져야하고, 트랜지션은 워드라인 장치가 기록 동작의 끝에서 비활성화되기 전에 발생하여야 한다. 도 4는 RC=5W, RC=10KW 및 RC=15KW의 상이한 비트라인 콘택트 저항을 사용하는 경우의 기록 동작을 도시한다. 도 4에 도시된 바와 같이, RC가 공칭 조건(nominal condition)에서 15KW보다 크면, 셀 노드 A 및 B는 기록될 수 없다. 15KW인 경우에는, 셀 노드는 워드라인의 하강 에지에 대하여 매우 작은 마진을 가지고 기록된다. 그러므로, 저항성 비트라인 콘택트를 검출할 수 있는 임계값은 판독 동작에 비하여 기록 동작 동안 대략 2배만큼 더 결정적이다. 대략 20KW (공칭 조건보다 4000배 큼) 저항을 갖는 비트라인 콘택트를 검출하고 차단할 수 없으면, SRAM은 고저항성이고 잠재적으로 신뢰할 수 없는 비트라인 콘택트를 갖게 될 것이다.

저항성 콘택트의 검출 가능성을 향상시키는 하나의 대안은 워드라인 펄스의 에지 하강을 빠르게 하여 워드라인의 폭을 단축시키는 것이다. 도 4를 참조하면, 워드라인의 하강 에지가 대략 400ps 만큼 증가되면, 셀 노드는 워드라인 장치가 디스에이블링되기 전에 스위칭되지 않기 때문에 10KW의 RC를 갖는 셀의 기록은 발생하지 않는다. 그러나, 이러한 접근법은, 워드라인의 펄스 폭이 프로세스 윈도우 및 전압/온도 변동에 대하여 강인한 기록 마진을 제공할 정도로 충분히 길어야 하기 때문에, 그다지 유효하지 않다.

따라서, 비트라인 콘택트 저항이 최적의 기준의 바로 위에 있는 때를 식별하는 구조 및 방법에 대한 필요성이 있다. 현재의 기술로는, 메모리 셀로부터의 판독 동작 및 메모리 셀로의 기록 동작이 매우 높은 비트라인 콘택트 저항 값으로도 초기에 수행될 수 있기 때문에 약간 상승된 비트라인 콘택트 저항을 검출하는데 큰 어려움이 있다. 이 상승된 비트라인 콘택트 저항 장치가 소비자에 의하여 사용되면, 이 장치는 추가적인 열 사이클(thermal cycle), 쇼크 사이클(shock cycle) 등을 겪게 되고, 장치의 저항은 증가하는 경향이 있어, 장치에 장애가 발생할 수 있다. 그러므로, 제조 후에 바로 수행된 초기 테스트는 실제 소비자가 장치를 얼마간 사용한 후에만 발생할 결함을 검출하지 못할 수 있다. 아래에서 설명되는 본 발명은 비트라인 콘택트에 대용량의 스트레스를 공급하는 구조 및 방법을 제공하여 이러한 문제점을 극복한다. 이로 인하여, 초기에 단지 한계적으로 수용 가능한 (그리고 얼마간 사용한 후에 결함이 될 수 있는) 그러한 비트라인 콘택트가 제조 후에 바로 식별되도록 한다.

단일 칩 상에 강인하고 신뢰할 수 있는 수백만 개의 비트라인 콘택트를 제조 하는 것은 프로세스 스케일링(process scaling) 및 더 작은 SRAM 셀에 대한 필요성에 대한 도전적인 기술이다. 이러한 이유로 SRAM 셀의 고유한 전기적 특성이 주어진 한계적인 저항성 및 신뢰할 수 없는 비트라인 콘택트를 식별하는 것을 어렵다. 본 발명은 비트라인 콘택트 상에 대용량 스트레스를 공급하는 구조 및 방법을 제공하여 이러한 문제점들을 극복한다. 초기에 단지 한계적으로 수용 가능한 (그리고 얼마간 사용한 후에 결함이 될) 그러한 비트라인 결함이 제조 후에 바로 식별될 수 있도록 한다.

본 발명은 내장 테스트부를 갖는 집적 메모리 구조, 메모리 셀, 상기 메모리 셀에 접속된 워드라인 및 비트라인, 상기 복수의 워드라인에 접속된 워드라인 디코더, 판독 및 기록 동작 동안 상기 비트라인을 충전하기 위하여 상기 비트라인에 접속되는 비트라인 복구 장치, 상기 워드라인에 접속된 클록 회로를 포함한다. 테스트 모드 동안 상기 워드라인 디코더는 다중 워드라인(multiple wordlines)을 동시에 선택하고, 상기 비트라인 복구 장치는 상기 비트라인 복구 장치를 활성 상태로 유지하며, 상기 클록 회로는 판독 사이클을 초과하는 기간 동안 상기 다중 워드라인 및 상기 비트라인 복구 장치를 활성 상태로 유지한다. 또한 본 발명은 상기 메모리 셀에 접속된 트랜지스터를 포함한다. 트랜지스터는 테스트 모드 동안 스트레스되는 비트라인 콘택트를 포함한다.

또한 본 발명은 상기 워드라인 디코더에 접속된 주소 발생기를 더 포함한다. 상기 주소 발생기는 상기 다중 워드라인을 동시에 활성화하는 로직을 포함한다. 상기 주소 발생기는 트루 및 보수 주소 모두를 동시에 활성화하는 OR 회로를 포함 한다. 또한 본 발명은 서로 인접하는 다중 워드라인을 선택한다. 동시에 선택되는 두 개의 인접 메모리 셀은 비트라인 콘택트를 공유한다. 본 발명은 SRAM(static random access memory) 셀인 메모리 셀을 포함한다.

특히, 본 발명은 SRAM 셀을 효율적으로 스트레스하는 테스트 모드를 제공한다. 특히, 이 테스트 모드는 종래의 테스트 방법/구조에 비하여 10000보다 큰 팩터만큼 각각의 셀의 스트레스 듀티-팩터를 최대화하도록 설계된다.

상술한 목적 및 다른 목적, 특징 및 이점은 아래의 도면을 참조한 본 발명의 바람직한 실시예의 아래의 상세한 설명으로부터 더 잘 이해될 것이다.

도 1은 6 트랜지스터 SRAM 셀의 개략도.

도 2는 비트라인 및 SRAM 셀 판독 경로 간략화된 모델의 개략도.

도 3a는 상이한 비트라인 콘택트 저항을 사용하여 판독 사이클 파형을 도시하는 도면.

도 3b는 감지 증폭기가 상이한 저항을 갖는 콘택트로 설정될 때 비트라인 신호의 차이를 나타내는 도면.

도 4는 상이한 비트라인 콘택트 저항을 사용하여 기록 사이클 파형을 도시하는 도면.

도 5는 저항성 비트라인 콘택트의 검출을 향상시키는 구조를 나타내는 도면.

도 6은 상이한 비트 라인 콘택트 저항을 갖는 테스트 셀에 대한 기록 사이클의 파형을 나타내는 도면.

도 7은 메모리 어레이의 비트라인에의 과도한 스트레스를 구현하는 구조를 나타내는 도면.

도 8은 테스트-판독 사이클의 파형을 나타내는 도면.

상술한 바와 같이, 최적의 기준보다 약간만 높은 저항을 갖는 비트라인 콘택트를 식별할 필요가 있다. 메모리 셀로 그리고 메모리 셀로부터의 판독 및 기록 동작은 매우 높은 비트라인 콘택트 저항 값으로 초기에 수행될 수 있기 때문에, 현재의 기술로는 약간 상승된 비트라인 콘택트 저항을 검출하는데 있어 큰 어려움이 있다. 그러나, 제조 후에 바로 수행되는 초기 테스트는 실제 사용자가 장치를 어느 정도 사용한 후에만 발생할 결함을 검출하지 못할 수 있다.

아래에서 설명되는 본 발명은 비트라인 콘택트에 대용량의 스트레스를 공급하는 구조 및 방법을 제공하여, 이러한 문제점을 극복한다. 이로 인하여, 단지 한계적으로 수용 가능한 (그리고 어느 정도 사용한 후에 결함이 될 수 있는) 그러한 비트라인 콘택트가 제조 후에 바로 식별될 수 있도록 한다. 특히, 본 발명은 SRAM 셀을 효과적으로 스트레스하는 테스트 모드를 제공한다. 특히, 이 테스트 모드는, 종래의 테스트 방법/구조와 비교해서, 10000 이상의 팩터만큼 각각의 셀의 스트레스 듀티-팩터(stress duty-factor)을 최대화시키도록 설계된다.

오늘날의 밀집 SRAM 코어(dense SRAM core)는 많은 수의 워드라인 때문에 매우 낮은 정도의 스트레스 능력(stressability)을 가진다. 예를 들어, 16Mb SRAM에서, 각각의 셀은 14.6M 사이클 중 하나의 사이클 동안만 스트레스된다. 이 매우 낮은 듀티 팩터는 효율적으로 스트레스하는 것을 억제하고, 결과적으로 SRAM 신뢰성이 크게 영향을 받는다. 어떠한 테스트 수단으로도 사실상 검출될 수 없는 약한 셀이 존재하고, 이들 셀은 소비자에게 운송되기 전에 스트레스되고 차단될 수 없으면 현장에서 장애를 일으킬 것이다. 본 발명은 듀티 팩터를 크게 향상시켜서 공장 차단(factory screening) 전에 유용한 스트레스를 수행하는 수단을 제공한다. 이러한 향상은 (목표 효율에 따라서) 활성 전류의 작은 증가 및 1% 보다 적은 칩 면적 증가로 얻어질 수 있다.

도 7에 도시되고 아래에서 상세하게 설명되는 본 발명은 SRAM 셀의 트랜지스터의 비트라인 콘택트에 스트레스를 가하는 것을 주요 목적으로 한다. 본 발명은 각각의 메모리 셀 및 연관된 콘택트의 동작의 실행 가능성을 직접 결정할 수 없다. 그러므로, 본 발명은 개별 메모리 셀을 테스트하고 결함이 있는 비트라인을 검출하기 위하여 도 5에 도시된 바와 같은 종래의 구조/방법을 사용한다. 그러나, 본 발명은 도 5에 도시된 구조에 제한되지 않지만, 임의의 종래 테스트 메커니즘/기술과 사용될 수 있다. 도 5는 비트라인 콘택트 저항의 검출을 향상시키기 위하여 사용되는 구조를 도시하고, 이는 (본 명세서에 참조로서 모두 포함되는) US-A 6208572에서 더 상세하게 설명된다.

종래의 SRAM 어레이에서, 두 개의 수직으로 인접한 메모리 셀은 비트라인 콘택트를 공유한다. 이는 훨씬 더 밀집한 메모리 어레이를 산출한다. 비트라인 콘택트를 공유하는 두 개의 수직으로 인접한 셀의 두 개의 워드라인은 특별한 테스트 모드 동안 두 개의 인접한 워드라인을 동시에 활성화하는 신호 WLTEST에 의하여 논 리적으로 제어된다. 다중 워드라인 활성화 로직이 도 5에 도시되어 있다. 두 개의 워드라인이 동시에 활성화되면, 두 개의 셀은 병렬로 액세스되어, 워드라인 장치 T5 및 래치 풀다운 장치 T3의 저항이 1/2로 감소된다. 도 2를 다시 참조하면, 비트라인 콘택트 저항 RC는 직렬 워드라인 장치 저항 RW 및 래치 풀다운 저항 RD가 더 잘 보이도록 된다. RW 및 RD의 값은 도 2에 도시된 것의 절반만큼 감소한다. 이 시스템만으로도 종래의 판독 또는 기록 동작의 검출 능력을 2배 만큼 향상시킨다. 또한 이 방법은 전기적 특성이 메인 메모리 어레이 셀의 특성을 밀접하게 추적하는 것이 기대되는 테스트 셀을 통합한다. 메인 어레이로 테스트 셀을 통합하는 것의 예는 512 셀 비트라인의 중간에, 셀 255와 256간에 배치하는 것이다. 이 배치는 테스트 셀과 두 개의 가장 먼 셀, 셀 1 및 셀 512간의 반으로 비트라인 저항을 분리한다. 테스트 셀은 결합된 두 개의 셀의 세기의 대략 90%가 되도록 설계된다. 또한 테스트 셀은, 콘택트 중 하나의 제조 결함으로 영향을 받을 때 아무런 추가적인 콘택트 저항이 없다는 것을 보장하기 위하여 다중 비트라인 콘택트로 설계된다.

표 1은 저항성 비트라인 콘택트를 검출하는데 사용되는 테스트 흐름을 도시한다. 검출 방법은 다음과 같이 동작한다. 1) 셀 1 및 2는 "0"으로 기록된다(도 5 참조). 2) 테스트 셀은 "1"로 기록된다. 3) 테스트 셀은 셀 1 및 2로 동시에 선택된다. 셀 1 및 2는 하나의 셀의 2배 세기를 갖는 병렬 셀 구조를 형성한다. 테스트 셀은 셀 1 및 2의 결합보다 10% 더 작기 때문에, 그것의 데이터는 테스트 셀의 기록을 막기에 충분할 비트라인 콘택트 저항이 없으면, 셀 1 및 2에 의하여 덮어 쓰여진다. 셀 1 및 2로부터 테스트 셀에 충분한 비트라인 콘택트 저항이 있으면, 테스트 셀 데이터는 셀 1 및 2에 의하여 덮어 쓰여지지 않는다. 이 테스트는 두 개의 셀에 기록된 반대의 데이터로 반복된다.

표 1: 저항성 비트라인 콘택트를 검출하는 테스트 흐름

동작

1) 셀 1-512에 "0"을 포괄적으로 기록

2) 테스트 셀에 "1"을 기록

3) 테스트 모드를 사용하여 셀 1 및 2와 테스트 셀을 동시에 판독

4) 테스트 셀을 판독 : "0" = 통과(셀 1 및 2에 의하여 성공적으로 오버라이드된 테스트 셀)

5) 셀의 다음 쌍을 가지고 단계 24를 반복

6) 반대 데이터를 가지고 1-5를 반복

도 6은 5W, 500W 및 1KW의 콘택트 저항으로 기록되고 있는 테스트 셀의 파형을 도시한다. 콘택트 저항이 500W와 1KW 사이이면, 테스트 셀의 기록은 발생할 수 없다. 이는 상술한 종래의 기록 테스트에 비하여 대략 20배 향상된 것이다. 이 방법의 하나의 이점은, 이 방법이 폭이 좁은 워드라인 펄스에 의존하지 않는다는 것이다. 테스트 셀과 메인 어레이 셀 간의 전기적 파라미터의 기대되는 추적이 주어지면, WLTEST의 펄스 폭은 프로세스 윈도우, 전압 및 온도 변동, 그리고 RC=5W인 경우에 걸쳐 테스트 셀에 기록을 허용할 정도로 충분히 넓도록 설계된다. 본 방법은 테스트 하에서 두 개의 결합된 셀과 테스트 셀간의 DC 세기 비율을 테스트한다. 비트라인 콘택트 저항, RC는 기록을 허용하거나 방해하는 주요 결정자이다.

도 7을 참조하면, 본 발명과 사용되는 구조의 바람직한 실시예가 도시되어 있다. 본 발명은, 판독 동작 동안 다중 워드라인을 활성화하고, 시간의 확장된 기간 동안 워드라인을 활성 상태로 유지하고, 동시에 비트라인 프리챠지 장치가 활성 으로 남아 있도록 함으로써 주어진 비트라인 콘택트에 과도한 스트레스를 가한다. 이러한 수단에 의하여, 전류가 비트라인 콘택트를 통하여 흐르는 경로가 제공된다. 워드라인 및 프리챠지 경로를 동시에 이네이블링시킴으로써, DC 전류 경로가 확립된다.

특히, 도 7에 도시된 구조는 다중 워드라인이 시간의 연장된 기간 동안 동시에 활성화되도록 허용하고, 프리챠지 장치가 스트레스 동작 동안 활성으로 남아있는 것을 허용한다. 도 7에 도시된 바와 같이, 본 발명의 구조는 워드라인 디코더(71) 뿐만 아니라 다수의 트루 및 보수 주소 생성기(complement address generator)(70)를 포함한다. 각각의 워드라인 디코더(71)는 32개의 워드라인에 접속된다. 이 실시예가 32개의 워드라인에 각각 연결되어 있는 워드라인 디코더(71)를 설명하지만, 당업자는 임의의 수의 워드라인이, 테스트되고 있는 특정 구조에 따라서 각각의 워드라인 디코더에 연결될 수 있다는 것을 알 것이다. 또한 본 발명의 구조는 판독, 테스트 및 기록 제어 입력을 갖는 판독 및 기록 비트라인 복구 장치(72, 73) 및 NOR 로직 장치(74, 75)를 포함한다. 판독 비트스위치는 박스 "76"으로 표시되고, 기록 비트스위치는 박스 "77"로 표시된다. 각각의 증폭기는 박스 "78"이고 기록 드라이버는 박스 "79"이다. 각각의 주소 생성기(70)는 인버터(80, 81), AND 로직 회로(82, 86, 87) 및 OR 로직 회로(83, 84, 85)를 포함한다.

스트레스 모드("테스트 모드")는 TEST 신호를 인가하여 판독 사이클 동안 이네이블링된다. 기록 동작은 변하지 않은 대로 남아있다. TEST가 판독 사이클 동 안 인가되면, 32개의 워드라인은 워드라인 디코더에 트루 및 보수 LSB(least significant bit) 주소 입력을 가하여 동시에 선택된다. 이는 주소 트루/보수 생성기의 TEST 제어 입력에 의하여 도시된다. 사인된 TEST(TEST signed)는 두 개의 NOR 게이트(83 및 84)가 활성화되도록 하여, 생성기의 트루 및 보수 출력을 이네이블링 시킨다.

또한 TEST 신호는 모든 워드라인 트루 및 보수 생성기의 자기 복구 경로를 파괴시키고, 워드라인의 활성 펄스 폭이 외부 클록에 의하여 제어되는 것이 가능하도록 한다. TEST 신호는 AND 게이트(82)가 트루 및 보수 출력을 위하여 자기 재설정 기능(self-resetting function)을 제공하는 것을 방지한다. 클록의 하강 에지는 AND 게이트(86, 87)를 통하여 트루 및 보수 출력을 재설정한다.

200ns 고온 검사-사이클(burn-in cycle)에서, 클록의 하강 에지는 198ns/200ns 워드라인-활성 듀티-팩터를 제공하기 위하여 198ns에서 위치될 수 있다. 이것은 200ns 고온 검사 사이클의 900ps의 스스로 재설정하는 종래의 워드라인-활성 시간과 비교된다. 하나의 판독 사이클은 매 200ns에서(고온 검사에서) 발생한다. 워드라인이 사이클의 밖에서 하이로 유지될 수 있는 가능성이 가장 크면, 스트레스는 더 효율적이고, 이 예에서 알 수 있는 바와 같이, 본 발명은 종래의 방법 시스템보다 상당히 더 긴 시간을 달성한다.

본 발명의 다른 중요한 특징은 32개의 다중 선택 워드라인(32 multiple-selected wordlines)의 군에서 인접 워드라인을 선택하는 것이다. 도 5를 참조하면, 단일 비트라인 콘택트는 두 개의 인접 셀 간에 공유된다. 인접 워드라인을 이 네이블링 시킴으로써, 비트라인 콘택트를 통한 판독 전류는 두 배 증가한다. 도 5를 참조하면, WL1 및 WL2가 모두 활성화일 때마다, 비트라인 콘택트를 통하여 흐르는 전류는 두 개의 셀(CELL1 및 CELL2)로부터 오므로, CELL1 또는 CELL2로부터만 오는 일반적인 판독 사이클의 전류에 비교하여 전류의 증가가 두 배이다.

마지막으로, 또한 TEST 신호는 판독 사이클 동안 비트라인 판독 및 기록 복구 장치를 이네이블링시킨다. 일반적으로, 이들 PFET 장치는 판독 사이클 시작 전에 오프되어서, 감지 증폭기를 설정하기 전에 셀이 비트라인을 방전하는 것을 허용한다. 동시에 활성화이고 비트라인 상에 충분히 높은 전압을 유지하는 모든 32개의 셀에 대한 전류 경로를 생성하기 위하여, 프리챠지 장치는 테스트 모드 동안 유지된다. 판독 및 기록 비트라인 복구 장치는 도 7에서 구조 72 및 73으로 도시되어 있다.

복구 장치(72, 73)는, 판독 조건에서 32개의 셀을 동시에 유지할 정도로 충분한 전압을 공급해야 하기 때문에, 종래의 복구 장치보다 약간 더 크다. 적은 칩 면적은 32개의 셀을 활성화하면서 비트라인을 유지하기 위하여 필요한 비트라인 복구 회로(72, 73)의 더 큰 PFET 장치로부터 발생한다. 일반적으로, 2배 증가는 활성인 32개의 셀에 충분한 전압을 공급한다. 그러나, 3배 증가는 비트라인 상에 훨씬 더 높은 전압을 제공함으로써 스트레스를 향상시킬 수 있다.

도 8은 본 발명에 따른 테스트-판독 사이클의 파형을 도시한다. 도시된 바와 같이, 워드라인(WL) 활성화 시간은 종래의 판독 사이클보다 훨씬 더 길지만, 비트 스위치(76, 77) 및 감지 증폭기(78) 타이밍(SET)은 종래의 판독 사이클에서 기 대되는 바와 같다. 이는 32개의 셀의 공통적인 데이터가 테스터에 의하여 판독되는 것을 허용한다.

도 8은 펄스형의 SET 신호 및 SET 신호에 의한 데이터 라인의 활성화를 도시한다. 32개의 활성화 셀은 비트라인 진폭(bitline excursion; BLT)이 종래의 판독보다 훨씬 더 크도록 한다. 이는, 일반적인 판독 동작 동안 발생하는 바와 같이, 단지 하나의 셀과 반대로 비트라인(BLT)을 활발히 로우로 드라이브하는 32개의 셀이 있기 때문이다.

본 발명은 적은 면적 페널티로 고밀도 SRAM 어레이에 용이하게 집적될 수 있다. 본 발명은 고온 검사 동안 비트라인 콘택트를 스트레스 하는 것의 효율을 향상시키기 위하여 구현된다. 비트라인 콘택트 전류-스트레싱의 9 533x 향상은 매우 작은 전류 페널티로 달성된다(표 2 참조). 종래의 밀집된 SRAM에서, 개별 셀은 셀 스위칭 전류의 사소한 양만을 본다. 예를 들어, 18Mb SRAM에서, 각각의 셀은 매 14.6 백만 고온 검사 사이클로 단지 스트레스된다.

표 2 : 듀티-사이클 향상

듀티 사이클 팩터	종래의 판독 사이클	향상된 모드
고온 검사 듀티-사이클 효율	900ps/200ns	198ns/200ns
워드라인	1/512	32/512
서브-어레이 선택	1/64	1/64
데이터 형식	1/2	1/2
비트라인 콘택트 DC 전류 스케일 팩터	-	65la/96la
비트라인 콘택트 당 활성 셀	1	2
백만 판독 사이클 당 콘택트 당 평균 전류	6.59la	62.8ma
효율 향상	1x	9 533x
활성 전류 증가	0ma	19ma

상술한 검사 가능성에 대한 설계(design for testability; DFT)는 선택된 워드라인의 수 및 워드라인 활성화 듀티 사이클 시간을 향상시킴으로써 단일 비트라인 콘택트의 스트레스 가능성을 향상시킨다. 본 발명으로부터 스트레스하는 전류에서의 증가는 저항성 (그리고 결함이 있는) 비트라인 콘택트를 완전히 오픈시키거나 완전히 검사 가능한 포인트로 저항을 증가시키는 소진 메커니즘(wear-out mechanism)을 제공한다. 이는 초기에 단지 한계적으로 용인할 수 있는 (그리고 얼마간 사용한 후에 아마 결함이 될 수 있는) 그러한 비트라인 콘택트가 제조 바로 후에 즉시 식별되도록 한다. 특히, 본 발명은 SRAM 셀을 효율적으로 스트레스하는 테스트 모드를 제공한다. 특히, 이 테스트 모드는 종래의 테스트 방법/구조에 비하여 10000 이상의 팩터만큼 각각의 셀의 스트레스 듀티-팩터를 최대화하도록 설계된다.

본 발명이 바람직한 실시예를 참조로 하여 설명되어 있지만, 당업자는 본 발명이 첨부된 청구항의 취지 및 범위 내의 변형으로 실시될 수 있다는 것을 인식할 것이다.

Claims (22)

1. 내장 테스트부를 갖는 집적 메모리 구조에 있어서,

   메모리 셀과,

   상기 메모리 셀에 접속된 워드라인 및 비트라인과,

   상기 복수의 워드라인에 접속된 워드라인 디코더와,

   판독 및 기록 동작 동안 상기 비트라인을 충전하기 위하여 상기 비트라인에 접속되는 비트라인 복구 장치와,

   상기 워드라인에 접속된 클록 회로

   를 포함하고,

   테스트 모드 동안

   상기 워드라인 디코더는 다중 워드라인(multiple wordlines)을 동시에 선택하고,

   상기 비트라인 복구 장치는 상기 비트라인 복구 장치를 활성 상태로 유지하며,

   상기 클록 회로는 판독 사이클을 초과하는 기간 동안 상기 다중 워드라인 및 상기 비트라인 복구 장치를 활성 상태로 유지하는 집적 메모리 구조.
2. 제1항에 있어서, 상기 메모리 셀에 접속된 트랜지스터를 더 포함하고,

   상기 트랜지스터는 비트라인 콘택트를 포함하며,

   상기 비트라인 콘택트는 상기 테스트 모드 동안 스트레스되는 집적 메모리 구조.
3. 제1항에 있어서, 상기 워드라인 디코더에 접속된 주소 발생기를 더 포함하고, 상기 주소 발생기는 상기 다중 워드라인을 동시에 활성화하는 로직을 포함하는 집적 메모리 구조.
4. 제3항에 있어서, 상기 주소 발생기는 트루 및 보수 주소(true and compliment address) 모두를 동시에 활성화하는 OR 회로를 포함하는 집적 메모리 구조.
5. 제1항에 있어서, 상기 다중 워드라인은 서로 인접하는 집적 메모리 구조.
6. 제1항에 있어서, 비트라인 콘택트를 공유하는 두 개의 인접 메모리 셀이 동시에 선택되는 집적 메모리 구조.
7. 제1항에 있어서, 상기 메모리 셀은 SRAM(static random access memory) 셀을 포함하는 집적 메모리 구조.
8. 집적 회로 메모리 셀 구조를 테스트하는 방법에 있어서,

   다중 워드라인을 동시에 활성화하는 단계와,

   판독 사이클을 초과하는 테스트 기간 동안 상기 워드라인을 활성 상태로 유지하는 단계와,

   상기 워드라인이 활성 상태 동안 비트라인 복구 장치를 활성 상태로 유지하는 단계

   를 포함하는 방법.
9. 제8항에 있어서, 상기 워드라인을 활성화하는 단계는 인접 워드라인을 활성화하는 단계를 포함하는 방법.
10. 제8항에 있어서, 상기 테스트 기간 후에 메모리 셀을 개별적으로 테스트하는 단계를 포함하는 방법.
11. 제8항에 있어서, 상기 집적 회로 메모리 셀의 비트라인 콘택트는 상기 테스트 모드 동안 스트레스되는 방법.
12. 제8항에 있어서, 상기 워드라인을 활성화하는 단계는 상기 집적 회로 메모리 셀 구조 내의 워드라인 디코더에 의하여 수행되는 방법.
13. 제8항에 있어서, 비트라인 복구 장치를 활성 상태로 유지하는 상기 단계는 상기 집적 회로 메모리 셀 구조 내의 로직 회로에 의하여 수행되는 방법.
14. 제8항에 있어서, 판독 기능이 모든 셀에 대하여 수행되도록 상기 테스트 기간에도, 판독 비트스위치 및 감지 증폭기의 타이밍이 보존되는 방법.
15. 제8항 내지 제14항 중 임의의 방법을 수행하기 위하여 기계에 의하여 실행 가능한 명령어의 프로그램을 포함하는, 기계에 의하여 판독 가능한 프로그램 저장 장치.
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