KR100817061B1 - 기입 전류와 같은 방향의 금지 전류를 흐르게 하는마그네틱 램 - Google Patents

기입 전류와 같은 방향의 금지 전류를 흐르게 하는마그네틱 램 Download PDF

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Abstract

기입 전류와 같은 방향의 금지 전류를 흐르게 하는 마그네틱 램이 개시된다. 본 발명에 따른 마그네틱 램은 복수개의 저항 변화 소자들, 복수개의 독출 비트라인들 및 복수개의 기입 비트라인들을 구비한다. 복수개의 독출 비트라인들은 저항 변화 소자들에 전기적으로 각각 연결된다. 복수개의 기입 비트라인들은 복수개의 독출 비트라인들과 교대로 배치된다. 제1저항 변화 소자에 제1데이터를 기입하는 경우, 제1저항 변화 소자에 연결되는 제1독출 비트라인의 한쪽에 배치되는 제1기입 비트라인을 통하여 제1기입 전류를 흐르게 하고, 제1기입 비트라인을 사이에 두고 제1독출 비트라인의 반대쪽에 배치되는 제2기입 비트라인을 통하여 제1기입 전류와 같은 방향의 제1금지 전류를 흐르게 한다.

Description

기입 전류와 같은 방향의 금지 전류를 흐르게 하는 마그네틱 램{Magnetoresistive RAM flowing inhibition current in the same direction as write current}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 마그네틱 램에 포함되는 자기 저항 변화 소자에 데이터를 기입하는 모습을 나타내는 도면이다.
도 2는 본 발명에 따른 마그네틱 램의 등가 회로도이다.
도 3은 본 발명에 따른 마그네틱 램의 정면도이다.
도 4는 본 발명에 따른 마그네틱 램의 평면도이다.
본 발명은 마그네틱 램(Magnetoresistive RAM)에 관한 것으로써, 특히 자기 저항 변화 소자들이 하나의 기입 비트라인을 공유하고, 기입 비트라인을 통하여 기입 전류와 같은 방향의 금지 전류를 흐르게 하는 마그네틱 램에 관한 것이다.
마그네틱 램은 SRAM(static random access memory)보다 빠른 속도, DRAM(dynamic random access memory)과 같은 집적도 및 플래시 메모리(flash memory)와 같은 비휘발성 메모리의 특성을 가지면서 하나의 트랜지스터에 다수개의 저항변화 소자들이 연결된다. 마그네틱 램은 강자성 박막을 다층으로 형성하여 각 박막의 자화방향에 따른 전류 변화를 감지함으로써 정보를 읽고 쓸수 있는 기억소자로서, 강자성 박막의 고유 특성에 의해 고속, 저전력 및 고집적화가 가능할 뿐만 아니라, 플래시 메모리와 같이 비휘발성 메모리 동작이 가능하다.
마그네틱 램은 스핀이 전자의 전달현상에 큰 영향을 미치기 때문에 생기는 거대자기저항(giant magnetoresistive :이하, GMR 이라 한다)현상이나 스핀 편극 자기투과현상을 이용하여 메모리 소자가 구현된다.
GMR을 이용한 마그네틱 램은 비자성층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우와 다른 경우의 저항이 다른 현상을 이용한다. 스핀 편극 자기투과현상을 이용한 마그네틱 램은 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 더 잘 일어나는 현상을 이용한다.
도 1(A)는 자기 저항 변화 소자에 데이터를 기입하기 전의 모습을 나타내는 도면이다. 도 1(A)를 참조하면, 자기 저항 변화 소자(100)는 고정층(120), 자유층(110) 및 절연층(130)을 포함한다. 데이터가 기입되기 전에는, 고정층(120)에만 스핀이 형성되어 있고, 자유층(110)에는 스핀이 형성되어 있지 않는다.
도 1(B)와 도 1(C)는 자기 저항 변화 소자에 데이터를 기입한 모습을 나타내는 도면이다. 도 1(B)와 도 1(C)에는, 자유층(110)에 스핀이 형성된 모습이 도시되어 있다. 도 1(B)에는 자유층(110)의 스핀 방향과 고정층(120)의 스핀 방향이 동일 하고, 도 1(C)에는 자유층(110)의 스핀 방향과 고정층(120)의 스핀 방향이 반대인 모습이 도시되어 있다. 이 경우, 도 1(B)와 도 1(C)의 자기 저항 변화 소자(100)에는 서로 다른 논리 레벨의 데이터가 기입된 것을 나타낸다.
본 발명이 이루고자 하는 기술적 과제는 기입 전류와 같은 방향의 금지 전류를 흐르게 하는 마그네틱 램을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 마그네틱 램은 복수개의 저항 변화 소자들, 복수개의 독출 비트라인들 및 복수개의 기입 비트라인들을 구비한다. 복수개의 독출 비트라인들은 저항 변화 소자들에 전기적으로 각각 연결된다. 복수개의 기입 비트라인들은 복수개의 독출 비트라인들과 교대로 배치된다.
제1저항 변화 소자에 제1데이터를 기입하는 경우, 제1저항 변화 소자에 연결되는 제1독출 비트라인의 한쪽에 배치되는 제1기입 비트라인을 통하여 제1기입 전류를 흐르게 하고, 제1기입 비트라인을 사이에 두고 제1독출 비트라인의 반대쪽에 배치되는 제2기입 비트라인을 통하여 제1기입 전류와 같은 방향의 제1금지 전류를 흐르게 한다.
본 발명에 따른 마그네틱 램은 제1저항 변화 소자를 사이에 두고 상기 제1기입 비트라인의 반대쪽에 배치되는 제3기입 비트라인을 통하여 전류를 흐르지 않도록 할 수 있다.
상기 제1저항 변화 소자에 상기 제1데이터와 반대의 논리 레벨을 가지는 제2 데이터를 기입하는 경우, 본 발명에 따른 마그네틱 램은 제1저항 변화 소자를 사이에 두고 상기 제1기입 비트라인의 반대쪽에 배치되는 제3기입 비트라인을 통하여 제2기입 전류를 흐르게 하고, 상기 제1기입 비트라인을 통하여 전류를 흐르지 않도록 할 수 있다. 상기 제3기입 비트라인을 사이에 두고 상기 제1독출 비트라인의 반대쪽에 배치되는 제4기입 비트라인을 통하여 상기 제2기입 전류와 같은 방향의 제2금지 전류를 흐르게 할 수 있다.
상기 제1 또는 제2금지 전류량은, 상기 제1 또는 제2기입 전류량보다 작을 수 있다. 상기 제1 또는 제2금지 전류량은, 상기 제1 또는 제2기입 전류량의 1/2일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
이하에서, 저항 변화 소자들(MTJ1~MTJ2)은 자기 저항 변화 소자일 수 있다.
도 2는 본 발명에 따른 마그네틱 램의 등가 회로도이다.
도 2를 참조하면, 본 발명에 따른 마그네틱 램은 복수개의 저항 변화 소자들(MTJ1~MTJ3), 복수개의 독출 비트라인들(BLR1~BLR3) 및 복수개의 기입 비트라인들(BLW1~BLW4)을 구비한다. 복수개의 독출 비트라인들(BLR1~BLR3)은 저항 변화 소자들(MTJ1~MTJ3)에 전기적으로 각각 연결된다. 복수개의 기입 비트라인들(BLW1~BLW4)은 복수개의 독출 비트라인들(BLR1~BLR3)과 교대로 배치된다. 독출 비트라인들(BLR1~BLR3)과 기입 비트라인들(BLW1~BLW4)은 하나씩 교대로 배치될 수 있다.
제1저항 변화 소자(MTJ1)에 제1데이터를 기입하는 경우, 제1저항 변화 소자(MTJ1)에 연결되는 제1독출 비트라인(BLR1)의 한쪽에 배치되는 제1기입 비트라인(BLW1)을 통하여 제1기입 전류(I_WRITE1)를 흐르게 하고, 제1기입 비트라인(BLW1)을 사이에 두고 제1독출 비트라인(BLR1)의 반대쪽에 배치되는 제2기입 비트라인(BLW2)을 통하여 제1기입 전류(I_WRITE1)와 같은 방향의 제1금지 전류(I_INHIBIT1)를 흐르게 한다.
제1기입 비트라인(BLW1)을 통하여 흐르는 제1기입 전류(I_WRITE1)에 의하여, 제1저항 변화 소자(MTJ1)에 수직으로 들어가는 방향의 자기장(A)이 인가된다. 그에 따라, 제1저항 변화 소자(MTJ1)에 데이터가 기입된다.
한편, 제1기입 전류(I_WRITE1)는 제2저항 변화 소자(MTJ2)에도 자기장(B)을 인가한다. 그러므로, 제2저항 변화 소자(MTJ2)에도 의도하지 않은 데이터가 기입될 수 있다. 이러한 문제를 해결하기 위하여, 제2기입 비트라인(BLW2)을 통하여 제1금지 전류(I_INHIBIT1)를 흐르게 한다. 제1금지 전류(I_INHIBIT1)는 제1기입 전류(I_WRITE1)와 같은 방향으로 흐른다. 그에 따라, 제1금지 전류(I_INHIBIT1)는, 제1기입 전류(I_WRITE1)가 제2저항 변화 소자(MTJ2)에 인가하는 자기장(B)의 방향과 반대 방향의 자기장(C)을 제2저항 변화 소자(MTJ2)에 인가한다. 즉, 제1기입 전 류(I_WRITE1)가 제2저항 변화 소자(MTJ2)에 인가하는 자기장(B)은 제1금지 전류(I_INHIBIT1)가 제2저항 변화 소자(MTJ2)에 인가하는 자기장(C)에 의하여 상쇄된다. 따라서, 제2저항 변화 소자(MTJ2)에도 의도하지 않은 데이터가 기입되지 않도록 한다.
반면에, 제1저항 변화 소자(MTJ1)를 사이에 두고 제1기입 비트라인(BLW1)의 반대쪽에 배치되는 제3기입 비트라인(BLW3)을 통하여 전류를 흐르지 않도록 한다. 즉, 도 2의 제2기입 전류(I_WRITE2)량은 0일 수 있다. 그에 따라, 제1기입 전류(I_WRITE1)가 제1저항 변화 소자(MTJ1)에 인가하는 자기장(A)은 상쇄되지 않고, 제1저항 변화 소자(MTJ1)에 데이터를 기입할 수 있다.
제1금지 전류(I_INHIBIT1)량은 제1기입 전류(I_WRITE1)량보다 작을 수 있다. 또한, 제1금지 전류(I_INHIBIT1)량은 제1기입 전류(I_WRITE1)량의 1/2일 수 있다.
제1저항 변화 소자(MTJ1)에 제1데이터와 반대의 논리 레벨을 가지는 제2데이터를 기입하는 경우에는, 제1데이터를 기입하는 경우와는 반대로, 제3기입 비트라인(BLW3)을 통하여 제2기입 전류(I_WRITE2)를 흐르게 하고, 제1기입 비트라인(BLW1)을 통하여 전류를 흐르지 않도록 한다. 제2기입 전류(I_WRITE2)는 제1기입 전류(I_WRITE1)의 방향과 같은 방향으로 흐를 수 있다.
이 경우, 제3저항 변화 소자(MTJ3)에 의도하지 않은 데이터가 기입되는 것을 막기 위하여, 제3기입 비트라인(BLW3)을 사이에 두고 제1독출 비트라인(BLR1)의 반대쪽에 배치되는 제4기입 비트라인(BLW4)을 통하여 제2기입 전류(I_WRITE2)와 같은 방향의 제2금지 전류(I_INHIBIT2)를 흐르게 할 수 있다.
도 3은 본 발명에 따른 마그네틱 램의 정면도이다.
도 3을 참조하면, 본 발명에 따른 마그네틱 램의 저항 변화 소자들(MTJ1~MTJ2)은 반도체 기판(SUB) 상에서 수직 방향으로 형성될 수 있다. 제1기입 전류(I_WRITE1) 및 제1금지 전류(I_INHIBIT1)는 수직 방향으로 흐를 수 있다.
본 발명에 따른 마그네틱 램은 워드라인(WL)을 더 구비할 수 있다. 워드라인(WL)은 반도체 기판(SUB) 상에서 비트라인들(BLR1~BLR2, BLW1~BLW3)과 다른 층에 형성될 수 있다. 예를 들어, 워드라인(WL)은 반도체 기판(SUB)의 레이어-0와 레이어-2에 형성될 수 있고, 비트라인들(BLR1~BLR2, BLW1~BLW3)은 반도체 기판(SUB)의 레이어-1에 형성될 수 있다.
워드라인(WL) 및 비트라인들(BLR1~BLR2, BLW1~BLW3)은 반도체 기판(SUB) 상에서 수평 방향으로 형성될 수 있다.
본 발명에 따른 마그네틱 램은 기입 다이오드들(DW1~DW3) 및 독출 다이오드들(DR1~DR2)을 더 구비할 수 있다. 기입 다이오드들(DW1~DW3)은 반도체 기판(SUB) 상에서 수직 방향으로 형성되며, 기입 비트라인들(BLW1~BLW3)에 각각 연결된다. 독출 다이오드들(DR1~DR2)은 반도체 기판(SUB) 상에서 수직 방향으로 형성되며, 저항 변화 소자들(MTJ1~MTJ2)에 각각 연결된다.
본 발명에 따른 마그네틱 램은 메탈-콘택들(MC)을 더 구비할 수 있다. 메탈-콘택들(MC)은 반도체 기판(SUB) 상에서 수직 방향으로 형성되며, 자기 저항 변화 소자들(MTJ1~MTJ2)또는 다이오드들(DR1~DR2, DW1~DW3)을 비트라인들(BLR1~BLR2, BLW1~BLW3)에 전기적으로 연결한다.
본 발명에 따른 마그네틱 램은 제1형 활성화 층(LAYER0)을 더 구비할 수 있다. 제1형 활성화 층(LAYER0)은 반도체 기판(SUB) 상에서 비트라인들(BLR1~BLR2, BLW1~BLW3) 및 다이오드들(DR1~DR2, DW1~DW3)과 다른 층에 형성된다. 제1형 활성화 층(LAYER0)은 메탈-콘택(MC)을 통하여 워드라인(WL)에 연결된다. 다이오드들(DR1~DR2, DW1~DW3)은 제1형 활성화 층(LAYER0)위에 수직으로 형성될 수 있다.
도 4는 본 발명에 따른 마그네틱 램의 평면도이다.
도 4에는, 제1기입 비트라인(BLW1)을 통하여 흐르는 제1기입전류에 의하여, 제1저항 변화 소자(MTJ1)에 자기장(A)이 인가되는 모습이 도시되어 있다. 반면에, 제1기입 비트라인(BLW1)을 통하여 흐르는 제1기입전류에 의하여 제2저항 변화 소자(MTJ2)에 인가된 자기장(B)이, 제2기입 비트라인(BLW2)을 통하여 흐르는 제2기입전류에 의하여 제2저항 변화 소자(MTJ2)에 인가된 자기장(C)과 상쇄되는 모습이 도시되어 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 마그네틱 램은, 자기 저항 변화 소자들이 하나의 기입 비트라인을 공유함으로써, 마그네틱 램의 면적을 줄일 수 있는 장점이 있다. 또한, 하나의 자기 저항 변화 소자에 데이터를 기입하기 위하여 공유된 기입 비트라인을 통하여 기입 전류를 흐르게 하는 경우, 그에 인접한 자기 저항 변화 소자에 인접한 다른 기입 비트라인을 통하여 상기 기입 전류와 같은 방향의 금지 전류를 흐르게 한다. 그럼으로써, 인접한 자기 저항 변화 소자에 영향을 주지 않으면서, 상기 자기 저항 변화 소자에 데이터를 기입할 수 있다.

Claims (19)

  1. 복수개의 저항 변화 소자들;
    상기 저항 변화 소자들에 전기적으로 각각 연결되는 복수개의 독출 비트라인들; 및
    상기 독출 비트라인들과 교대로 배치되는 복수개의 기입 비트라인들을 구비하고,
    상기 저항 변화 소자들 중 제1저항 변화 소자에 제1데이터를 기입하는 경우, 상기 제1저항 변화 소자에 연결되는 제1독출 비트라인의 한쪽에 배치되는 제1기입 비트라인을 통하여 제1기입 전류를 흐르게 하고, 상기 제1기입 비트라인을 사이에 두고 상기 제1독출 비트라인의 반대쪽에 배치되는 제2기입 비트라인을 통하여 상기 제1기입 전류와 같은 방향의 제1금지 전류를 흐르게 하는 것을 특징으로 하는 마그네틱 램.
  2. 제1항에 있어서, 상기 독출 비트라인들과 상기 기입 비트라인들은,
    하나씩 교대로 배치되는 것을 특징으로 하는 마그네틱 램.
  3. 제1항에 있어서,
    상기 제1저항 변화 소자를 사이에 두고 상기 제1기입 비트라인의 반대쪽에 배치되는 제3기입 비트라인을 통하여 전류를 흐르지 않도록 하는 것을 특징으로 하 는 마그네틱 램.
  4. 제1항에 있어서, 상기 제1저항 변화 소자에 상기 제1데이터와 반대의 논리 레벨을 가지는 제2데이터를 기입하는 경우,
    상기 제1저항 변화 소자를 사이에 두고 상기 제1기입 비트라인의 반대쪽에 배치되는 제3기입 비트라인을 통하여 제2기입 전류를 흐르게 하고, 상기 제1기입 비트라인을 통하여 전류를 흐르지 않도록 하는 것을 특징으로 하는 마그네틱 램.
  5. 제4항에 있어서, 상기 제2기입 전류는,
    상기 제1기입 전류의 방향과 같은 방향으로 흐르는 전류인 것을 특징으로 하는 마그네틱 램.
  6. 제4항에 있어서,
    상기 제3기입 비트라인을 사이에 두고 상기 제1독출 비트라인의 반대쪽에 배치되는 제4기입 비트라인을 통하여 상기 제2기입 전류와 같은 방향의 제2금지 전류를 흐르게 하는 것을 특징으로 하는 마그네틱 램.
  7. 제6항에 있어서, 상기 제1 또는 제2금지 전류량은,
    상기 제1 또는 제2기입 전류량보다 작은 것을 특징으로 하는 마그네틱 램.
  8. 제7항에 있어서, 상기 제1 또는 제2금지 전류량은,
    상기 제1 또는 제2기입 전류량의 1/2인 것을 특징으로 하는 마그네틱 램.
  9. 제1항에 있어서,
    상기 저항 변화 소자들은, 반도체 기판 상에서 수직 방향으로 형성되고,
    상기 제1기입 전류 및 상기 제1금지 전류는, 수직 방향으로 흐르는 것을 특징으로 하는 마그네틱 램.
  10. 제9항에 있어서,
    상기 반도체 기판 상에서 상기 비트라인들과 다른 층에 형성되는 워드라인을 더 구비하는 것을 특징으로 하는 마그네틱 램.
  11. 제10항에 있어서, 상기 워드라인 및 상기 비트라인들은,
    상기 반도체 기판 상에서 수평 방향으로 형성되는 것을 특징으로 하는 마그네틱 램.
  12. 제10항에 있어서,
    상기 반도체 기판 상에서 수직 방향으로 형성되며, 상기 기입 비트라인들에 각각 연결되는 기입 다이오드들; 및
    상기 반도체 기판 상에서 수직 방향으로 형성되며, 상기 독출 비트라인들에 각각 연결되는 상기 저항 변화 소자들에 각각 연결되는 독출 다이오드들을 더 구비하는 것을 특징으로 하는 마그네틱 램.
  13. 제1항에 있어서, 상기 저항 변화 소자는,
    자기 저항 변화 소자인 것을 특징으로 하는 마그네틱 램.
  14. 반도체 기판 상에 수직 방향으로 형성되는 복수개의 다이오드들;
    상기 반도체 기판 상에 수평 방향으로 형성되는 복수개의 비트라인들;
    상기 다이오드들 중에서 독출 다이오드들과 상기 비트라인들 중에서 독출 비트라인들 사이에 각각 전기적으로 연결되는 자기 저항 변화 소자들;
    상기 다이오드들 중에서 기입 다이오드들은, 상기 비트라인들 중에서 기입 비트라인들에 전기적으로 연결되고,
    상기 저항 변화 소자들 중 제1저항 변화 소자에 제1데이터를 기입하는 경우, 상기 제1저항 변화 소자에 연결되는 제1독출 비트라인의 한쪽에 배치되는 제1기입 비트라인 및 제1기입 다이오드를 통하여 제1기입 전류를 흐르게 하고, 상기 제1기입 비트라인을 사이에 두고 상기 제1독출 비트라인의 반대쪽에 배치되는 제2기입 비트라인 및 제2기입 다이오드를 통하여 상기 제1기입 전류와 같은 방향의 제1금지 전류를 흐르게 하는 것을 특징으로 하는 마그네틱 램.
  15. 제14항에 있어서,
    상기 반도체 기판 상에서 수직 방향으로 형성되며, 상기 자기 저항 변화 소자들 또는 상기 다이오드들을 상기 비트라인들에 전기적으로 연결하는 메탈-콘택들을 더 구비하는 것을 특징으로 하는 마그네틱 램.
  16. 제14항에 있어서,
    상기 반도체 기판 상에서 상기 비트라인들과 다른 층에 형성되며, 상기 다이오드들을 통하여, 상기 비트라인들 및 상기 자기 저항 변화 소자들과 전기적으로 연결되는 워드라인을 더 구비하는 것을 특징으로 하는 마그네틱 램.
  17. 제16항에 있어서,
    상기 반도체 기판 상에서 상기 비트라인들 및 상기 다이오드들과 다른 층에 형성되며, 상기 워드라인에 메탈-콘택을 통하여 연결되는 제1형 활성화 층을 더 구비하고,
    상기 다이오드들은 상기 제1형 활성화 층위에 수직으로 형성되는 것을 특징으로 하는 마그네틱 램.
  18. 제1항에 있어서, 상기 제1금지 전류량은,
    상기 제1기입 전류량보다 작은 것을 특징으로 하는 마그네틱 램.
  19. 제18항에 있어서, 상기 제1금지 전류량은,
    상기 제1기입 전류량의 1/2인 것을 특징으로 하는 마그네틱 램.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101116407B1 (ko) 2009-03-12 2012-03-08 가부시끼가이샤 도시바 반도체 기억 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITRM20080543A1 (it) * 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
JP5127661B2 (ja) * 2008-10-10 2013-01-23 株式会社東芝 半導体記憶装置
US9129706B2 (en) * 2012-10-31 2015-09-08 Qualcomm Incorporated Dummy read to prevent crowbar current during read-write collisions in memory arrays with crosscoupled keepers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020042751A (ko) * 2000-10-31 2002-06-07 추후제출 Ｍｒａｍ-장치 내에서의 바람직하지 않은 프로그래밍을예방하기 위한 방법
US6404671B1 (en) 2001-08-21 2002-06-11 International Business Machines Corporation Data-dependent field compensation for writing magnetic random access memories
JP2003257174A (ja) 2002-03-04 2003-09-12 Mitsubishi Electric Corp 薄膜磁性体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366702B1 (ko) 2000-02-03 2003-01-08 삼성전자 주식회사 쓰기 및 읽기 회로를 갖는 자기 터널 접합 소자를 이용한자기 랜덤 액세스 메모리
US6208572B1 (en) * 2000-06-12 2001-03-27 International Business Machines Corporation Semiconductor memory device having resistive bitline contact testing
JP2002150764A (ja) 2000-11-06 2002-05-24 Canon Inc 磁性薄膜メモリ
US6449200B1 (en) * 2001-07-17 2002-09-10 International Business Machines Corporation Duty-cycle-efficient SRAM cell test
US6498747B1 (en) * 2002-02-08 2002-12-24 Infineon Technologies Ag Magnetoresistive random access memory (MRAM) cross-point array with reduced parasitic effects
JP4539007B2 (ja) 2002-05-09 2010-09-08 日本電気株式会社 半導体記憶装置
KR100506060B1 (ko) * 2002-12-16 2005-08-05 주식회사 하이닉스반도체 낸드형 자기저항 램

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020042751A (ko) * 2000-10-31 2002-06-07 추후제출 Ｍｒａｍ-장치 내에서의 바람직하지 않은 프로그래밍을예방하기 위한 방법
US6404671B1 (en) 2001-08-21 2002-06-11 International Business Machines Corporation Data-dependent field compensation for writing magnetic random access memories
JP2003257174A (ja) 2002-03-04 2003-09-12 Mitsubishi Electric Corp 薄膜磁性体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101116407B1 (ko) 2009-03-12 2012-03-08 가부시끼가이샤 도시바 반도체 기억 장치

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