JP4539007B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にトンネル磁気抵抗（Tunneling Magnetroregistance）素子（以下、ＴＭＲという）をメモリセルとして用いた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
２層の強磁性体層間に薄い絶縁バリアを挟み強磁性体の磁化の状態によって変化するトンネル電流をメモリビットとして利用するＴＭＲをトランジスタと共に集積化した半導体記憶装置は、低電圧駆動にて高速動作が可能な、高集積化不揮発性メモリを実現できるものとして大きな期待がかけられている。
図１２に2000 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS (pｐ.128−129)で報告されたＴＭＲの例を示す。図１２ではＦｅＭｎ（１０ｎｍ）で形成された反強磁性体層１０１、ＣｏＦｅ（２．４ｎｍ）で形成されたピン層１０２、Ａｌ２Ｏ３で形成されたトンネル絶縁層１０３、ＮｉＦｅ（５ｎｍ）で形成されたフリー層１０４が積層されている。反強磁性体層１０１とフリー層１０４には電圧が印加できるように、導体配線（上部電極及び下部電極）が接続されている。ピン層１０２の磁化方向は、反強磁性体層１０１によりある方向に固定される。フリー層１０４は、ある方向に磁化し易いように形成されており、その磁化方向は、外部から磁場を印加することにより変化させることができる。膜の水平方向のうち、磁化し易い方向を容易軸、容易軸に垂直で磁化し難い方向を困難軸と呼ぶ。フリー層１０４とピン層１０２との間に電圧を印加するとトンネル絶縁層１０３を通して電流が流れるが、フリー層１０４とピン層１０２の磁化方向の関係により抵抗値が変化する。すなわち磁化方向が同じ場合は抵抗が低く、反対向きの場合は抵抗が高くなる。
【０００３】
次に、図１３を用いてＴＭＲを不揮発性メモリの記憶素子として用いた従来例を示す。この例は、上述の文献で報告されたものである。この例ではアレイ状に配置されたＴＭＲ１０７の上下に交差する１対の配線が設置される。上部配線（ビット線となる）１０８は、ＴＭＲ１０７のフリー層と接続されており、下部配線（書き込みワード線となる）１１１は、ＴＭＲ１０７の下の第３の配線１０９に接している。ＴＭＲ１０７の反強磁性体層は、第３の配線１０９を介して下層に形成されたトランジスタ１１０のドレインに接続されている。２つの配線１０８、１１１に電流を流すことで交点近傍に合成磁場を発生させ、電流の方向によりフリー層の磁化方向を設定する。これによりＴＭＲ１０７の抵抗値を変化させることができる。データの読み出しは、読み出すＴＭＲ１０７に接続されたトランジスタ１１０を読み出しワード線１１２によりオン状態にして、上部配線１０８よりＴＭＲ１０７に電圧を印加し流れる電流でＴＭＲの抵抗値を評価することにより行う。
【０００４】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置では、磁気抵抗素子がワード線よりビット線に近い位置に配置されている。この場合、メモリアレイの高集積化が図れないという問題がある。これについて以下に説明する。
磁気抵抗素子は、前述のように磁化し易い向きとなる容易軸をひとつ、つまり一軸異方性を持たせるため、一軸方向に長い形状、たとえば長方形にすることが一般的である。この場合ほぼ長辺方向に容易軸が向くので、ビット線で磁化方向を制御するためにはビット線をこの長辺とほぼ直角の向きに配置する。これに対しワード線は、ビット線とほぼ直角に配置する。ここで配線と磁気抵抗素子との距離について着目する。図１３に示すように、従来例ではＴＭＲ１０７とビット線（１０８）が接して配置されている。これに対して、ＴＭＲ１０７と書き込みワード線（１１１）との間には、トランジスタへ接続する第３の配線１０９と、この第３の配線１０９と書き込みワード線（１１１）とを絶縁する層間絶縁膜とが挟まっている。このためＴＭＲ１０７と書き込みワード線（１１１）とはこれらの厚さ分、離れて配置されていることになる。
【０００５】
ここで集積化を考える。集積化を妨げる一つの要因として隣接セルに書き込みを行う場合に発生するディスターブ現象がある。これは隣接するワード線やビット線に電流を流して書き込みを行った場合、その配線が発生する磁場により隣接するセルに磁化状態として書き込まれていたデータが壊される現象である。この現象は磁気抵抗素子と本来書き込みを行う配線との距離及び磁気抵抗素子と隣接配線との距離の関係が影響する。すなわち、配線同士のピッチが狭いほど、また磁気抵抗素子と書き込み配線（ワード線、ビット線）との距離が離れているほど、磁気抵抗素子にとって自己の書き込み配線と隣接書き込み配線の区別がつきにくくなるため、ディスターブの可能性が高くなる。従来例ではワード線と磁気抵抗素子との距離が離れているため、ワード線によるディスターブが起こりやすく、ワード線同士のピッチを小さくして集積化しようとする際にディスターブを抑制するための制限を受けることになる。またビット線同士のピッチを小さくしようとした場合、従来の例ではビット線と磁気抵抗素子とは接して配置されているため両者の距離は近くディスターブ発生の可能性は低くなる。しかし、ビット線の幅方向が磁気抵抗素子の長辺方向と同一になっているためピッチを小さくできない。
このためワード線、ビット線とも密な配置にすることが困難であり、集積化が難しいという問題があった。
本発明の目的は、磁気抵抗素子、ワード線及びビット線の配置を最適化することにより、磁気抵抗素子を高密度に配置できる半導体記録装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、第１、第２の２系統の配線が互いに交差し、その交差部に配置された磁気抵抗素子を記憶素子として用いる半導体記憶装置において、前記磁気抵抗素子の磁性体の磁化方向を電流の向きで制御する第1系統の配線は、前記磁気抵抗素子の磁化方向の変化する磁性体からの距離が第２系統の配線より離れており、前記第１、第２系統の配線は、それぞれ所定のピッチで配置されており、前記第１系統の配線配置の繰り返しピッチの方が前記第２系統の配線配置の繰り返しピッチより広く、前記磁気抵抗素子の形状は一軸方向に長く、前記第1系統の配線の配線方向より前記第２系統の配線の配線方向に長い形状を有しており、各前記第２系統の配線には、当該第２系統の配線の配線方向に配列された前記磁気抵抗素子が直接またはビアホールを介して直接的に接続されていることを特徴とする半導体記憶装置、が提供される。
そして、好ましくは、前記第1系統の配線がビット線であり、前記第２系統の配線がワード線である。
【０００７】
幅が狭い方の配線であるワード線が磁気抵抗素子から離れていると隣接ワード線の磁場の影響を受け易く集積化が難しい。磁気抵抗素子からの距離が離れている方の配線を、幅広の配線であるビット線とすることによりワード線を密に配置することが可能となり、高集積化できる。そして、ワード線のピッチとビット線のピッチをともに小さくすることができ、記憶セルを高密度に配置できる。これにより、高集積化による半導体装置の縮小化及び大容量化が実現できる。
【０００８】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に即し図面を参照して詳細に説明する。
[第1の実施例]
図１は、本発明の第1の実施例の半導体記憶装置のメモリセルアレイ部の部分平面図、図２は、図１のＸ−Ｘ′線とＹ−Ｙ′線での断面図、図３は、第1の実施例の回路概要図である。
【０００９】
この実施例の半導体記憶装置は、ワード線（Ｗ１、Ｗ２、Ｗ３）５０、ビット線（Ｂ１、Ｂ２、Ｂ３）５１、ＴＭＲ（Ｃ１）５２、ワード線制御回路５３、ビット線制御回路５４、ワード線終端回路５５、ビット線終端回路５６、判別回路５７、切り替え回路５８、参照電圧発生回路５９とを有する。ＴＭＲ５２は、ワード線５０とビット線５１の交差部に形成される。図４にＴＭＲ５２部分の断面図を示す。ＴＭＲ５２は、下部電極１０５及び上部電極１０６の間に反強磁性体層１０１、ピン層１０２、トンネル絶縁層１０３及びフリー層１０４が積層されており、フリー層１０４は、上部電極１０６に接している。
図３に示すように、ＴＭＲ５２の一方の電極は、ワード線５０に接続され、もう一方の電極はビット線５１に接続される。ワード線５０の一方は、ワード線制御回路５３に接続され、もう一方は、ワード線終端回路５５に接続される。ビット線５１の一方は、ビット線制御回路５４に接続され、もう一方は、切り替え回路５８を介してビット線終端回路５６と判別回路５７の一方の入力端子とに接続される。判別回路５７のもう一方の入力端子は、参照電圧発生回路５９の出力端子と接続される。
【００１０】
ワード線制御回路５３は、所望のワード線を選択し、書き込み電流を流す機能と、読み出し電圧を印加する機能とを持つ。ビット線制御回路５４は、所望のビット線を選択し、データに応じた書き込み電流を流す機能と、ビット線を切り離す機能を持つ。切り替え回路５８は、ビット線終端回路５６と判別回路５７のどちらをビット線５１と接続するかを切り替える機能を持つ。判別回路５７は、接続されたビット線の電位と参照電位との比較を行い、データの“１”、“０”に相当する電位を出力する機能を持つ。ビット線に流れる電流と参照電流とを比較してもよい。
【００１１】
次に、本実施例の半導体記憶装置の製造方法について説明する。半導体記憶装置は、シリコン基板（図示しない）上にトランジスタ等の素子や配線を形成した後、シリコン酸化膜６１をプラズマＣＶＤ法により形成し、化学的機械的研磨（ＣＭＰ）により平坦化する。下層配線と電気的に接続したい部分のシリコン酸化膜６１をフォトリソグラフィ技術とドライエッチング技術を用いて部分的に除去し、タングステンをＣＶＤで埋め込んだ後、再度ＣＭＰを行い平坦化して、プラグ６２を形成する。その後ビット線５１となるＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、Ａｌ（５０ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。
続けて、ＴＭＲ５２となるＦｅＭｎ（２０ｎｍ）、ＣｏＦｅ（２．４ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化してＡｌＯを形成する。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（４０ｎｍ）をスパッタ法により形成する。この構造ではＮｉＦｅがフリー層となり、この磁化方向としてデータが書き込まれ、記憶される。次に、レジストを塗布、ベーク、露光、現像して、形成すべきＴＭＲ形状のレジスト膜を形成する。その後イオンミリングによりＴａ、ＮｉＦｅ、ＡｌＯ、ＣｏＦｅ、ＦｅＭｎをパターニングしてＴＭＲ５２を形成する。レジスト膜を有機溶剤により除去した後、前述のフォトリソグラフィ技術により形成すべきビット線パターンのレジスト膜を形成し、ドライエッチング技術によりＴａ、Ａｌ、ＴｉＮ、Ｔｉを加工し、ビット線５１と引き出し線８を形成する。レジスト膜を有機溶剤で除去した後、全面にＣＶＤ法によりシリコン酸化膜６３を３００ｎｍ厚に成膜する。そして、ＣＭＰにより平坦化し、ＴＭＲ５２上のＴａが２０ｎｍ程度残るようにする。ビット線５１と同層の引き出し線８と接続する部分のシリコン酸化膜６３をフォトリソグラフィ技術とドライエッチング技術により除去してビアホール６４を形成した後、Ｔｉ、ＴｉＮ、ＡｌＳｉＣｕ、ＴｉＮをスパッタ法により成膜し、フォトリソグラフィ技術とドライエッチング技術によりワード線形状にパターニングしてワード線５０を形成する。ワード線（Ｗ２）５０は、ビアホール６４を介して、ビット線５１と同じ平面に形成された引き出し線８に電気的に接続される。
この場合、ワード線の主に電流が流れる領域は、ＡｌＳｉＣｕ部分となる。ＴＭＲ構成材料の成膜前後にアモルファスシリコンなどの非線形抵抗を持つ材料やその積層構造を挿入することでＴＭＲに非線形特性を持たせることもできる。
【００１２】
次に、この半導体記憶装置の使用方法について述べる。この半導体記憶装置は、ＴＭＲを記憶素子とした不揮発性メモリを構成している。各ＴＭＲ５２は、ビット線幅方向に長辺を持つ長方形であり、形状異方性のためビット線５１の電流磁場により磁化状態が変化する。まず、データの書き込みについて説明する。ビット線Ｂ１とワード線Ｗ１との交差部に形成されたセルＣ１（ＴＭＲ）に書き込む場合、まず切り替え回路５８によりビット線５１とビット線終端回路５６を接続する。ワード線制御回路５３によりワード線Ｗ１に電流を流し、ビット線制御回路５４によりビット線Ｂ１にデータに相当する方向の電流を流すと、交差点にあるセルＣ１のＴＭＲ５２には合成磁場が印加され、ビット線５１の電流方向に従ってフリー層が磁化される。電流を止めた後も、フリー層が形状異方性のため磁化方向は保持される。
【００１３】
次に、データの読み出しについて説明する。ビット線Ｂ１をビット線制御回路５４から切り離して、切り替え回路５８により判別回路５７に接続する。ワード線Ｗ１に０．５Ｖ程度を印加する。その他の配線は、接地する。
ワード線Ｗ１とビット線Ｂ１の交差点にあるＴＭＲは、磁化方向により抵抗値が変わるため、ビット線Ｂ１の電位上昇速度が異なる。１００ｎｓ経過後、判別回路５７により回路設計時に設定した参照電圧発生回路５９から出力される参照電圧と比較することで磁化方向を判別し、書き込まれていたデータを読み出すことができる。参照電圧は、メモリセル製造後、セルの抵抗を測定し、その値を処理して決定し、この決めた値を参照電圧発生回路に記憶させてもよい。また、前述の読み出したビット線電位を記憶しておき、読み出したセルに既知のデータを書き込み、再度読み出したときのビット線電圧と比較する方法や別セルに相補データを書き込み、そのセルの出力ビット線電位と比較しその大小からデータを判別する方法などがある。
この実施例では、ワード線５０の配置ピッチｐＷは０．６μｍ、ワード線幅は０．３μｍ、ビット線５１の配置ビッチｐＢは０．８μｍ、ビット線幅は０．５μｍ、ＴＭＲ５２のサイズは０．２５μｍ×０．４５μｍである。ワード線５０からＴＭＲ５２のフリー層までの距離ｄＷは２０ｎｍ程度となる。ＴＭＲ５２のフリー層とビット線５１との距離ｄＢは４４ｎｍ程度である。このようにビット線５１は、フリー層より距離が離れているが、ピッチが広いためディスターブ発生の可能性は低く、またワード線５０は、距離が近いためディスターブを発生させる可能性は低く、ピッチを小さくすることができる。
【００１４】
[第２の実施例]
次に、図５及び図６を参照して第２の実施例を説明する。
図５は、本発明の第２の実施例に係る半導体記憶装置のセルアレイ部の部分平面図、図６は、図５のＸ−Ｘ′線及びＹ−Ｙ′線における断面図である。この半導体記憶装置の回路構成は図３と同じである。
次に、本実施例の半導体記憶装置の製造方法について説明する。半導体記憶装置は、シリコン基板（図示しない）上にトランジスタ等の素子や配線を形成した後、シリコン酸化膜６１をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。下層配線と電気的に接続したい部分のシリコン酸化膜６１をフォトリソグラフィ技術とドライエッチング技術を用いて部分的に除去してビアホールを形成し、タングステンをＣＶＤで埋め込んだ後、再度ＣＭＰを行い平坦化して、プラグ６２を形成する。その後ワード線５０となるＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（５０ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。続けてＴＭＲ５２を構成するＮｉＦｅ（５ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、プラズマ酸化によりＡｌを酸化してＡｌＯを形成する。その後、ＣｏＦｅ（２．４ｎｍ）、ＩｒＭｎ（２０ｎｍ）、Ｔａ（１００ｎｍ）をスパッタ法により形成する。この構造ではＮｉＦｅがフリー層となる。
【００１５】
フォトリソグラフィ技術とイオンミリング技術によりＴａ、ＦｅＭｎ、ＣｏＦｅ、ＡｌＯ、ＮｉＦｅをＴＭＲ形状に加工する。レジスト膜を有機溶剤により除去した後、フォトリソグラフィ技術とドライエッチング技術によりＴａ、ＡｌＳｉＣｕ、ＴｉＮ、Ｔｉを加工し、ワード線５０と引き出し線９を形成する。レジスト膜を有機溶剤で除去した後全面にスパッタ法によりシリコン酸化膜６３を４００ｎｍ厚に成膜する。ＣＭＰによりＴＭＲ上に１００ｎｍのシリコン酸化膜６３が残る程度まで平坦化し、フォトリソグラフィ技術とドライエッチング技術を用いてＴＭＲ５２上及びワード線５０と同層の引き出し線９に接続したい部分にビアホール６４、６５を形成する。ビット線となるＴｉ、ＴｉＮ、ＡｌＳｉＣｕ、ＴｉＮをスパッタ法により成膜し、フォトリソグラフィ技術とドライエッチング技術によりビット線形状にパターニングしてビット線（Ｂ１、Ｂ２）５１を形成する。ビット線（Ｂ２）５１は、ビアホール６４を介して、ＴＭＲ５２に接続されると共に、ビアホール６５を介してワード線５０と同じ平面に形成された引き出し線９に電気的に接続される。
【００１６】
この半導体記憶装置の使用方法は第１の実施例と同様である。
この実施例では、ワード線５０の配置ピッチｐＷは１．２μｍ、ワード線幅は０．６μｍ、ビット線５１の配置ビッチｐＢは１．６μｍ、ビット線幅は０．８μｍ、ＴＭＲのサイズは０．５μｍ×０．７μｍである。ワード線５０からＴＭＲ５２のフリー層までの距離ｄＷは２０ｎｍ程度となる。ＴＭＲ５２のフリー層とビット線５１との距離ｄＢは２２４ｎｍ程度である。このようにビット線５１は、フリー層より距離が離れているが、ピッチが広いためディスターブ発生の可能性は低く、またワード線５０は距離が近いためディスターブを発生させる可能性は低く、ピッチを小さくすることができる。
【００１７】
[第３の実施例]
次に、図７乃至図９を参照して第３の実施例を説明する。
図７は、本発明の第３の実施例に係る半導体記憶装置のメモリセル部の部分平面図、図８は、図７のＸ−Ｘ′線及びＹ−Ｙ′線における断面図、図９は、この半導体記憶装置の回路構成図である。この半導体記憶装置は、ワード線（Ｗ１、Ｗ２、Ｗ３）５０、読み出しビット線（ＢＲ１、ＢＲ２、ＢＲ３、ＢＲ４）７０、書き込みビット線（ＢＷ１、ＢＷ２、ＢＷ３、ＢＷ４）７１、ＴＭＲ５２、ワード線制御回路５３、ビット線制御回路５４、ワード線終端回路５５、ビット線終端回路５６、判別回路５７、切り替え回路５８、参照電流発生回路７２とを有する。ＴＭＲ５２は、ワード線５０と読み出しビット線７０の交差部に形成される。書き込みビット線７１は、絶縁膜を挟んで読み出しビット線７０のほぼ真下に形成される。ＴＭＲ５２の片方の電極は、ワード線５０に接続され、もう一方の電極は、読み出しビット線７０に接続される。ワード線５０の一方は、ワード線制御回路５３に接続され、もう一方は、ワード線終端回路５４に接続される。書き込みビット線７１の一方は、ビット線制御回路５４に接続され、もう一方は、ビット線終端回路５６に接続される。
【００１８】
読み出しビット線７０の一方はビット線制御回路５４に接続され、もう一方は、切り替え回路５８を介してビット線終端回路５６と判別回路５７の一方の入力端子とに接続される。判別回路５７のもう一方の入力端子は、参照電流発生回路７２の出力と接続される。ワード線制御回路５３は、所望のワード線５０を選択し、書き込み電流を流す機能と、所望のワード線を接地する機能とを持つ。ビット線制御回路５４は、所望の書き込みビット線７１を選択しデータに応じた書き込み電流を流す機能と、所望の読み出しビット線７０を選択しデータに応じた書き込み電流を流す機能と切り離す機能とを持つ。切り替え回路５８は、ビット線終端回路５６と判別回路５７のどちらを読み出しビット線７０と接続するかを切り替える機能を持つている。判別回路５７は、接続されたビット線に流れる電流と参照電流との比較を行い、データの“１”、“０”に相当する電位を出力する機能を持つている。
【００１９】
次に、半導体記憶装置の製造方法について説明する。半導体記憶装置は、シリコン基板（図示しない）上にトランジスタ等の素子や書き込みビット線７１を引き出し線８含む配線を形成した後、シリコン酸化膜６１をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。下層配線と電気的に接続したい部分のシリコン酸化膜６１をフォトリソグラフィ技術とドライエッチング技術を用いて部分的に除去してビアホールを形成し、タングステンをＣＶＤで埋め込んだ後、再度ＣＭＰを行い平坦化してシリコン酸化膜を２００ｎｍ残し、プラグ６２を形成する。その後読み出しビット線７０となるＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＣｕ（３０ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。続けて、ＴＭＲ５２を構成するＮｉＦｅ（５ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化してＡｌＯを形成する。その後、ＣｏＦｅ（２．４ｎｍ）、ＩｒＭｎ（２０ｎｍ）、Ｔａ（１００ｎｍ）をスパッタ法により形成する。この構造ではＮｉＦｅがフリー層となる。フォトリソグラフィ技術とイオンミリング技術によりＴａ、ＦｅＭｎ、ＣｏＦｅ、ＡｌＯ、ＮｉＦｅを加工し、ＴＭＲ５２を形成する。レジスト膜を有機溶剤により除去した後、フォトリソグラフィ技術とドライエッチング技術によりＴａ、ＡｌＣｕ、ＴｉＮ、Ｔｉを加工し、読み出しビット線７０と引き出し線９を形成する。
【００２０】
レジスト膜を有機溶剤で除去した後、全面にスパッタ法によりシリコン酸化膜６３を３００ｎｍ厚に成膜する。ＣＭＰにより平坦化し、ＴＭＲ上のＴａが５０ｎｍ程度残るようにする。読み出しビット線７０と同層の引き出し線９と接続する部分のシリコン酸化膜６３をフォトリソグラフィ技術とドライエッチング技術により除去してビアホール６４を形成した後、Ｔｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮ、ＡｌＣｕ、ＴｉＮをスパッタ法により形成し、フォトリソグラフィ技術とドライエッチング技術によりワード線５０を形成する。ＴＭＲ５２の層構成の順番が逆でもかまわない。また読み出し・書き込みビット線７０、７１とワード線５０のＴＭＲ５２に対する上下関係が逆になってもかまわない。ワード線（Ｗ２）５０は、ビアホール６４を介して、読み出しビット線７０と同じ平面に形成された引き出し線９に電気的に接続される。また、引き出し線９は、プラグ６２を介して、書き込みビット線７１と同じ平面に形成された引き出し線８に電気的に接続される。
【００２１】
次に、この半導体記憶装置の使用方法について述べる。この半導体記憶装置は、ＴＭＲを記憶素子（セル）とした、不揮発性メモリを構成している。各ＴＭＲ５２は、書き込みビット線幅方向に長辺を持つ長方形であり、形状異方性のため書き込みビット線７１の電流磁場により磁化状態が変化する。
データの書き込みについて説明する。ワード線Ｗ１と書き込みビット線ＢＷ１との交差部に形成されたＴＭＲセルＣ１に書き込む場合、まず切り替え回路５８により読み出しビット線７０とビット線終端回路５６を接続する。ワード線制御回路５３によりワード線Ｗ１に電流を流し、ビット線制御回路５４により書き込みビット線ＢＷ１と読み出しビット線ＢＲ１にデータに相当する方向の電流を流すと、交差点にあるＴＭＲ５２には合成磁場が印加され、ビット線の電流方向に従ってフリー層が磁化される。電流を止めた後も、フリー層には形状異方性があるため磁化方向は保持される。
【００２２】
次に、データの読み出しについて説明する。読み出しビット線ＢＲ１をビット線制御回路５４により切り離し、切り替え回路５８により判別回路５７に接続する。そして、ワード線Ｗ１を接地する。その他のワード線は、判別回路５７のＴＭＲセルＣ１に電流を供給する定電圧源の電位と同電位とする。ワード線Ｗ１とビット線ＢＲ１の交差点にあるＴＭＲは、磁化方向により抵抗値が変わっているため、読み出しビット線ＢＲ１に流れ込む電流量が異なる。判別回路５７により参照電流発生回路７２の電流値と比較することで磁化方向を判別し、書き込まれていたデータを読み出すことができる。書き込み時に読み出しビット線７０には電流を流さず、書き込みビット線７１の電流のみで書き込んでもよい。
【００２３】
この実施例では、ワード線５０の配置ピッチｐＷは０．６μｍ、ワード線幅は０．３μｍ、書き込みビット線７１の配置ビッチｐＢは０．８μｍ、ビット線幅は０．５μｍ、ＴＭＲのサイズは０．２５μｍ×０．４５μｍである。ワード線５０からＴＭＲ５２のフリー層までの距離ｄＷは７５ｎｍ程度となる。ＴＭＲ５２のフリー層と書き込みビット線７１との距離ｄＢは２９０ｎｍ程度である。このように書き込みビット線７１は，フリー層より距離が離れているが、ピッチが広いためディスターブ発生の可能性は低く、またワード線５０は、距離が近いためディスターブを発生させる可能性は低く、ピッチを小さくすることができる。また、この構造においては書き込みビット線７１に電流を流し易い材料、構造を設定でき、読み出しビット線７０には読み出しができる抵抗範囲内であればＴＭＲ５２が良質となる構造、材料が設定できるという利点がある。
【００２４】
[第４の実施例]
次に、図１０及び図１１を参照して第４の実施例を説明する。
図１０は、本発明の第４の実施例に係る半導体記憶装置のセルアレイ部の部分平面図、図１１は、図７のＸ−Ｘ′線及びＹ−Ｙ′線における断面図である。この半導体記憶装置の回路図上の構成は第３の実施例と同様である。
本実施例の半導体記憶装置の製造方法について説明する。半導体記憶装置は、シリコン基板（図示しない）上にトランジスタ等の素子や配線を形成した後、シリコン酸化膜６１をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。下層配線と電気的に接続したい部分のシリコン酸化膜６１をフォトリソグラフィ技術とドライエッチング技術を用いて部分的に除去し、タングステンをＣＶＤで埋め込んだ後、再度ＣＭＰを行い平坦化してシリコン酸化膜を２００ｎｍ残し、プラグ６２を形成する。その後読み出しビット線７０となるＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、Ａｌ（３０ｎｍ）、Ｔａ（５０ｎｍ）をスパッタ法により連続して成膜する。次に、全面にＴＭＲ５２を構成するＦｅＭｎ（１０ｎｍ）、ＣｏＦｅ（２．４ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化してＡｌＯを形成する。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（１００ｎｍ）をスパッタ法により形成する。
【００２５】
フォトリソグラフィ技術とイオンミリング技術によりＴａ、ＮｉＦｅ、ＡｌＯ、ＣｏＦｅ、ＦｅＭｎを加工しＴＭＲ５２を形成する。レジスト膜を有機溶剤により除去した後、フォトリソグラフィ技術及びドライエッチング技術によりＴａ、Ａｌ、ＴｉＮ、Ｔｉを加工し、読み出しビット線７０と引き出し線９を形成する。レジスト膜を有機溶剤により除去した後、全面にスパッタ法によりシリコン酸化膜６３を３００ｎｍ厚に成膜する。この表面をＣＭＰにより平坦化し、ＴＭＲ５２上のＴａを表面に出す。次に、読み出しビット線７０、プラグ６２と接続する部分のシリコン酸化膜６３をフォトリソグラフィ技術とドライエッチング技術により除去しビアホール６４を形成した後、Ｔｉ、ＴｉＮ、Ａｌ、ＴｉＮをスパッタ法により形成し、フォトリソグラフィ技術とドライエッチング技術によりワード線５０を形成する。さらに、シリコン酸化膜６６を成膜し平坦化後、Ｔｉ、ＴｉＮ、ＡｌＳｉＣｕ、ＴｉＮをスパッタ法により形成し、フォトリソグラフィ技術とドライエッチング技術により書き込みビット線形状にパターニングして書き込みビット線７１を形成する。書き込みビット線７１、ワード線５０と読み出しビット線７０のＴＭＲ５２に対する上下関係は逆になってもかまわない。ワード線（Ｗ２）５０は、ビアホール６４を介して、読み出しビット線７０と同じ平面に形成された引き出し線９に電気的に接続される。
【００２６】
この半導体記憶装置の使用方法は第３の実施例と同様であるが、書き込み時にＴＭＲ５に同じ向きの書き込み磁場を与えるため書き込みビット線７１と読み出しビット線７０に流す電流が逆になるよう、ビット線制御回路５４で制御する必要がある。
この実施例でも書き込みビット線７１は、フリー層より距離が離れているが、ピッチが広いためディスターブ発生の可能性は低く、またワード線５０は、距離が近いためディスターブを発生させる可能性は低く、ピッチを小さくすることができる。また、この実施例の構造においても書き込みビット線７１に電流を流し易い材料、構造を設定でき、読み出しビット線７０には読み出しができる抵抗範囲内であればＴＭＲ５２が良質となる構造、材料が設定できるという利点がある。
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、磁気抵抗素子との距離が離れている配線をビット線もしくは書き込み用ビット線に設定し、近い方をワード線に設定できる。これによりワード線のピッチを小さくすることができ、集積度の高い半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例に係る半導体記憶装置のメモリセルアレイ部の部分平面図。
【図２】 図１のＸ−Ｘ′線とＹ−Ｙ′線での断面図。
【図３】 本発明の第１の実施例の回路概要図。
【図４】 本発明の第１の実施例に係るＴＭＲの断面図。
【図５】 本発明の第２の実施例に係る半導体記憶装置のメモリセルアレイ部の部分平面図。
【図６】 図５のＸ−Ｘ′線とＹ−Ｙ′線での断面図。
【図７】 本発明の第３の実施例に係る半導体記憶装置のメモリセルアレイ部の部分平面図。
【図８】 図７のＸ−Ｘ′線とＹ−Ｙ′線での断面図。
【図９】 本発明の第３の実施例の回路概要図。
【図１０】 本発明の第４の実施例に係る半導体記憶装置のメモリセルアレイ部の部分平面図。
【図１１】 図１０のＸ−Ｘ′線とＹ−Ｙ′線での断面図。
【図１２】 従来の半導体記憶装置に用いるＴＭＲの断面図。
【図１３】 従来の半導体記憶装置の概略斜視図。
【符号の説明】
８、９ 引き出し線
５０ ワード線
５１ ビット線
５２ ＴＭＲ
５３ ワード線制御回路
５４ ビット線制御回路
５５ ワード線終端回路
５６ ビット線終端回路
５７ 判別回路
５８ 切り替え回路
５９ 参照電圧発生回路
６１、６３、６６ シリコン酸化膜
６２ プラグ
６４、６５ ビアホール
７０ 読み出しビット線
７１ 書き込みビット線
７２ 参照電流発生回路
１０１ 反強磁性体層
１０２ ピン層
１０３ トンネル絶縁層
１０４ フリー層
１０５ 下部電極
１０６ 上部電極
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にトンネル磁気抵抗（Tunneling Magnetroregistance）素子（以下、ＴＭＲという）をメモリセルとして用いた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
２層の強磁性体層間に薄い絶縁バリアを挟み強磁性体の磁化の状態によって変化するトンネル電流をメモリビットとして利用するＴＭＲをトランジスタと共に集積化した半導体記憶装置は、低電圧駆動にて高速動作が可能な、高集積化不揮発性メモリを実現できるものとして大きな期待がかけられている。
図１２に2000 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS (pｐ.128−129)で報告されたＴＭＲの例を示す。図１２ではＦｅＭｎ（１０ｎｍ）で形成された反強磁性体層１０１、ＣｏＦｅ（２．４ｎｍ）で形成されたピン層１０２、Ａｌ２Ｏ３で形成されたトンネル絶縁層１０３、ＮｉＦｅ（５ｎｍ）で形成されたフリー層１０４が積層されている。反強磁性体層１０１とフリー層１０４には電圧が印加できるように、導体配線（上部電極及び下部電極）が接続されている。ピン層１０２の磁化方向は、反強磁性体層１０１によりある方向に固定される。フリー層１０４は、ある方向に磁化し易いように形成されており、その磁化方向は、外部から磁場を印加することにより変化させることができる。膜の水平方向のうち、磁化し易い方向を容易軸、容易軸に垂直で磁化し難い方向を困難軸と呼ぶ。フリー層１０４とピン層１０２との間に電圧を印加するとトンネル絶縁層１０３を通して電流が流れるが、フリー層１０４とピン層１０２の磁化方向の関係により抵抗値が変化する。すなわち磁化方向が同じ場合は抵抗が低く、反対向きの場合は抵抗が高くなる。
【０００３】
次に、図１３を用いてＴＭＲを不揮発性メモリの記憶素子として用いた従来例を示す。この例は、上述の文献で報告されたものである。この例ではアレイ状に配置されたＴＭＲ１０７の上下に交差する１対の配線が設置される。上部配線（ビット線となる）１０８は、ＴＭＲ１０７のフリー層と接続されており、下部配線（書き込みワード線となる）１１１は、ＴＭＲ１０７の下の第３の配線１０９に接している。ＴＭＲ１０７の反強磁性体層は、第３の配線１０９を介して下層に形成されたトランジスタ１１０のドレインに接続されている。２つの配線１０８、１１１に電流を流すことで交点近傍に合成磁場を発生させ、電流の方向によりフリー層の磁化方向を設定する。これによりＴＭＲ１０７の抵抗値を変化させることができる。データの読み出しは、読み出すＴＭＲ１０７に接続されたトランジスタ１１０を読み出しワード線１１２によりオン状態にして、上部配線１０８よりＴＭＲ１０７に電圧を印加し流れる電流でＴＭＲの抵抗値を評価することにより行う。
【０００４】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置では、磁気抵抗素子がワード線よりビット線に近い位置に配置されている。この場合、メモリアレイの高集積化が図れないという問題がある。これについて以下に説明する。
磁気抵抗素子は、前述のように磁化し易い向きとなる容易軸をひとつ、つまり一軸異方性を持たせるため、一軸方向に長い形状、たとえば長方形にすることが一般的である。この場合ほぼ長辺方向に容易軸が向くので、ビット線で磁化方向を制御するためにはビット線をこの長辺とほぼ直角の向きに配置する。これに対しワード線は、ビット線とほぼ直角に配置する。ここで配線と磁気抵抗素子との距離について着目する。図１３に示すように、従来例ではＴＭＲ１０７とビット線（１０８）が接して配置されている。これに対して、ＴＭＲ１０７と書き込みワード線（１１１）との間には、トランジスタへ接続する第３の配線１０９と、この第３の配線１０９と書き込みワード線（１１１）とを絶縁する層間絶縁膜とが挟まっている。このためＴＭＲ１０７と書き込みワード線（１１１）とはこれらの厚さ分、離れて配置されていることになる。
【０００５】
ここで集積化を考える。集積化を妨げる一つの要因として隣接セルに書き込みを行う場合に発生するディスターブ現象がある。これは隣接するワード線やビット線に電流を流して書き込みを行った場合、その配線が発生する磁場により隣接するセルに磁化状態として書き込まれていたデータが壊される現象である。この現象は磁気抵抗素子と本来書き込みを行う配線との距離及び磁気抵抗素子と隣接配線との距離の関係が影響する。すなわち、配線同士のピッチが狭いほど、また磁気抵抗素子と書き込み配線（ワード線、ビット線）との距離が離れているほど、磁気抵抗素子にとって自己の書き込み配線と隣接書き込み配線の区別がつきにくくなるため、ディスターブの可能性が高くなる。従来例ではワード線と磁気抵抗素子との距離が離れているため、ワード線によるディスターブが起こりやすく、ワード線同士のピッチを小さくして集積化しようとする際にディスターブを抑制するための制限を受けることになる。またビット線同士のピッチを小さくしようとした場合、従来の例ではビット線と磁気抵抗素子とは接して配置されているため両者の距離は近くディスターブ発生の可能性は低くなる。しかし、ビット線の幅方向が磁気抵抗素子の長辺方向と同一になっているためピッチを小さくできない。
このためワード線、ビット線とも密な配置にすることが困難であり、集積化が難しいという問題があった。
本発明の目的は、磁気抵抗素子、ワード線及びビット線の配置を最適化することにより、磁気抵抗素子を高密度に配置できる半導体記録装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、第１、第２の２系統の配線が互いに交差し、その交差部に配置された磁気抵抗素子を記憶素子として用いる半導体記憶装置において、前記磁気抵抗素子の磁性体の磁化方向を電流の向きで制御する第1系統の配線は、前記磁気抵抗素子の磁化方向の変化する磁性体からの距離が第２系統の配線より離れており、前記第１、第２系統の配線は、それぞれ所定のピッチで配置されており、前記第１系統の配線配置の繰り返しピッチの方が前記第２系統の配線配置の繰り返しピッチより広く、前記磁気抵抗素子の形状は一軸方向に長く、前記第1系統の配線の配線方向より前記第２系統の配線の配線方向に長い形状を有しており、各前記第２系統の配線には、当該第２系統の配線の配線方向に配列された前記磁気抵抗素子が直接またはビアホールを介して直接的に接続されていることを特徴とする半導体記憶装置、が提供される。
そして、好ましくは、前記第1系統の配線がビット線であり、前記第２系統の配線がワード線である。
【０００７】
幅が狭い方の配線であるワード線が磁気抵抗素子から離れていると隣接ワード線の磁場の影響を受け易く集積化が難しい。磁気抵抗素子からの距離が離れている方の配線を、幅広の配線であるビット線とすることによりワード線を密に配置することが可能となり、高集積化できる。そして、ワード線のピッチとビット線のピッチをともに小さくすることができ、記憶セルを高密度に配置できる。これにより、高集積化による半導体装置の縮小化及び大容量化が実現できる。
【０００８】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に即し図面を参照して詳細に説明する。
[第1の実施例]
図１は、本発明の第1の実施例の半導体記憶装置のメモリセルアレイ部の部分平面図、図２は、図１のＸ−Ｘ′線とＹ−Ｙ′線での断面図、図３は、第1の実施例の回路概要図である。
【０００９】
この実施例の半導体記憶装置は、ワード線（Ｗ１、Ｗ２、Ｗ３）５０、ビット線（Ｂ１、Ｂ２、Ｂ３）５１、ＴＭＲ（Ｃ１）５２、ワード線制御回路５３、ビット線制御回路５４、ワード線終端回路５５、ビット線終端回路５６、判別回路５７、切り替え回路５８、参照電圧発生回路５９とを有する。ＴＭＲ５２は、ワード線５０とビット線５１の交差部に形成される。図４にＴＭＲ５２部分の断面図を示す。ＴＭＲ５２は、下部電極１０５及び上部電極１０６の間に反強磁性体層１０１、ピン層１０２、トンネル絶縁層１０３及びフリー層１０４が積層されており、フリー層１０４は、上部電極１０６に接している。
図３に示すように、ＴＭＲ５２の一方の電極は、ワード線５０に接続され、もう一方の電極はビット線５１に接続される。ワード線５０の一方は、ワード線制御回路５３に接続され、もう一方は、ワード線終端回路５５に接続される。ビット線５１の一方は、ビット線制御回路５４に接続され、もう一方は、切り替え回路５８を介してビット線終端回路５６と判別回路５７の一方の入力端子とに接続される。判別回路５７のもう一方の入力端子は、参照電圧発生回路５９の出力端子と接続される。
【００１０】
ワード線制御回路５３は、所望のワード線を選択し、書き込み電流を流す機能と、読み出し電圧を印加する機能とを持つ。ビット線制御回路５４は、所望のビット線を選択し、データに応じた書き込み電流を流す機能と、ビット線を切り離す機能を持つ。切り替え回路５８は、ビット線終端回路５６と判別回路５７のどちらをビット線５１と接続するかを切り替える機能を持つ。判別回路５７は、接続されたビット線の電位と参照電位との比較を行い、データの“１”、“０”に相当する電位を出力する機能を持つ。ビット線に流れる電流と参照電流とを比較してもよい。
【００１１】
次に、本実施例の半導体記憶装置の製造方法について説明する。半導体記憶装置は、シリコン基板（図示しない）上にトランジスタ等の素子や配線を形成した後、シリコン酸化膜６１をプラズマＣＶＤ法により形成し、化学的機械的研磨（ＣＭＰ）により平坦化する。下層配線と電気的に接続したい部分のシリコン酸化膜６１をフォトリソグラフィ技術とドライエッチング技術を用いて部分的に除去し、タングステンをＣＶＤで埋め込んだ後、再度ＣＭＰを行い平坦化して、プラグ６２を形成する。その後ビット線５１となるＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、Ａｌ（５０ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。
続けて、ＴＭＲ５２となるＦｅＭｎ（２０ｎｍ）、ＣｏＦｅ（２．４ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化してＡｌＯを形成する。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（４０ｎｍ）をスパッタ法により形成する。この構造ではＮｉＦｅがフリー層となり、この磁化方向としてデータが書き込まれ、記憶される。次に、レジストを塗布、ベーク、露光、現像して、形成すべきＴＭＲ形状のレジスト膜を形成する。その後イオンミリングによりＴａ、ＮｉＦｅ、ＡｌＯ、ＣｏＦｅ、ＦｅＭｎをパターニングしてＴＭＲ５２を形成する。レジスト膜を有機溶剤により除去した後、前述のフォトリソグラフィ技術により形成すべきビット線パターンのレジスト膜を形成し、ドライエッチング技術によりＴａ、Ａｌ、ＴｉＮ、Ｔｉを加工し、ビット線５１と引き出し線８を形成する。レジスト膜を有機溶剤で除去した後、全面にＣＶＤ法によりシリコン酸化膜６３を３００ｎｍ厚に成膜する。そして、ＣＭＰにより平坦化し、ＴＭＲ５２上のＴａが２０ｎｍ程度残るようにする。ビット線５１と同層の引き出し線８と接続する部分のシリコン酸化膜６３をフォトリソグラフィ技術とドライエッチング技術により除去してビアホール６４を形成した後、Ｔｉ、ＴｉＮ、ＡｌＳｉＣｕ、ＴｉＮをスパッタ法により成膜し、フォトリソグラフィ技術とドライエッチング技術によりワード線形状にパターニングしてワード線５０を形成する。ワード線（Ｗ２）５０は、ビアホール６４を介して、ビット線５１と同じ平面に形成された引き出し線８に電気的に接続される。
この場合、ワード線の主に電流が流れる領域は、ＡｌＳｉＣｕ部分となる。ＴＭＲ構成材料の成膜前後にアモルファスシリコンなどの非線形抵抗を持つ材料やその積層構造を挿入することでＴＭＲに非線形特性を持たせることもできる。
【００１２】
次に、この半導体記憶装置の使用方法について述べる。この半導体記憶装置は、ＴＭＲを記憶素子とした不揮発性メモリを構成している。各ＴＭＲ５２は、ビット線幅方向に長辺を持つ長方形であり、形状異方性のためビット線５１の電流磁場により磁化状態が変化する。まず、データの書き込みについて説明する。ビット線Ｂ１とワード線Ｗ１との交差部に形成されたセルＣ１（ＴＭＲ）に書き込む場合、まず切り替え回路５８によりビット線５１とビット線終端回路５６を接続する。ワード線制御回路５３によりワード線Ｗ１に電流を流し、ビット線制御回路５４によりビット線Ｂ１にデータに相当する方向の電流を流すと、交差点にあるセルＣ１のＴＭＲ５２には合成磁場が印加され、ビット線５１の電流方向に従ってフリー層が磁化される。電流を止めた後も、フリー層が形状異方性のため磁化方向は保持される。
【００１３】
次に、データの読み出しについて説明する。ビット線Ｂ１をビット線制御回路５４から切り離して、切り替え回路５８により判別回路５７に接続する。ワード線Ｗ１に０．５Ｖ程度を印加する。その他の配線は、接地する。
ワード線Ｗ１とビット線Ｂ１の交差点にあるＴＭＲは、磁化方向により抵抗値が変わるため、ビット線Ｂ１の電位上昇速度が異なる。１００ｎｓ経過後、判別回路５７により回路設計時に設定した参照電圧発生回路５９から出力される参照電圧と比較することで磁化方向を判別し、書き込まれていたデータを読み出すことができる。参照電圧は、メモリセル製造後、セルの抵抗を測定し、その値を処理して決定し、この決めた値を参照電圧発生回路に記憶させてもよい。また、前述の読み出したビット線電位を記憶しておき、読み出したセルに既知のデータを書き込み、再度読み出したときのビット線電圧と比較する方法や別セルに相補データを書き込み、そのセルの出力ビット線電位と比較しその大小からデータを判別する方法などがある。
この実施例では、ワード線５０の配置ピッチｐＷは０．６μｍ、ワード線幅は０．３μｍ、ビット線５１の配置ビッチｐＢは０．８μｍ、ビット線幅は０．５μｍ、ＴＭＲ５２のサイズは０．２５μｍ×０．４５μｍである。ワード線５０からＴＭＲ５２のフリー層までの距離ｄＷは２０ｎｍ程度となる。ＴＭＲ５２のフリー層とビット線５１との距離ｄＢは４４ｎｍ程度である。このようにビット線５１は、フリー層より距離が離れているが、ピッチが広いためディスターブ発生の可能性は低く、またワード線５０は、距離が近いためディスターブを発生させる可能性は低く、ピッチを小さくすることができる。
【００１４】
[第２の実施例]
次に、図５及び図６を参照して第２の実施例を説明する。
図５は、本発明の第２の実施例に係る半導体記憶装置のセルアレイ部の部分平面図、図６は、図５のＸ−Ｘ′線及びＹ−Ｙ′線における断面図である。この半導体記憶装置の回路構成は図３と同じである。
次に、本実施例の半導体記憶装置の製造方法について説明する。半導体記憶装置は、シリコン基板（図示しない）上にトランジスタ等の素子や配線を形成した後、シリコン酸化膜６１をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。下層配線と電気的に接続したい部分のシリコン酸化膜６１をフォトリソグラフィ技術とドライエッチング技術を用いて部分的に除去してビアホールを形成し、タングステンをＣＶＤで埋め込んだ後、再度ＣＭＰを行い平坦化して、プラグ６２を形成する。その後ワード線５０となるＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（５０ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。続けてＴＭＲ５２を構成するＮｉＦｅ（５ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、プラズマ酸化によりＡｌを酸化してＡｌＯを形成する。その後、ＣｏＦｅ（２．４ｎｍ）、ＩｒＭｎ（２０ｎｍ）、Ｔａ（１００ｎｍ）をスパッタ法により形成する。この構造ではＮｉＦｅがフリー層となる。
【００１５】
フォトリソグラフィ技術とイオンミリング技術によりＴａ、ＦｅＭｎ、ＣｏＦｅ、ＡｌＯ、ＮｉＦｅをＴＭＲ形状に加工する。レジスト膜を有機溶剤により除去した後、フォトリソグラフィ技術とドライエッチング技術によりＴａ、ＡｌＳｉＣｕ、ＴｉＮ、Ｔｉを加工し、ワード線５０と引き出し線９を形成する。レジスト膜を有機溶剤で除去した後全面にスパッタ法によりシリコン酸化膜６３を４００ｎｍ厚に成膜する。ＣＭＰによりＴＭＲ上に１００ｎｍのシリコン酸化膜６３が残る程度まで平坦化し、フォトリソグラフィ技術とドライエッチング技術を用いてＴＭＲ５２上及びワード線５０と同層の引き出し線９に接続したい部分にビアホール６４、６５を形成する。ビット線となるＴｉ、ＴｉＮ、ＡｌＳｉＣｕ、ＴｉＮをスパッタ法により成膜し、フォトリソグラフィ技術とドライエッチング技術によりビット線形状にパターニングしてビット線（Ｂ１、Ｂ２）５１を形成する。ビット線（Ｂ２）５１は、ビアホール６４を介して、ＴＭＲ５２に接続されると共に、ビアホール６５を介してワード線５０と同じ平面に形成された引き出し線９に電気的に接続される。
【００１６】
この半導体記憶装置の使用方法は第１の実施例と同様である。
この実施例では、ワード線５０の配置ピッチｐＷは１．２μｍ、ワード線幅は０．６μｍ、ビット線５１の配置ビッチｐＢは１．６μｍ、ビット線幅は０．８μｍ、ＴＭＲのサイズは０．５μｍ×０．７μｍである。ワード線５０からＴＭＲ５２のフリー層までの距離ｄＷは２０ｎｍ程度となる。ＴＭＲ５２のフリー層とビット線５１との距離ｄＢは２２４ｎｍ程度である。このようにビット線５１は、フリー層より距離が離れているが、ピッチが広いためディスターブ発生の可能性は低く、またワード線５０は距離が近いためディスターブを発生させる可能性は低く、ピッチを小さくすることができる。
【００１７】
[第３の実施例]
次に、図７乃至図９を参照して第３の実施例を説明する。
図７は、本発明の第３の実施例に係る半導体記憶装置のメモリセル部の部分平面図、図８は、図７のＸ−Ｘ′線及びＹ−Ｙ′線における断面図、図９は、この半導体記憶装置の回路構成図である。この半導体記憶装置は、ワード線（Ｗ１、Ｗ２、Ｗ３）５０、読み出しビット線（ＢＲ１、ＢＲ２、ＢＲ３、ＢＲ４）７０、書き込みビット線（ＢＷ１、ＢＷ２、ＢＷ３、ＢＷ４）７１、ＴＭＲ５２、ワード線制御回路５３、ビット線制御回路５４、ワード線終端回路５５、ビット線終端回路５６、判別回路５７、切り替え回路５８、参照電流発生回路７２とを有する。ＴＭＲ５２は、ワード線５０と読み出しビット線７０の交差部に形成される。書き込みビット線７１は、絶縁膜を挟んで読み出しビット線７０のほぼ真下に形成される。ＴＭＲ５２の片方の電極は、ワード線５０に接続され、もう一方の電極は、読み出しビット線７０に接続される。ワード線５０の一方は、ワード線制御回路５３に接続され、もう一方は、ワード線終端回路５４に接続される。書き込みビット線７１の一方は、ビット線制御回路５４に接続され、もう一方は、ビット線終端回路５６に接続される。
【００１８】
読み出しビット線７０の一方はビット線制御回路５４に接続され、もう一方は、切り替え回路５８を介してビット線終端回路５６と判別回路５７の一方の入力端子とに接続される。判別回路５７のもう一方の入力端子は、参照電流発生回路７２の出力と接続される。ワード線制御回路５３は、所望のワード線５０を選択し、書き込み電流を流す機能と、所望のワード線を接地する機能とを持つ。ビット線制御回路５４は、所望の書き込みビット線７１を選択しデータに応じた書き込み電流を流す機能と、所望の読み出しビット線７０を選択しデータに応じた書き込み電流を流す機能と切り離す機能とを持つ。切り替え回路５８は、ビット線終端回路５６と判別回路５７のどちらを読み出しビット線７０と接続するかを切り替える機能を持つている。判別回路５７は、接続されたビット線に流れる電流と参照電流との比較を行い、データの“１”、“０”に相当する電位を出力する機能を持つている。
【００１９】
次に、半導体記憶装置の製造方法について説明する。半導体記憶装置は、シリコン基板（図示しない）上にトランジスタ等の素子や書き込みビット線７１を引き出し線８含む配線を形成した後、シリコン酸化膜６１をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。下層配線と電気的に接続したい部分のシリコン酸化膜６１をフォトリソグラフィ技術とドライエッチング技術を用いて部分的に除去してビアホールを形成し、タングステンをＣＶＤで埋め込んだ後、再度ＣＭＰを行い平坦化してシリコン酸化膜を２００ｎｍ残し、プラグ６２を形成する。その後読み出しビット線７０となるＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＣｕ（３０ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。続けて、ＴＭＲ５２を構成するＮｉＦｅ（５ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化してＡｌＯを形成する。その後、ＣｏＦｅ（２．４ｎｍ）、ＩｒＭｎ（２０ｎｍ）、Ｔａ（１００ｎｍ）をスパッタ法により形成する。この構造ではＮｉＦｅがフリー層となる。フォトリソグラフィ技術とイオンミリング技術によりＴａ、ＦｅＭｎ、ＣｏＦｅ、ＡｌＯ、ＮｉＦｅを加工し、ＴＭＲ５２を形成する。レジスト膜を有機溶剤により除去した後、フォトリソグラフィ技術とドライエッチング技術によりＴａ、ＡｌＣｕ、ＴｉＮ、Ｔｉを加工し、読み出しビット線７０と引き出し線９を形成する。
【００２０】
レジスト膜を有機溶剤で除去した後、全面にスパッタ法によりシリコン酸化膜６３を３００ｎｍ厚に成膜する。ＣＭＰにより平坦化し、ＴＭＲ上のＴａが５０ｎｍ程度残るようにする。読み出しビット線７０と同層の引き出し線９と接続する部分のシリコン酸化膜６３をフォトリソグラフィ技術とドライエッチング技術により除去してビアホール６４を形成した後、Ｔｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮ、ＡｌＣｕ、ＴｉＮをスパッタ法により形成し、フォトリソグラフィ技術とドライエッチング技術によりワード線５０を形成する。ＴＭＲ５２の層構成の順番が逆でもかまわない。また読み出し・書き込みビット線７０、７１とワード線５０のＴＭＲ５２に対する上下関係が逆になってもかまわない。ワード線（Ｗ２）５０は、ビアホール６４を介して、読み出しビット線７０と同じ平面に形成された引き出し線９に電気的に接続される。また、引き出し線９は、プラグ６２を介して、書き込みビット線７１と同じ平面に形成された引き出し線８に電気的に接続される。
【００２１】
次に、この半導体記憶装置の使用方法について述べる。この半導体記憶装置は、ＴＭＲを記憶素子（セル）とした、不揮発性メモリを構成している。各ＴＭＲ５２は、書き込みビット線幅方向に長辺を持つ長方形であり、形状異方性のため書き込みビット線７１の電流磁場により磁化状態が変化する。
データの書き込みについて説明する。ワード線Ｗ１と書き込みビット線ＢＷ１との交差部に形成されたＴＭＲセルＣ１に書き込む場合、まず切り替え回路５８により読み出しビット線７０とビット線終端回路５６を接続する。ワード線制御回路５３によりワード線Ｗ１に電流を流し、ビット線制御回路５４により書き込みビット線ＢＷ１と読み出しビット線ＢＲ１にデータに相当する方向の電流を流すと、交差点にあるＴＭＲ５２には合成磁場が印加され、ビット線の電流方向に従ってフリー層が磁化される。電流を止めた後も、フリー層には形状異方性があるため磁化方向は保持される。
【００２２】
次に、データの読み出しについて説明する。読み出しビット線ＢＲ１をビット線制御回路５４により切り離し、切り替え回路５８により判別回路５７に接続する。そして、ワード線Ｗ１を接地する。その他のワード線は、判別回路５７のＴＭＲセルＣ１に電流を供給する定電圧源の電位と同電位とする。ワード線Ｗ１とビット線ＢＲ１の交差点にあるＴＭＲは、磁化方向により抵抗値が変わっているため、読み出しビット線ＢＲ１に流れ込む電流量が異なる。判別回路５７により参照電流発生回路７２の電流値と比較することで磁化方向を判別し、書き込まれていたデータを読み出すことができる。書き込み時に読み出しビット線７０には電流を流さず、書き込みビット線７１の電流のみで書き込んでもよい。
【００２３】
この実施例では、ワード線５０の配置ピッチｐＷは０．６μｍ、ワード線幅は０．３μｍ、書き込みビット線７１の配置ビッチｐＢは０．８μｍ、ビット線幅は０．５μｍ、ＴＭＲのサイズは０．２５μｍ×０．４５μｍである。ワード線５０からＴＭＲ５２のフリー層までの距離ｄＷは７５ｎｍ程度となる。ＴＭＲ５２のフリー層と書き込みビット線７１との距離ｄＢは２９０ｎｍ程度である。このように書き込みビット線７１は，フリー層より距離が離れているが、ピッチが広いためディスターブ発生の可能性は低く、またワード線５０は、距離が近いためディスターブを発生させる可能性は低く、ピッチを小さくすることができる。また、この構造においては書き込みビット線７１に電流を流し易い材料、構造を設定でき、読み出しビット線７０には読み出しができる抵抗範囲内であればＴＭＲ５２が良質となる構造、材料が設定できるという利点がある。
【００２４】
[第４の実施例]
次に、図１０及び図１１を参照して第４の実施例を説明する。
図１０は、本発明の第４の実施例に係る半導体記憶装置のセルアレイ部の部分平面図、図１１は、図７のＸ−Ｘ′線及びＹ−Ｙ′線における断面図である。この半導体記憶装置の回路図上の構成は第３の実施例と同様である。
本実施例の半導体記憶装置の製造方法について説明する。半導体記憶装置は、シリコン基板（図示しない）上にトランジスタ等の素子や配線を形成した後、シリコン酸化膜６１をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。下層配線と電気的に接続したい部分のシリコン酸化膜６１をフォトリソグラフィ技術とドライエッチング技術を用いて部分的に除去し、タングステンをＣＶＤで埋め込んだ後、再度ＣＭＰを行い平坦化してシリコン酸化膜を２００ｎｍ残し、プラグ６２を形成する。その後読み出しビット線７０となるＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、Ａｌ（３０ｎｍ）、Ｔａ（５０ｎｍ）をスパッタ法により連続して成膜する。次に、全面にＴＭＲ５２を構成するＦｅＭｎ（１０ｎｍ）、ＣｏＦｅ（２．４ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化してＡｌＯを形成する。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（１００ｎｍ）をスパッタ法により形成する。
【００２５】
フォトリソグラフィ技術とイオンミリング技術によりＴａ、ＮｉＦｅ、ＡｌＯ、ＣｏＦｅ、ＦｅＭｎを加工しＴＭＲ５２を形成する。レジスト膜を有機溶剤により除去した後、フォトリソグラフィ技術及びドライエッチング技術によりＴａ、Ａｌ、ＴｉＮ、Ｔｉを加工し、読み出しビット線７０と引き出し線９を形成する。レジスト膜を有機溶剤により除去した後、全面にスパッタ法によりシリコン酸化膜６３を３００ｎｍ厚に成膜する。この表面をＣＭＰにより平坦化し、ＴＭＲ５２上のＴａを表面に出す。次に、読み出しビット線７０、プラグ６２と接続する部分のシリコン酸化膜６３をフォトリソグラフィ技術とドライエッチング技術により除去しビアホール６４を形成した後、Ｔｉ、ＴｉＮ、Ａｌ、ＴｉＮをスパッタ法により形成し、フォトリソグラフィ技術とドライエッチング技術によりワード線５０を形成する。さらに、シリコン酸化膜６６を成膜し平坦化後、Ｔｉ、ＴｉＮ、ＡｌＳｉＣｕ、ＴｉＮをスパッタ法により形成し、フォトリソグラフィ技術とドライエッチング技術により書き込みビット線形状にパターニングして書き込みビット線７１を形成する。書き込みビット線７１、ワード線５０と読み出しビット線７０のＴＭＲ５２に対する上下関係は逆になってもかまわない。ワード線（Ｗ２）５０は、ビアホール６４を介して、読み出しビット線７０と同じ平面に形成された引き出し線９に電気的に接続される。
【００２６】
この半導体記憶装置の使用方法は第３の実施例と同様であるが、書き込み時にＴＭＲ５に同じ向きの書き込み磁場を与えるため書き込みビット線７１と読み出しビット線７０に流す電流が逆になるよう、ビット線制御回路５４で制御する必要がある。
この実施例でも書き込みビット線７１は、フリー層より距離が離れているが、ピッチが広いためディスターブ発生の可能性は低く、またワード線５０は、距離が近いためディスターブを発生させる可能性は低く、ピッチを小さくすることができる。また、この実施例の構造においても書き込みビット線７１に電流を流し易い材料、構造を設定でき、読み出しビット線７０には読み出しができる抵抗範囲内であればＴＭＲ５２が良質となる構造、材料が設定できるという利点がある。
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、磁気抵抗素子との距離が離れている配線をビット線もしくは書き込み用ビット線に設定し、近い方をワード線に設定できる。これによりワード線のピッチを小さくすることができ、集積度の高い半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例に係る半導体記憶装置のメモリセルアレイ部の部分平面図。
【図２】 図１のＸ−Ｘ′線とＹ−Ｙ′線での断面図。
【図３】 本発明の第１の実施例の回路概要図。
【図４】 本発明の第１の実施例に係るＴＭＲの断面図。
【図５】 本発明の第２の実施例に係る半導体記憶装置のメモリセルアレイ部の部分平面図。
【図６】 図５のＸ−Ｘ′線とＹ−Ｙ′線での断面図。
【図７】 本発明の第３の実施例に係る半導体記憶装置のメモリセルアレイ部の部分平面図。
【図８】 図７のＸ−Ｘ′線とＹ−Ｙ′線での断面図。
【図９】 本発明の第３の実施例の回路概要図。
【図１０】 本発明の第４の実施例に係る半導体記憶装置のメモリセルアレイ部の部分平面図。
【図１１】 図１０のＸ−Ｘ′線とＹ−Ｙ′線での断面図。
【図１２】 従来の半導体記憶装置に用いるＴＭＲの断面図。
【図１３】 従来の半導体記憶装置の概略斜視図。
【符号の説明】
８、９ 引き出し線
５０ ワード線
５１ ビット線
５２ ＴＭＲ
５３ ワード線制御回路
５４ ビット線制御回路
５５ ワード線終端回路
５６ ビット線終端回路
５７ 判別回路
５８ 切り替え回路
５９ 参照電圧発生回路
６１、６３、６６ シリコン酸化膜
６２ プラグ
６４、６５ ビアホール
７０ 読み出しビット線
７１ 書き込みビット線
７２ 参照電流発生回路
１０１ 反強磁性体層
１０２ ピン層
１０３ トンネル絶縁層
１０４ フリー層
１０５ 下部電極
１０６ 上部電極
Claims (7)
- 第１、第２の２系統の配線が互いに交差し、その交差部に配置された磁気抵抗素子を記憶素子として用いる半導体記憶装置において、前記磁気抵抗素子の磁性体の磁化方向を電流の向きで制御する第1系統の配線は、前記磁気抵抗素子の磁化方向の変化する磁性体からの距離が第２系統の配線より離れており、前記第１、第２系統の配線は、それぞれ所定のピッチで配置されており、前記第１系統の配線配置の繰り返しピッチの方が前記第２系統の配線配置の繰り返しピッチより広く、前記磁気抵抗素子の形状は一軸方向に長く、前記第1系統の配線の配線方向より前記第２系統の配線の配線方向に長い形状を有しており、各前記第２系統の配線には、当該第２系統の配線の配線方向に配列された前記磁気抵抗素子が直接またはビアホールを介して直接的に接続されていることを特徴とする半導体記憶装置。
- 前記第２系統の配線の幅が前記第１系統の配線の幅より狭いことを特徴とする請求項１に記載の半導体記憶装置。
- 前記第２系統の配線は、前記磁気抵抗素子の磁化方向の変化する磁性体側、若しくは、磁化方向の変化する磁性体寄りに敷設されていることを特徴とする請求項１または２のいずれかに記載の半導体記憶装置。
- 前記第1系統の配線がビット線であり、前記第２系統の配線がワード線であることを特徴とする請求項１から３のいずれかに記載の半導体記憶装置。
- 前記第1系統の配線が書き込みビット線であり、前記第２系統の配線がワード線であり、前記第1、第２系統の配線とは別に前記第1系統の配線と同一方向に敷設された読み出しビット線を有することを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
- 前記書き込みビット線と前記読み出しビット線とは、前記磁気抵抗素子に対し同じ側若しくは異なる側に配置されていることを特徴とする請求項５に記載の半導体記憶装置。
- 書き込み時には、前記書き込みビット線と前記読み出しビット線との双方に電流が供給されることを特徴とする請求項５または６に記載の半導体記憶装置。
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