JP2004047966A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】複数の磁性体素子と、各素子の近傍に配置された少なくとも２系統の配線を有する半導体記憶装置において、上部配線に電流を流したときに発生する磁場が隣接する磁性体素子に及ぶ量を多くするため上部配線と磁性体素子を密着して配置することが可能な半導体記憶装置を提供する。
【解決手段】磁性体素子１を構成する磁性体等の積層膜の磁性体素子以外の部分１９を酸化し絶縁化することにより素子分離を行う。この積層膜は、磁性素子１が形成された磁性素子領域１８と酸化物、窒化物もしくは酸窒化物からなる絶縁化領域１９とから構成されている。その後、ビット線などの上部配線（Ｂ１、Ｂ２、Ｂ３）３を形成する。絶縁化領域１９を形成する際にマスク１７として用いられた導電材が上部配線３の一部となることにより、磁性体素子と上部配線を密着させて配置することが可能になる。
【選択図】 図２
【解決手段】磁性体素子１を構成する磁性体等の積層膜の磁性体素子以外の部分１９を酸化し絶縁化することにより素子分離を行う。この積層膜は、磁性素子１が形成された磁性素子領域１８と酸化物、窒化物もしくは酸窒化物からなる絶縁化領域１９とから構成されている。その後、ビット線などの上部配線（Ｂ１、Ｂ２、Ｂ３）３を形成する。絶縁化領域１９を形成する際にマスク１７として用いられた導電材が上部配線３の一部となることにより、磁性体素子と上部配線を密着させて配置することが可能になる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、磁化状態を変化させることができ、その磁化状態を評価することによって記憶された情報を読み出すことのできる素子（以下、磁性体素子という）を記憶セルとして用いた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来この種の半導体装置は、例えば、磁気抵抗素子を記憶素子として用いてメモリを構成するものがあった。磁気抵抗素子の例として、トンネル磁気抵抗（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子（以下、ＴＭＲという）と呼ばれるトンネル絶縁膜を２つの磁性体間に挟み、磁性体の磁化の状態によって変化するトンネル絶縁膜の抵抗によって情報を記憶する素子について説明する。図２５に２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ （ｐｐ．１２８−１２９）で報告されたＴＭＲの例を示す。図２５に示すように、ＦｅＭｎ（１０ｎｍ厚）からなる反強磁性体層１０１、ＣｏＦｅ（２．４ｎｍ厚）からなるピン層１０２、Ａｌ２ Ｏ３ からなるトンネル絶縁層１０３、ＮｉＦｅ（５ｎｍ厚）からなる強磁性体フリー層１０４が積層され、ＴＭＲの積層膜が形成されている。反強磁性体層１０１とフリー層１０４には電圧が印加できるように導体配線（図示しない）が接続されている。ピン層１０２の磁化方向は、反強磁性体層１０１により所定の方向に固定されている。フリー層１０４は、所定のある方向に磁化し易いように形成されており、その磁化方向は、外部から磁場を印加することにより変化させることができる。積層膜の水平方向のうち、磁化し易い方向を容易軸、容易軸に垂直で磁化し難い方向を困難軸と呼ぶ。フリー層１０４とピン層１０２との間に電圧を印加するとトンネル絶縁膜１０３を通して電流が流れるが、フリー層１０４とピン層１０２の磁化方向の関係により抵抗値が変化する。すなわち磁化方向が同じ場合は抵抗が低く、反対向きの場合は抵抗が高くなる。
【０００３】
次に、図２６を用いてＴＭＲを不揮発性メモリの記憶素子として用いた例を示す。この例は、２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ （ｐｐ．１３０−１３１） で報告されたものである。図２６の例ではアレイ状に配置されたＴＭＲ１０７の上下に、交差する１ 対の配線が設置される。上部配線（配線Ｂ（Ｂ１、Ｂ２、・・・）という）１０８は、ＴＭＲ１０７のフリー層と接続されており、ＴＭＲ１０７の反強磁性体層は、第３の配線１０９を介して下層に形成されたトランジスタ１１０のドレインに接続されている。第３の配線１０９は、その下層の下部配線（配線Ｄ（Ｄ１、Ｄ２、Ｄ３、・・・）という）１１１に接続されている。２つの配線Ｂ、Ｄに電流を流すことでそれらの交点に合成磁場が発生し、電流の方向によりフリー層の磁化方向を設定する。これによりＴＭＲ１０７の抵抗値を変化させることができる。データの読み出しは、読み出すＴＭＲ１０７に接続されたトランジスタ１１０を読み出しワード線（配線Ｗ（Ｗ１、Ｗ２、Ｗ３、・・・）という）１１２によりオン状態にして、配線ＢよりＴＭＲ１０７に電圧を印加し、流れる電流でＴＭＲの抵抗値を評価することにより行う。
【０００４】
ＴＭＲを素子分離してＴＭＲの上部電極に配線を接続させる方法としては、リフトオフ、ＣＭＰ（化学的機械的研磨；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ） による頭出し、ビアホールを用いる方法などがある。リフトオフ法は、ＴＭＲ用材料成膜後、リフトオフ用材料を成膜し、所望の形状にＴＭＲを加工して素子分離した後全面に絶縁膜を形成し、その後リフトオフ用材料をエッチングすることによりリフトオフ材料上の絶縁膜を除去し、ＴＭＲ上部に開口する方法である。この後上部配線材料を成膜し、加工する。ＣＭＰによる頭出しは、リフトオフ材料の代わりにＴＭＲ上に上部電極材料を形成し、ＴＭＲを所望の形状に加工して素子分離した後、全面に絶縁膜を形成し、ＣＭＰで全面を研磨して上部電極材料を表面に出す方法である。この後上部配線材料を成膜し、加工する。ビアホールによる方法はＴＭＲを所望の形状に加工して素子分離した後、全面に絶縁膜を形成し、ＴＭＲ上部を開口したレジストマスクを形成し、絶縁膜をエッチング除去してＴＭＲ上部に開口する方法である。このほかの素子分離方法として上部磁性体を酸化し、かつＴＭＲを所望の形状に加工する方法がある。
【０００５】
図２７乃至図３０は、特開２０００−３５３７９１号公報にて開示された半導体記憶装置の製造方法を示す工程順の断面図、図３１は、図３０のＺ−Ｚ’線での断面図である。この半導体記憶装置は、Ｐ型シリコン基板１２０の表面に形成されたＮＭＯＳスイッチングトランジスタ１２１からなる回路を有しており、従来から知られたＣＭＯＳプロセスで製作される。まず、Ｐ型シリコン基板１２０の表面領域にＮ＋領域１２２が形成され、素子分離のための絶縁領域１２３が形成される。ゲート領域となるポリシリコン層１２４が堆積され、Ｎ＋領域１２２上とポリシリコン層１２４上に金属層１２５が形成される。伝導線１２６とプラグ導体１２８が、金属層１２５上に形成され、その後誘電材料１２７が充填される。下層配線は、高透磁率層１３１で囲まれた伝導金属層１３２とデジット線１３３とからなり、エッチストップ層１２９と二酸化シリコン層１３０に埋め込まれ、平坦化されている。誘電層１３４は、デジット線１３３および二酸化シリコン層１３０を覆って堆積され、伝導層１３５が誘電層１３４を覆って堆積される。誘電層１３４は、デジット線１３３と伝導層１３５との間に載置され、その間における電気的分離を行っている。誘電層１３４は、プラグ導体１２８を伝導層１３５に電気的に接続するために使用される窓１３６を伝導金属層１３２上に形成するために部分的にエッチングされる。窓１３６が形成された後、伝導層１３５が約５０ｎｍの厚さで誘電層１３４および伝導金属層１３２を覆うように堆積される。磁気メモリエレメントを伝導層１３５上に形成するために、伝導層１３５表面はＣＭＰなどにより平坦化される（図２７）。
【０００６】
次に、複数の磁気エレメントブランケット層または磁気メモリブランケット層が磁気メモリエレメントのために物理的化学的堆積またはイオンビーム堆積法のいずれかで伝導層１３５の表面上に堆積される。磁気メモリエレメントを構成する底部磁性層１４０および上部磁性層１４２は、Ｎｉ、Ｆｅおよび／またはＣｏの合金のような磁気材料を用いる一方、底部磁性層１４０と上部磁性層１４２との間に介在している非磁性層１４１は、Ａｌ２ Ｏ３ またはＣｕのような材料を使用する。底部磁性層１４０は、例えば、硬磁性層として機能し、その磁化は固定されるのに対し、上部磁性層１４２の磁化方向は、自由である。非磁性層１４１は、次の方法により形成される。アルミニウム膜が底部磁性層１４０を覆って堆積され、その後そのアルミニウム膜は、ＲＦ生成酸素プラズマのような酸化源によって酸化される。別な方法では、アルミニウムが非磁性層１４０上に酸素とともに堆積され、その後酸化処理が加熱または非加熱のいずれかの酸素雰囲気中で実行される。磁気メモリエレメント中の層は、非常に薄く磁性層の厚さが０．３−２０ｎｍおよび非磁性層の厚さが０．３−１０ｎｍである。次に、マスキング層１４３が上部磁性層１４２を覆って堆積される（図２８）。このマスキング層１４３をパターニングして得られるマスクパターンは、伝導金属層１３２上に形成され、これをマスクとして、誘電層１３４までエッチングされる。伝導層１３５は、磁気メモリエレメントおよびトランジスタ１２１をプラグ導体１２８を通して電気的に接続する。伝導層１３５は、誘電層１３４によってデジット線１３３からそれぞれ分離される。
【０００７】
次に、新しいマスクパターンがマスキング層１４３上に形成される。そして、これをマスクとしてマスキング層１４３およびブランケット層１４０〜１４２が反応性イオンエッチング法を用いてエッチングされ、複数の磁気メモリエレメント１４４を電気的に画定するとともに複数の接触金属パッド（あるいは伝導線）１４５を形成する。複数の接触金属パッド１４５の形成に続いて、上部磁気層１４２の部分が酸化法または窒化法のいずれかを使用して誘電特性を含有する材料に変えられる。より詳しくは、上部磁気層１４２の選択領域は、絶縁材料に変えられ、不活性部分１４２ｂを形成する。上部磁気層１４２を誘電絶縁物に変化させる過程中、接触金属パッド１４５は、マスクとして働き、その結果、酸化または窒化後、複数の活性領域１４２ａが画定され、新しい絶縁部分（不活性部分１４２ｂ）が設けられる（図２９）。別の方法として、酸化法または窒化法はブランケット層１４０〜１４２の露出部分を変化させるために用いられ、これによりこれらの部分を絶縁材料に変えるとともにそれらの部分を不活性にする。上部磁気層１４２の酸化または窒化が、図に示されたような磁気メモリエレメントまたはセル１４４を形成するために完了した後、誘電層１４６は、磁気メモリエレメント１４４および上部磁気層１４２の不活性部分１４２ｂを覆って堆積される。
【０００８】
次に、エッチストップ層１４７が誘電層１４６上に堆積され、さらに二酸化シリコン層１４８がエッチストップ層１４７上に堆積される。次に、図示はしないがマスクが二酸化シリコン層１４８上にパターン化されて形成され、ビット線１４９のためのトレンチを形成する。このマスクに従って、二酸化シリコン層１４８は、エッチストップ層１４７までエッチングされ、ビット線１４９を埋め込むためのトレンチを作る。次に、パーマロイ層１５０は、二酸化シリコン層１４８上およびトレンチ中に堆積される。パーマロイ層１５０は、不等方性エッチングによってエッチングされ、トレンチの側壁にパーマロイ層１５０のみを残すとともに二酸化シリコン層１４８およびトレンチの底部にパーマロイ層１５０を残す。パーマロイ層１５０を形成した後、ビット線１４９となる電気的に伝導性である層が伝導線（接触金属パッド１４５）の表面上にパーマロイ層１５０を介して堆積される。すなわちＡｌ，ＷもしくはＣｕのような金属がビット線１４９を形成するために、トレンチ内に充填される。次に、二酸化シリコン層１４８上の不必要な材料が除去され、そして二酸化シリコン層１４８およびビット線１４９の表面が平面な表面に研磨される。最後に、パーマロイ層１５１は二酸化シリコン層１４８およびビット線１４９上に堆積されパターン化される（図３０、図３１）。パーマロイ層１５０、１５１は、ビット線１４９を包み込み、それによりビット線１４９中のビット電流によって発生した磁界は、磁気メモリエレメント１４４に集中し、他の磁気メモリエレメントの中の情報を保護するために遮蔽する。２系統の配線とトランジスタを用いる動作方法は前述と同様である。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のメモリ構造では大容量化が困難であったり、大きな書き込み電流が必要であり、低消費電力化が困難であった。
以下、その理由を説明する。ＴＭＲの磁化状態を変化させるため配線に電流を流して磁場を発生させる。磁場の大きさは配線からの距離に反比例する。このため配線とＴＭＲはできるだけ接近させたい。リフトオフ法は接近させることができるが微細化が難しい技術であり、大容量化は困難である。ビアホールを開ける方法は、ＴＭＲ上の絶縁膜の厚さだけ距離が離れるため、書き込み電流を小さくすることが難しい。ＣＭＰによりＴＭＲの頭出しを行う方法は、研磨量のウエハ面内ばらつきをみこんでＴＭＲ自体を研磨してしまわないように上部電極を残す必要がある。このためこの厚さの分、配線とＴＭＲが離れてしまい、書き込み電流を小さくすることが難しい。図２７〜２１に示した手法では、接触金属パッド１４５の厚さの分だけ配線とＴＭＲの距離は離れてしまい、書き込み電流を小さくすることが難しい。また、接触金属パッド１４５の形成後に誘電層１４６、エッチストップ層１４７を形成しているにもかかわらず、図３０において接触金属パッド１４５上のみこれらの層が無くなっており、実際には、誘電層１４６堆積後のＣＭＰとエッチング、エッチストップ層１４７堆積後のＣＭＰ等の手法を用いるなどしたものと推定されるが、このような手法を用いる場合、接触金属パッド１４５は十分の厚さに形成しておく必要がある。
【００１０】
このように、従来の技術では大容量化、低消費電力化が困難であるという問題があった。
本発明の目的は、ＴＭＲなどの磁性素子と配線を接近させて配置でき、大容量化、低消費電力化が可能な半導体記憶装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、第１の導電体配線と、前記第１の導電体配線の上層にこれと交差して敷設された第２の導電体配線と、前記第１、第２の導電体配線の交差部に配置された磁性素子と、を備え、前記磁性素子の磁化状態を評価することのできる半導体記憶装置において、隣り合う前記磁性素子の間は、前記磁性素子を構成する膜の高抵抗化変換物、または、前記磁性素子を構成する膜と該膜の少なくとも上下の一方に形成された導電性膜との高抵抗化変換物により、少なくとも一部の膜厚においては素子間の全領域に渡って、充填されていることを特徴とする半導体記憶装置、が提供される。
そして、好ましくは、前記磁性素子上には上部電極が形成されており、前記第２の導電体配線は前記上部電極の上面および少なくとも対向する２側面に接して形成される。
また、上記の目的を達成するため、本発明によれば、第１の導電体配線と、前記第１の導電体配線の上層にこれと交差して敷設された第２の導電体配線と、前記第１、第２の導電体配線の交差部に配置された磁性素子と、を備え、隣り合う前記磁性素子の間には、前記磁性素子を構成する少なくとも一部の膜と該膜に隣接されて配置された導電体との合成材料の酸化物または窒化物または酸窒化物からなる絶縁化領域が形成されていることを特徴とする半導体記憶装置、が提供される。
また、上記の目的を達成するため、本発明によれば、下層導電膜の表面が露出した平坦面上に、磁性素子形成膜を堆積する工程と、前記磁性素子形成膜上にアレイ状にマスクを形成する工程と、前記マスクにて保護されていない領域の前記磁性素子形成膜を酸化、窒化または酸窒化して前記マスク下に孤立した磁性素子を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法、が提供される。
【００１２】
［作用］
従来の、例えば、図２７〜図３１に示す方法では、ＴＭＲなどの磁性素子を形成する膜（ブランケット膜）を２回エッチングして磁性素子間を取り除き、さらに磁性素子を形成する膜の絶縁化処理によって個々の磁性素子セルのパターンを画定するようにしているので、また、凹凸のある面上でのリソグラフィが必要となるので、微細化が困難で大容量化に不向きであった。本発明によれば、平坦面での１回のリソグラフィにより磁性素子のパターンの画定が可能であり、微細化に適したプロセスにより磁性素子を形成することができる。そして、磁性素子形成後に平坦面に磁性素子の電極（マスク）を突出させることが可能であるため、磁性素子電極を包み込むように上部配線を形成することが可能であり、これにより、配線と磁性素子とを近接させて配置することができる。その結果、書き込み電流を小さくすることができるという効果が得られ、半導体記憶装置の大容量化および低消費電力化が実現できる。
【００１３】
【発明の実施の形態】
本発明の実施の形態を図面を参照して詳細に説明する。
（第１の実施の形態）
図１には、本発明の第１の実施の形態として半導体記憶装置の要部平面図が示されている。図１に示すように、半導体記憶装置は、複数の磁性素子１と、各磁性素子の近傍に２系統の書き込み用の配線Ａ（Ａ−１〜Ａ−３）２および配線Ｂ（Ｂ−１〜Ｂ−３）３とを有している。２系統の書き込み用の配線Ａ２および配線Ｂ３の方向は異なっている。図２（ａ）、（ｂ）には、図１の配線Ａ方向（Ｘ−Ｘ′）の断面および配線Ｂ方向（Ｙ−Ｙ′）の断面がそれぞれ示されている。図２の下層、上層には電気的な回路が形成されており、この図で説明する半導体記憶装置と電気的に接続され動作を制御するが、その部分は省略されている。本発明の実施の形態で説明する半導体記憶装置では配線Ａ２と配線Ｂ３が交差しており、ＴＭＲなどの磁性素子１は、その交差部に配置される。本発明の実施の形態では、配線Ａと配線Ｂに挟まれた位置にあり、配線Ｂと磁性素子１の上部および配線Ａと磁性素子１の下部とはそれぞれ電気的に接続されている。配線Ｂ３（Ｂ‐２）は、配線Ａ２と同層の引き出し線２ａとビアホール４を介して接続されている。図３には、本発明の実施の形態で説明する磁性素子部分の断面図が示されている。
【００１４】
次に、図１乃至図３を参照しながら半導体記憶装置の製造方法について説明する。半導体基板（図示しない）上にトランジスタ等の素子や配線を形成した後、下層配線との電気的接続を行うプラグを内蔵し、表面をＣＭＰなどにより平坦化した絶縁膜５を形成する。その後絶縁膜５の全面にエッチストップ膜６、絶縁膜７を形成し、配線を配置する部分の絶縁膜７を除去し、さらに配線部分に露出したエッチストップ膜６も除去し、プラグ表面が除去部に現れるようにする（図２参照）。次に、導電体膜８と導電体酸化防止膜９をスパッタ法により成膜する。配線部以外の配線材料をＣＭＰなどにより除去し、配線Ａ２となる導電体膜８および導電体酸化防止膜９を残す。図１および図２の配線Ａ２は、図３の導電体膜８および導電体酸化防止膜９の積層物に相当する。続けて導電体膜１０、トンネル膜１１、磁性素子下層膜１２、磁性素子形成膜１３、磁性素子上層膜１４、トンネル膜１５、導電体膜１６、酸化が進行し難い金属などからなるマスク材料層（１７）を順次形成する。磁性素子下層膜１２は、磁性素子（１３）の特性を良好にするために挿入する場合がある。磁性素子上層膜１４は、磁性素子形成膜１３表面を保護するため磁性素子上に形成される場合がある。磁性素子形成膜１３は、磁化状態の変化により特性が変わる原理をもつ部分である。その後、マスク材料層を所望の形状に加工してマスク１７を形成する。このとき、磁性素子形成膜１３の手前まで加工してもよい。
【００１５】
次に、全面を酸素プラズマなどにより処理し、マスク１７で覆われていない部分の導電体膜１０、トンネル膜１１、磁性素子下層膜１２、磁性素子形成膜１３、磁性素子上層膜１４、トンネル膜１５、導電体膜１６を絶縁化する（図３参照）。これにより磁性素子形成膜１３と磁性素子形成膜１３より下に形成された材料とが絶縁化された絶縁化領域１９と、絶縁化領域１９で分離され孤立した磁性素子領域１８〔図１の磁性素子１（Ｃ１）に相当する〕が形成される。絶縁化は、導電体膜１０まで完全に行わなくてもセル間の漏れ電流が回路動作上問題ない程度の高抵抗状態でもよい。次に、配線Ａ２と同層に形成される引き出し線２ａの、磁性素子領域１８より上部に形成される配線Ｂ３との接続部の絶縁化領域１９を除去して引き出し線２ａの表面を露出させるビアホール４を形成する〔図１、図２（ｂ）参照〕。
次に、セルアレイの外領域の絶縁化領域１９を部分的に除去して絶縁膜７を露出させる。次いで、全面にエッチストップ膜２１と絶縁膜２２を形成し、これを平坦化する。次に、絶縁膜２２に配線Ｂの形状に合わせた溝を形成し、且つ露出したエッチストップ膜２１も除去する。マスク１７の表面絶縁化物を除去した後、配線Ｂの材料を成膜する。配線部以外の配線材料をＣＭＰなどにより除去することにより配線Ｂ３が形成される。この後、さらに前述の工程を繰り返して配線や磁性素子を多層に形成することもできる。
【００１６】
配線Ｂの成膜前のエッチングストップ膜２１の除去は、マスク１７上面の一部の領域およびビアホールを含む領域でもよい。この場合、断面構造は図４に示すようになる。図４（ａ）は、図１のＸ−Ｘ′線に沿う断面図、図４（ｂ）は、図１のＹ−Ｙ′線に沿う断面図である。
エッチストップ膜２１を除去した後、全面に磁性体膜を堆積しエッチバックにより平坦部を除去し続いて導電性膜を堆積しその平坦部を除去することで側壁部分に磁性体を配置した配線Ｂを形成することもできる。あるいは、磁性体膜と、磁性体膜を導電性膜から分離するための絶縁膜との積層膜、もしくは、磁性体膜とバリアメタルとなる導電膜との積層膜を形成し、エッチバックにより平坦部を除去し続いて導電性膜を堆積しその平坦部を除去するようにすることもできる。図２に示した半導体記憶装置に対しても絶縁膜２２側壁に磁性体膜を形成することができる。
【００１７】
磁性素子の周辺絶縁化を行った後、続けて絶縁化領域１９を一部除去することも可能である。その場合、除去されるものが絶縁物のため再付着物があってもショートは発生しない。隣接配線どうしの絶縁性を高めるため、配線Ｂを形成した後、配線Ｂ形状を残し絶縁膜２２、エッチストップ膜２１を除去し、絶縁化領域１９の一部または全部を除去してもよい。この際にも絶縁物の除去のため再付着物があってもショートは発生しない。この場合、絶縁物の除去後絶縁膜をあらためて堆積し、磁性素子１間、配線Ｂ間を充填する。また、磁性素子周囲の絶縁化を容易にするため、マスク１７の形成後酸素原子や窒素原子を含む材料をイオン注入したり、イオン、ラジカル、オゾンの高温雰囲気中に曝してもよい。また絶縁化し易い材料（シリコン、ジルコン、セリウム、ハフニウムなど）を注入してから絶縁化してもよい。また、磁性素子間の磁気的結合を小さくするため、マスク１７形成後に、絶縁化処理を経た後に強磁性特性を持つことのない原子をイオン注入や原子を含む材料を成膜して高温拡散、イオン（原子や分子）を当てて押し込むなどの手法を用いて膜内に導入してもよい。このための材料としては、常磁性乃至反強磁性体材料であるＡｌ、Ｃｒ、反磁性材料であるＣｕなどが挙げられる。高温拡散乃至押し込む手法は、絶縁化し易い材料の導入の際にイオン注入法に代えて用いてもよい。配線材料としてはＡｌやＣｕおよびこれらの化合物がある。
【００１８】
磁性素子１の下部にある配線が絶縁化しないように配線上面に設ける導電体酸化防止膜９は、酸化が進行し難い導電性材料ＴｉＮ、Ａｌを用いて形成することができる。導電体膜８自体が酸化し難い導電性材料ないし酸化が進行し難い材料であるとき、導電体酸化防止膜９の形成を省略することができる。また、磁性素子１の上下に設けるトンネル膜は、３ｎｍ程度のＳｉＯ２やＡｌ２Ｏ３などにより形成される。トンネル膜は、省略することもできるが、電流はトンネル現象で流れるためこの膜を設けたことにより磁性素子動作に問題が生じることはない。また２種類以上の誘電率の積層構造トンネル膜を挟むことで磁性素子１に非線形特性を持たせることもできる。磁性素子上下の配線間の絶縁性を上げるために磁性素子の上下に設ける絶縁化する導電性材料にはアモルファスシリコンやＺｒなどを用いることができる。これらの導電性膜の全部または一部は省略可能であるが、これらを用いる場合は、磁性素子１部分は電流を流し、絶縁化された部分は絶縁体となる。磁性素子１周辺を酸化するマスクは導電体材料の場合、ＴｉＮ、Ａｕ、Ａｌ、Ａｌ合金、Ｐｔ、Ｉｒなどの酸化し難い材料ないし酸化が進行し難い材料、Ｒｕ、Ｉｎなどの酸化しても導電性のある材料が望ましい。絶縁化後にマスク材料は除去してもよい。また絶縁体でもよく、この場合素子周辺絶縁化処理後除去する。磁性素子形成膜１３の材料は、酸化もしくは窒化して絶縁体になる原子で構成されているものが望ましく、反強磁性体ではＦｅＭｎやＮｉＭｎなどがある。
【００１９】
次に、この半導体記憶装置の使用方法について説明する。配線Ａ−１と配線Ｂ−１の交点およびその近傍にある磁性素子の磁化状態を変化させる場合、書き込み用の配線Ａ−１、Ｂ−１に電流を流し、磁性素子に合成磁場を与える。２つの書き込み配線に流す電流の量、電流方向および配線方向により合成磁場の大きさ、方向を設定し、磁性素子を所望の磁化状態にする。磁性素子としては前述のＴＭＲのような磁気抵抗素子、磁気光学素子などがある。また、設定された状態を読み出すにはこの磁性素子に電気的、工学的、力学的変化を与え、応答を検知することで行う。電圧、電流の印加を行う場合は書き込み配線を読み出しに兼用する。光を与え反射波の強度の相違を検知してもよい。
このような半導体記憶装置においては、書き込みの磁場を発生する磁性素子上部の配線と磁性素子との距離を非常に近接させることができる。このため書き込み電流を小さくすることができ、低消費電力化を図ることができるという効果がもたらされる。
【００２０】
（第２の実施の形態）
図５には、本発明の第２の実施の形態で説明する半導体記憶装置の要部断面図が示されている。本実施の形態の半導体記憶装置の平面図は、第１の実施の形態の図１と同様であり、図５は、図１のＸ‐Ｘ′線に沿う断面図に相当する。図５に示すように、本実施の形態の半導体記憶装置は、複数の磁性素子１と、各素子の上下に２系統の書き込み用の配線Ａ２（Ａ−２）、配線Ｂ３（Ｂ−１〜Ｂ−３）とを有する。２系統の書き込み用の配線Ａ、Ｂの敷設方向は異なる。図５の下層、上層には電気的な回路が形成されており、図示された磁性素子と電気的に接続されて動作を制御するがこの図では省略されている。
本実施の形態の半導体記憶装置では配線Ａ２と配線Ｂ３が交差しており、磁性素子１は、その交差部に配置される。本実施の形態では配線Ａと配線Ｂに挟まれた位置にあり、配線Ｂ３と磁性素子１の上部および配線Ａ２と磁性素子１の下部とはそれぞれ電気的に接続されている。磁性素子部分は、第１の実施の形態と同様である。
【００２１】
次に、製造方法について説明する。絶縁化処理までは第１の実施の形態と同様である。絶縁化処理の後、マスク（図２の１７）を除去し、配線Ｂの材料を成膜する。配線Ｂ３を所望の形状に形成した後、引き続き配線部以外の絶縁化領域１９を途中まで除去する。その後全面に絶縁膜２２を形成し、その後、平坦化する。
このような半導体記憶装置においては、第１の実施の形態の特徴に加えて絶縁化領域を一部除去しているため、メモリセル（磁性素子）間の漏れ電流を小さくできるという効果がもたらされる。この半導体装置の使用方法は、第１の実施の形態と同様である。
【００２２】
配線Ｂ３の成膜前に絶縁性のエッチングストップ膜２１を形成し、磁性素子１上面の一部の領域およびビアホールを含む領域を除去してもよい。この場合の断面構造は、図６に示すようになる。図６（ａ）は、図１のＸ−Ｘ′線に沿う断面図に相当し、図６（ｂ）は、図１のＹ−Ｙ′線に沿う断面図に相当する。配線Ｂ３を形成した後、全面に磁性体膜、または、配線Ｂから磁性体膜を分離するための絶縁膜と磁性体膜との積層膜、または、バリアメタルとなる導電膜と磁性体膜との積層膜とを形成し、エッチバックにより平坦部を除去することで側壁部分に磁性体を配置した配線Ｂを形成することもできる。
この磁性体膜の形成は、図５に示された半導体記憶装置に対しても行うことができる。この場合、磁性体膜の堆積は、絶縁化領域１９の一部除去の前後のいずれで行ってもよい。
【００２３】
（第３の実施の形態）
図７には、本発明の第３の実施の形態で説明する半導体記憶装置の配線構造の要部断面図が示されている。半導体記憶装置の配線は、第１の配線膜２５と第２の配線膜２６とを有する。２つの配線膜は一部または全部が接し、接している部分の配線膜の配線方向は実質的に一致している（すなわち、平行な配線を密接させる）。このような配線構造は、必要な部分を厚くする配線に適しており、例えば、半導体記憶装置に適用した場合、これに用いる配線の全部もしくは磁性素子上の前後の部分を厚くする。そして、配線方向に電流を流した場合、２つの配線を密着させることで１つの厚い配線と見なせることになり、その結果、磁性素子近傍に多量の電流が流れて大きな磁場が与えられることになる。この配線構造は、第１の実施の形態や第２の実施の形態に用いた半導体記憶装置の配線構造に用いることができる（図２および図５）。また、後述の実施例（図３１など）の配線構造にも適用できる。
【００２４】
次に、本実施の形態における半導体記憶装置の製造方法について説明する。半導体記憶装置は、半導体基板（図示しない）上にトランジスタ等の素子や配線を形成した後、下層配線との電気的接続を行うプラグを内蔵し、表面をＣＭＰ などにより平坦化した絶縁膜５を形成する。その後、絶縁膜全面に第１の配線膜２５を形成するための導電膜を堆積しこれを所望の形状に加工して第１の配線２５を形成した後、全面に絶縁膜２７を形成する。全体を平坦化し、第１の配線２５を表面に出す。全面にエッチストップ膜２８、絶縁膜２９を形成し、第２の配線２６を配置する部分の絶縁膜２９を除去し、さらに配線部分に露出したエッチストップ膜２８も除去する。全面に第２の配線２６の材料を堆積し、配線部分以外の配線材料をＣＭＰなどにより除去することにより第２の配線２６を絶縁膜２９に埋め込み形成する。
このような半導体記憶装置において、第１の配線膜を薄く形成できるため、厚い膜を一度に加工しようとした場合に比べ微細な加工が実現できるという効果がもたらされる。
【００２５】
（第４の実施の形態）
図８には、本発明の第４の実施の形態としての要部断面図が示されている。本実施の形態は、磁性素子１を構成する所望の形状をもつ磁性素子領域１８とこれに隣接する絶縁化領域１９と所望の形状に加工された導電体配線３０とを有する。磁性素子領域１８の一面と導電体配線３０の一面が接している。絶縁化領域１９には磁性素子領域１８の材料と導電体配線３０の材料の合成材料の酸化物または窒化物または酸窒化物が含まれる。絶縁化領域１９を形成する手法としては、酸素、および／または、窒素のプラズマ乃至ラジカルとの接触、それらの元素のイオン注入若しくは酸化性乃至窒化性雰囲気との接触が挙げられる。以下の第５〜第８の実施の形態についても同様である。
【００２６】
（第５の実施の形態）
図９には、本発明の第５の実施の形態としての要部断面図が示されている。本実施の形態は、磁性素子１を構成する所望の形状をもつ磁性素子領域１８とこれに隣接する絶縁化領域１９と化合物膜３１とを有する。化合物膜３１が磁性素子領域１８と絶縁化領域１９との境界近傍に配置され、化合物膜３１の一面の少なくとも一部が絶縁化領域１９と接し、絶縁化領域１９には磁性素子領域１８の材料と化合物膜３１の材料の合成材料の酸化物または窒化物または酸窒化物が含まれる。
【００２７】
（第６の実施の形態）
図１０には、本発明の第６の実施の形態としての要部断面図が示されている。本実施の形態は、磁性素子１を構成する所望の形状をもつ磁性素子領域１８とこれに隣接する絶縁化領域１９と所望の形状を持つ磁性体膜３２と導電体配線３０とを有し、磁性素子領域１８と導電体配線３０が対向して配置され、導電体配線３０のもう一方の面が磁性体膜３２と対向して配置されている。絶縁化領域１９は磁性素子領域１８の材料を含む酸化物または窒化物または酸窒化物である。導電体配線３０は導電体でもよい。また、磁性素子領域１８と磁性体膜３２の形状を自己整合的に形成することで相似形にしてもよい。
導電体配線３０は、磁性素子領域１８と接していてもよい。また、両者間に薄い絶縁膜（トンネル絶縁膜）が介在していてもよい。第７、第８の実施の形態についても同様である。
【００２８】
（第７の実施の形態）
図１１には、本発明の第７の実施の形態としての要部断面図が示されている。本実施の形態は、磁性素子１を構成する所望の形状をもつ磁性素子領域１８とこれに隣接する絶縁化領域１９と導電体配線３０と一対の磁性体膜３３とを有する。導電体配線３０と磁性素子領域１８および絶縁化領域１９が対向して配置され、磁性体膜３３と導電体配線３０の側面とが対向して配置されている。また、絶縁化領域１９は磁性素子領域１８の材料を含む酸化物または窒化物または酸窒化物により構成される。磁性体膜３３端部と絶縁化領域１９との距離は２０ｎｍ以下にすることも、接することも可能である。また、磁性体膜３３端部と磁性素子領域１８との距離を自己整合的に決定することも可能である。
【００２９】
（第８の実施の形態）
図１２には、本発明の第８の実施の形態としての要部断面図が示されている。本実施の形態は、磁性素子１を構成する所望の形状をもつ磁性素子領域１８とこれに隣接する絶縁化領域１９と導電体配線３０と一対の磁性体膜３４、３５とを有する。導電体配線３０と磁性素子領域１８および絶縁化領域１９が対向して配置され、磁性体膜３４と磁性体膜３５が並行して磁性素子領域１８と導電体配線３０の間に配置され、磁性素子領域１８の中心が磁性体膜３４と磁性体膜３５の隙間に配置されている。また、絶縁化領域１９は磁性素子領域１８の材料を含む酸化物または窒化物または酸窒化物により構成される。
【００３０】
【実施例】
（第１の実施例）
図１３乃至図１６を参照して、本発明の第１の実施例を説明する。
図１３は、本発明の第１の実施例の半導体記憶装置の平面図、図１４は、図１３のＸ−Ｘ′線とＹ−Ｙ′線での断面図である。図１５は、この実施例の半導体記憶装置の製造工程断面図である。この実施例の半導体記憶装置は、ワード線（Ｗ１、Ｗ２、Ｗ３）５０、ビット線（Ｂ１、Ｂ２、Ｂ３）５１、磁性素子としてのＴＭＲ（Ｃ１）５２を有し、ＴＭＲ５２は、ワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。図１６にＴＭＲ（Ｃ１）の断面図を示す。図１６に示すように、ＦｅＭｎ（１０ｎｍ厚）からなる反強磁性体層１０１、ＣｏＦｅ（２．４ｎｍ厚）からなるピン層１０２、Ａｌ２ Ｏ３ からなるトンネル絶縁層１０３、ＮｉＦｅ（５ｎｍ厚）からなるフリー層１０４が積層され、ＴＭＲの積層膜が形成されている。反強磁性体層とフリー層には電圧が印加できるように導体配線（Ｔａからなる上部電極１０５および下部電極１０６）が接続されている。ピン層の磁化方向は、反強磁性体層により所定の方向に固定されている。フリー層は、所定のある方向に磁化し易いように形成されており、その磁化方向は、外部から磁場を印加することにより変化させることができる。積層膜の水平方向のうち、磁化し易い方向を容易軸、容易軸に垂直で磁化し難い方向を困難軸と呼ぶ。フリー層とピン層との間に電圧を印加するとトンネル絶縁膜を通して電流が流れるが、フリー層とピン層の磁化方向の関係により抵抗値が変化する。すなわち磁化方向が同じ場合は抵抗が低く、反対向きの場合は抵抗が高くなる。
【００３１】
次に、半導体記憶装置の製造方法について説明する。シリコン基板（図示しない）上にトランジスタ等の素子や配線を形成した後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。図１４は、シリコン基板上に形成されたシリコン酸化膜５４に被覆された配線５３から上の構造を図示する。半導体基板に形成された素子や配線と接続された配線５３は、その上層に形成されたＴＭＲに接続される。この配線５３と磁性素子との電気的接続を達成するために、シリコン酸化膜５４に配線５３の表面を露出する接続孔をフォトリソグラフィ技術とドライエッチング技術で形成し、シリコン酸化膜５４表面と接続孔内部にタングステン（Ｗ）を堆積させ、再度ＣＭＰにより接続孔以外のＷを除去してプラグ５５を形成する。その後、シリコン酸化膜５４全面にシリコン窒化膜５６、シリコン酸化膜５７を形成し、配線を配置する部分のシリコン酸化膜５７をフォトリソグラフィ技術とドライエッチング技術で除去し〔図１５（ａ）〕、さらに、配線部分に露出したシリコン窒化膜５６もドライエッチングで除去して、プラグ５５表面が除去部に現れるようにする。レジストをアッシング除去した後Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（２００ｎｍ）をスパッタ法により連続して成膜して配線材料層５８を形成する〔図１５（ｂ）〕。配線部以外の配線材料をＣＭＰにより除去し、配線部にＡｌＳｉＣｕを５０ｎｍ残してワード線５０およびこれと同層の引き出し線５０ａ（図１３参照）を形成する。
【００３２】
次に、Ｔａ（１０ｎｍ）、ＦｅＭｎ（１０ｎｍ）、ＣｏＦｅ（２．４ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管してＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（１０ｎｍ）およびマスク６４となるＡｌ（２０ｎｍ）をスパッタ法により形成する。フォトリソグラフィ技術により、レジストをＴＭＲ５２の形状の０．５μｍ×０．８μｍの長方形に残す。その後ドライエッチング技術によりＡｌ、Ｔａを加工する〔図１５（ｃ）〕。レジストをアッシング除去した後、全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＮｉＦｅ、ＣｏＦｅ、ＦｅＭｎ、Ｔａを酸化する。これにより絶縁化領域である磁性材料酸化物膜５９で分離され孤立したＴＭＲ５２が形成される〔図１５（ｄ）〕。
【００３３】
次に、下層の引き出し線５０ａの接続部となる領域の磁性材料酸化物膜５９をフォトリソグラフィ技術とイオンミリング技術により除去して、引き出し線５０ａの表面を露出させるビアホール６０を形成する〔図１４（ｂ）参照〕。全面にシリコン窒化膜６１を２０ｎｍ、シリコン酸化膜６２を４００ｎｍの膜厚に堆積し、ＣＭＰ技術により平坦化する〔図１５（ｅ）〕。フォトリソグラフィ技術、ドライエッチング技術によりシリコン酸化膜６２にビット線５１形状の溝を形成し、露出したシリコン窒化膜６１も除去する。レジストをアッシング除去した後、イオンミリングによりマスク６４とＴＭＲの上部電極であるＴａ膜の表面酸化物を除去した後、Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（６００ｎｍ）をスパッタ法により連続して成膜する。次に、配線部以外の配線材料をＣＭＰにより除去することによりビット線５１を形成する〔図１５（ｆ）〕。この後、シリコン酸窒化膜を形成してボンディングパッド部を開口するか、さらに前述の工程を繰り返して配線やＴＭＲ（磁性素子）を多層に形成することもできる。
【００３４】
隣接セル間の漏れ電流を小さくするためＴＭＲの周辺酸化を行った後、続けて磁性材料酸化物膜５９を一部除去することも可能である。この場合除去されるものが酸化物であるため再付着物があってもショートは発生しない。隣接配線どうしの絶縁性を高めるため、ビット線を形成した後、シリコン酸化膜６２およびシリコン窒化膜６１を除去した上、ビット線で覆われていない磁性材料酸化物膜５９を一部または全部除去してもよい。この場合酸化物の除去のため再付着物があってもショートは発生しない。除去後シリコン酸化膜を堆積し、ＴＭＲ間を充填する。ＴＭＲ周囲の酸化を容易にするため、Ａｌ、Ｔａ加工後酸素原子を含む材料をイオン注入したり、酸素イオン、酸素ラジカル、オゾンの高温雰囲気中に保管してもよい。また酸化しやすいシリコン、ジルコン、セリウム、ハフニウムをイオン注入してから酸化してもよい。また周辺の磁性の影響を小さくするため、Ａｌ、Ｔａ加工後に、絶縁化処理後に強磁性特性を持つことのない原子をイオン注入または原子を含む材料を成膜して高温拡散、あるいはイオンを当てて押し込むことで膜内に導入してもよい。配線材料としてはＡｌＣｕやＣｕなどを用いてもよい。下部配線が酸化しにくいように下部配線上面にＴｉＮが残るようにしたりＡｌが表面層となるようにしてもよい。また下部配線を形成した後、全面に３ｎｍ程度のＳｉＯ２やＡｌ２Ｏ３の絶縁薄膜を形成してもよい。ＴＭＲ部分では電流はトンネル現象で流れるため問題にはならない。
【００３５】
２種類以上の誘電率の積層構造を挟むことで磁性素子に非線形特性を持たせることもできる。下部配線と接続しない部分でも磁性材料酸化物膜を除去しても良い。ＴＭＲ上下配線間の絶縁性を上げるため、磁性素子材料とともに全面にアモルファスシリコンやＺｒなどの導電性材料を堆積してもよい。これらはＴＭＲ部分は電流を流し、酸化された部分は絶縁体となる。ＴＭＲ周辺酸化のマスクは導電体材料の場合、ＴｉＮ、Ａｌ、Ｐｔ、Ｉｒなどの酸化しにくい材料、Ｒｕ、Ｉｎなどの酸化しても導電性のある材料が望ましい。酸化後にマスク材料は除去してもよい。また絶縁体でもよく、この場合周辺酸化処理後ドライエッチング技術により除去する。ＴＭＲは反強磁性体層がトンネル膜の上側にある構造でもよく、また反強磁性層がない構造でもよい。磁性体材料は酸化して絶縁体になる原子で構成されている物が望ましく、反強磁性体ではＦｅＭｎやＮｉＭｎなどである。磁気抵抗素子としては磁性体の磁気抵抗効果を用いたＡＭＲや、１対の磁性体のあいだに導電体薄膜を挟んだＧＭＲとよばれる素子でもよい。ビット線、ワード線の上下関係は交換可能である。
【００３６】
次に、この半導体記憶装置の使用方法について述べる。この半導体記憶装置は、ＴＭＲを記憶素子とした、不揮発性メモリを構成している。まず、データの書き込みについて説明する。ワード線Ｗ１に電流を流し、ビット線Ｂ１にデータに相当する方向の電流を流すと、交差点にあるＴＭＲには合成磁場が印加され、ビット線の電流方向に従ってフリー層が磁化される。電流を止めた後も、また電源を切ったあともフリー層は強誘電体であるため磁化方向は保持され、不揮発性メモリとして動作する。
【００３７】
次に、データの読み出しについて説明する。ビット線Ｂ１をフローティングにし、積分回路に接続する。ワード線Ｗ１に０．５Ｖ程度を印加する。その他の配線は接地する。Ｗ１とＢ１の交差点にあるＴＭＲは磁化方向により抵抗値が変わっているため、積分回路に流れ込む電流量が異なる。ある時間積分した後、基準電圧と比較することで磁化方向を判別し、書き込まれていたデータを読み出すことができる。
この実施例では、上部配線の電流がＴＭＲ上部電極のＴａにも流れるため、書き込み電流と磁性素子であるＴＭＲのフリー層を近接して配置させることができる。本例の場合は両者を密着させることができる。
【００３８】
（第２の実施例）
次に、図１７乃至図１９を参照して第２の実施例を説明する。
図１７は、本発明の第２の実施例の半導体記憶装置の平面図、図１８は、図１７のＸ−Ｘ′線とＹ−Ｙ′線での断面図である。図１９は、この実施例の半導体記憶装置の製造工程断面図である。
この実施例の半導体記憶装置は、図１７に示すように、書き込みワード線（ＷＷ１、ＷＷ２）７０、読み出しワード線７１、引き出し線７２、ビット線（ＢＷ１、ＢＷ２、ＢＷ３）５１、ＴＭＲ５２を有し、ＴＭＲ５２は、書き込みワード線７０とビット線５１の交差部に形成される。ビット線５１とＴＭＲ５２の上部磁性体および読み出しワード線７１と引き出し線７２とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。図示されていないが各セルの読み出しワード線７１は、ＭＯＳトランジスタのドレインに接続されている。ソースは、接地され、ゲートは、トランジスタをオン、オフする制御線に接続されている。ＴＭＲ５２の構造は、図１６と同じである。
【００３９】
次に、半導体記憶装置の製造方法について説明する。図１８は、書き込みワード線７０、読み出しワード線７１を含む最上層の配線の層から上の構造を図示する。シリコン基板（図示しない）上にトランジスタ等の素子を形成し、書き込みワード線７０、読み出しワード線７１を形成した後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。シリコン酸化膜５４に配線との接続孔をフォトリソグラフィ技術とドライエッチング技術で形成し、この接続孔の内部を含めてシリコン酸化膜５４上の全面にタングステン（Ｗ）を堆積し、再度ＣＭＰにより接続孔以外のＷを除去してプラグ５５を形成する。その後全面にシリコン窒化膜５６、シリコン酸化膜５７を形成し、配線を配置する部分のシリコン酸化膜５７をフォトリソグラフィ技術とドライエッチング技術で除去し、さらに、配線部分に露出したシリコン窒化膜５６もドライエッチングで除去し、プラグ５５表面が除去部に現れるようにする。レジストをアッシング除去した後Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（２００ｎｍ）をスパッタ法により連続して成膜して配線材料層５８を形成する〔図１９（ａ）〕。
【００４０】
次に、配線部以外の配線材料をＣＭＰにより除去し、配線部にＡｌＳｉＣｕを５０ｎｍ残して引き出し線７２、７２ａ〔図１７、図１８（ｂ）参照〕を形成する。さらに、Ｔａ（１０ｎｍ）、ＦｅＭｎ（１０ｎｍ）、ＣｏＦｅ（２．４ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、酸素プラズマによりＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（１０ｎｍ）およびマスク６４となるＡｌ（２０ｎｍ）をスパッタ法により成膜する。さらに、フォトリソグラフィ技術により、Ａｌ膜上にレジスト膜を形成すべきＴＭＲ５２の形状に形成する。その後ドライエッチング技術によりＡｌ、Ｔａを加工してマスク６４を形成する〔図１９（ｂ）〕。レジスト膜をアッシング除去した後、全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＮｉＦｅ、ＣｏＦｅ、ＦｅＭｎ、Ｔａを酸化する。これにより絶縁化領域である磁性材料酸化物膜５９で分離され孤立したＴＭＲ５２が形成される。次に、引き出し線７２ａの接続部となる部分の磁性材料酸化物膜５９をフォトリソグラフィ技術とイオンミリング技術を用いて除去し、引き出し線７２ａの表面を露出させてビアホール６０を形成する〔図１８（ｂ）参照〕。
【００４１】
レジスト膜をアッシング除去した後にイオンミリング処理によりマスク６４とＴａ膜の表面酸化物を除去した後、全面にＴｉＮ（２０ｎｍ）、ＡｌＳｉＣｕ（５０ｎｍ）を形成し、フォトリソグラフィ技術とドライエッチング技術によりビット線５１形状に加工し、第１配線層６３を形成する〔図１９（ｃ）〕。さらに、磁性材料酸化物膜５９のＮｉＦｅ、ＣｏＦｅ、とＦｅＭｎの一部分の酸化部分をアルゴン、塩素を主成分とするエッチングガスにより除去する。この際オーバーエッチングしても再付着物は酸化物なのでＴＭＲ内のトンネル膜が側壁でショートすることはない。全面にシリコン酸化膜７４を形成し〔図１９（ｄ）〕、配線が表面に出るまでＣＭＰにより平坦化する。その後全面にシリコン窒化膜６１を２０ｎｍ、シリコン酸化膜６２を４００ｎｍ形成する〔図１９（ｅ）〕。フォトリソグラフィ技術、ドライエッチング技術によりシリコン酸化膜６２にビット線５１形状の溝を形成し、露出したシリコン窒化膜６１も除去する。レジストをアッシング除去した後、Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（６００ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をＣＭＰにより除去することにより厚いビット線５１の第２配線層７３を形成する。第２配線層７３および第１配線層６３は、ビット線５１を構成する〔図１９（ｆ）〕。この実施例に対しても第１の実施例で説明した手法を適用することができる。
【００４２】
次に、この半導体記憶装置の使用方法について説明する。この半導体記憶装置は、ＴＭＲを記憶素子とした不揮発性メモリを構成している。まず、データの書き込みについて説明する。Ｃ１のＴＭＲに書き込みを行う場合、書き込みワード線ＷＷ１に電流を流し、ビット線ＢＷ１にデータに相当する方向の電流を流すと、交差点にあるＴＭＲ（Ｃ１）には合成磁場が印加され、ビット線の電流方向に従ってフリー層が磁化される。電流を止めた後も、また電源を切ったあともフリー層は強誘電体であるため磁化方向は保持され、不揮発性メモリとして動作する。
次に、データの読み出しについて説明する。ＷＷ１とＢＷ１の交点のセルのＭＯＳトランジスタのみをオン状態に設定し、ＢＷ１に電流を注入すると、ＴＭＲは磁化方向により抵抗値が変わっているため、生起される電圧が異なる。この値を基準電圧と比較することで磁化方向を判別し、書き込まれていたデータを読み出すことができる。
【００４３】
この実施例では、上部配線の電流がＴＭＲ上部電極のＴａにも流れるため、書き込み電流とＴＭＲのフリー層を近接して配置させることができる。さらにＴＭＲ材料酸化部分の一部が除去されているため、隣接ＴＭＲ間に流れる漏れ電流を小さくできる。
【００４４】
（第３の実施例）
図２０（ａ）は、本発明の第３の実施例の半導体記憶装置の主要部の断面図であり、図２０（ｂ）は図２０（ａ）のＸ−Ｘ’線での断面図である。本半導体記憶装置は、ワード線５０、ビット線５１、ＴＭＲ５２を有し、ＴＭＲ５２はワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体、およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。
次に製造方法について説明する。シリコン基板上にトランジスタ等の素子や配線を形成した後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、化学機械研磨（ＣＭＰ）により平坦化する。図２０（ａ）、（ｂ）にはその後に形成されたシリコン酸化膜５７、ワード線５０から上の状態が図示されている。シリコン酸化膜５４上にシリコン酸化膜５７をプラズマＣＶＤ法により堆積し、ＣＭＰにより平坦化した後その一部をフォトリソグラフィ技術とドライエッチング技術によりエッチングし、配線を埋め込むための深さ３００ｎｍ程度の溝を形成する。その後、Ｔａ（１０ｎｍ）、ＮｉＦｅ（１０ｎｍ）、Ｔａ（５ｎｍ）、Ｃｕ（４００ｎｍ）を全面にスパッタリング成膜し、再度ＣＭＰにより配線部以外のＣｕ等を除去してワード線５０を形成する。続けて、Ｔａ（１０ｎｍ），ＮｉＦｅ（２ｎｍ），ＦｅＭｎ（１０ｎｍ），ＣｏＦｅ（２．４ｎｍ），Ａｌ（１．５ ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ），Ｔａ（１０ｎｍ） 、およびマスク６４となるＡｌ（２０ｎｍ），ＴｉＮ（２０ｎｍ）をスパッタ法により形成する。フォトリソグラフィ技術により、レジストをＴＭＲ５２の形状の０．５μｍｘ０．８μｍの長方形に残す。その後ドライエッチング技術により、ＴｉＮ，ＡｌおよびＴａの途中までを加工する。レジストをアッシング除去した後、２５０℃程度で全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＴａの残り，ＮｉＦｅ，ＣｏＦｅ，ＦｅＭｎ，Ｔａを酸化して絶縁化領域６５を形成する。Ｔａは酸化とともにＮｉＦｅに拡散し、混合酸化物が形成される。これによりＴＭＲ材料の絶縁化領域６５で分離され孤立したＴＭＲ５２が形成される。次にワード線５０より０．１μｍ程度広い形になるようフォトリソグラフィ技術とミリングによりＮｉＦｅ，ＡｌＯ， ＣｏＦｅ，ＦｅＭｎ， ＮｉＦｅ，Ｔａ の酸化物（絶縁化領域）を加工する。このとき、図示していないが後の工程で上部配線との接続のためのビアホールを同時に開口する。全面に、Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（５００ｎｍ）、 Ｔａ（１０ｎｍ）、ＮｉＦｅ（８ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をエッチングしてビット線５１を形成する。このとき磁性体酸化膜は加工されにくいため、ＮｉＦｅ酸化物表面で加工が止まる。次に全面にＴａ（１０ｎｍ）、ＮｉＦｅ（１０ｎｍ）、Ｔａ（１０ｎｍ）をスパッタ法により成膜する。続けて全面をエッチバックすることでビット線５１側面にＴａ／ＮｉＦｅ／Ｔａを残す。
絶縁化すべき領域（６５）上に残す材料としてＴａに代え酸化しやすいシリコン、ジルコン、セリウム、ハフニウムを用いてもよい。
本実施例では、ワード線、ビット線周囲を磁性体が取り囲むため、電流により発生する磁場が効率よくＴＭＲに与えられる。また、これらの配線周囲の磁性体先端はフリー層と同層の絶縁化領域上近傍に位置することになるため、従来例に比べフリー層近くに配置でき、より小さい電流で書き込みを行うことができる。
【００４５】
（第４の実施例）
図２１（ａ）は、本発明の第４の実施例の半導体記憶装置の主要部の断面図であり、図２１（ｂ）は図２１（ａ）のＸ−Ｘ’線での断面図である。本実施例の半導体記憶装置はワード線５０、ビット線５１、ＴＭＲ５２を有し、ＴＭＲ５２はワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体、およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。
次に製造方法について説明する。シリコン基板上にトランジスタ等の素子や配線を形成後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、化学機械研磨（ＣＭＰ）により平坦化する。図２１（ａ）、（ｂ）にはその後に形成されるワード線５０から上の状態が図示されている。Ｔｉ （１０ｎｍ）、ＡｌＣｕ（３００ｎｍ）、Ｔａ（１０ｎｍ），ＩｒＭｎ（１０ｎｍ），ＣｏＦｅ（２．４ｎｍ），Ａｌ（１．５ ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ），Ｔａ（１０ｎｍ）をスパッタ法により成膜する。フォトリソグラフィ技術とドライエッチング技術により、Ｔａ，ＮｉＦｅ，ＡｌＯ，ＣｏＦｅ，ＩｒＭｎ，Ｔａ，ＡｌＣｕ，Ｔｉをワード線５０の形状に加工する。全面にシリコン酸化膜５７を成膜し、ＣＭＰで平坦化後エッチバックによりワード線５０の表面を露出させる。このときオーバーエッチングしてもワード線５０の側面には絶縁物のサイドウォールが形成されるのみである。マスク６４となるＡｌ（２０ｎｍ），ＴｉＮ（１０ｎｍ）を全面にスパッタ法で成膜した後、レジストをＴＭＲ５２の形状の０．５μｍｘ０．８μｍの長方形に残す。その後ドライエッチング技術により、ＴｉＮ，Ａｌ，Ｔａを加工してマスク６４を形成する。レジストをアッシング除去後、全面にＴａ（３ｎｍ）を成膜し、２５０℃程度で全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＴａ，ＮｉＦｅを酸化する。Ｔａは酸化とともにＮｉＦｅに拡散し、混合酸化物からなる絶縁化領域６５が形成される。これによりＴＭＲ材料の絶縁化領域６５で分離されたＴＭＲ５２が形成される。次に図示していないが後の工程で上部配線との接続のためのビアホールをあける部分の酸化物をフォトリソグラフィ技術とミリング技術を用いて除去する。次にＳｉＮ（２０ｎｍ）、ＳｉＯ２（３００ｎｍ）をプラズマＣＶＤ法で堆積して絶縁膜６６を形成する。ＴＭＲ上のＳｉＯ２、ＳｉＮ、ＴａＯを除去してコンタクトホールを形成すると共にビアホール上のＳｉＯ２、ＳｉＮを除去し、さらに全面に、Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（５００ｎｍ）、 Ｔａ（１０ｎｍ）、ＮｉＦｅ（８ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をエッチングしてビット線５１を形成し、続けて絶縁膜６６を選択的にエッチングする。このときＳｉＯ２中でＳｉＮとの選択比が大きくなる加工条件に変更し、ＳｉＮで加工を終了する。次に全面にＴａ（１０ｎｍ）、ＮｉＦｅ（１０ｎｍ）、Ｔａ（１０ｎｍ）をスパッタ法により成膜する。続けて全面をエッチバックすることでビット線５１側面にＴａ／ＮｉＦｅ／Ｔａを残す。
マスク形成後に絶縁化すべき領域上に成膜する材料としてＴａに代え酸化しやすいシリコン、ジルコン、セリウム、ハフニウムを用いてもよい。
本実施例では、ＴＭＲとビット線との間に厚い絶縁膜６６を挟んだとしても、配線側面に形成した磁性体の先端を酸化領域に十分近づけることができ、書き込み電流を小さくすることが可能となる。また磁性体先端と絶縁化領域の間に絶縁膜であるＳｉＮを挟むことができるため、絶縁化領域の抵抗が低くても上下配線の絶縁性を確保できる。
【００４６】
（第５の実施例）
図２２は、本発明の第５の実施例の半導体記憶装置の断面図である。本実施例の半導体記憶装置はワード線５０、ビット線５１、ＴＭＲ５２を有し、ＴＭＲ５２はワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体、およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。
次に本実施例の半導体記憶装置の製造方法について説明する。半導体装置はシリコン基板上にトランジスタ等の素子や配線を形成後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。図２２（ａ）、（ｂ）にはその後に形成されるワード線５０から上の状態が図示されている。シリコン酸化膜５４上にＴｉ（１０ｎｍ）、ＡｌＣｕ（３００ｎｍ）、Ｔａ（１０ｎｍ），ＩｒＭｎ（１０ｎｍ），ＣｏＦｅ（２．４ｎｍ），Ａｌ（１．５ ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ），Ｔａ（１０ｎｍ）をスパッタ法により形成する。フォトリソグラフィ技術とドライエッチング技術により、Ｔａ，ＮｉＦｅ，ＡｌＯ，ＣｏＦｅ，ＩｒＭｎ，Ｔａ，ＡｌＣｕ，Ｔｉをワード線５０の形状に加工する。全面にシリコン酸化膜５７を成膜し、ＣＭＰで平坦化後エッチバックによりワード線５０表面を露出させる。このときオーバーエッチングするとワード線５０の側面にはサイドウォールが形成される。マスク６４となるＡｌ（２０ｎｍ），ＴｉＮ（２０ｎｍ）を全面にスパッタ法で成膜した後、レジストをＴＭＲ５２の形状の０．５μｍｘ０．８μｍの楕円形に残す。その後ドライエッチング技術により、ＴｉＮ，ＡｌおよびＴａの一部を除去して楕円形状のマスク６４を形成する。レジストをアッシング除去した後、２３０℃程度で全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＴａの残り，ＮｉＦｅ，ＣｏＦｅを酸化して絶縁化領域６５を形成する。Ｔａは酸化とともにＮｉＦｅに拡散し、混合酸化物が形成される。これによりＴＭＲ材料の絶縁化領域６５で分離されたＴＭＲ５２が形成される。次に図示していないが後の工程で上部配線との接続のためのビアホールをあける部分の酸化物をフォトリソグラフィ技術とミリング技術を用いて除去する。さらに全面に、Ｔａ（１０ｎｍ）、ＡｌＣｕ（５００ｎｍ）、 Ｔａ（１０ｎｍ）、ＮｉＦｅ（８ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をエッチングしてビット線５１を形成する。このとき配線幅はＴＭＲ５２の幅より狭くする。マスク６４は最上層のＴｉＮによりエッチングが妨げられ残る。次に全面にＴａ（１０ｎｍ）、ＮｉＦｅ（１０ｎｍ）、Ｔａ（１０ｎｍ）をスパッタ法により成膜する。続けて全面をエッチバックすることでビット線５１側面とマスク６４側面にＴａ／ＮｉＦｅ／Ｔａを残す。
本実施例では、磁性体素子に非常に近く、また自己整合的にマスクの側面に磁性体を形成できるため、磁性体素子に効率的に磁場を与えることができ、書き込み電流を小さくすることができる。
【００４７】
（第６の実施例）
図２３（ａ）は、本発明の第６の実施例の半導体記憶装置の主要部の平面図であり、図２３（ｂ）は図２３（ａ）のＸ−Ｘ’線での断面図である。本実施例の半導体記憶装置はワード線５０、ビット線５１、ＴＭＲ５２を有し、ＴＭＲ５２はワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体、およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。
次に本実施例の半導体記憶装置の製造方法について説明する。シリコン基板上にトランジスタ等の素子や配線を形成後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。図２３（ｂ）にはその後に形成されるワード線５０から上の状態が図示されている。シリコン酸化膜５４上にＴｉ（１０ｎｍ）、ＡｌＣｕ（３００ｎｍ）、Ｔａ（１０ｎｍ），ＰｔＭｎ（１０ｎｍ），ＣｏＦｅ（２．４ｎｍ），Ａｌ（１．５ ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ），Ｔａ（１０ｎｍ）をスパッタ法により形成する。フォトリソグラフィ技術とドライエッチング技術により、Ｔａ，ＮｉＦｅ，ＡｌＯ，ＣｏＦｅ，ＰｔＭｎ，Ｔａ，ＡｌＣｕ，Ｔｉをワード線５０の形状に加工する。全面にシリコン酸化膜５７を成膜し、ＣＭＰで平坦化後エッチバックによりワード線５０表面を露出させる。このときオーバーエッチングしてもワード線５０の側面にはサイドウォールが形成されるのみである。マスク６４となるＡｌ（５０ｎｍ），Ｔａ（５ｎｍ），ＮｉＦｅ（５ｎｍ），Ｔａ（５ｎｍ）を全面にスパッタ法で成膜した後、レジストをＴＭＲ５２の形状の０．５μｍｘ０．８μｍの楕円形に残す。その後ドライエッチング技術により、Ｔａ，ＮｉＦｅ，Ｔａ，ＡｌおよびＴａの一部を除去して楕円形状のマスク６４を形成する。レジストをアッシング除去した後、２３０℃程度で全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＴａの残り，ＮｉＦｅを酸化して絶縁化領域６５を形成する。Ｔａは酸化とともにＮｉＦｅに拡散し、混合酸化物が形成される。これによりＴＭＲ材料の絶縁化領域６５で分離されたＴＭＲ５２が形成される。次に図示していないが後の工程で上部配線との接続のためのビアホールをあける部分の酸化物をフォトリソグラフィ技術とミリング技術を用いて除去する。次にＳｉＮ（２０ｎｍ）、ＳｉＯ２（４００ｎｍ）をプラズマＣＶＤ法で堆積して絶縁膜６６を形成する。次にビット線形状に溝状に絶縁膜６６を除去し、マスク６４の一部を露出させる。そして全面に、Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、Ｃｕ（５００ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をＣＭＰで除去しビット線５１を形成する。ビット線はマスク部分で分断されており、ビット線を流れる電流はマスク６４のＡｌ層を通過する。
本実施例では、配線上にＴＭＲと同形状の磁性体を形成でき、この磁性体により配線電流磁場が上部に広がるのを抑制し、磁性体素子に効率よく磁場を与えることができる。
【００４８】
（第７の実施例）
図２４（ａ）は、本発明の第７の実施例の半導体記憶装置の主要部の平面図であり、図２４（ｂ）は図２４（ａ）のＸ−Ｘ’線での断面図である。本実施例の半導体記憶装置はワード線５０、ビット線５１、ＴＭＲ５２を有し、ＴＭＲ５２はワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体、およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。
次に、本実施例の半導体記憶装置の製造方法について説明する。本実施例において、マスク６４で覆われていない部分を酸化する工程までは図２０（ａ）に示した第３の実施例と同じである。ただし、マスク材料はＴｉＮ（５ｎｍ），Ａｌ（２０ｎｍ）とする。また、マスク６４の平面形状は０．５μｍｘ０．８μｍの長方形でワード線とビット線に対して傾いている。次に図示していないが後の工程で上部配線との接続のためのビアホールをあける部分の絶縁物をフォトリソグラフィ技術とミリング技術を用いて除去する。次にマスク６４のＡｌ層を除去する。全面にＮｉＦｅ（１０ｎｍ）を堆積し、ＴＭＲをはさむ形状にパターニングしてＮｉＦｅ膜６７を形成する。全面に、Ｔａ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（５００ｎｍ）、 Ｔａ（１０ｎｍ）、ＮｉＦｅ（８ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をエッチングしてビット線５１を形成する。次に全面にＴａ（１０ｎｍ）、ＮｉＦｅ（１０ｎｍ）、Ｔａ（１０ｎｍ）をスパッタ法により成膜する。続けて全面をエッチバックすることでビット線５１側面にＴａ ／ＮｉＦｅ／ Ｔａを残すとともに、配線の外にはみ出たＮｉＦｅを除去する。
本実施例では、配線下部にも電流磁界集中用の磁性体が配置され、磁性体先端と磁性体素子を近づけることができるため、効率よく磁場を印加することができる
【００４９】
以上好ましい実施例について説明したが、本発明は、上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得るものである。例えば、実施例では、フリー層やピン層は単層の磁性体層であったが磁性体、導電体、磁性体を積層した積層フェリ構造であってもよい。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、上部書き込み線と磁性体素子を密着させて配置できる。また磁性体素子の加工が必要ないため素子同士を近接して配置することができる。これにより高集積、低消費電力の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】半導体記憶装置を示す概略平面図。
【図２】図１のＸ−Ｘ′に沿う断面図とＹ−Ｙ′線に沿う断面図。
【図３】本発明の第１の実施の形態の磁性素子の形成方法を説明するための断面図。
【図４】本発明の第１の実施の形態の変更例を説明するための、図１のＸ−Ｘ′線に沿う断面図と図１のＹ−Ｙ′線に沿う断面図。
【図５】本発明の第２の実施の形態の半導体記憶装置を示す断面図。
【図６】本発明の第２の実施の形態の変更例を説明するための、図１のＸ−Ｘ′線に沿う断面図と図１のＹ−Ｙ′線に沿う断面図。
【図７】本発明の第３の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図８】本発明の第４の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図９】本発明の第５の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図１０】本発明の第６の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図１１】本発明の第７の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図１２】本発明の第８の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図１３】本発明の第１の実施例の半導体記憶装置の概略平面図。
【図１４】図１３のＸ−Ｘ′線に沿う断面図とＹ−Ｙ′線に沿う断面図。
【図１５】本発明の第１の実施例の半導体記憶装置の製造工程断面図である。
【図１６】本発明の第１の実施例の半導体記憶装置に用いるＴＭＲの断面図。
【図１７】本発明の第２の実施例の半導体記憶装置の概略平面図。
【図１８】図１７のＸ−Ｘ′線に沿う断面図とＹ−Ｙ′線に沿う断面図。
【図１９】本発明の第２の実施例の半導体記憶装置の製造工程断面図。
【図２０】本発明の第３の実施例の半導体記憶装置の概略断面図。
【図２１】本発明の第４の実施例の半導体記憶装置の概略断面図。
【図２２】本発明の第５の実施例の半導体記憶装置の概略断面図。
【図２３】本発明の第６の実施例の半導体記憶装置の概略平面図と断面図。
【図２４】本発明の第７の実施例の半導体記憶装置の概略平面図と断面図。
【図２５】従来の半導体記憶装置に用いるＴＭＲを説明するための断面図。
【図２６】従来の半導体記憶装置を示す概要斜視図。
【図２７】従来の半導体記憶装置の製造工程断面図（その１）。
【図２８】従来の半導体記憶装置の製造工程断面図（その１）。
【図２９】従来の半導体記憶装置の製造工程断面図（その１）。
【図３０】従来の半導体記憶装置の製造工程断面図（その１）。
【図３１】図３０のＺ−Ｚ’線に沿う断面図。
【符号の説明】
１ 磁性素子
２ 配線Ａ
２ａ 引き出し線
３ 配線Ｂ
４、６０ ビアホール
５、７、２２、２７、２９ 絶縁膜
６、２１、２８ エッチストップ膜
８、１０、１６ 導電体膜
９ 導電体酸化防止膜
１１、１５ トンネル膜
１２ 磁性素子下層膜
１３ 磁性素子形成膜
１４ 磁性素子上層膜
１７、６４ マスク
１８ 磁性素子領域
１９、６５ 絶縁化領域
２５ 第１の配線
２６ 第２の配線
３０ 導電体膜
３１ 化合物膜
３２〜３５ 磁性体膜
５０ ワード線
５０ａ 引き出し線
５１ ビット線
５２ ＴＭＲ
５３ 配線
５４、５７、６２、７４ シリコン酸化膜
５５ プラグ
５６、６１ シリコン窒化膜
５８ 配線材料層
５９ 磁性材料酸化物膜
６３ 第１配線層
６６ 絶縁膜
６７ ＮｉＦｅ膜
７０ 書き込みワード線
７１ 読み出しワード線
７２、７２ａ 引き出し線
７３ 第２配線層
１０１ 反強磁性体層
１０２ ピン層
１０３ トンネル絶縁層
１０４ フリー層
１０５ 下部電極
１０６ 上部電極
１０７ ＴＭＲ
１０８ 上部配線
１０９ 第３の配線
１１０ トランジスタ
１１１ 下部配線
１１２ 読み出しワード線
１２０ Ｐ型シリコン基板
１２１ ＮＭＯＳスイッチングトランジスタ
１２２ Ｎ＋領域
１２３ 絶縁領域
１２４ ポリシリコン層
１２５ 金属層
１２６ 伝導線
１２７ 誘電材料
１２８ プラグ導体
１２９、１４７ エッチストップ層
１３０、１４８ 二酸化シリコン層
１３１ 高透磁率層
１３２ 伝導金属層
１３３ デジット線
１３４、１４６ 誘電層
１３５ 伝導層
１３６ 窓
１４０ 底部磁性層
１４１ 非磁性層
１４２ 上部磁性層
１４２ａ 活性領域
１４２ｂ 不活性部分
１４３ マスキング層
１４４ 磁気メモリエレメント
１４５ 接触金属パッド
１４６，１４８ 誘電層
１４９ ビット線
１５０、１５１ パーマロイ層
【発明の属する技術分野】
本発明は、磁化状態を変化させることができ、その磁化状態を評価することによって記憶された情報を読み出すことのできる素子（以下、磁性体素子という）を記憶セルとして用いた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来この種の半導体装置は、例えば、磁気抵抗素子を記憶素子として用いてメモリを構成するものがあった。磁気抵抗素子の例として、トンネル磁気抵抗（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子（以下、ＴＭＲという）と呼ばれるトンネル絶縁膜を２つの磁性体間に挟み、磁性体の磁化の状態によって変化するトンネル絶縁膜の抵抗によって情報を記憶する素子について説明する。図２５に２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ （ｐｐ．１２８−１２９）で報告されたＴＭＲの例を示す。図２５に示すように、ＦｅＭｎ（１０ｎｍ厚）からなる反強磁性体層１０１、ＣｏＦｅ（２．４ｎｍ厚）からなるピン層１０２、Ａｌ２ Ｏ３ からなるトンネル絶縁層１０３、ＮｉＦｅ（５ｎｍ厚）からなる強磁性体フリー層１０４が積層され、ＴＭＲの積層膜が形成されている。反強磁性体層１０１とフリー層１０４には電圧が印加できるように導体配線（図示しない）が接続されている。ピン層１０２の磁化方向は、反強磁性体層１０１により所定の方向に固定されている。フリー層１０４は、所定のある方向に磁化し易いように形成されており、その磁化方向は、外部から磁場を印加することにより変化させることができる。積層膜の水平方向のうち、磁化し易い方向を容易軸、容易軸に垂直で磁化し難い方向を困難軸と呼ぶ。フリー層１０４とピン層１０２との間に電圧を印加するとトンネル絶縁膜１０３を通して電流が流れるが、フリー層１０４とピン層１０２の磁化方向の関係により抵抗値が変化する。すなわち磁化方向が同じ場合は抵抗が低く、反対向きの場合は抵抗が高くなる。
【０００３】
次に、図２６を用いてＴＭＲを不揮発性メモリの記憶素子として用いた例を示す。この例は、２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ （ｐｐ．１３０−１３１） で報告されたものである。図２６の例ではアレイ状に配置されたＴＭＲ１０７の上下に、交差する１ 対の配線が設置される。上部配線（配線Ｂ（Ｂ１、Ｂ２、・・・）という）１０８は、ＴＭＲ１０７のフリー層と接続されており、ＴＭＲ１０７の反強磁性体層は、第３の配線１０９を介して下層に形成されたトランジスタ１１０のドレインに接続されている。第３の配線１０９は、その下層の下部配線（配線Ｄ（Ｄ１、Ｄ２、Ｄ３、・・・）という）１１１に接続されている。２つの配線Ｂ、Ｄに電流を流すことでそれらの交点に合成磁場が発生し、電流の方向によりフリー層の磁化方向を設定する。これによりＴＭＲ１０７の抵抗値を変化させることができる。データの読み出しは、読み出すＴＭＲ１０７に接続されたトランジスタ１１０を読み出しワード線（配線Ｗ（Ｗ１、Ｗ２、Ｗ３、・・・）という）１１２によりオン状態にして、配線ＢよりＴＭＲ１０７に電圧を印加し、流れる電流でＴＭＲの抵抗値を評価することにより行う。
【０００４】
ＴＭＲを素子分離してＴＭＲの上部電極に配線を接続させる方法としては、リフトオフ、ＣＭＰ（化学的機械的研磨；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ） による頭出し、ビアホールを用いる方法などがある。リフトオフ法は、ＴＭＲ用材料成膜後、リフトオフ用材料を成膜し、所望の形状にＴＭＲを加工して素子分離した後全面に絶縁膜を形成し、その後リフトオフ用材料をエッチングすることによりリフトオフ材料上の絶縁膜を除去し、ＴＭＲ上部に開口する方法である。この後上部配線材料を成膜し、加工する。ＣＭＰによる頭出しは、リフトオフ材料の代わりにＴＭＲ上に上部電極材料を形成し、ＴＭＲを所望の形状に加工して素子分離した後、全面に絶縁膜を形成し、ＣＭＰで全面を研磨して上部電極材料を表面に出す方法である。この後上部配線材料を成膜し、加工する。ビアホールによる方法はＴＭＲを所望の形状に加工して素子分離した後、全面に絶縁膜を形成し、ＴＭＲ上部を開口したレジストマスクを形成し、絶縁膜をエッチング除去してＴＭＲ上部に開口する方法である。このほかの素子分離方法として上部磁性体を酸化し、かつＴＭＲを所望の形状に加工する方法がある。
【０００５】
図２７乃至図３０は、特開２０００−３５３７９１号公報にて開示された半導体記憶装置の製造方法を示す工程順の断面図、図３１は、図３０のＺ−Ｚ’線での断面図である。この半導体記憶装置は、Ｐ型シリコン基板１２０の表面に形成されたＮＭＯＳスイッチングトランジスタ１２１からなる回路を有しており、従来から知られたＣＭＯＳプロセスで製作される。まず、Ｐ型シリコン基板１２０の表面領域にＮ＋領域１２２が形成され、素子分離のための絶縁領域１２３が形成される。ゲート領域となるポリシリコン層１２４が堆積され、Ｎ＋領域１２２上とポリシリコン層１２４上に金属層１２５が形成される。伝導線１２６とプラグ導体１２８が、金属層１２５上に形成され、その後誘電材料１２７が充填される。下層配線は、高透磁率層１３１で囲まれた伝導金属層１３２とデジット線１３３とからなり、エッチストップ層１２９と二酸化シリコン層１３０に埋め込まれ、平坦化されている。誘電層１３４は、デジット線１３３および二酸化シリコン層１３０を覆って堆積され、伝導層１３５が誘電層１３４を覆って堆積される。誘電層１３４は、デジット線１３３と伝導層１３５との間に載置され、その間における電気的分離を行っている。誘電層１３４は、プラグ導体１２８を伝導層１３５に電気的に接続するために使用される窓１３６を伝導金属層１３２上に形成するために部分的にエッチングされる。窓１３６が形成された後、伝導層１３５が約５０ｎｍの厚さで誘電層１３４および伝導金属層１３２を覆うように堆積される。磁気メモリエレメントを伝導層１３５上に形成するために、伝導層１３５表面はＣＭＰなどにより平坦化される（図２７）。
【０００６】
次に、複数の磁気エレメントブランケット層または磁気メモリブランケット層が磁気メモリエレメントのために物理的化学的堆積またはイオンビーム堆積法のいずれかで伝導層１３５の表面上に堆積される。磁気メモリエレメントを構成する底部磁性層１４０および上部磁性層１４２は、Ｎｉ、Ｆｅおよび／またはＣｏの合金のような磁気材料を用いる一方、底部磁性層１４０と上部磁性層１４２との間に介在している非磁性層１４１は、Ａｌ２ Ｏ３ またはＣｕのような材料を使用する。底部磁性層１４０は、例えば、硬磁性層として機能し、その磁化は固定されるのに対し、上部磁性層１４２の磁化方向は、自由である。非磁性層１４１は、次の方法により形成される。アルミニウム膜が底部磁性層１４０を覆って堆積され、その後そのアルミニウム膜は、ＲＦ生成酸素プラズマのような酸化源によって酸化される。別な方法では、アルミニウムが非磁性層１４０上に酸素とともに堆積され、その後酸化処理が加熱または非加熱のいずれかの酸素雰囲気中で実行される。磁気メモリエレメント中の層は、非常に薄く磁性層の厚さが０．３−２０ｎｍおよび非磁性層の厚さが０．３−１０ｎｍである。次に、マスキング層１４３が上部磁性層１４２を覆って堆積される（図２８）。このマスキング層１４３をパターニングして得られるマスクパターンは、伝導金属層１３２上に形成され、これをマスクとして、誘電層１３４までエッチングされる。伝導層１３５は、磁気メモリエレメントおよびトランジスタ１２１をプラグ導体１２８を通して電気的に接続する。伝導層１３５は、誘電層１３４によってデジット線１３３からそれぞれ分離される。
【０００７】
次に、新しいマスクパターンがマスキング層１４３上に形成される。そして、これをマスクとしてマスキング層１４３およびブランケット層１４０〜１４２が反応性イオンエッチング法を用いてエッチングされ、複数の磁気メモリエレメント１４４を電気的に画定するとともに複数の接触金属パッド（あるいは伝導線）１４５を形成する。複数の接触金属パッド１４５の形成に続いて、上部磁気層１４２の部分が酸化法または窒化法のいずれかを使用して誘電特性を含有する材料に変えられる。より詳しくは、上部磁気層１４２の選択領域は、絶縁材料に変えられ、不活性部分１４２ｂを形成する。上部磁気層１４２を誘電絶縁物に変化させる過程中、接触金属パッド１４５は、マスクとして働き、その結果、酸化または窒化後、複数の活性領域１４２ａが画定され、新しい絶縁部分（不活性部分１４２ｂ）が設けられる（図２９）。別の方法として、酸化法または窒化法はブランケット層１４０〜１４２の露出部分を変化させるために用いられ、これによりこれらの部分を絶縁材料に変えるとともにそれらの部分を不活性にする。上部磁気層１４２の酸化または窒化が、図に示されたような磁気メモリエレメントまたはセル１４４を形成するために完了した後、誘電層１４６は、磁気メモリエレメント１４４および上部磁気層１４２の不活性部分１４２ｂを覆って堆積される。
【０００８】
次に、エッチストップ層１４７が誘電層１４６上に堆積され、さらに二酸化シリコン層１４８がエッチストップ層１４７上に堆積される。次に、図示はしないがマスクが二酸化シリコン層１４８上にパターン化されて形成され、ビット線１４９のためのトレンチを形成する。このマスクに従って、二酸化シリコン層１４８は、エッチストップ層１４７までエッチングされ、ビット線１４９を埋め込むためのトレンチを作る。次に、パーマロイ層１５０は、二酸化シリコン層１４８上およびトレンチ中に堆積される。パーマロイ層１５０は、不等方性エッチングによってエッチングされ、トレンチの側壁にパーマロイ層１５０のみを残すとともに二酸化シリコン層１４８およびトレンチの底部にパーマロイ層１５０を残す。パーマロイ層１５０を形成した後、ビット線１４９となる電気的に伝導性である層が伝導線（接触金属パッド１４５）の表面上にパーマロイ層１５０を介して堆積される。すなわちＡｌ，ＷもしくはＣｕのような金属がビット線１４９を形成するために、トレンチ内に充填される。次に、二酸化シリコン層１４８上の不必要な材料が除去され、そして二酸化シリコン層１４８およびビット線１４９の表面が平面な表面に研磨される。最後に、パーマロイ層１５１は二酸化シリコン層１４８およびビット線１４９上に堆積されパターン化される（図３０、図３１）。パーマロイ層１５０、１５１は、ビット線１４９を包み込み、それによりビット線１４９中のビット電流によって発生した磁界は、磁気メモリエレメント１４４に集中し、他の磁気メモリエレメントの中の情報を保護するために遮蔽する。２系統の配線とトランジスタを用いる動作方法は前述と同様である。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のメモリ構造では大容量化が困難であったり、大きな書き込み電流が必要であり、低消費電力化が困難であった。
以下、その理由を説明する。ＴＭＲの磁化状態を変化させるため配線に電流を流して磁場を発生させる。磁場の大きさは配線からの距離に反比例する。このため配線とＴＭＲはできるだけ接近させたい。リフトオフ法は接近させることができるが微細化が難しい技術であり、大容量化は困難である。ビアホールを開ける方法は、ＴＭＲ上の絶縁膜の厚さだけ距離が離れるため、書き込み電流を小さくすることが難しい。ＣＭＰによりＴＭＲの頭出しを行う方法は、研磨量のウエハ面内ばらつきをみこんでＴＭＲ自体を研磨してしまわないように上部電極を残す必要がある。このためこの厚さの分、配線とＴＭＲが離れてしまい、書き込み電流を小さくすることが難しい。図２７〜２１に示した手法では、接触金属パッド１４５の厚さの分だけ配線とＴＭＲの距離は離れてしまい、書き込み電流を小さくすることが難しい。また、接触金属パッド１４５の形成後に誘電層１４６、エッチストップ層１４７を形成しているにもかかわらず、図３０において接触金属パッド１４５上のみこれらの層が無くなっており、実際には、誘電層１４６堆積後のＣＭＰとエッチング、エッチストップ層１４７堆積後のＣＭＰ等の手法を用いるなどしたものと推定されるが、このような手法を用いる場合、接触金属パッド１４５は十分の厚さに形成しておく必要がある。
【００１０】
このように、従来の技術では大容量化、低消費電力化が困難であるという問題があった。
本発明の目的は、ＴＭＲなどの磁性素子と配線を接近させて配置でき、大容量化、低消費電力化が可能な半導体記憶装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、第１の導電体配線と、前記第１の導電体配線の上層にこれと交差して敷設された第２の導電体配線と、前記第１、第２の導電体配線の交差部に配置された磁性素子と、を備え、前記磁性素子の磁化状態を評価することのできる半導体記憶装置において、隣り合う前記磁性素子の間は、前記磁性素子を構成する膜の高抵抗化変換物、または、前記磁性素子を構成する膜と該膜の少なくとも上下の一方に形成された導電性膜との高抵抗化変換物により、少なくとも一部の膜厚においては素子間の全領域に渡って、充填されていることを特徴とする半導体記憶装置、が提供される。
そして、好ましくは、前記磁性素子上には上部電極が形成されており、前記第２の導電体配線は前記上部電極の上面および少なくとも対向する２側面に接して形成される。
また、上記の目的を達成するため、本発明によれば、第１の導電体配線と、前記第１の導電体配線の上層にこれと交差して敷設された第２の導電体配線と、前記第１、第２の導電体配線の交差部に配置された磁性素子と、を備え、隣り合う前記磁性素子の間には、前記磁性素子を構成する少なくとも一部の膜と該膜に隣接されて配置された導電体との合成材料の酸化物または窒化物または酸窒化物からなる絶縁化領域が形成されていることを特徴とする半導体記憶装置、が提供される。
また、上記の目的を達成するため、本発明によれば、下層導電膜の表面が露出した平坦面上に、磁性素子形成膜を堆積する工程と、前記磁性素子形成膜上にアレイ状にマスクを形成する工程と、前記マスクにて保護されていない領域の前記磁性素子形成膜を酸化、窒化または酸窒化して前記マスク下に孤立した磁性素子を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法、が提供される。
【００１２】
［作用］
従来の、例えば、図２７〜図３１に示す方法では、ＴＭＲなどの磁性素子を形成する膜（ブランケット膜）を２回エッチングして磁性素子間を取り除き、さらに磁性素子を形成する膜の絶縁化処理によって個々の磁性素子セルのパターンを画定するようにしているので、また、凹凸のある面上でのリソグラフィが必要となるので、微細化が困難で大容量化に不向きであった。本発明によれば、平坦面での１回のリソグラフィにより磁性素子のパターンの画定が可能であり、微細化に適したプロセスにより磁性素子を形成することができる。そして、磁性素子形成後に平坦面に磁性素子の電極（マスク）を突出させることが可能であるため、磁性素子電極を包み込むように上部配線を形成することが可能であり、これにより、配線と磁性素子とを近接させて配置することができる。その結果、書き込み電流を小さくすることができるという効果が得られ、半導体記憶装置の大容量化および低消費電力化が実現できる。
【００１３】
【発明の実施の形態】
本発明の実施の形態を図面を参照して詳細に説明する。
（第１の実施の形態）
図１には、本発明の第１の実施の形態として半導体記憶装置の要部平面図が示されている。図１に示すように、半導体記憶装置は、複数の磁性素子１と、各磁性素子の近傍に２系統の書き込み用の配線Ａ（Ａ−１〜Ａ−３）２および配線Ｂ（Ｂ−１〜Ｂ−３）３とを有している。２系統の書き込み用の配線Ａ２および配線Ｂ３の方向は異なっている。図２（ａ）、（ｂ）には、図１の配線Ａ方向（Ｘ−Ｘ′）の断面および配線Ｂ方向（Ｙ−Ｙ′）の断面がそれぞれ示されている。図２の下層、上層には電気的な回路が形成されており、この図で説明する半導体記憶装置と電気的に接続され動作を制御するが、その部分は省略されている。本発明の実施の形態で説明する半導体記憶装置では配線Ａ２と配線Ｂ３が交差しており、ＴＭＲなどの磁性素子１は、その交差部に配置される。本発明の実施の形態では、配線Ａと配線Ｂに挟まれた位置にあり、配線Ｂと磁性素子１の上部および配線Ａと磁性素子１の下部とはそれぞれ電気的に接続されている。配線Ｂ３（Ｂ‐２）は、配線Ａ２と同層の引き出し線２ａとビアホール４を介して接続されている。図３には、本発明の実施の形態で説明する磁性素子部分の断面図が示されている。
【００１４】
次に、図１乃至図３を参照しながら半導体記憶装置の製造方法について説明する。半導体基板（図示しない）上にトランジスタ等の素子や配線を形成した後、下層配線との電気的接続を行うプラグを内蔵し、表面をＣＭＰなどにより平坦化した絶縁膜５を形成する。その後絶縁膜５の全面にエッチストップ膜６、絶縁膜７を形成し、配線を配置する部分の絶縁膜７を除去し、さらに配線部分に露出したエッチストップ膜６も除去し、プラグ表面が除去部に現れるようにする（図２参照）。次に、導電体膜８と導電体酸化防止膜９をスパッタ法により成膜する。配線部以外の配線材料をＣＭＰなどにより除去し、配線Ａ２となる導電体膜８および導電体酸化防止膜９を残す。図１および図２の配線Ａ２は、図３の導電体膜８および導電体酸化防止膜９の積層物に相当する。続けて導電体膜１０、トンネル膜１１、磁性素子下層膜１２、磁性素子形成膜１３、磁性素子上層膜１４、トンネル膜１５、導電体膜１６、酸化が進行し難い金属などからなるマスク材料層（１７）を順次形成する。磁性素子下層膜１２は、磁性素子（１３）の特性を良好にするために挿入する場合がある。磁性素子上層膜１４は、磁性素子形成膜１３表面を保護するため磁性素子上に形成される場合がある。磁性素子形成膜１３は、磁化状態の変化により特性が変わる原理をもつ部分である。その後、マスク材料層を所望の形状に加工してマスク１７を形成する。このとき、磁性素子形成膜１３の手前まで加工してもよい。
【００１５】
次に、全面を酸素プラズマなどにより処理し、マスク１７で覆われていない部分の導電体膜１０、トンネル膜１１、磁性素子下層膜１２、磁性素子形成膜１３、磁性素子上層膜１４、トンネル膜１５、導電体膜１６を絶縁化する（図３参照）。これにより磁性素子形成膜１３と磁性素子形成膜１３より下に形成された材料とが絶縁化された絶縁化領域１９と、絶縁化領域１９で分離され孤立した磁性素子領域１８〔図１の磁性素子１（Ｃ１）に相当する〕が形成される。絶縁化は、導電体膜１０まで完全に行わなくてもセル間の漏れ電流が回路動作上問題ない程度の高抵抗状態でもよい。次に、配線Ａ２と同層に形成される引き出し線２ａの、磁性素子領域１８より上部に形成される配線Ｂ３との接続部の絶縁化領域１９を除去して引き出し線２ａの表面を露出させるビアホール４を形成する〔図１、図２（ｂ）参照〕。
次に、セルアレイの外領域の絶縁化領域１９を部分的に除去して絶縁膜７を露出させる。次いで、全面にエッチストップ膜２１と絶縁膜２２を形成し、これを平坦化する。次に、絶縁膜２２に配線Ｂの形状に合わせた溝を形成し、且つ露出したエッチストップ膜２１も除去する。マスク１７の表面絶縁化物を除去した後、配線Ｂの材料を成膜する。配線部以外の配線材料をＣＭＰなどにより除去することにより配線Ｂ３が形成される。この後、さらに前述の工程を繰り返して配線や磁性素子を多層に形成することもできる。
【００１６】
配線Ｂの成膜前のエッチングストップ膜２１の除去は、マスク１７上面の一部の領域およびビアホールを含む領域でもよい。この場合、断面構造は図４に示すようになる。図４（ａ）は、図１のＸ−Ｘ′線に沿う断面図、図４（ｂ）は、図１のＹ−Ｙ′線に沿う断面図である。
エッチストップ膜２１を除去した後、全面に磁性体膜を堆積しエッチバックにより平坦部を除去し続いて導電性膜を堆積しその平坦部を除去することで側壁部分に磁性体を配置した配線Ｂを形成することもできる。あるいは、磁性体膜と、磁性体膜を導電性膜から分離するための絶縁膜との積層膜、もしくは、磁性体膜とバリアメタルとなる導電膜との積層膜を形成し、エッチバックにより平坦部を除去し続いて導電性膜を堆積しその平坦部を除去するようにすることもできる。図２に示した半導体記憶装置に対しても絶縁膜２２側壁に磁性体膜を形成することができる。
【００１７】
磁性素子の周辺絶縁化を行った後、続けて絶縁化領域１９を一部除去することも可能である。その場合、除去されるものが絶縁物のため再付着物があってもショートは発生しない。隣接配線どうしの絶縁性を高めるため、配線Ｂを形成した後、配線Ｂ形状を残し絶縁膜２２、エッチストップ膜２１を除去し、絶縁化領域１９の一部または全部を除去してもよい。この際にも絶縁物の除去のため再付着物があってもショートは発生しない。この場合、絶縁物の除去後絶縁膜をあらためて堆積し、磁性素子１間、配線Ｂ間を充填する。また、磁性素子周囲の絶縁化を容易にするため、マスク１７の形成後酸素原子や窒素原子を含む材料をイオン注入したり、イオン、ラジカル、オゾンの高温雰囲気中に曝してもよい。また絶縁化し易い材料（シリコン、ジルコン、セリウム、ハフニウムなど）を注入してから絶縁化してもよい。また、磁性素子間の磁気的結合を小さくするため、マスク１７形成後に、絶縁化処理を経た後に強磁性特性を持つことのない原子をイオン注入や原子を含む材料を成膜して高温拡散、イオン（原子や分子）を当てて押し込むなどの手法を用いて膜内に導入してもよい。このための材料としては、常磁性乃至反強磁性体材料であるＡｌ、Ｃｒ、反磁性材料であるＣｕなどが挙げられる。高温拡散乃至押し込む手法は、絶縁化し易い材料の導入の際にイオン注入法に代えて用いてもよい。配線材料としてはＡｌやＣｕおよびこれらの化合物がある。
【００１８】
磁性素子１の下部にある配線が絶縁化しないように配線上面に設ける導電体酸化防止膜９は、酸化が進行し難い導電性材料ＴｉＮ、Ａｌを用いて形成することができる。導電体膜８自体が酸化し難い導電性材料ないし酸化が進行し難い材料であるとき、導電体酸化防止膜９の形成を省略することができる。また、磁性素子１の上下に設けるトンネル膜は、３ｎｍ程度のＳｉＯ２やＡｌ２Ｏ３などにより形成される。トンネル膜は、省略することもできるが、電流はトンネル現象で流れるためこの膜を設けたことにより磁性素子動作に問題が生じることはない。また２種類以上の誘電率の積層構造トンネル膜を挟むことで磁性素子１に非線形特性を持たせることもできる。磁性素子上下の配線間の絶縁性を上げるために磁性素子の上下に設ける絶縁化する導電性材料にはアモルファスシリコンやＺｒなどを用いることができる。これらの導電性膜の全部または一部は省略可能であるが、これらを用いる場合は、磁性素子１部分は電流を流し、絶縁化された部分は絶縁体となる。磁性素子１周辺を酸化するマスクは導電体材料の場合、ＴｉＮ、Ａｕ、Ａｌ、Ａｌ合金、Ｐｔ、Ｉｒなどの酸化し難い材料ないし酸化が進行し難い材料、Ｒｕ、Ｉｎなどの酸化しても導電性のある材料が望ましい。絶縁化後にマスク材料は除去してもよい。また絶縁体でもよく、この場合素子周辺絶縁化処理後除去する。磁性素子形成膜１３の材料は、酸化もしくは窒化して絶縁体になる原子で構成されているものが望ましく、反強磁性体ではＦｅＭｎやＮｉＭｎなどがある。
【００１９】
次に、この半導体記憶装置の使用方法について説明する。配線Ａ−１と配線Ｂ−１の交点およびその近傍にある磁性素子の磁化状態を変化させる場合、書き込み用の配線Ａ−１、Ｂ−１に電流を流し、磁性素子に合成磁場を与える。２つの書き込み配線に流す電流の量、電流方向および配線方向により合成磁場の大きさ、方向を設定し、磁性素子を所望の磁化状態にする。磁性素子としては前述のＴＭＲのような磁気抵抗素子、磁気光学素子などがある。また、設定された状態を読み出すにはこの磁性素子に電気的、工学的、力学的変化を与え、応答を検知することで行う。電圧、電流の印加を行う場合は書き込み配線を読み出しに兼用する。光を与え反射波の強度の相違を検知してもよい。
このような半導体記憶装置においては、書き込みの磁場を発生する磁性素子上部の配線と磁性素子との距離を非常に近接させることができる。このため書き込み電流を小さくすることができ、低消費電力化を図ることができるという効果がもたらされる。
【００２０】
（第２の実施の形態）
図５には、本発明の第２の実施の形態で説明する半導体記憶装置の要部断面図が示されている。本実施の形態の半導体記憶装置の平面図は、第１の実施の形態の図１と同様であり、図５は、図１のＸ‐Ｘ′線に沿う断面図に相当する。図５に示すように、本実施の形態の半導体記憶装置は、複数の磁性素子１と、各素子の上下に２系統の書き込み用の配線Ａ２（Ａ−２）、配線Ｂ３（Ｂ−１〜Ｂ−３）とを有する。２系統の書き込み用の配線Ａ、Ｂの敷設方向は異なる。図５の下層、上層には電気的な回路が形成されており、図示された磁性素子と電気的に接続されて動作を制御するがこの図では省略されている。
本実施の形態の半導体記憶装置では配線Ａ２と配線Ｂ３が交差しており、磁性素子１は、その交差部に配置される。本実施の形態では配線Ａと配線Ｂに挟まれた位置にあり、配線Ｂ３と磁性素子１の上部および配線Ａ２と磁性素子１の下部とはそれぞれ電気的に接続されている。磁性素子部分は、第１の実施の形態と同様である。
【００２１】
次に、製造方法について説明する。絶縁化処理までは第１の実施の形態と同様である。絶縁化処理の後、マスク（図２の１７）を除去し、配線Ｂの材料を成膜する。配線Ｂ３を所望の形状に形成した後、引き続き配線部以外の絶縁化領域１９を途中まで除去する。その後全面に絶縁膜２２を形成し、その後、平坦化する。
このような半導体記憶装置においては、第１の実施の形態の特徴に加えて絶縁化領域を一部除去しているため、メモリセル（磁性素子）間の漏れ電流を小さくできるという効果がもたらされる。この半導体装置の使用方法は、第１の実施の形態と同様である。
【００２２】
配線Ｂ３の成膜前に絶縁性のエッチングストップ膜２１を形成し、磁性素子１上面の一部の領域およびビアホールを含む領域を除去してもよい。この場合の断面構造は、図６に示すようになる。図６（ａ）は、図１のＸ−Ｘ′線に沿う断面図に相当し、図６（ｂ）は、図１のＹ−Ｙ′線に沿う断面図に相当する。配線Ｂ３を形成した後、全面に磁性体膜、または、配線Ｂから磁性体膜を分離するための絶縁膜と磁性体膜との積層膜、または、バリアメタルとなる導電膜と磁性体膜との積層膜とを形成し、エッチバックにより平坦部を除去することで側壁部分に磁性体を配置した配線Ｂを形成することもできる。
この磁性体膜の形成は、図５に示された半導体記憶装置に対しても行うことができる。この場合、磁性体膜の堆積は、絶縁化領域１９の一部除去の前後のいずれで行ってもよい。
【００２３】
（第３の実施の形態）
図７には、本発明の第３の実施の形態で説明する半導体記憶装置の配線構造の要部断面図が示されている。半導体記憶装置の配線は、第１の配線膜２５と第２の配線膜２６とを有する。２つの配線膜は一部または全部が接し、接している部分の配線膜の配線方向は実質的に一致している（すなわち、平行な配線を密接させる）。このような配線構造は、必要な部分を厚くする配線に適しており、例えば、半導体記憶装置に適用した場合、これに用いる配線の全部もしくは磁性素子上の前後の部分を厚くする。そして、配線方向に電流を流した場合、２つの配線を密着させることで１つの厚い配線と見なせることになり、その結果、磁性素子近傍に多量の電流が流れて大きな磁場が与えられることになる。この配線構造は、第１の実施の形態や第２の実施の形態に用いた半導体記憶装置の配線構造に用いることができる（図２および図５）。また、後述の実施例（図３１など）の配線構造にも適用できる。
【００２４】
次に、本実施の形態における半導体記憶装置の製造方法について説明する。半導体記憶装置は、半導体基板（図示しない）上にトランジスタ等の素子や配線を形成した後、下層配線との電気的接続を行うプラグを内蔵し、表面をＣＭＰ などにより平坦化した絶縁膜５を形成する。その後、絶縁膜全面に第１の配線膜２５を形成するための導電膜を堆積しこれを所望の形状に加工して第１の配線２５を形成した後、全面に絶縁膜２７を形成する。全体を平坦化し、第１の配線２５を表面に出す。全面にエッチストップ膜２８、絶縁膜２９を形成し、第２の配線２６を配置する部分の絶縁膜２９を除去し、さらに配線部分に露出したエッチストップ膜２８も除去する。全面に第２の配線２６の材料を堆積し、配線部分以外の配線材料をＣＭＰなどにより除去することにより第２の配線２６を絶縁膜２９に埋め込み形成する。
このような半導体記憶装置において、第１の配線膜を薄く形成できるため、厚い膜を一度に加工しようとした場合に比べ微細な加工が実現できるという効果がもたらされる。
【００２５】
（第４の実施の形態）
図８には、本発明の第４の実施の形態としての要部断面図が示されている。本実施の形態は、磁性素子１を構成する所望の形状をもつ磁性素子領域１８とこれに隣接する絶縁化領域１９と所望の形状に加工された導電体配線３０とを有する。磁性素子領域１８の一面と導電体配線３０の一面が接している。絶縁化領域１９には磁性素子領域１８の材料と導電体配線３０の材料の合成材料の酸化物または窒化物または酸窒化物が含まれる。絶縁化領域１９を形成する手法としては、酸素、および／または、窒素のプラズマ乃至ラジカルとの接触、それらの元素のイオン注入若しくは酸化性乃至窒化性雰囲気との接触が挙げられる。以下の第５〜第８の実施の形態についても同様である。
【００２６】
（第５の実施の形態）
図９には、本発明の第５の実施の形態としての要部断面図が示されている。本実施の形態は、磁性素子１を構成する所望の形状をもつ磁性素子領域１８とこれに隣接する絶縁化領域１９と化合物膜３１とを有する。化合物膜３１が磁性素子領域１８と絶縁化領域１９との境界近傍に配置され、化合物膜３１の一面の少なくとも一部が絶縁化領域１９と接し、絶縁化領域１９には磁性素子領域１８の材料と化合物膜３１の材料の合成材料の酸化物または窒化物または酸窒化物が含まれる。
【００２７】
（第６の実施の形態）
図１０には、本発明の第６の実施の形態としての要部断面図が示されている。本実施の形態は、磁性素子１を構成する所望の形状をもつ磁性素子領域１８とこれに隣接する絶縁化領域１９と所望の形状を持つ磁性体膜３２と導電体配線３０とを有し、磁性素子領域１８と導電体配線３０が対向して配置され、導電体配線３０のもう一方の面が磁性体膜３２と対向して配置されている。絶縁化領域１９は磁性素子領域１８の材料を含む酸化物または窒化物または酸窒化物である。導電体配線３０は導電体でもよい。また、磁性素子領域１８と磁性体膜３２の形状を自己整合的に形成することで相似形にしてもよい。
導電体配線３０は、磁性素子領域１８と接していてもよい。また、両者間に薄い絶縁膜（トンネル絶縁膜）が介在していてもよい。第７、第８の実施の形態についても同様である。
【００２８】
（第７の実施の形態）
図１１には、本発明の第７の実施の形態としての要部断面図が示されている。本実施の形態は、磁性素子１を構成する所望の形状をもつ磁性素子領域１８とこれに隣接する絶縁化領域１９と導電体配線３０と一対の磁性体膜３３とを有する。導電体配線３０と磁性素子領域１８および絶縁化領域１９が対向して配置され、磁性体膜３３と導電体配線３０の側面とが対向して配置されている。また、絶縁化領域１９は磁性素子領域１８の材料を含む酸化物または窒化物または酸窒化物により構成される。磁性体膜３３端部と絶縁化領域１９との距離は２０ｎｍ以下にすることも、接することも可能である。また、磁性体膜３３端部と磁性素子領域１８との距離を自己整合的に決定することも可能である。
【００２９】
（第８の実施の形態）
図１２には、本発明の第８の実施の形態としての要部断面図が示されている。本実施の形態は、磁性素子１を構成する所望の形状をもつ磁性素子領域１８とこれに隣接する絶縁化領域１９と導電体配線３０と一対の磁性体膜３４、３５とを有する。導電体配線３０と磁性素子領域１８および絶縁化領域１９が対向して配置され、磁性体膜３４と磁性体膜３５が並行して磁性素子領域１８と導電体配線３０の間に配置され、磁性素子領域１８の中心が磁性体膜３４と磁性体膜３５の隙間に配置されている。また、絶縁化領域１９は磁性素子領域１８の材料を含む酸化物または窒化物または酸窒化物により構成される。
【００３０】
【実施例】
（第１の実施例）
図１３乃至図１６を参照して、本発明の第１の実施例を説明する。
図１３は、本発明の第１の実施例の半導体記憶装置の平面図、図１４は、図１３のＸ−Ｘ′線とＹ−Ｙ′線での断面図である。図１５は、この実施例の半導体記憶装置の製造工程断面図である。この実施例の半導体記憶装置は、ワード線（Ｗ１、Ｗ２、Ｗ３）５０、ビット線（Ｂ１、Ｂ２、Ｂ３）５１、磁性素子としてのＴＭＲ（Ｃ１）５２を有し、ＴＭＲ５２は、ワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。図１６にＴＭＲ（Ｃ１）の断面図を示す。図１６に示すように、ＦｅＭｎ（１０ｎｍ厚）からなる反強磁性体層１０１、ＣｏＦｅ（２．４ｎｍ厚）からなるピン層１０２、Ａｌ２ Ｏ３ からなるトンネル絶縁層１０３、ＮｉＦｅ（５ｎｍ厚）からなるフリー層１０４が積層され、ＴＭＲの積層膜が形成されている。反強磁性体層とフリー層には電圧が印加できるように導体配線（Ｔａからなる上部電極１０５および下部電極１０６）が接続されている。ピン層の磁化方向は、反強磁性体層により所定の方向に固定されている。フリー層は、所定のある方向に磁化し易いように形成されており、その磁化方向は、外部から磁場を印加することにより変化させることができる。積層膜の水平方向のうち、磁化し易い方向を容易軸、容易軸に垂直で磁化し難い方向を困難軸と呼ぶ。フリー層とピン層との間に電圧を印加するとトンネル絶縁膜を通して電流が流れるが、フリー層とピン層の磁化方向の関係により抵抗値が変化する。すなわち磁化方向が同じ場合は抵抗が低く、反対向きの場合は抵抗が高くなる。
【００３１】
次に、半導体記憶装置の製造方法について説明する。シリコン基板（図示しない）上にトランジスタ等の素子や配線を形成した後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。図１４は、シリコン基板上に形成されたシリコン酸化膜５４に被覆された配線５３から上の構造を図示する。半導体基板に形成された素子や配線と接続された配線５３は、その上層に形成されたＴＭＲに接続される。この配線５３と磁性素子との電気的接続を達成するために、シリコン酸化膜５４に配線５３の表面を露出する接続孔をフォトリソグラフィ技術とドライエッチング技術で形成し、シリコン酸化膜５４表面と接続孔内部にタングステン（Ｗ）を堆積させ、再度ＣＭＰにより接続孔以外のＷを除去してプラグ５５を形成する。その後、シリコン酸化膜５４全面にシリコン窒化膜５６、シリコン酸化膜５７を形成し、配線を配置する部分のシリコン酸化膜５７をフォトリソグラフィ技術とドライエッチング技術で除去し〔図１５（ａ）〕、さらに、配線部分に露出したシリコン窒化膜５６もドライエッチングで除去して、プラグ５５表面が除去部に現れるようにする。レジストをアッシング除去した後Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（２００ｎｍ）をスパッタ法により連続して成膜して配線材料層５８を形成する〔図１５（ｂ）〕。配線部以外の配線材料をＣＭＰにより除去し、配線部にＡｌＳｉＣｕを５０ｎｍ残してワード線５０およびこれと同層の引き出し線５０ａ（図１３参照）を形成する。
【００３２】
次に、Ｔａ（１０ｎｍ）、ＦｅＭｎ（１０ｎｍ）、ＣｏＦｅ（２．４ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管してＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（１０ｎｍ）およびマスク６４となるＡｌ（２０ｎｍ）をスパッタ法により形成する。フォトリソグラフィ技術により、レジストをＴＭＲ５２の形状の０．５μｍ×０．８μｍの長方形に残す。その後ドライエッチング技術によりＡｌ、Ｔａを加工する〔図１５（ｃ）〕。レジストをアッシング除去した後、全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＮｉＦｅ、ＣｏＦｅ、ＦｅＭｎ、Ｔａを酸化する。これにより絶縁化領域である磁性材料酸化物膜５９で分離され孤立したＴＭＲ５２が形成される〔図１５（ｄ）〕。
【００３３】
次に、下層の引き出し線５０ａの接続部となる領域の磁性材料酸化物膜５９をフォトリソグラフィ技術とイオンミリング技術により除去して、引き出し線５０ａの表面を露出させるビアホール６０を形成する〔図１４（ｂ）参照〕。全面にシリコン窒化膜６１を２０ｎｍ、シリコン酸化膜６２を４００ｎｍの膜厚に堆積し、ＣＭＰ技術により平坦化する〔図１５（ｅ）〕。フォトリソグラフィ技術、ドライエッチング技術によりシリコン酸化膜６２にビット線５１形状の溝を形成し、露出したシリコン窒化膜６１も除去する。レジストをアッシング除去した後、イオンミリングによりマスク６４とＴＭＲの上部電極であるＴａ膜の表面酸化物を除去した後、Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（６００ｎｍ）をスパッタ法により連続して成膜する。次に、配線部以外の配線材料をＣＭＰにより除去することによりビット線５１を形成する〔図１５（ｆ）〕。この後、シリコン酸窒化膜を形成してボンディングパッド部を開口するか、さらに前述の工程を繰り返して配線やＴＭＲ（磁性素子）を多層に形成することもできる。
【００３４】
隣接セル間の漏れ電流を小さくするためＴＭＲの周辺酸化を行った後、続けて磁性材料酸化物膜５９を一部除去することも可能である。この場合除去されるものが酸化物であるため再付着物があってもショートは発生しない。隣接配線どうしの絶縁性を高めるため、ビット線を形成した後、シリコン酸化膜６２およびシリコン窒化膜６１を除去した上、ビット線で覆われていない磁性材料酸化物膜５９を一部または全部除去してもよい。この場合酸化物の除去のため再付着物があってもショートは発生しない。除去後シリコン酸化膜を堆積し、ＴＭＲ間を充填する。ＴＭＲ周囲の酸化を容易にするため、Ａｌ、Ｔａ加工後酸素原子を含む材料をイオン注入したり、酸素イオン、酸素ラジカル、オゾンの高温雰囲気中に保管してもよい。また酸化しやすいシリコン、ジルコン、セリウム、ハフニウムをイオン注入してから酸化してもよい。また周辺の磁性の影響を小さくするため、Ａｌ、Ｔａ加工後に、絶縁化処理後に強磁性特性を持つことのない原子をイオン注入または原子を含む材料を成膜して高温拡散、あるいはイオンを当てて押し込むことで膜内に導入してもよい。配線材料としてはＡｌＣｕやＣｕなどを用いてもよい。下部配線が酸化しにくいように下部配線上面にＴｉＮが残るようにしたりＡｌが表面層となるようにしてもよい。また下部配線を形成した後、全面に３ｎｍ程度のＳｉＯ２やＡｌ２Ｏ３の絶縁薄膜を形成してもよい。ＴＭＲ部分では電流はトンネル現象で流れるため問題にはならない。
【００３５】
２種類以上の誘電率の積層構造を挟むことで磁性素子に非線形特性を持たせることもできる。下部配線と接続しない部分でも磁性材料酸化物膜を除去しても良い。ＴＭＲ上下配線間の絶縁性を上げるため、磁性素子材料とともに全面にアモルファスシリコンやＺｒなどの導電性材料を堆積してもよい。これらはＴＭＲ部分は電流を流し、酸化された部分は絶縁体となる。ＴＭＲ周辺酸化のマスクは導電体材料の場合、ＴｉＮ、Ａｌ、Ｐｔ、Ｉｒなどの酸化しにくい材料、Ｒｕ、Ｉｎなどの酸化しても導電性のある材料が望ましい。酸化後にマスク材料は除去してもよい。また絶縁体でもよく、この場合周辺酸化処理後ドライエッチング技術により除去する。ＴＭＲは反強磁性体層がトンネル膜の上側にある構造でもよく、また反強磁性層がない構造でもよい。磁性体材料は酸化して絶縁体になる原子で構成されている物が望ましく、反強磁性体ではＦｅＭｎやＮｉＭｎなどである。磁気抵抗素子としては磁性体の磁気抵抗効果を用いたＡＭＲや、１対の磁性体のあいだに導電体薄膜を挟んだＧＭＲとよばれる素子でもよい。ビット線、ワード線の上下関係は交換可能である。
【００３６】
次に、この半導体記憶装置の使用方法について述べる。この半導体記憶装置は、ＴＭＲを記憶素子とした、不揮発性メモリを構成している。まず、データの書き込みについて説明する。ワード線Ｗ１に電流を流し、ビット線Ｂ１にデータに相当する方向の電流を流すと、交差点にあるＴＭＲには合成磁場が印加され、ビット線の電流方向に従ってフリー層が磁化される。電流を止めた後も、また電源を切ったあともフリー層は強誘電体であるため磁化方向は保持され、不揮発性メモリとして動作する。
【００３７】
次に、データの読み出しについて説明する。ビット線Ｂ１をフローティングにし、積分回路に接続する。ワード線Ｗ１に０．５Ｖ程度を印加する。その他の配線は接地する。Ｗ１とＢ１の交差点にあるＴＭＲは磁化方向により抵抗値が変わっているため、積分回路に流れ込む電流量が異なる。ある時間積分した後、基準電圧と比較することで磁化方向を判別し、書き込まれていたデータを読み出すことができる。
この実施例では、上部配線の電流がＴＭＲ上部電極のＴａにも流れるため、書き込み電流と磁性素子であるＴＭＲのフリー層を近接して配置させることができる。本例の場合は両者を密着させることができる。
【００３８】
（第２の実施例）
次に、図１７乃至図１９を参照して第２の実施例を説明する。
図１７は、本発明の第２の実施例の半導体記憶装置の平面図、図１８は、図１７のＸ−Ｘ′線とＹ−Ｙ′線での断面図である。図１９は、この実施例の半導体記憶装置の製造工程断面図である。
この実施例の半導体記憶装置は、図１７に示すように、書き込みワード線（ＷＷ１、ＷＷ２）７０、読み出しワード線７１、引き出し線７２、ビット線（ＢＷ１、ＢＷ２、ＢＷ３）５１、ＴＭＲ５２を有し、ＴＭＲ５２は、書き込みワード線７０とビット線５１の交差部に形成される。ビット線５１とＴＭＲ５２の上部磁性体および読み出しワード線７１と引き出し線７２とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。図示されていないが各セルの読み出しワード線７１は、ＭＯＳトランジスタのドレインに接続されている。ソースは、接地され、ゲートは、トランジスタをオン、オフする制御線に接続されている。ＴＭＲ５２の構造は、図１６と同じである。
【００３９】
次に、半導体記憶装置の製造方法について説明する。図１８は、書き込みワード線７０、読み出しワード線７１を含む最上層の配線の層から上の構造を図示する。シリコン基板（図示しない）上にトランジスタ等の素子を形成し、書き込みワード線７０、読み出しワード線７１を形成した後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。シリコン酸化膜５４に配線との接続孔をフォトリソグラフィ技術とドライエッチング技術で形成し、この接続孔の内部を含めてシリコン酸化膜５４上の全面にタングステン（Ｗ）を堆積し、再度ＣＭＰにより接続孔以外のＷを除去してプラグ５５を形成する。その後全面にシリコン窒化膜５６、シリコン酸化膜５７を形成し、配線を配置する部分のシリコン酸化膜５７をフォトリソグラフィ技術とドライエッチング技術で除去し、さらに、配線部分に露出したシリコン窒化膜５６もドライエッチングで除去し、プラグ５５表面が除去部に現れるようにする。レジストをアッシング除去した後Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（２００ｎｍ）をスパッタ法により連続して成膜して配線材料層５８を形成する〔図１９（ａ）〕。
【００４０】
次に、配線部以外の配線材料をＣＭＰにより除去し、配線部にＡｌＳｉＣｕを５０ｎｍ残して引き出し線７２、７２ａ〔図１７、図１８（ｂ）参照〕を形成する。さらに、Ｔａ（１０ｎｍ）、ＦｅＭｎ（１０ｎｍ）、ＣｏＦｅ（２．４ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、酸素プラズマによりＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（１０ｎｍ）およびマスク６４となるＡｌ（２０ｎｍ）をスパッタ法により成膜する。さらに、フォトリソグラフィ技術により、Ａｌ膜上にレジスト膜を形成すべきＴＭＲ５２の形状に形成する。その後ドライエッチング技術によりＡｌ、Ｔａを加工してマスク６４を形成する〔図１９（ｂ）〕。レジスト膜をアッシング除去した後、全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＮｉＦｅ、ＣｏＦｅ、ＦｅＭｎ、Ｔａを酸化する。これにより絶縁化領域である磁性材料酸化物膜５９で分離され孤立したＴＭＲ５２が形成される。次に、引き出し線７２ａの接続部となる部分の磁性材料酸化物膜５９をフォトリソグラフィ技術とイオンミリング技術を用いて除去し、引き出し線７２ａの表面を露出させてビアホール６０を形成する〔図１８（ｂ）参照〕。
【００４１】
レジスト膜をアッシング除去した後にイオンミリング処理によりマスク６４とＴａ膜の表面酸化物を除去した後、全面にＴｉＮ（２０ｎｍ）、ＡｌＳｉＣｕ（５０ｎｍ）を形成し、フォトリソグラフィ技術とドライエッチング技術によりビット線５１形状に加工し、第１配線層６３を形成する〔図１９（ｃ）〕。さらに、磁性材料酸化物膜５９のＮｉＦｅ、ＣｏＦｅ、とＦｅＭｎの一部分の酸化部分をアルゴン、塩素を主成分とするエッチングガスにより除去する。この際オーバーエッチングしても再付着物は酸化物なのでＴＭＲ内のトンネル膜が側壁でショートすることはない。全面にシリコン酸化膜７４を形成し〔図１９（ｄ）〕、配線が表面に出るまでＣＭＰにより平坦化する。その後全面にシリコン窒化膜６１を２０ｎｍ、シリコン酸化膜６２を４００ｎｍ形成する〔図１９（ｅ）〕。フォトリソグラフィ技術、ドライエッチング技術によりシリコン酸化膜６２にビット線５１形状の溝を形成し、露出したシリコン窒化膜６１も除去する。レジストをアッシング除去した後、Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（６００ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をＣＭＰにより除去することにより厚いビット線５１の第２配線層７３を形成する。第２配線層７３および第１配線層６３は、ビット線５１を構成する〔図１９（ｆ）〕。この実施例に対しても第１の実施例で説明した手法を適用することができる。
【００４２】
次に、この半導体記憶装置の使用方法について説明する。この半導体記憶装置は、ＴＭＲを記憶素子とした不揮発性メモリを構成している。まず、データの書き込みについて説明する。Ｃ１のＴＭＲに書き込みを行う場合、書き込みワード線ＷＷ１に電流を流し、ビット線ＢＷ１にデータに相当する方向の電流を流すと、交差点にあるＴＭＲ（Ｃ１）には合成磁場が印加され、ビット線の電流方向に従ってフリー層が磁化される。電流を止めた後も、また電源を切ったあともフリー層は強誘電体であるため磁化方向は保持され、不揮発性メモリとして動作する。
次に、データの読み出しについて説明する。ＷＷ１とＢＷ１の交点のセルのＭＯＳトランジスタのみをオン状態に設定し、ＢＷ１に電流を注入すると、ＴＭＲは磁化方向により抵抗値が変わっているため、生起される電圧が異なる。この値を基準電圧と比較することで磁化方向を判別し、書き込まれていたデータを読み出すことができる。
【００４３】
この実施例では、上部配線の電流がＴＭＲ上部電極のＴａにも流れるため、書き込み電流とＴＭＲのフリー層を近接して配置させることができる。さらにＴＭＲ材料酸化部分の一部が除去されているため、隣接ＴＭＲ間に流れる漏れ電流を小さくできる。
【００４４】
（第３の実施例）
図２０（ａ）は、本発明の第３の実施例の半導体記憶装置の主要部の断面図であり、図２０（ｂ）は図２０（ａ）のＸ−Ｘ’線での断面図である。本半導体記憶装置は、ワード線５０、ビット線５１、ＴＭＲ５２を有し、ＴＭＲ５２はワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体、およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。
次に製造方法について説明する。シリコン基板上にトランジスタ等の素子や配線を形成した後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、化学機械研磨（ＣＭＰ）により平坦化する。図２０（ａ）、（ｂ）にはその後に形成されたシリコン酸化膜５７、ワード線５０から上の状態が図示されている。シリコン酸化膜５４上にシリコン酸化膜５７をプラズマＣＶＤ法により堆積し、ＣＭＰにより平坦化した後その一部をフォトリソグラフィ技術とドライエッチング技術によりエッチングし、配線を埋め込むための深さ３００ｎｍ程度の溝を形成する。その後、Ｔａ（１０ｎｍ）、ＮｉＦｅ（１０ｎｍ）、Ｔａ（５ｎｍ）、Ｃｕ（４００ｎｍ）を全面にスパッタリング成膜し、再度ＣＭＰにより配線部以外のＣｕ等を除去してワード線５０を形成する。続けて、Ｔａ（１０ｎｍ），ＮｉＦｅ（２ｎｍ），ＦｅＭｎ（１０ｎｍ），ＣｏＦｅ（２．４ｎｍ），Ａｌ（１．５ ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ），Ｔａ（１０ｎｍ） 、およびマスク６４となるＡｌ（２０ｎｍ），ＴｉＮ（２０ｎｍ）をスパッタ法により形成する。フォトリソグラフィ技術により、レジストをＴＭＲ５２の形状の０．５μｍｘ０．８μｍの長方形に残す。その後ドライエッチング技術により、ＴｉＮ，ＡｌおよびＴａの途中までを加工する。レジストをアッシング除去した後、２５０℃程度で全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＴａの残り，ＮｉＦｅ，ＣｏＦｅ，ＦｅＭｎ，Ｔａを酸化して絶縁化領域６５を形成する。Ｔａは酸化とともにＮｉＦｅに拡散し、混合酸化物が形成される。これによりＴＭＲ材料の絶縁化領域６５で分離され孤立したＴＭＲ５２が形成される。次にワード線５０より０．１μｍ程度広い形になるようフォトリソグラフィ技術とミリングによりＮｉＦｅ，ＡｌＯ， ＣｏＦｅ，ＦｅＭｎ， ＮｉＦｅ，Ｔａ の酸化物（絶縁化領域）を加工する。このとき、図示していないが後の工程で上部配線との接続のためのビアホールを同時に開口する。全面に、Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（５００ｎｍ）、 Ｔａ（１０ｎｍ）、ＮｉＦｅ（８ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をエッチングしてビット線５１を形成する。このとき磁性体酸化膜は加工されにくいため、ＮｉＦｅ酸化物表面で加工が止まる。次に全面にＴａ（１０ｎｍ）、ＮｉＦｅ（１０ｎｍ）、Ｔａ（１０ｎｍ）をスパッタ法により成膜する。続けて全面をエッチバックすることでビット線５１側面にＴａ／ＮｉＦｅ／Ｔａを残す。
絶縁化すべき領域（６５）上に残す材料としてＴａに代え酸化しやすいシリコン、ジルコン、セリウム、ハフニウムを用いてもよい。
本実施例では、ワード線、ビット線周囲を磁性体が取り囲むため、電流により発生する磁場が効率よくＴＭＲに与えられる。また、これらの配線周囲の磁性体先端はフリー層と同層の絶縁化領域上近傍に位置することになるため、従来例に比べフリー層近くに配置でき、より小さい電流で書き込みを行うことができる。
【００４５】
（第４の実施例）
図２１（ａ）は、本発明の第４の実施例の半導体記憶装置の主要部の断面図であり、図２１（ｂ）は図２１（ａ）のＸ−Ｘ’線での断面図である。本実施例の半導体記憶装置はワード線５０、ビット線５１、ＴＭＲ５２を有し、ＴＭＲ５２はワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体、およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。
次に製造方法について説明する。シリコン基板上にトランジスタ等の素子や配線を形成後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、化学機械研磨（ＣＭＰ）により平坦化する。図２１（ａ）、（ｂ）にはその後に形成されるワード線５０から上の状態が図示されている。Ｔｉ （１０ｎｍ）、ＡｌＣｕ（３００ｎｍ）、Ｔａ（１０ｎｍ），ＩｒＭｎ（１０ｎｍ），ＣｏＦｅ（２．４ｎｍ），Ａｌ（１．５ ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ），Ｔａ（１０ｎｍ）をスパッタ法により成膜する。フォトリソグラフィ技術とドライエッチング技術により、Ｔａ，ＮｉＦｅ，ＡｌＯ，ＣｏＦｅ，ＩｒＭｎ，Ｔａ，ＡｌＣｕ，Ｔｉをワード線５０の形状に加工する。全面にシリコン酸化膜５７を成膜し、ＣＭＰで平坦化後エッチバックによりワード線５０の表面を露出させる。このときオーバーエッチングしてもワード線５０の側面には絶縁物のサイドウォールが形成されるのみである。マスク６４となるＡｌ（２０ｎｍ），ＴｉＮ（１０ｎｍ）を全面にスパッタ法で成膜した後、レジストをＴＭＲ５２の形状の０．５μｍｘ０．８μｍの長方形に残す。その後ドライエッチング技術により、ＴｉＮ，Ａｌ，Ｔａを加工してマスク６４を形成する。レジストをアッシング除去後、全面にＴａ（３ｎｍ）を成膜し、２５０℃程度で全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＴａ，ＮｉＦｅを酸化する。Ｔａは酸化とともにＮｉＦｅに拡散し、混合酸化物からなる絶縁化領域６５が形成される。これによりＴＭＲ材料の絶縁化領域６５で分離されたＴＭＲ５２が形成される。次に図示していないが後の工程で上部配線との接続のためのビアホールをあける部分の酸化物をフォトリソグラフィ技術とミリング技術を用いて除去する。次にＳｉＮ（２０ｎｍ）、ＳｉＯ２（３００ｎｍ）をプラズマＣＶＤ法で堆積して絶縁膜６６を形成する。ＴＭＲ上のＳｉＯ２、ＳｉＮ、ＴａＯを除去してコンタクトホールを形成すると共にビアホール上のＳｉＯ２、ＳｉＮを除去し、さらに全面に、Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（５００ｎｍ）、 Ｔａ（１０ｎｍ）、ＮｉＦｅ（８ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をエッチングしてビット線５１を形成し、続けて絶縁膜６６を選択的にエッチングする。このときＳｉＯ２中でＳｉＮとの選択比が大きくなる加工条件に変更し、ＳｉＮで加工を終了する。次に全面にＴａ（１０ｎｍ）、ＮｉＦｅ（１０ｎｍ）、Ｔａ（１０ｎｍ）をスパッタ法により成膜する。続けて全面をエッチバックすることでビット線５１側面にＴａ／ＮｉＦｅ／Ｔａを残す。
マスク形成後に絶縁化すべき領域上に成膜する材料としてＴａに代え酸化しやすいシリコン、ジルコン、セリウム、ハフニウムを用いてもよい。
本実施例では、ＴＭＲとビット線との間に厚い絶縁膜６６を挟んだとしても、配線側面に形成した磁性体の先端を酸化領域に十分近づけることができ、書き込み電流を小さくすることが可能となる。また磁性体先端と絶縁化領域の間に絶縁膜であるＳｉＮを挟むことができるため、絶縁化領域の抵抗が低くても上下配線の絶縁性を確保できる。
【００４６】
（第５の実施例）
図２２は、本発明の第５の実施例の半導体記憶装置の断面図である。本実施例の半導体記憶装置はワード線５０、ビット線５１、ＴＭＲ５２を有し、ＴＭＲ５２はワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体、およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。
次に本実施例の半導体記憶装置の製造方法について説明する。半導体装置はシリコン基板上にトランジスタ等の素子や配線を形成後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。図２２（ａ）、（ｂ）にはその後に形成されるワード線５０から上の状態が図示されている。シリコン酸化膜５４上にＴｉ（１０ｎｍ）、ＡｌＣｕ（３００ｎｍ）、Ｔａ（１０ｎｍ），ＩｒＭｎ（１０ｎｍ），ＣｏＦｅ（２．４ｎｍ），Ａｌ（１．５ ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ），Ｔａ（１０ｎｍ）をスパッタ法により形成する。フォトリソグラフィ技術とドライエッチング技術により、Ｔａ，ＮｉＦｅ，ＡｌＯ，ＣｏＦｅ，ＩｒＭｎ，Ｔａ，ＡｌＣｕ，Ｔｉをワード線５０の形状に加工する。全面にシリコン酸化膜５７を成膜し、ＣＭＰで平坦化後エッチバックによりワード線５０表面を露出させる。このときオーバーエッチングするとワード線５０の側面にはサイドウォールが形成される。マスク６４となるＡｌ（２０ｎｍ），ＴｉＮ（２０ｎｍ）を全面にスパッタ法で成膜した後、レジストをＴＭＲ５２の形状の０．５μｍｘ０．８μｍの楕円形に残す。その後ドライエッチング技術により、ＴｉＮ，ＡｌおよびＴａの一部を除去して楕円形状のマスク６４を形成する。レジストをアッシング除去した後、２３０℃程度で全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＴａの残り，ＮｉＦｅ，ＣｏＦｅを酸化して絶縁化領域６５を形成する。Ｔａは酸化とともにＮｉＦｅに拡散し、混合酸化物が形成される。これによりＴＭＲ材料の絶縁化領域６５で分離されたＴＭＲ５２が形成される。次に図示していないが後の工程で上部配線との接続のためのビアホールをあける部分の酸化物をフォトリソグラフィ技術とミリング技術を用いて除去する。さらに全面に、Ｔａ（１０ｎｍ）、ＡｌＣｕ（５００ｎｍ）、 Ｔａ（１０ｎｍ）、ＮｉＦｅ（８ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をエッチングしてビット線５１を形成する。このとき配線幅はＴＭＲ５２の幅より狭くする。マスク６４は最上層のＴｉＮによりエッチングが妨げられ残る。次に全面にＴａ（１０ｎｍ）、ＮｉＦｅ（１０ｎｍ）、Ｔａ（１０ｎｍ）をスパッタ法により成膜する。続けて全面をエッチバックすることでビット線５１側面とマスク６４側面にＴａ／ＮｉＦｅ／Ｔａを残す。
本実施例では、磁性体素子に非常に近く、また自己整合的にマスクの側面に磁性体を形成できるため、磁性体素子に効率的に磁場を与えることができ、書き込み電流を小さくすることができる。
【００４７】
（第６の実施例）
図２３（ａ）は、本発明の第６の実施例の半導体記憶装置の主要部の平面図であり、図２３（ｂ）は図２３（ａ）のＸ−Ｘ’線での断面図である。本実施例の半導体記憶装置はワード線５０、ビット線５１、ＴＭＲ５２を有し、ＴＭＲ５２はワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体、およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。
次に本実施例の半導体記憶装置の製造方法について説明する。シリコン基板上にトランジスタ等の素子や配線を形成後、シリコン酸化膜５４をプラズマＣＶＤ法により形成し、ＣＭＰにより平坦化する。図２３（ｂ）にはその後に形成されるワード線５０から上の状態が図示されている。シリコン酸化膜５４上にＴｉ（１０ｎｍ）、ＡｌＣｕ（３００ｎｍ）、Ｔａ（１０ｎｍ），ＰｔＭｎ（１０ｎｍ），ＣｏＦｅ（２．４ｎｍ），Ａｌ（１．５ ｎｍ）をスパッタ法で成膜した後、酸素雰囲気中に保管しＡｌを酸化する。その後、ＮｉＦｅ（５ｎｍ），Ｔａ（１０ｎｍ）をスパッタ法により形成する。フォトリソグラフィ技術とドライエッチング技術により、Ｔａ，ＮｉＦｅ，ＡｌＯ，ＣｏＦｅ，ＰｔＭｎ，Ｔａ，ＡｌＣｕ，Ｔｉをワード線５０の形状に加工する。全面にシリコン酸化膜５７を成膜し、ＣＭＰで平坦化後エッチバックによりワード線５０表面を露出させる。このときオーバーエッチングしてもワード線５０の側面にはサイドウォールが形成されるのみである。マスク６４となるＡｌ（５０ｎｍ），Ｔａ（５ｎｍ），ＮｉＦｅ（５ｎｍ），Ｔａ（５ｎｍ）を全面にスパッタ法で成膜した後、レジストをＴＭＲ５２の形状の０．５μｍｘ０．８μｍの楕円形に残す。その後ドライエッチング技術により、Ｔａ，ＮｉＦｅ，Ｔａ，ＡｌおよびＴａの一部を除去して楕円形状のマスク６４を形成する。レジストをアッシング除去した後、２３０℃程度で全面を酸素プラズマ処理し、Ａｌで覆われていない部分のＴａの残り，ＮｉＦｅを酸化して絶縁化領域６５を形成する。Ｔａは酸化とともにＮｉＦｅに拡散し、混合酸化物が形成される。これによりＴＭＲ材料の絶縁化領域６５で分離されたＴＭＲ５２が形成される。次に図示していないが後の工程で上部配線との接続のためのビアホールをあける部分の酸化物をフォトリソグラフィ技術とミリング技術を用いて除去する。次にＳｉＮ（２０ｎｍ）、ＳｉＯ２（４００ｎｍ）をプラズマＣＶＤ法で堆積して絶縁膜６６を形成する。次にビット線形状に溝状に絶縁膜６６を除去し、マスク６４の一部を露出させる。そして全面に、Ｔｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、Ｃｕ（５００ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をＣＭＰで除去しビット線５１を形成する。ビット線はマスク部分で分断されており、ビット線を流れる電流はマスク６４のＡｌ層を通過する。
本実施例では、配線上にＴＭＲと同形状の磁性体を形成でき、この磁性体により配線電流磁場が上部に広がるのを抑制し、磁性体素子に効率よく磁場を与えることができる。
【００４８】
（第７の実施例）
図２４（ａ）は、本発明の第７の実施例の半導体記憶装置の主要部の平面図であり、図２４（ｂ）は図２４（ａ）のＸ−Ｘ’線での断面図である。本実施例の半導体記憶装置はワード線５０、ビット線５１、ＴＭＲ５２を有し、ＴＭＲ５２はワード線５０とビット線５１の交差部のワード線５０上に形成される。ビット線５１とＴＭＲ５２の上部磁性体、およびワード線５０とＴＭＲ５２の下部磁性体とはそれぞれ電気的に接続されている。
次に、本実施例の半導体記憶装置の製造方法について説明する。本実施例において、マスク６４で覆われていない部分を酸化する工程までは図２０（ａ）に示した第３の実施例と同じである。ただし、マスク材料はＴｉＮ（５ｎｍ），Ａｌ（２０ｎｍ）とする。また、マスク６４の平面形状は０．５μｍｘ０．８μｍの長方形でワード線とビット線に対して傾いている。次に図示していないが後の工程で上部配線との接続のためのビアホールをあける部分の絶縁物をフォトリソグラフィ技術とミリング技術を用いて除去する。次にマスク６４のＡｌ層を除去する。全面にＮｉＦｅ（１０ｎｍ）を堆積し、ＴＭＲをはさむ形状にパターニングしてＮｉＦｅ膜６７を形成する。全面に、Ｔａ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（５００ｎｍ）、 Ｔａ（１０ｎｍ）、ＮｉＦｅ（８ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成膜する。配線部以外の配線材料をエッチングしてビット線５１を形成する。次に全面にＴａ（１０ｎｍ）、ＮｉＦｅ（１０ｎｍ）、Ｔａ（１０ｎｍ）をスパッタ法により成膜する。続けて全面をエッチバックすることでビット線５１側面にＴａ ／ＮｉＦｅ／ Ｔａを残すとともに、配線の外にはみ出たＮｉＦｅを除去する。
本実施例では、配線下部にも電流磁界集中用の磁性体が配置され、磁性体先端と磁性体素子を近づけることができるため、効率よく磁場を印加することができる
【００４９】
以上好ましい実施例について説明したが、本発明は、上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得るものである。例えば、実施例では、フリー層やピン層は単層の磁性体層であったが磁性体、導電体、磁性体を積層した積層フェリ構造であってもよい。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、上部書き込み線と磁性体素子を密着させて配置できる。また磁性体素子の加工が必要ないため素子同士を近接して配置することができる。これにより高集積、低消費電力の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】半導体記憶装置を示す概略平面図。
【図２】図１のＸ−Ｘ′に沿う断面図とＹ−Ｙ′線に沿う断面図。
【図３】本発明の第１の実施の形態の磁性素子の形成方法を説明するための断面図。
【図４】本発明の第１の実施の形態の変更例を説明するための、図１のＸ−Ｘ′線に沿う断面図と図１のＹ−Ｙ′線に沿う断面図。
【図５】本発明の第２の実施の形態の半導体記憶装置を示す断面図。
【図６】本発明の第２の実施の形態の変更例を説明するための、図１のＸ−Ｘ′線に沿う断面図と図１のＹ−Ｙ′線に沿う断面図。
【図７】本発明の第３の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図８】本発明の第４の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図９】本発明の第５の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図１０】本発明の第６の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図１１】本発明の第７の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図１２】本発明の第８の実施の形態を説明する半導体記憶装置の配線構造を示す断面図。
【図１３】本発明の第１の実施例の半導体記憶装置の概略平面図。
【図１４】図１３のＸ−Ｘ′線に沿う断面図とＹ−Ｙ′線に沿う断面図。
【図１５】本発明の第１の実施例の半導体記憶装置の製造工程断面図である。
【図１６】本発明の第１の実施例の半導体記憶装置に用いるＴＭＲの断面図。
【図１７】本発明の第２の実施例の半導体記憶装置の概略平面図。
【図１８】図１７のＸ−Ｘ′線に沿う断面図とＹ−Ｙ′線に沿う断面図。
【図１９】本発明の第２の実施例の半導体記憶装置の製造工程断面図。
【図２０】本発明の第３の実施例の半導体記憶装置の概略断面図。
【図２１】本発明の第４の実施例の半導体記憶装置の概略断面図。
【図２２】本発明の第５の実施例の半導体記憶装置の概略断面図。
【図２３】本発明の第６の実施例の半導体記憶装置の概略平面図と断面図。
【図２４】本発明の第７の実施例の半導体記憶装置の概略平面図と断面図。
【図２５】従来の半導体記憶装置に用いるＴＭＲを説明するための断面図。
【図２６】従来の半導体記憶装置を示す概要斜視図。
【図２７】従来の半導体記憶装置の製造工程断面図（その１）。
【図２８】従来の半導体記憶装置の製造工程断面図（その１）。
【図２９】従来の半導体記憶装置の製造工程断面図（その１）。
【図３０】従来の半導体記憶装置の製造工程断面図（その１）。
【図３１】図３０のＺ−Ｚ’線に沿う断面図。
【符号の説明】
１ 磁性素子
２ 配線Ａ
２ａ 引き出し線
３ 配線Ｂ
４、６０ ビアホール
５、７、２２、２７、２９ 絶縁膜
６、２１、２８ エッチストップ膜
８、１０、１６ 導電体膜
９ 導電体酸化防止膜
１１、１５ トンネル膜
１２ 磁性素子下層膜
１３ 磁性素子形成膜
１４ 磁性素子上層膜
１７、６４ マスク
１８ 磁性素子領域
１９、６５ 絶縁化領域
２５ 第１の配線
２６ 第２の配線
３０ 導電体膜
３１ 化合物膜
３２〜３５ 磁性体膜
５０ ワード線
５０ａ 引き出し線
５１ ビット線
５２ ＴＭＲ
５３ 配線
５４、５７、６２、７４ シリコン酸化膜
５５ プラグ
５６、６１ シリコン窒化膜
５８ 配線材料層
５９ 磁性材料酸化物膜
６３ 第１配線層
６６ 絶縁膜
６７ ＮｉＦｅ膜
７０ 書き込みワード線
７１ 読み出しワード線
７２、７２ａ 引き出し線
７３ 第２配線層
１０１ 反強磁性体層
１０２ ピン層
１０３ トンネル絶縁層
１０４ フリー層
１０５ 下部電極
１０６ 上部電極
１０７ ＴＭＲ
１０８ 上部配線
１０９ 第３の配線
１１０ トランジスタ
１１１ 下部配線
１１２ 読み出しワード線
１２０ Ｐ型シリコン基板
１２１ ＮＭＯＳスイッチングトランジスタ
１２２ Ｎ＋領域
１２３ 絶縁領域
１２４ ポリシリコン層
１２５ 金属層
１２６ 伝導線
１２７ 誘電材料
１２８ プラグ導体
１２９、１４７ エッチストップ層
１３０、１４８ 二酸化シリコン層
１３１ 高透磁率層
１３２ 伝導金属層
１３３ デジット線
１３４、１４６ 誘電層
１３５ 伝導層
１３６ 窓
１４０ 底部磁性層
１４１ 非磁性層
１４２ 上部磁性層
１４２ａ 活性領域
１４２ｂ 不活性部分
１４３ マスキング層
１４４ 磁気メモリエレメント
１４５ 接触金属パッド
１４６，１４８ 誘電層
１４９ ビット線
１５０、１５１ パーマロイ層
Claims (43)
- 第１の導電体配線と、前記第１の導電体配線の上層にこれと交差して敷設された第２の導電体配線と、前記第１、第２の導電体配線の交差部に配置された磁性素子と、を備え、前記磁性素子の磁化状態を評価することのできる半導体記憶装置において、隣り合う前記磁性素子の間の少なくとも一箇所は、前記磁性素子を構成する膜の高抵抗化変換物、または、前記磁性素子を構成する膜と該膜の少なくとも上下の一方に形成された導電性膜との高抵抗化変換物により、少なくとも一部の膜厚においては素子間の全領域に渡って、充填されていることを特徴とする半導体記憶装置。
- 第１の導電体配線と、前記第１の導電体配線の上層にこれと交差して敷設された第２の導電体配線と、前記第１、第２の導電体配線の交差部に配置された磁性素子と、を備え、前記磁性素子の磁化状態を評価することのできる半導体記憶装置において、隣り合う前記磁性素子の間の少なくとも一箇所は、前記磁性素子を構成する膜と該膜の少なくとも上下の一方に形成された導電性膜との高抵抗化変換物により、充填されていることを特徴とする半導体記憶装置。
- 前記高抵抗化変換物は、前記磁性素子を構成する膜、または、前記磁性素子を構成する膜および前記導電性膜の酸化物、窒化物または酸窒化物であることを特徴とする請求項１または２に記載の半導体記憶装置。
- 前記高抵抗化変換物は、前記磁性素子の領域を画定する際にパターニングされていない膜の全膜から形成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
- 前記磁性素子上には、前記高抵抗化変換物を形成する際のマスク体が前記磁性素子の上部電極の少なくとも一部として形成されていることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
- 前記マスク体が、窒化チタンまたはアルミニウムまたはアルミニウム合金または白金またはイリジウムまたは金またはルテニウムまたはインジウムにより形成されていることを特徴とする請求項５に記載の半導体記憶装置。
- 前記磁性素子上には上部電極が形成されており、前記第２の導電体配線は前記上部電極の上面および少なくとも対向する２側面に接して形成されていることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
- 前記第１の導電体配線の最上層は、この配線の主成分に比べて酸化が進行し難い導電材料からなることを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。
- 前記第１の導電体配線の最上層は、アルミニウムまたは窒化チタンにより形成されていることを特徴とする請求項８に記載の半導体記憶装置。
- 前記磁性素子とその下層、および／または、その上層に形成された配線との間にはトンネル絶縁膜が形成されていることを特徴とする請求項１乃至９のいずれかに記載の半導体記憶装置。
- 前記トンネル絶縁膜は、誘電率の異なる複数の絶縁膜により構成されていることを特徴とする請求項１０に記載の半導体記憶装置。
- 前記磁性素子を構成する膜の下層に形成された前記導電性膜の最上層、および／または、前記磁性素子を構成する膜の上層に形成された前記導電性膜の最下層はタンタル以外の酸化されて高抵抗値を示す材料により形成されていることを特徴とする請求項１乃至１１のいずれかに記載の半導体記憶装置。
- 前記酸化されて高抵抗値を示す材料がシリコンまたはジルコンであることを特徴とする請求項１２に記載の半導体記憶装置。
- 前記高抵抗化変換物は、その全膜厚に及ぶことなく一部が除去され、その除去された空間が堆積絶縁物により充填されていることを特徴とする請求項１乃至１３のいずれかに記載の半導体記憶装置。
- 前記第１の導電体配線と前記第２の導電体配線との内の少なくとも一方は、平坦な領域に形成された導電体膜の一部を除去して形成された第１配線層と、前記第１配線層上に溝が形成された絶縁膜の該溝を埋め込んで形成された第２配線層と、を有していることを特徴とする請求項１乃至１４のいずれかに記載の半導体記憶装置。
- 前記磁性素子が、ＦｅＭｎまたはＮｉＭｎを主体とする金属材料を含んでいることを特徴とする請求項１乃至１５のいずれかに記載の半導体記憶装置。
- 第１の導電体配線と、前記第１の導電体配線の上層にこれと交差して敷設された第２の導電体配線と、前記第１、第２の導電体配線の交差部に配置された磁性素子と、を備え、前記磁性素子領域では磁性素子を構成する少なくとも一部の磁性体膜と導電体膜が接して形成され、隣り合う前記磁性素子の間もしくは前記磁性素子の少なくとも一辺に隣接して、前記磁性素子を構成する少なくとも一部の膜と前記導電体との合成材料の酸化物または窒化物または酸窒化物からなる絶縁化領域が形成されていることを特徴とする半導体記憶装置。
- 第１の導電体配線と、前記第１の導電体配線の上層にこれと交差して敷設された第２の導電体配線と、前記第１、第２の導電体配線の交差部に配置された磁性素子と、を備え、隣り合う前記磁性素子の間もしくは前記磁性素子の少なくとも一辺に隣接して絶縁化領域が形成された半導体記憶装置において、前記磁性素子と前記絶縁化領域との境界部上には酸化物または窒化物または酸窒化物が形成され、前記絶縁化領域が、前記酸化物または窒化物または酸窒化物を構成する元素と前記磁性素子を構成する少なくとも一部の膜との合成材料の酸化物または窒化物または酸窒化物から形成されていることを特徴とする半導体記憶装置。
- 前記導電体または前記酸化膜がタンタル、アルミニウム、シリコン、ジルコン、セリウム、ハフニウムの少なくとも一つを含む材料により構成されていることを特徴とする請求項１７または１８に記載の半導体記憶装置。
- 前記磁性素子の間の全領域に前記絶縁化領域が形成されていることを特徴とする請求項１７から１９のいずれかに記載の半導体記憶装置。
- 前記第１の導電体配線間上の少なくとも一部の領域には、前記絶縁化領域が形成されていないことを特徴とする請求項１７から１９のいずれかに記載の半導体記憶装置。
- 前記絶縁化領域においては、前記磁性素子を構成するすべての膜が絶縁化されていることを特徴とする請求項１７から２１のいずれかに記載の半導体記憶装置。
- 前記絶縁化領域においては、前記磁性素子を構成する膜の一部の膜が絶縁化され、前記磁性素子は前記第１の導電体配線方向に前記磁性素子を構成する膜の内の絶縁化されなかった膜により電気的に接続されていることを特徴とする請求項１７から２１のいずれかに記載の半導体記憶装置。
- 前記第１または前記第２の導電体配線の少なくとも一部の表面には、磁性体膜が形成されていることを特徴とする請求項１７から２３のいずれかに記載の半導体記憶装置。
- 前記第２の導電体配線の側面に形成されている磁性体膜が、前記絶縁化領域と接しているか２０ｎｍ以下の距離を隔てて形成されていることを特徴とする請求項２４に記載の半導体記憶装置。
- 前記第２の導電体配線の側面に形成されている磁性体膜が、膜堆積と異方性エッチングとにより形成されたものであることを特徴とする請求項２４または２５に記載の半導体記憶装置。
- 第１の導電体配線と、前記第１の導電体配線の上層にこれと交差して敷設された第２の導電体配線と、前記第１、第２の導電体配線の交差部に配置された磁性素子と、を備え、隣り合う前記磁性素子の間もしくは前記磁性素子の少なくとも一辺に隣接して、前記磁性素子を構成する少なくとも一部の膜を主成分として含む酸化物または窒化物または酸窒化物からなる絶縁化領域が形成され、前記第２の導電体配線の前記磁性素子と反対側の面に磁性体膜が形成され、前記磁性体膜が前記磁性素子の平面形状と相似であることを特徴とする半導体記憶装置。
- 前記第２の導電体配線と前記磁性素子との間に、前記磁性素子を挟むように一対の磁性体膜が形成されていることを特徴とする請求項２４に記載の半導体記憶装置。
- 前記磁性素子が、ＦｅＭｎまたはＮｉＭｎまたはＩｒＭｎまたはＰｔＭｎを主体とする金属材料を含んでいることを特徴とする請求項１７乃至２８のいずれかに記載の半導体記憶装置。
- 請求項１乃至２９のいずれかに記載された構造が複数層積み重ねられていることを特徴とする半導体記憶装置。
- 平坦な領域に形成された導電体膜の一部を除去して形成された第１配線層と、前記第１配線層間に充填された第１絶縁膜と、前記第１絶縁膜上に形成された、前記第１配線層の表面の少なくとも一部を露出させる溝を有する第２絶縁膜と、前記第２絶縁膜の前記溝に埋め込まれた第２配線層と、を有することを特徴とする半導体記憶装置。
- 下層導電膜の表面が露出した平坦面上に、磁性素子形成膜を堆積する工程と、前記磁性素子形成膜上にアレイ状にマスクを形成する工程と、前記マスクにて保護されていない領域の前記磁性素子形成膜を高抵抗化変換物に変換して前記マスク下に孤立した磁性素子を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。
- 下層導電膜の表面が露出した平坦面上に、少なくとも上下の一方に導電性膜を有する磁性素子形成膜を堆積する工程と、前記磁性素子形成膜上にアレイ状にマスクを形成する工程と、前記マスクにて保護されていない領域の前記磁性素子形成膜を前記導電性膜の少なくとも一部を含めて酸化、窒化または酸窒化して前記マスク下に孤立した磁性素子を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。
- 前記マスクにて保護されていない領域の前記磁性素子形成膜を酸化、窒化または酸窒化する工程は、前記マスクにて保護されていない領域の前記磁性素子形成膜に酸素原子、および／もしくは、窒素原子を含む材料をイオン注入するプロセス、並びに／または、それらの原子のイオン乃至ラジカル乃至オゾンを高温にて接触させるプロセスを含むことを特徴とする請求項３３に記載の半導体記憶装置の製造方法。
- 前記マスクにて保護されていない領域の前記磁性素子形成膜を高抵抗化変換物に変換する工程、または、前記マスクにて保護されていない領域の前記磁性素子形成膜を酸化、窒化もしくは酸窒化する工程の前に、前記マスクにて保護されていない領域の前記磁性素子形成膜に、絶縁化しやすい原子を導入することを特徴とする請求項３２乃至３４のいずれかに記載の半導体記憶装置の製造方法。
- 前記絶縁化しやすい原子が、シリコン、ジルコン、セリウム、ハフニウムの中の１種または複数種であることを特徴とする請求項３５に記載の半導体記憶装置の製造方法。
- 前記マスクにて保護されていない領域の前記磁性素子形成膜を高抵抗化変換物に変換する工程、または、前記マスクにて保護されていない領域の前記磁性素子形成膜を酸化、窒化もしくは酸窒化する工程の前に、前記マスクにて保護されていない領域の前記磁性素子形成膜に、前記マスクにて保護されていない領域に、高抵抗化処理、酸化、窒化もしくは酸窒化処理の後に強磁性材料となることのない原子を導入することを特徴とする請求項３２乃至３６のいずれかに記載の半導体記憶装置の製造方法。
- 前記絶縁化しやすい原子、または、前記強磁性材料に変換されることのない原子の導入方法が、イオン注入法、または、当該原子を含む膜を前記磁性素子形成膜上に形成し高温拡散もしくは表面に別の原子や分子をあてて膜成分を注入する方法であることを特徴とする請求項３５乃至３７のいずれかに記載の半導体記憶装置の製造方法。
- 前記マスクにて保護されていない領域の前記磁性素子形成膜を高抵抗化変換物に変換する工程、または、前記マスクにて保護されていない領域の前記磁性素子形成膜を酸化、窒化もしくは酸窒化する工程の後、酸素および／または窒素雰囲気中、高温にて保管する工程をさらに有することを特徴とする請求項３２乃至３８のいずれかに記載の半導体記憶装置の製造方法。
- 前記マスクにて保護されていない領域の前記磁性素子形成膜を高抵抗化変換物に変換する工程、または、前記マスクにて保護されていない領域の前記磁性素子形成膜を酸化、窒化もしくは酸窒化する工程の後、前記マスクを除去する工程をさらに有することを特徴とする請求項３２乃至３９のいずれかに記載の半導体記憶装置の製造方法。
- 前記マスクにて保護されていない領域の前記磁性素子形成膜を高抵抗化変換物に変換する工程、または、前記マスクにて保護されていない領域の前記磁性素子形成膜を酸化、窒化もしくは酸窒化する工程の後、形成された高抵抗化変換物、または、酸化物、窒化物もしくは酸窒化物の一部または全部を除去し、その除去された空間を堆積絶縁物にて充填する工程をさらに有することを特徴とする請求項３２乃至４０のいずれかに記載の半導体記憶装置の製造方法。
- 前記マスクにて保護されていない領域の前記磁性素子形成膜を高抵抗化変換物に変換する工程、または、前記マスクにて保護されていない領域の前記磁性素子形成膜を酸化、窒化もしくは酸窒化する工程の後、全面に絶縁膜を形成する工程と、該絶縁膜に配線溝を形成する工程と、該配線溝を導電性材料で埋め込んで前記磁性素子に電気的に接続された上層配線を形成する工程と、をさらに有することを特徴とする請求項３２乃至４０のいずれかに記載の半導体記憶装置の製造方法。
- 前記マスクにて保護されていない領域の前記磁性素子形成膜を高抵抗化変換物に変換する工程、または、前記マスクにて保護されていない領域の前記磁性素子形成膜を酸化、窒化もしくは酸窒化する工程の後、前記磁性素子に電気的に接続された上層配線を形成する工程と、該上層配線をマスクとして、前記高抵抗化変換物、または、酸化物、窒化物もしくは酸窒化物の一部を除去して絶縁化溝を形成する工程と、該絶縁化溝および前記上層配線間を埋め込む埋め込み絶縁膜を形成する工程と、をさらに有することを特徴とする請求項３２乃至４０のいずれかに記載の半導体記憶装置の製造方法。
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| JP2011129980A (ja) * | 2009-12-15 | 2011-06-30 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2016529739A (ja) * | 2013-09-10 | 2016-09-23 | マイクロン テクノロジー， インク． | 磁性トンネル接合および磁性トンネル接合を形成する方法 |
| CN110311034A (zh) * | 2018-03-20 | 2019-10-08 | 东芝存储器株式会社 | 存储装置及存储装置的制造方法 |
-
2003
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