JP4008857B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP4008857B2 JP4008857B2 JP2003207564A JP2003207564A JP4008857B2 JP 4008857 B2 JP4008857 B2 JP 4008857B2 JP 2003207564 A JP2003207564 A JP 2003207564A JP 2003207564 A JP2003207564 A JP 2003207564A JP 4008857 B2 JP4008857 B2 JP 4008857B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- tunnel barrier
- ferromagnetic
- barrier film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 142
- 239000004065 semiconductor Substances 0.000 title claims description 88
- 239000010410 layer Substances 0.000 claims description 630
- 230000004888 barrier function Effects 0.000 claims description 148
- 230000005294 ferromagnetic effect Effects 0.000 claims description 104
- 238000000034 method Methods 0.000 claims description 61
- 229910052751 metal Inorganic materials 0.000 claims description 60
- 239000002184 metal Substances 0.000 claims description 60
- 239000011229 interlayer Substances 0.000 claims description 46
- 230000015654 memory Effects 0.000 claims description 37
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 24
- 239000001301 oxygen Substances 0.000 claims description 24
- 229910052760 oxygen Inorganic materials 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 24
- 230000005291 magnetic effect Effects 0.000 claims description 20
- 230000001590 oxidative effect Effects 0.000 claims description 19
- 238000000059 patterning Methods 0.000 claims description 13
- 238000000137 annealing Methods 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims 10
- 150000004706 metal oxides Chemical class 0.000 claims 10
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims 5
- 238000000992 sputter etching Methods 0.000 description 32
- 230000003647 oxidation Effects 0.000 description 30
- 238000007254 oxidation reaction Methods 0.000 description 30
- 229910003321 CoFe Inorganic materials 0.000 description 28
- 230000000694 effects Effects 0.000 description 22
- 238000001020 plasma etching Methods 0.000 description 22
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 238000005530 etching Methods 0.000 description 18
- 239000000758 substrate Substances 0.000 description 18
- 230000005290 antiferromagnetic effect Effects 0.000 description 17
- 238000004544 sputter deposition Methods 0.000 description 17
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 15
- 229910052593 corundum Inorganic materials 0.000 description 15
- 230000004048 modification Effects 0.000 description 15
- 238000012986 modification Methods 0.000 description 15
- 238000012546 transfer Methods 0.000 description 15
- 229910001845 yogo sapphire Inorganic materials 0.000 description 15
- 229910015189 FeOx Inorganic materials 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 239000000203 mixture Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000003302 ferromagnetic material Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000005415 magnetization Effects 0.000 description 6
- 229910000889 permalloy Inorganic materials 0.000 description 6
- 238000009616 inductively coupled plasma Methods 0.000 description 5
- 238000003780 insertion Methods 0.000 description 5
- 230000037431 insertion Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 229910002451 CoOx Inorganic materials 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 125000001309 chloro group Chemical group Cl* 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910017083 AlN Inorganic materials 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910005533 GaO Inorganic materials 0.000 description 1
- 206010021143 Hypoxia Diseases 0.000 description 1
- 229910002244 LaAlO3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910001634 calcium fluoride Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- -1 chlorine ions Chemical class 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 208000037265 diseases, disorders, signs and symptoms Diseases 0.000 description 1
- 238000003682 fluorination reaction Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910001635 magnesium fluoride Inorganic materials 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
この発明は、半導体記憶装置及びその製造方法に関するもので、例えば磁気ランダムアクセスメモリ(Magneto resistive Random Access Memory:MRAM)の備える磁気抵抗素子とその周囲の構造に関するものである。
【0002】
【従来の技術】
MRAMは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。
【0003】
MRAMのメモリセルは、通常複数の強磁性体を積層した構造を有する。情報の記録は、メモリセルを構成する複数の強磁性体の磁化の相対配置が、平行か、反平行であるかを2進の情報“1”、“0”に対応させて行う。記録情報の書き込みは、各メモリセルの強磁性体の磁化方向を、電流磁界によって反転させることによって行われる。
【0004】
MRAMは、完全な不揮発性であり、また1015回以上の書き換えが可能である。更に、非破壊読み出しが可能であり、リフレッシュ動作を必要としない。従って、読み出しサイクルを短くすることが可能である。また、電荷蓄積型のメモリセルに比べ、放射線に対する耐性が強い。このように、MRAMは従来の誘電体を用いた半導体メモリとその機能を比較すると、多くの利点を有している。MRAMの単位面積あたりの集積度、書き込み、読みだし時間は、おおむねDRAM(Dynamic Random Access Memory)と同程度となりうることが予想される。従って不揮発性という大きな特色を生かし、携帯機器用の外部記録装置、LSI混載用途、さらにはパーソナルコンピューターの主記憶メモリへの応用が期待されている。
【0005】
現在実用化の検討が進められているMRAMでは、メモリセルに強磁性トンネル接合(Magnetic Tunnel Junction : 以下MTJと略記)を用いている(例えば、非特許文献1参照)。MTJは、主として強磁性層/絶縁層/強磁性層からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。接合の抵抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化する。そして、接合の抵抗値は、両強磁性層の磁化の向き反平行の場合に極大値をとる。これがトンネル磁気抵抗効果である。MTJの構造としては、両方の強磁性体の保持力の差を利用してデータを保持するタイプがある。更には、磁界感度改善あるいは書き込み電流低減を目的として、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたいわゆるスピンバルブ構造のタイプ(例えば非特許文献2参照)が知られている。
【0006】
従来のスピンバルブ構造を有するMTJ素子の形成方法について、以下簡単に説明する。
【0007】
まず、半導体基板上に選択トランジスタを形成し、引き続き層間絶縁膜、ローカル配線、書き込み配線、及びコンタクトプラグを形成する。そして、層間絶縁膜上に引き出し配線となる非磁性導電膜を形成する。
【0008】
次に、引き出し配線上に、固着層(pinning layer)となる強磁性層を形成し、更に固着層上にトンネルバリア膜となる絶縁膜を形成する。引き続き、トンネルバリア膜上に記録層(free layer)となる強磁性層を形成する。
【0009】
更に、フォトリソグラフィ技術とイオンミリングとにより、記録層、トンネルバリア膜、及び固着層をパターニングする。これによりMTJ素子が完成する。
【0010】
次に、MTJ素子を保護するためのSiO2膜をMTJ素子上に形成した後、フォトリソグラフィ技術とエッチングとによりSiO2膜及び非磁性導電膜をパターニングする。これにより引き出し配線が完成する。
【0011】
その後は、MTJ素子を被覆する層間絶縁膜を形成し、更に記録層に達するコンタクトプラグを層間絶縁膜中に形成する。
以上のようにしてMTJ素子は形成される。
【0012】
【非特許文献1】
“IEEE International Solid-State Circuits Conference 2000 Digest Papar”, TA7.2
【0013】
【非特許文献2】
“Japanese Journal of Applied Physics”, 1997年, 36号, p.200
【0014】
【発明が解決しようとする課題】
しかしながら、上記従来のMRAMであると、以下のような問題があった。
【0015】
まず、トンネルバリア膜を介して対向する上下の強磁性層が、端部で電気的にショートする場合がある。そのため、MRAMの製造歩留まりが著しく低下する。これは、主にイオンミリングにより接合部のエッチングを行う際、金属を含む残渣がトンネルバリア近傍にある確率で残留することが原因である。トンネルバリア膜の厚さは1〜1.5nm程度と非常に薄い。すなわち、上下の強磁性層は1〜1.5nmという非常に小さい距離で隣接している.このため、残渣のサイズが1〜1.5nmを上回るとショートが発生する。しかし、大規模なMRAMにおいては、この不良を回避することは不可能に近く、MRAMの集積度が高くなればなるほど、良品を取得するのが加速度的に困難になるという問題があった。
【0016】
上記のショートの問題は、例えばイオンミリング工程にてイオンを例えば45°程度で入射することにより解決できると考えられる。この場合、MTJの側面にはテーパー角を付与される。その結果、不良が発生する確率を大きく低減すると思われる。しかし、ギガビットクラスのMRAMにおいては、MTJ素子のサイズは例えば0.1μm×0.2μm程度である。そして、隣接するMTJ素子間距離は0.1μm程度である。すると、隣接するMTJ素子間の電気的ショートを回避するためには、イオンミリング工程でのイオンの入射角度は,出来るだけ基板面に対して垂直方向から入射することが望ましい。すなわち、MTJ素子間でのショートと強磁性層間でのショートとが、トレードオフの関係を有するという問題があった。
【0017】
この発明は、製造歩留まりを向上できる半導体記憶装置及びその製造方法を提供する。
【0018】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、第1強磁性膜と、前記第1強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第2強磁性膜とを備えるメモリセルと、前記第2強磁性膜上に形成されたキャップ層と、前記第2強磁性膜の側面及び前記キャップ層の側面の一部を取り囲むようにして形成され、且つその上面が前記キャップ層の上面より低く位置し、側面が前記第1強磁性膜の側面と同一面上に位置する側壁絶縁膜と、前記メモリセル、前記キャップ層、及び前記側壁絶縁膜を被覆するように形成された層間絶縁膜とを具備する。
【0024】
この発明の一態様に係る半導体記憶装置の製造方法は、半導体層上に第1強磁性層を形成する工程と、前記第1強磁性層上にトンネルバリア層を形成する工程と、前記トンネルバリア膜上に第2強磁性層を形成する工程と、前記第2強磁性層上にキャップ層を形成する工程と、前記キャップ層及び前記第2強磁性層をパターニングして、前記トンネルバリア層の一部を露出させる工程と、前記トンネルバリア層上に、前記第2強磁性層の側壁及び前記キャップ層の側壁の一部を取り囲み、且つその上面が前記キャップ層の上面よりも低く位置するようにして側壁絶縁膜を形成する工程と、前記トンネルバリア層及び前記第1強磁性層をパターニングする工程とを具備する。
【0026】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0027】
この発明の第1の実施形態に係る半導体記憶装置について図1を用いて説明する。図1はMRAMのメモリセルの断面図である。
【0028】
図示するように、半導体基板10中には素子分離領域STIが形成されており、素子分離領域STIによって周囲を取り囲まれた素子領域AA内に、スイッチングトランジスタ11が形成されている。スイッチングトランジスタ11は、半導体基板10の表面内に形成された不純物拡散層12、図示せぬゲート絶縁膜、及びゲート電極13を備えている。ゲート電極13はワード線として機能するものであり、容易軸方向(紙面に対して垂直方向)に沿ってストライプ状に形成されている。
【0029】
また半導体基板10上には層間絶縁膜14が形成されている。層間絶縁膜14は、スイッチングトランジスタ11を被覆しており、また層間絶縁膜14内には、コンタクトプラグ15が形成されている。コンタクトプラグ15は、スイッチングトランジスタ11の不純物拡散層12の一方(ドレイン領域)に接続されている。
【0030】
層間絶縁膜14上には、コンタクトプラグ15に接続された金属配線層16が形成されている。更に、層間絶縁膜17が層間絶縁膜14上に形成されている。層間絶縁膜17は、金属配線層16を被覆しており、また層間絶縁膜17内には、コンタクトプラグ18が形成されている。コンタクトプラグ18は、金属配線層16に接続されている。
【0031】
層間絶縁膜17上には、コンタクトプラグ18に接続された金属配線層19、金属配線層19と電気的に分離された金属配線層20が形成されている。金属配線層20は書き込みワード線として機能するものであり、容易軸方向に沿ってストライプ状に形成されている。更に、層間絶縁膜21が層間絶縁膜17上に形成されている。層間絶縁膜21は金属配線層19、20を被覆しており、また層間絶縁膜21内にはコンタクトプラグ22が形成されている。コンタクトプラグ22は、金属配線層19と接続されている。
【0032】
層間絶縁膜21上には、コンタクトプラグ22に接続された非磁性導電膜23が形成されている。非磁性導電膜23は引き出し配線として機能するものであり、例えば膜厚3nmのTa層24、膜厚30nmのAl層25、及び膜厚30nmのTa層26が順次形成された多層膜で形成される。また非磁性導電膜23上には磁気抵抗素子27が形成されている。磁気抵抗素子27は、層間絶縁膜21及び非磁性導電膜23を挟んで金属配線層20と重なるようにして形成されている。磁気抵抗素子27は、絶縁膜を磁性体膜で挟み込んだ構造を有する例えばMTJ素子である。
【0033】
磁気抵抗素子27の構造について、図1、図2を用いて説明する。図2は、特に磁気抵抗素子27に着目した半導体記憶装置の斜視図である。
【0034】
図示するように、磁気抵抗素子27は、長軸が容易軸方向に沿った略楕円の形状を有している。そして、非磁性導電膜23上に形成された固着層28、固着層28上に形成されたトンネルバリア膜29、及びトンネルバリア膜29上に形成された記録層30を含んでいる。固着層28は、例えば膜厚3nmのパーマロイ(Py:NiFe合金)で形成されたシード層(またはバッファ層)31、膜厚15nmのIrMnで形成された反強磁性層32、及び膜厚5nmのCoFe層で形成された固着強磁性層33が順次形成された積層膜により形成されている。トンネルバリア膜29は、例えば膜厚1〜1.5nm程度のAl2O3層で形成される。記録層30は、例えば膜厚4nmのCoFe層34、膜厚20nmのPy層35が順次形成された積層膜により形成されている。
【0035】
固着層28及びトンネルバリア膜29の表面積は互いにほぼ同一であり、互いに重なり合っている。記録層30は、固着層28及びトンネルバリア膜29よりも表面積は小さく、トンネルバリア膜29上に完全に戴置された格好となっている。以上のようにして、磁気抵抗素子27が形成されている。
【0036】
記録層30上には、キャップ層36が形成されている。キャップ層36は、例えば膜厚20nmのTa層37、膜厚50nmのAl層38、及び膜厚10nmのTa層39が順次形成された多層膜で形成されている。またトンネルバリア膜29上には、少なくとも記録層30の周囲を取り囲むようにして側壁絶縁膜40が形成されている。側壁絶縁膜40は、例えばAl2O3膜で形成される。
【0037】
また非磁性導電膜23上には、磁気抵抗素子27、キャップ層36、及び側壁絶縁膜40を被覆するようにして、SiO2膜41が形成されている。SiO2膜41は、磁気抵抗素子27を保護するためのものである。更に層間絶縁膜21上には、非磁性導電膜23及びSiO2膜41を被覆するようにして、層間絶縁膜42が形成されている。そして、コンタクトプラグ43が、層間絶縁膜42及びSiO2膜41内に形成されている。コンタクトプラグ43は、層間絶縁膜42の表面から、キャップ層36のTa層39に達している。層間絶縁膜42上には、コンタクトプラグ43に接続されるビット線44が形成されている。
【0038】
以上のようにして、磁気抵抗素子27とスイッチングトランジスタ11を含むメモリセルが形成されている。磁気抵抗素子27の固着層28のスピンの向きは、予め所定の向きに向くよう設定されている。その上で、記録層30のスピンの向きを固着層28に対して平行、または反平行とすることで、2つの状態を作り出し、“0”データ、または“1”データが磁気抵抗素子27に書き込まれる。
【0039】
次に、図1、図2に示す半導体記憶装置の製造方法について、図3並びに図4乃至図15を用いて説明する。図3は、本実施形態に係るMRAMの製造工程のフローチャートであり、図4乃至図15は製造工程を順次示す断面図である。なお、図5乃至図15では、金属配線層19、20以下のレベルにある構造は省略する。
【0040】
まず、図3におけるステップS1において、選択トランジスタ11及びコンタクトプラグを形成する。すなわち図4に示すように、半導体基板10内に素子分離領域STIを形成する。そして、素子分離領域STIによって取り囲まれた素子領域AA上に、選択トランジスタ11を周知の方法によって形成する。選択トランジスタ11のゲート電極13は、容易軸方向に沿ったストライプ状の形状に形成される。次に半導体基板10上に、層間絶縁膜14を形成する。層間絶縁膜14は選択トランジスタ11を被覆する。その後、層間絶縁膜14内にコンタクトプラグ15を形成する。コンタクトプラグ15は選択トランジスタのドレイン領域12に接続される。
【0041】
次に層間絶縁膜14上に金属配線層16を形成する。金属配線層16はコンタクトプラグ15に接続される。そして層間絶縁膜14上に層間絶縁膜17を形成する。引き続き、層間絶縁膜17内にコンタクトプラグ18を形成する。コンタクトプラグ18は金属配線層16に接続される。
【0042】
次に層間絶縁膜17上に、金属配線層19、20を形成する。金属配線層19はコンタクトプラグ18に接続されている。金属配線層20は、金属配線層19と分離されており、容易軸方向に沿ったストライプ状の形状に形成され、且つ、ゲート電極13の直上に位置する。その後、層間絶縁膜17上に層間絶縁膜21を形成する。層間絶縁膜21は、金属配線層19、20を被覆する。引き続き、層間絶縁膜21内にコンタクトプラグ22を形成する。コンタクトプラグ22は金属配線層19に接続される。
【0043】
次に、図3におけるステップS2において、層間絶縁膜21上に非磁性層及び強磁性層を形成する。すなわち図5に示すように、層間絶縁膜21及びコンタクトプラグ22上に、非磁性導電膜を形成する。より具体的には、例えば膜厚3nmのTa層24、膜厚30nmのAl層25、膜厚30nmのTa層26を順次、スパッタリング法により形成する。非磁性導電膜は、引き出し配線を形成するためのものである。引き続き、非磁性導電膜上に強磁性層を形成する。より具体的には、例えば膜厚3nmのシード層31、膜厚15nmの反強磁性層32、膜厚5nmの固着強磁性層33を順次、スパッタリング法により堆積する。これらシード層31、反強磁性層32、及び固着強磁性層33を含む多層膜は、磁気抵抗素子の固着層を形成するためのものである。
【0044】
更に、固着強磁性層33上にトンネルバリア膜29を形成する(ステップS3)。トンネルバリア膜29は例えば次にようにして形成される。すなわち、固着強磁性層33上に例えば膜厚1〜1.5nm程度のAl層をスパッタリングにより形成する。そしてAl層をICP(Inductively Coupled Plasma)法によりプラズマ酸化する。その結果、Al層が酸化されて、トンネルバリア膜29となるAl2O3層が形成される。勿論、Alを酸化するのではなく、例えばスパッタリング法やCVD(Chemical Vapor Deposition)法等によりAl2O3層を強磁性層に堆積しても良い。その結果、図5に示す構造が完成する。
【0045】
次に、図3におけるステップS4において、トンネルバリア膜29上に強磁性層及び非磁性層を形成する。すなわち図6に示すように、トンネルバリア膜29上に、例えば膜厚4nmのCoFe層34及び膜厚20nmのパーマロイ層35を順次、スパッタリング法により堆積する。この多層膜は、磁気抵抗素子の記録層を形成するためのものである。引き続き、パーマロイ層35上に非磁性導電膜を形成する。具体的には、例えば膜厚20nmのTa層37、膜厚50nmのAl層38、及び膜厚10nmのTa層39を順次、スパッタリング法により堆積する。この非磁性導電膜は、キャップ層を形成するためのものである。その結果、図6に示す構造が完成する。
【0046】
次に、図3におけるステップS5において、非磁性導電膜上にフォトレジストを塗布し、更にフォトレジストをパターニングする。すなわち、Ta層39上にフォトレジスト50を塗布する。そして、フォトリソグラフィ技術を用いて、フォトレジスト50を図7に示すような磁気抵抗素子の形成パターンにパターニングする。このパターンは、図2に示すような、長軸が容易軸方向に沿った楕円のパターンである。勿論、長方形等、他の形状であっても良い。
【0047】
次に、図3におけるステップS6において、非磁性導電膜及び強磁性層をパターニングして、キャップ層36及び記録層30を形成する。すなわち図8に示すように、フォトレジスト50をマスクに用いたRIE法(Reactive Ion Etching)またはArイオンミリングを用いてエッチングを行う。このエッチングは、トンネルバリア膜29が露出されるまで行う。その結果、Ta層39、37及びAl層38がパターニングされて、キャップ層36が形成される。またPy層35及びCoFe層34がパターニングされて、磁気抵抗素子の記録層30が形成される。
【0048】
その後レジスト50を除去する(ステップS7)。
【0049】
次に図3におけるステップS8において、Al層を形成する。すなわち図9に示すように、トンネルバリア膜29、記録層30、及びキャップ層36上に、膜厚5nm程度のAl層51をスパッタリング法により堆積する。この際、記録層30側面のAl層51膜厚は3nm程度である。トンネルバリア膜29上及びキャップ層36上に形成されるAl層51の膜厚と、記録層30側面及びキャップ層36側面に形成されるAl層51の膜厚との関係は、スパッタリング時のAlの堆積条件によって変化させることが出来る。例えば、ターゲットと半導体基板との距離等によって制御可能である。
【0050】
次に図3におけるステップS9において、Al層を酸化してAl2O3層40を形成する。すなわち図10に示すように、ICP法を用いてAl層51をプラズマ酸化する。これにより、Al層51はAl2O3層40となり、また記録層30及びキャップ層36は、Al2O3層40により被覆される。
【0051】
なお、ステップS8、S9におけるAl層51の形成工程及びAl層51の酸化工程は、大気に晒すことなく行うことが望ましい。そのために、スパッタリングとプラズマ酸化処理とを連続的に行うことの出来る半導体製造装置を用意する必要がある。この製造装置は、例えばスパッタリング室と酸化室とを有し、更に半導体基板を外気に晒すことなく両者の間を搬送出来る機構を有するものである。そして、まずスパッタリング室内でAl層51を形成した後、当該半導体製造装置から外部に取り出すことなく酸化室へ搬送し、Al層51のプラズマ酸化を行う。
【0052】
次に図3におけるステップS10において、ArイオンミリングまたはRIE法を用いてAl2O3層40をエッチングして側壁絶縁膜を形成する。引き続き、ステップS11において、Arイオンミリングを用いてトンネルバリア膜29のエッチングを行う。本実施形態において、トンネルバリア膜29はAl2O3で形成されているので、両者のエッチングは同様の条件で連続的に行うことが可能である。その結果、図11に示すように、Al2O3層40はトンネルバリア膜29上で且つ記録層30側面及びキャップ層36一部の側面にのみ残存する。更にAl2O3層40は、記録層30の周囲を取り囲むようにして残存する。
【0053】
次に図3におけるステップS12において、強磁性層をパターニングして固着層を形成する。すなわち、ArイオンミリングまたはRIE法を用いて、強磁性層のエッチングを行う。その結果、図12に示すような固着層28が形成される。なお、固着層28の側面はAl2O3層40の側面と同一面上に位置するように形成される。従って、固着層28の幅は、記録層30の幅よりもAl2O3層40の幅の2倍だけ広く形成される。本工程により、図2に示したような、長軸が容易軸方向に沿った楕円形状の磁気抵抗素子27が完成する。なお、後述するように、漏れ磁界による影響を制御し、漏れ磁界による影響の磁気抵抗素子毎のバラツキを低減するためには、上記のように固着層28を形成する積層膜全てをパターニングしても良いが、ステップS12において、少なくとも固着強磁性層33がパターニングされていれば足りる。この際、固着強磁性層33の幅は、記録層30の幅よりもAl2O3層40の幅の2倍だけ広く形成される。
【0054】
次に図3におけるステップS13において、保護絶縁膜を形成する。すなわち図13に示すように、Ta層26上に、磁気抵抗素子27を被覆するようにしてSiO2膜41をスパッタリング法またはCVD(Chemical Vapor Deposition)法により形成する。
【0055】
引き続きステップS14において、SiO2膜41上にフォトレジスト52を塗布する。そして、フォトリソグラフィ技術を用いて、フォトレジスト52を図13に示すようにパターニングする。
【0056】
次に図3におけるステップS15において、フォトレジスト52をマスクに用いたRIE法等の異方性のエッチングにより、SiO2膜41パターニングする。その結果、図14に示すような保護絶縁膜41が完成する。その後フォトレジスト52を除去する(ステップS16)。
【0057】
次に図3におけるステップS17において、保護絶縁膜41をマスクに用いたRIE法やイオンミリングにより、非磁性導電膜23をパターニングする。その結果、図15に示すような引き出し配線23が完成する。
【0058】
その後は、層間絶縁膜21上に層間絶縁膜42を形成する。そして、フォトリソグラフィ技術とRIE法とを用いて、磁気抵抗素子27に達するコンタクトホールを形成する。更にコンタクトホールを導電物で埋め込むことでコンタクトプラグ43を形成する。その後、層間絶縁膜42上にビット線44を形成して、図1に示すMRAMが完成する。
【0059】
上記のように、この発明の第1の実施形態によれば、MRAMの製造歩留まりを向上できる。この点について以下説明する。
【0060】
まず、磁気抵抗素子27において、トンネルバリア膜29を介在して対向する2つの強磁性層の少なくともいずれか一方の側面に、側壁絶縁膜40が形成されている。本実施形態においては、側壁絶縁膜40は記録層30の側面に形成され、記録層30の周囲を取り囲んでいる。従って、図12で説明したArイオンミリング工程において、磁気抵抗素子27の周囲に残渣が残存したとしても、その残渣が固着層28と、側壁絶縁膜40よりも高い位置にあるキャップ層36とに接する大きさで無い限り、固着層28と記録層30との間のショートを防止できる。例えば本実施形態の場合であると、側壁絶縁膜40の高さは約80nm程度である。従って、Arイオンミリング時に残留する残渣の大きさが80nm程度以上でない限り、固着層28と記録層30との間のショートの発生を抑制出来る。従来構成であると、トンネルバリア膜の膜厚と同程度の1〜1.5nmの大きさの残渣がショートの原因であった。従って、本実施形態に係る構成であると、従来に比して残渣の除去の難易度が大幅に低減される。その結果、MRAMの製造歩留まりが向上され、特に大規模なMRAMにおいて効果的に向上できる。
【0061】
また、側壁絶縁膜40を形成することによってショートの発生を抑制している。従って、図12で説明したArイオンミリングを斜め方向から行う必要がない。すなわち、Arイオンミリングを半導体基板面にほぼ垂直な入射角で行うことが出来る。従って、磁気抵抗素子27の側面は、半導体基板面に対してほぼ垂直になる。その結果、隣接する磁気抵抗素子27間でのショートの発生を抑制でき、MRAMの製造歩留まり向上に寄与する。
【0062】
更に、本実施形態に係る製造方法であると、磁気抵抗素子27の側壁に形成したAl層51を酸化することによって、側壁絶縁膜40を形成している。この製造方法であると、酸化はAl層51の外側面から徐々に進む。そして、最終的にはAl層51の全てが酸化され、Al2O3層40が形成される。この際、トンネルバリア膜29であるAl2O3層の端部にも酸素が導入される。トンネルバリア膜29は、記録層30をArイオンミリングによってパターニングする際に、その表面をArイオンによって叩かれるためダメージを受ける。その結果、トンネルバリア膜29の端部では酸素が欠損する場合がある。すると、Al2O3層40の絶縁性が著しく失われ、記録層30と固着層28との間がショートする虞がある。しかし本実施形態に係る製造方法であると、Al層51を酸化する際に、トンネルバリア膜29端部にも酸素が導入される。従って、Al2O3層40は十分に絶縁性を保持する。その結果、記録層30と固着層28との間を電気的に十分に分離することが出来る。すなわち、磁気抵抗素子27内でのショートの発生を防止出来、MRAMの製造歩留まりを向上できる。
【0063】
更にこの発明の第1の実施形態によれば、MRAMの動作信頼性を向上できる。この点について以下説明する。
【0064】
本実施形態に係る製造方法であると、図12で説明したArイオンミリングを、半導体基板面にほぼ垂直な入射角で行うことが出来る。従って、磁気抵抗素子27の記録層30の形状制御が容易である。そのため、書き込みに必要な電流値が、磁気抵抗素子毎にばらつくことを抑制することが可能である。その結果、MRAMの書き込み動作マージンを広くすることが出来、MRAMの動作信頼性を向上できる。
【0065】
更に、上記のように記録層30の形状制御が容易であるため、記録層30に対する固着層28の横方向への拡がり幅を制御し易い。従って、固着層28からの漏れ磁界等による影響の、磁気抵抗素子毎のばらつきを低減できる。その結果、MRAMの書き込み動作マージンを広く出来、MRAMの動作信頼性を向上できる。
【0066】
次に、この発明の第2の実施形態に係る半導体記憶装置の製造方法について、図16並びに図17及び図18を用いて説明する。図16は、本実施形態に係るMRAMの製造工程のフローチャートであり、図17及び図18は製造工程の一部を順次示す断面図である。本実施形態は、上記第1の実施形態で説明した図1、図2に示すMRAMの別の製造方法を説明するためのものである。
【0067】
まず、上記第1の実施形態で説明したステップS1〜S8の工程を経て、図9に示す構造を得る。その後図16におけるステップS20において、Al層51をエッチングする。すなわち図17に示すように、ArイオンミリングまたはRIE法によりAl層51をエッチングする。その結果、図示するように、Al層51は、トンネルバリア膜29上で且つ記録層30及びキャップ層36の側面にのみ残存する。更にAl層51は、記録層30の周囲を取り囲むようにして残存する。
【0068】
次に図16におけるステップS21において、Al層51を酸化してAl2O3層を形成する。すなわち、例えばICP法等を用いてAl層51をプラズマ酸化する。その結果、図18に示すように、Al2O3層による側壁絶縁膜40が完成する。
【0069】
なお本実施形態に係る製造方法においても、ステップS8、S20、S21の工程は大気に晒すことなく行うことが望ましい。そのために、スパッタリング、プラズマ酸化処理、及びRIEまたはイオンミリングを連続的に行うことの出来る半導体製造装置を用意する必要がある。そして、この半導体製造装置内部において一連の処理を行う。但し、RIEとイオンミリングとを比較した場合、RIEの方がより好ましい。
【0070】
次にステップS11において、トンネルバリア膜29をパターニングすることで、図11に示す構造が得られる。その後は、第1の実施形態と同様に、ステップS12〜S17の工程を経ることにより、図1及び図2に示すMRAMが完成する。
【0071】
本実施形態によれば、上記第1の実施形態と同様の効果が得られると同時に、MRAMの動作信頼性を更に向上させることが出来る。この点につき以下説明する。
【0072】
本実施形態に係る製造方法であると、Al層51のエッチングを行った後に、Al層51の酸化を行い、Al2O3層40を形成している。従って、第1の実施形態のように固着層28をパターニングする前のAl2O3層40のエッチング工程が必要ない。そして、AlはAl2O3に比して、Arイオンミリングの際のエッチングレートが早い。従って、固着層28を形成するための、Arイオンミリングによる強磁性層のエッチングの際、引き出し配線となるTa層26が露出した時点でエッチングをストップすることが容易である。その結果、引き出し配線23の抵抗分布が改善される。更に、RIEによってAlのエッチングを行った場合には、引き出し配線23の抵抗分布を更に改善できる。なぜなら、RIEを用いればAl層51のエッチングを選択的に行うことが可能であり、エッチングをトンネルバリア膜29の表面で確実にストップできるからである。そしてこの場合、Arイオンミリングでエッチングする必要があるのは、トンネルバリア膜29及び固着層28のみだからである。よって、読み出し動作マージンを拡げることが出来、MRAMの動作信頼性を向上できる。
【0073】
次に、この発明の第3の実施形態に係る半導体記憶装置の製造方法について、図19並びに図20乃至図28を用いて説明する。図19は、本実施形態に係るMRAMの製造工程のフローチャートであり、図20乃至図28は製造工程の一部を順次示す断面図である。本実施形態は、上記第2の実施形態に係るMRAMの製造方法において、ハードマスクを用いる場合に関するものである。
【0074】
まず、上記第1の実施形態で説明したステップS1〜S4の工程を経て、図6の構造を得る。次に図19におけるステップS30において、Ta層39上にハードマスク層53をスパッタリング法またはCVD法を用いて形成する。
【0075】
次に図19におけるステップS31において、ハードマスク層53上にフォトレジストを塗布し、更にフォトレジストをパターニングする。すなわち図21に示すように、上記第1の実施形態のステップS5で説明した工程と同様に、フォトリソグラフィ技術を用いてフォトレジスト50を磁気抵抗素子の形成パターンにパターニングする。
【0076】
次に図19におけるステップS32において、フォトレジスト50をマスクに用いたRIE法またはArイオンミリングにより、ハードマスク層53をパターニングする。その後フォトレジスト50を除去する(ステップS33)。引き続き図19におけるステップS34において、ハードマスク層53をマスクに用いたRIE法またはArイオンミリングにより、非磁性層(Ta層39、37、Al層38)をパターニングする。その結果、図22に示すようなキャップ層36が完成する。
【0077】
次に図19におけるステップS35において、強磁性層をパターニングして記録層30を形成する。すなわち図23に示すように、ハードマスク層53をマスクに用いたRIE法またはArイオンミリングによりエッチングを行う。このエッチングは、トンネルバリア膜29が露出されるまで行う。その結果、Py層35及びCo層34がパターニングされて、磁気抵抗素子の記録層30が形成される。
【0078】
次に図19におけるステップS8において、Al層を形成する。すなわち図24に示すように、トンネルバリア膜29、記録層30、キャップ層36、及びハードマスク層53上に、膜厚5nm程度のAl層51をスパッタリング法により形成する。本工程は、上記第1の実施形態で説明したステップS8の工程に相当する。
【0079】
次に図19におけるステップS20において、Al層51をエッチングする。すなわち図25に示すように、ArイオンミリングまたはRIE法によりAl層51をエッチングする。その結果、図示するように、Al層51は、トンネルバリア膜29上で且つ記録層30、キャップ層36及びハードマスク層53の側面にのみ残存する。特にAl層51は、記録層30の周囲を取り囲むようにして残存する。
【0080】
次に図19におけるステップS21において、Al層51を酸化してAl2O3層を形成する。すなわち、例えばICP法等を用いてAl層51をプラズマ酸化する。その結果、図26に示すように、Al2O3層による側壁絶縁膜40が完成する。
【0081】
なお本実施形態に係る製造方法においても、ステップS35、S8、S20、S21の工程は大気に晒すことなく行うことが望ましい。そのために、スパッタリング、プラズマ酸化処理、及びRIEまたはイオンミリングを連続的に行うことの出来る半導体製造装置を用意する必要がある。
【0082】
次に図19におけるステップS11において、トンネルバリア膜29をパターニングすることで、図27に示す構造を得る。引き続きステップS12において、強磁性層をパターニングする。その結果、図28に示すような固着層28が完成する。
【0083】
その後は上記第1の実施形態で説明したとおり、ステップS13〜S17に示す工程を行うことにより、MRAMが完成する。
【0084】
本実施形態に係る製造方法によっても、上記第1、第2の実施形態と同様の効果を得ることが出来る。
【0085】
図29は、本実施形態の変形例に係るMRAMの製造工程のフローチャートである。本変形例は、上記第1の実施形態においてハードマスク層を用いた場合に関する。すなわち、ハードマスク層を用いる場合にであっても、Al2O3層をパターニングすることによって側壁絶縁膜を形成しても良い。
【0086】
次に、この発明の第4の実施形態に係る半導体記憶装置について、図30を用いて説明する。図30はMRAMのメモリセルの、特に磁気抵抗素子の断面図である。
【0087】
図示するように、本実施形態に係るMRAMの磁気抵抗素子27は、上記第1乃至第3の実施形態に係る構成において、トンネルバリア膜29であるAl2O3の組成を工夫したものである。すなわち、トンネルバリア膜29の酸素含有率は、磁気抵抗素子27の中央よりも、端部において高くされている。具体的には、トンネルバリア膜の組成は、磁気抵抗素子中央部ではAl2Ox、端部ではAl2Oyである。但し、x、yは共に3に近い数であり、y>xである。
【0088】
本構造は、上記第1乃至第3の実施形態において、Al層51を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がトンネルバリア膜29へも侵入する。その結果、磁気抵抗素子端部のAl2O3の酸素含有率が高くなる。より具体的には、図10、図18、図26の工程において、記録層30の面内縁部直下に位置する領域のトンネルバリア膜29内に酸素を導入する。その結果、当該領域におけるトンネルバリア膜29内の酸素含有率を、面内中央部に比べて高くすることが出来る。
【0089】
本実施形態に係る構成であると、上記第1、第2の実施形態と同様の効果が得られると同時に、MRAMの動作信頼性を更に向上できる。この点について以下説明する。
【0090】
図31は、理想的な磁気抵抗素子の平面形状を示している。磁気抵抗素子は、本来、完全な楕円形状であることが望ましい。この場合、図示するように面内においてスピンの向きはほぼ一定である。
【0091】
しかし、0.1μm程度の磁気抵抗素子を形成するための加工技術は困難度が高い。従って、現実には図32に示すように、磁気抵抗素子の周辺部はある程度ギザギザの形状になり易い。このような状況では,周辺部のスピンの向きは乱れており、記録層のスピンの向きは、固着層に対して必ずしも平行/反平行とはならない。そして、ギガビットクラスのMRAMにおいては、磁気抵抗素子のサイズが小さいため、MTJ素子の周辺部の影響が無視できない。従って、磁気抵抗素子のMR比が実質的に低下する。その結果、読み出し動作のマージンが狭まり、MRAMの動作信頼性を損ねるという虞があった。
【0092】
しかしながら本実施形態に係る構成であると、図33に示すように、ギザギザの形状となる磁気抵抗素子の周辺部は、トンネルバリア膜29の酸素含有率が高い。従って、単位面積あたりのトンネル抵抗は磁気抵抗素子中央部では低く、端部で高くなる。すなわち、トンネル電流は磁気抵抗素子中央部を通りやすく、端部では通りにくい。すると、トンネルバリア膜29の組成がAl2Oyである領域は、殆ど磁気抵抗素子として機能しない。この領域は、スピンの向きが乱れやすい領域である。そして、実質的に磁気抵抗素子として機能するのは、トンネルバリア膜29の組成がAl2Oxである領域であり、この領域ではスピンの向きはほぼ一定に揃っている。そのため、磁気抵抗素子の端部におけるスピンの向きの乱れが磁気抵抗素子のMR比の低下に与える影響を小さく出来る。よって、ギガビットクラスのMRAMにおいても、読み出しマージンが広く高信頼性のMRAMを実現できる。
【0093】
次に、この発明の第5の実施形態に係る半導体記憶装置について、図34を用いて説明する。図34はMRAMのメモリセルの、特に磁気抵抗素子の断面図である。
【0094】
図示するように、本実施形態に係るMRAMの磁気抵抗素子27は、上記第1乃至第3の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜29の膜厚を大きくしたものである。すなわち、トンネルバリア膜29の膜厚は、磁気抵抗素子中央部ではd1、端部ではd2である。但し、d2>d1である。
【0095】
本構造は、上記第1乃至第3の実施形態において、Al層51を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がAl2O3層29だけでなく、記録層30の面内端縁部であって且つトンネルバリア膜29に接する領域へも侵入する。その結果、記録層30を形成するCoFe層34の一部が酸化され、CoOx層及びFeOx層が形成される。CoOx層及びFeOx層は絶縁物であり、トンネルバリア膜の一部として機能することになる。すなわち、磁気抵抗素子端部においては、トンネルバリア膜29が、Al2O3層、CoOx層及びFeOx層とで形成される。従って、見た目上、トンネルバリア膜29の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【0096】
本実施形態であると、上記第1、第2の実施形態で説明した効果に加えて、上記第4の実施形態で説明した効果が得られる。すなわち、本実施形態に係る構造であると、図35に示すように、ギザギザの形状となる磁気抵抗素子27の周辺部は、トンネルバリア膜29の膜厚が大きい。従って、単位面積あたりのトンネル抵抗は磁気抵抗素子中央部では低く、端部では高い。よって、トンネル電流は磁気抵抗素子中央部を通りやすく、端部では通りにくい。その結果、上記第4の実施形態で説明した作用によって、磁気抵抗素子の端部におけるスピンの向きの乱れが磁気抵抗素子のMR比の低下に与える影響を小さくできる。そのため、読み出しマージンが広く、高信頼性のMRAMを実現できる。
【0097】
次に、この発明の第6の実施形態に係る半導体記憶装置について、図36を用いて説明する。図36はMRAMのメモリセルの、特に磁気抵抗素子の断面図である。
【0098】
図示するように、本実施形態に係るMRAMの磁気抵抗素子27は、上記第1乃至第3の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜29の膜厚を更に大きくしたものである。すなわち、トンネルバリア膜29の膜厚は、磁気抵抗素子中央部ではd1、端部ではd3である。但し、d3>d2>d1である。
【0099】
本構造は、上記第1乃至第3の実施形態において、Al層51を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がAl2O3層29だけでなく、固着層28及び記録層30へも侵入する。その結果、固着層28を形成する固着強磁性層33の一部、及び記録層30を形成するCoFe層34の一部が酸化され、CoOx層及びFeOx層が形成される。従って、磁気抵抗素子端部においては、トンネルバリア膜29が、Al2O3層と、CoFe層33、34を酸化して形成されたCoOx層及びFeOx層とで形成される。従って、見た目上、トンネルバリア膜29の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【0100】
本実施形態に係る構造によれば、上記第5の実施形態と同様の効果が得られる。また第5の実施形態と比べて、磁気抵抗素子端部におけるトンネル抵抗を更に大きくすることが出来る。従って、読み出しマージンを更に広くすることが出来、信頼性の高いMRAMが実現できる。
【0101】
次に、この発明の第7の実施形態に係る半導体記憶装置について、図37を用いて説明する。図37はMRAMのメモリセルの、特に磁気抵抗素子の断面図である。
【0102】
図示するように、磁気抵抗素子27は、固着層28、固着層28上に形成されたトンネルバリア膜29、及びトンネルバリア膜29上に形成された記録層30を備えている。固着層28は、積層構造を有しており、例えばPyで形成されたシード層31、IrMnで形成された反強磁性層32、及びCoFeで形成された固着強磁性層33を含んでいる。また記録層30は、Py35/CoFe34の多層構造を有している。そして、トンネルバリア膜29の膜厚は、磁気抵抗素子の中央部でd1、端部でd4とされている(d4>d1)。
【0103】
次に本実施形態に係る磁気抵抗素子の形成方法について、図38及び図39を用いて説明する。図38及び図39は、MRAMの製造工程の一部を順次示す断面図である。
【0104】
まず、上記第1の実施形態で説明した図3におけるステップS1〜S5の工程により、図7に示す構造を得る。次に、フォトレジスト50をマスクに用いたAr/Cl2混合ガス中において、例えば基板温度220℃の条件下のRIE法を用いてエッチングを行う。このエッチングは、引き出し配線の一部であるTa層26が露出されるまで行う。その結果、Ta層39、Al層38、Ta層37、Py層35、CoFe層34、Al2O3層29、固着強磁性層33、反強磁性層32、及びシード層31が順次エッチングされ、図38に示す構造の磁気抵抗素子が得られる。なお、上記エッチングの際に、一部の塩素イオンはAl2O3層29端部近傍に付着する。そして、微量の塩素原子が、220℃という基板温度のために、Al2O3層29とCoFe層33、34との界面に沿って磁気抵抗素子の内側方向へと拡散する。
【0105】
次に、磁気抵抗素子を酸化雰囲気中に晒す。より具体的には、例えば圧力200Torr程度の酸素雰囲気中で5分間程度、磁気抵抗素子を酸化する。これにより、磁気抵抗素子端部におけるトンネルバリア膜29の上下のCoFe層33、34は、エッチング工程中に導入された微量の塩素原子の存在により、その海面付近で増速酸化を生じ、図39に示す構造が得られる。
【0106】
本実施形態に係る構成であると、上記第1乃至第3の実施形態と異なり、側壁絶縁膜40を形成していない。しかし、磁気抵抗素子端部におけるAl2O3層29の上下のCoFe層33、34を酸化してCoOx層及びFeOx層を形成している。従って、磁気抵抗素子端部におけるトンネルバリア膜29の膜厚が大きくなったとみなすことが出来る。従って、上記第1の実施形態と同様に、残渣により固着層28と記録層30との間でショートが発生するのを抑制できる。また、図12で説明した磁気抵抗素子のエッチングを、半導体基板面にほぼ垂直な入射角で行うことが出来る。従って、隣接する磁気抵抗素子間でのショートの発生を抑制できる。更に、酸化によって、磁気抵抗素子端部におけるAl2O3層29の端部に酸素が補償されるため、固着層28と記録層30との間のショートの発生を抑制できる。上記の結果、MRAMの製造歩留まりを向上できる。また、上記第1の実施形態と同様に、MRAMの動作信頼性を向上できる。
【0107】
次に、この発明の第8の実施形態に係る半導体記憶装置について図40を用いて説明する。図40は、本実施形態に係るMRAMのメモリセルの断面図である。本実施形態は、上記第1の実施形態を、トップピン型のMRAMに適用したものである。従って、本実施形態に係る構造は、磁気抵抗素子及びその周囲の構造以外は上記第1の実施形態で述べた構造と同様である。従って、上記第1の実施形態と同様の部分についての説明は省略する。
【0108】
図示するように、引き出し配線として機能する非磁性導電膜23上には、磁気抵抗素子27が形成されている。磁気抵抗素子27は、例えばMTJ素子である。磁気抵抗素子27の構造について、図40、図41を用いて説明する。図41は、特に磁気抵抗素子27に着目した半導体記憶装置の斜視図である。
【0109】
図示するように、磁気抵抗素子27は、長軸が容易軸方向に沿った略楕円の形状を有している。そして、非磁性導電膜23上に形成された記録層30、記録層30上に形成されたトンネルバリア膜29、及びトンネルバリア膜29上に形成された固着層28を含んでいる。記録層30は、例えば膜厚5nmのCuで形成されたシード層60及び例えば膜厚5nmのパーマロイ(Py:NiFe)層65が順次形成された積層膜により形成されている。トンネルバリア膜29は、例えば膜厚1〜1.5nm程度のAl2O3層で形成される。固着層28は、例えば膜厚1.5nmのCoFe層61、膜厚1nmのRu層62、及び例えば膜厚2nmのCoFe層63が順次形成された積層膜により形成されている。
【0110】
記録層30及びトンネルバリア膜29の表面積は互いにほぼ同一であり、互いに重なり合っている。固着層28は、記録層30及びトンネルバリア膜29よりも表面積は小さく、トンネルバリア膜29上に完全に戴置された格好となっている。以上のようにして、磁気抵抗素子27が形成されている。
【0111】
固着層28上には、反強磁性層64が形成されている。反強磁性層64は、例えば膜厚15nmのIrMn層で形成されている。更に反強磁性層64上にはキャップ層36が形成されている。キャップ層36は、例えば膜厚5nmのTa層で形成されている。またトンネルバリア膜29上には、少なくとも固着層28の周囲を取り囲むようにして側壁絶縁膜40が形成されている。側壁絶縁膜40は、例えばAl2O3膜で形成される。
【0112】
上記の他は、第1の実施形態と同様の構成である。
次に、図40、図41に示す半導体記憶装置の製造方法について、図42並びに図43乃至図48を用いて説明する。図42は、本実施形態に係るMRAMの製造工程のフローチャートであり、図43乃至図48は製造工程を順次示す断面図である。なお、図43乃至図48では、金属配線層19、20以下のレベルにある構造は省略する。また、ここでは上記第1の実施形態で説明した製造方法と異なる点のみ詳細に説明する。
【0113】
まず、第1の実施形態で説明した通り、図42におけるステップS1において図4に示す構造を得る。次にステップS2において、層間絶縁膜21上に、非磁性層、金属層、及び強磁性層を形成する。すなわち図43に示すように、層間絶縁膜21及びコンタクトプラグ22上に、非磁性導電膜(Ta層26/Al層25/Ta層24)を形成する。引き続き、非磁性導電膜上に金属層、例えば膜厚5nmのCu層60を形成する。次に、金属層60上に強磁性層、例えば膜厚5nmのパーマロイ層30を形成する。金属層60及び強磁性層65は、記録層を形成するためのものである。
【0114】
更にステップS3において、強磁性層65上にトンネルバリア膜29を形成する。引き続きステップS41において、トンネルバリア膜29上に、強磁性層を形成する。すなわち、トンネルバリア膜29上に、例えば膜厚1.5nmのCoFe層61、膜厚1nmのRu層62、及び膜厚2nmのCoFe層63を順次、スパッタリング法により形成する。CoFe/Ru/CoFeの多層膜で形成される強磁性層は、磁気抵抗素子の固着層を形成するためのものである。引き続き、CoFe層63上に反強磁性層、例えば膜厚15nmのIrMn層64を形成する。更にIrMn層64上に非磁性導電膜、例えば膜厚5nmのTa層36を形成する。この非磁性導電膜は、キャップ層を形成するためのものである。その結果、図43に示す構造が完成する。
【0115】
次にステップS5において、非磁性導電膜36上にフォトレジストを塗布する。そして、フォトリソグラフィ技術を用いて、フォトレジストを磁気抵抗素子の形成パターンにパターニングする。引き続きステップS42において、非磁性導電膜36、反強磁性層64、及び強磁性層61〜63を、RIE法またはArイオンミリングを用いてパターニングする。その結果、図44に示すように、磁気抵抗素子の固着層28が形成される。その後、レジストを除去する(ステップS7)。
【0116】
次にステップS8において、Al層51を形成して、図45に示す構造を得る。引き続き、ステップS9において、Al層51を酸化してAl2O3層40を形成する。この結果、図46に示す構造が得られる。すなわち、固着層28、反強磁性層64、及びキャップ層36は、Al2O3層40により被覆される。
【0117】
次に図42におけるステップS10において、Al2O3層40をエッチングして側壁絶縁膜を形成する。引き続き、ステップS11において、トンネルバリア膜29のエッチングを行う。その結果、図47に示すように、Al2O3層40はトンネルバリア膜29上で且つ固着層28側面、反強磁性層64側面及びキャップ層36一部の側面にのみ残存する。更にAl2O3層40は、固着層28及び反強磁性層64の周囲を取り囲むようにして残存する。なおAl2O3層40は、少なくとも固着層28の周囲を取り囲んでいれば良く、反強磁性層64の側面全面を取り囲む必要はない。
【0118】
次にステップS43において、強磁性層65及び金属層60をパターニングする。その結果、図48に示すような記録層30が形成される。なお、記録層30の側面はAl2O3層40の側面と同一面上に位置するように形成される。従って、記録層30の幅は、固着層28の幅よりもAl2O3層40の幅の2倍だけ広く形成される。本工程により、図41に示したような、長軸が容易軸方向に沿った楕円形状の磁気抵抗素子27が完成する。また第1の実施形態で述べたとおり、記録層30を形成する積層膜全てをパターニングしても良いが、ステップS43において、少なくともNiFe層65がパターニングされていれば足りる。
【0119】
その後は、上記第1の実施形態で説明したステップS13〜S17の工程を経て、図40、図41に示す構造が完成する。
【0120】
上記のように、本実施形態に係る構造及び製造方法によれば、記録層上に固着層が形成されるトップピン型構造のMRAMにおいても、上記第1の実施形態と同様の効果が得られる。
【0121】
次に、この発明の第9の実施形態に係る半導体記憶装置の製造方法について、図49並びに図50及び図51を用いて説明する。図49は、本実施形態に係るMRAMの製造工程のフローチャートであり、図50及び図51は製造工程の一部を順次示す断面図である。本実施形態は、上記第2の実施形態を、トップピン型のMRAMに適用したものであり、上記第8の実施形態で説明した図40、図41に示すMRAMの別の製造方法を説明するものである。
【0122】
まず、上記第8の実施形態で説明したステップS1〜S8の工程を経て、図45に示す構造を得る。その後図49におけるステップS20において、Al層51をエッチングする。すなわち図50に示すように、ArイオンミリングまたはRIE法によりAl層51をエッチングする。その結果、図示するように、Al層51は、トンネルバリア膜29上で且つ固着層28、反強磁性層64及びキャップ層36の側面にのみ残存する。更にAl層51は、固着層28の周囲を取り囲むようにして残存する。
【0123】
次にステップS21において、Al層51を酸化してAl2O3層を形成する。その結果、図51に示すように、Al2O3層による側壁絶縁膜40が完成する。
【0124】
次にステップS11において、トンネルバリア膜29をパターニングすることで、図47に示す構造が得られる。その後は、第8の実施形態と同様に、ステップS43〜S17の工程を経ることにより、図40及び図41に示すMRAMが完成する。
【0125】
本実施形態に係る構成及び製造方法によれば、トップピン型のMRAMにおいても、上記第2の実施形態で説明した効果が得られる。
【0126】
次に、この発明の第10の実施形態に係る半導体記憶装置の製造方法について、図52並びに図53乃至図58を用いて説明する。図52は、本実施形態に係るMRAMの製造工程のフローチャートであり、図53乃至図58は製造工程の一部を順次示す断面図である。本実施形態は、上記第3の実施形態を、トップピン型のMRAMに適用したものである。
【0127】
まず、上記第8の実施形態で説明したステップS1〜S41の工程を経て、図43の構造を得る。次にステップS30において、Ta層36上にハードマスク層53をスパッタリング法またはCVD法を用いて形成する。これにより、図53に示す構造が得られる。
【0128】
次にステップS31、S32において、ハードマスク層53上にフォトレジストを塗布する。そして、リソグラフィ技術とエッチングとにより、図54に示すようにハードマスク層53を、磁気抵抗素子の形成パターンにパターニングする。その後フォトレジスト50を除去する(ステップS33)。引き続き、ステップS34において、ハードマスク層53をマスクに用いたRIE法またはArイオンミリングにより、非磁性層36をパターニングしてキャップ層を形成する。次にステップS50において、反強磁性層64をパターニングする。更にステップS51において、強磁性層61〜63をパターニングして、固着層28を形成する。その結果、図55に示すような構造が得られる。
【0129】
次にステップS8において、Al層を形成して、図56に示す構造を得る。引き続き、ステップS20において、Al層51をエッチングし、ステップS21において、Al層51を酸化してAl2O3層40を形成する。その結果、図57に示すように、Al2O3層による側壁絶縁膜40が完成する。側壁絶縁膜40は、固着層28、反強磁性層64、キャップ層36、及びハードマスク53の側面を被覆している。
【0130】
次に、ステップS11において、トンネルバリア膜29をパターニングし、更にステップS43において、強磁性層65及び金属層60をパターニングする。その結果、記録層30が完成し、図58に示す構造が得られる。
【0131】
その後は上記第1の実施形態で説明したとおり、ステップS13〜S17に示す工程を行うことにより、MRAMが完成する。
【0132】
本実施形態に係る製造方法によっても、トップピン型のMRAMにおいて、上記第1、第2の実施形態と同様の効果を得ることが出来る。
【0133】
図59は、本実施形態の変形例に係るMRAMの製造工程のフローチャートである。本変形例は、上記第1の実施形態をトップピン型のMRAMに適用し、且つハードマスク層を用いた場合に関する。すなわち、ハードマスク層を用いる場合にであっても、Al2O3層をパターニングすることによって側壁絶縁膜を形成しても良い。
【0134】
次に、この発明の第11の実施形態に係る半導体記憶装置について、図60を用いて説明する。図60は、本実施形態に係るMRAMのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第4の実施形態を、トップピン型のMRAMに適用したものであるので、詳細な説明は省略する。
【0135】
図示するように、本実施形態に係るMRAMの磁気抵抗素子27は、上記第8乃至第10の実施形態に係る構成において、トンネルバリア膜29であるAl2O3の組成を工夫したものである。すなわち、トンネルバリア膜29の酸素含有率は、磁気抵抗素子27の中央よりも、端部において高くされている。具体的には、トンネルバリア膜の組成は、磁気抵抗素子中央部ではAl2Ox、端部ではAl2Oyである。但し、x、yは共に3に近い数であり、y>xである。
【0136】
本実施形態に係る構成によれば、トップピン型のMRAMにおいても、上記第4の実施形態で説明した効果が得られる。
【0137】
次に、この発明の第12の実施形態に係る半導体記憶装置について、図61を用いて説明する。図61は、本実施形態に係るMRAMのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第5の実施形態を、トップピン型のMRAMに適用したものであるので、詳細な説明は省略する。
【0138】
図示するように、本実施形態に係るMRAMの磁気抵抗素子27は、上記第8乃至第10の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜29の膜厚を大きくしたものである。すなわち、トンネルバリア膜29の膜厚は、磁気抵抗素子中央部ではd1、端部ではd2である。但し、d2>d1である。
【0139】
本構造は、上記第8乃至第10の実施形態において、Al層51を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がAl2O3層29だけでなく、固着層28の面内端縁部であって且つトンネルバリア膜29に接する領域へも侵入する。その結果、固着層30を形成するCoFe層61の一部が酸化され、CoOx層及びFeOx層が形成される。すなわち、磁気抵抗素子端部においては、トンネルバリア膜29が、Al2O3層とCoOx層及びFeOx層とで形成される。従って、見た目上、トンネルバリア膜29の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【0140】
上記のような構成によれば、上記第5の実施形態で説明した効果を、トップピン型のMRAMにおいても得られる。
【0141】
次に、この発明の第13の実施形態に係る半導体記憶装置について、図62を用いて説明する。図62は、本実施形態に係るMRAMのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第6の実施形態を、トップピン型のMRAMに適用したものであるので、詳細な説明は省略する。
【0142】
図示するように、本実施形態に係るMRAMの磁気抵抗素子27は、上記第8乃至第10の実施形態に係る構成において、磁気抵抗素子端部におけるトンネルバリア膜29の膜厚を更に大きくしたものである。
【0143】
本構造は、上記第8乃至第10の実施形態において、Al層51を酸化する際に、酸化工程の時間を長くすることで、過剰な酸化を施すことで形成可能である。過剰な酸化を行うことで、酸素がAl2O3層29だけでなく、固着層28及び記録層30へも侵入する。その結果、固着層28を形成するCoFe層61の一部が酸化され、CoOx層及びFeOx層が形成される。また記録層30を形成するNiFe層65の一部が酸化され、NiFe酸化膜が形成される。従って、磁気抵抗素子端部においては、トンネルバリア膜29が、Al2O3層と、CoFe層61及びNiFe層65を酸化して形成された絶縁膜とで形成される。従って、見た目上、トンネルバリア膜29の膜厚が、磁気抵抗素子中央部においてよりも端部において大きくなる。
【0144】
本実施形態によれば、トップピン型のMRAMにおいて、上記第6の実施形態と同様の効果が得られる。
【0145】
次に、この発明の第14の実施形態に係る半導体記憶装置について、図63を用いて説明する。図63は、本実施形態に係るMRAMのメモリセルの、特に磁気抵抗素子の断面図である。本実施形態は、上記第7の実施形態を、トップピン型のMRAMに適用したものである。
【0146】
図示するように、磁気抵抗素子27は、記録層30、記録層30上に形成されたトンネルバリア膜29、及びトンネルバリア膜29上に形成された固着層28を備えている。記録層30は積層構造を有しており、例えばCu層で形成されたシード層60、及び例えばPyで形成された強磁性層30を含んでいる。固着層28も積層構造を有しており、例えばCoFe層61、Ru層62、及びCoFe層63が順次形成された構造を有している。そして、トンネルバリア膜29の膜厚は、磁気抵抗素子の中央部でd1、端部でd4とされている(d4>d1)。
【0147】
本実施形態に係る磁気抵抗素子の形成方法は、上記第7の実施形態と同様である。すなわち、上記第8の実施形態で説明した図42におけるステップS1〜S42の工程により、図44に示す構造を得る。引き続き、トンネルバリア膜29、強磁性層30、及び金属層60を順次エッチングする。そして、磁気抵抗素子を酸化雰囲気中に晒す。この結果、磁気抵抗素子端部におけるトンネルバリア膜29の上下のCoFe層61及びパーマロイ層65が酸化される。これにより、図63に示す構造が得られる。
【0148】
本実施形態によれば、上記第7の実施形態で説明した効果が、トップピン型のMRAMにおいても得られる。
【0149】
次に、この発明の第15の実施形態に係る半導体記憶装置の製造方法について、図64を用いて説明する。図64は、本実施形態に係るMRAMの製造工程の一部を示すフローチャートである。
【0150】
図示するように、本実施形態に係る製造方法は、上記第1の実施形態、第3の実施形態の変形例、第8の実施形態、及び第10の実施形態の変形例で説明した製造工程において、ステップS9のAl層の酸化工程の後、ステップS60においてアニール工程を含むものである。
【0151】
本実施形態に係る製造方法によれば、側壁絶縁膜40の絶縁性を向上できる。側壁絶縁膜40をなるAl2O3膜は、場合によっては酸素欠損が生じたり、Al過多の領域及び酸素過多の領域が出来たりすることがある。しかし、本実施形態のように、Al層を酸化した後アニールを行うことで、Al原子及び酸素原子を均一化することが出来る。その結果、Al2O3膜の絶縁性を向上できる。また、Al層を酸化した時点では、組成がAl2O3になっていない状態の側壁絶縁膜を、アニールすることで、Al2O3に近づけることが出来、絶縁性が向上する。
【0152】
図65は、本実施形態の変形例に係るMRAMの製造工程の一部を示すフローチャートである。本変形例は、上記第2、第3、第9、第10の実施形態で説明した製造工程において、ステップS21のAl層の酸化工程の後、ステップS60においてアニール工程を含むものである。本変形例に係る製造方法によっても、上記効果を得ることが出来る。なお、ステップS60のアニール工程は、Al層の酸化工程の後で有ればいつ行っても良く、必ずしも酸化工程の直後に限られるものではない。また、アニール工程は、Al層の形成工程及びAl層の酸化工程等と、同一の製造装置内で連続的に行っても良い。
【0153】
上記のように、この発明の第1乃至第6の実施形態によれば、トンネルバリア膜29上に、記録層30の周囲を取り囲むようにして側壁絶縁膜40を形成している。従って、Arイオンミリング時に発生する残渣によって固着層28と記録層30とがショートすることを抑制できる。また、固着層28と記録層30とのショートを側壁絶縁膜40によって防止しているので、固着層28を形成する際のArイオンミリング工程において、イオンの入射角を半導体基板面に対してほぼ垂直にすることが出来る。よって、固着層28の形状制御が容易であり、MRAMの動作マージンを十分に確保することが出来る。更に、側壁絶縁膜40は、Al層51を酸化することによって形成される。その際、トンネルバリア膜29の端部にも酸素が補償される。従って、磁気抵抗素子端部のトンネルバリア膜29は、絶縁性を十分に維持出来るので、固着層28と記録層30との間のショートを防止できる。
【0154】
また第7、第14の実施形態によれば、固着層28及び記録層30の一部領域を酸化させている。その結果、磁気抵抗素子端部におけるトンネルバリア膜29の膜厚が大きくなるため、上記効果が得られる。
【0155】
更に第8乃至第13の実施形態によれば、トップピン型のMRAMにおいても、上記第1乃至第6の実施形態と同様の効果が得られる、すなわち、トンネルバリア膜29上に、固着層28の周囲を取り囲むようにして側壁絶縁膜40を形成している。従って、固着層28と記録層30とのショートを抑制できる。また、記録層30を形成する際のArイオンミリング工程において、イオンの入射角を半導体基板面に対してほぼ垂直に出来る。よって、記録層30の形状制御が容易であり、MRAMの動作マージンを十分に確保することが出来る。
【0156】
更に第15の実施形態によれば、Al層51を酸化した後、アニールを行っている。これにより、側壁絶縁膜40となるAl2O3層の組成を均一化し、側壁絶縁膜の絶縁性を向上できる。
【0157】
なお、上記実施形態においては、側壁絶縁膜40を形成するための材質として、Alを例に挙げて説明した。しかし、特にAlに限定されるものではなく、他の金属あるいは合金を用いても良い。好ましくは、記録層や固着層の材料として用いられる強磁性材料よりも酸化し易い材料を用いることが望ましい。また、側壁絶縁膜40の形成は酸化に限定されるものでもない。例えば窒化や弗化を用いても良い。但し、製造歩留まりや製造コストの観点から、側壁絶縁膜40とトンネルバリア膜29とは、同一金属元素を含む酸化物、窒化物、あるいは弗化物であることが望ましい。例えばAl2O3、AlN、MgO、HfO2、GaO、LaAlO3、MgF2、CaF2等を用いることが出来る。なおこれらの化合物において、若干の酸素(窒素、弗素)の欠損が生じていても構わない。また、上記した製造工程は、上記の順序に限られるものではなく、可能な限り入れ替えることは可能である。更に、上記第8乃至第13の実施形態では、固着層28がCoFe層61、63及びRu層62を含む多層構造として説明した。しかし、例えばCoFe層のみで形成されていても良い。
【0158】
また上記実施形態では、磁気抵抗素子として、MTJ素子を用いたメモリセルの場合を例に挙げて説明したが、例えばGMR(Giant Magneto Resistive)素子や、CMR(Colossal Magneto Resistive)素子等を用いる場合であっても良い。
【0159】
本発明の第1乃至15の実施の形態に係る磁気ランダムアクセスメモリ(半導体記憶装置)においては、様々な適用例が可能である。これらの適用例のいくつかを図66乃至図72に示す。
【0160】
(適用例1)
一例として、図66はデジタル加入者線(DSL)用モデムのDSLデータパス部分を示す。このモデムは、プログラマブルデジタルシグナルプロセッサ(DSP)100と、アナログ−デジタルコンバータ110と、デジタル−アナログコンバータ120と、フィルタ130、140と、送信ドライバ150と、受信機増幅器160とを含む。図66では、バンドパスフィルタを省略している。その代わり、回線コードプログラムをホールドできる種々のタイプの、オプションのメモリとして、本発明の第1乃至第15の実施形態に係る磁気ランダムアクセスメモリ170とEEPROM180を示している。
【0161】
なお、本適用例では、回線コードプログラムをホールドするためのメモリとして磁気ランダムアクセスメモリ、EEPROMの二種類のメモリを用いている。しかし、EEPROMを磁気ランダムアクセスメモリに置き換えてもよく、また二種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるようにしてもよい。
【0162】
(適用例2)
別の例として、図67は、携帯電話端末における、通信機能を実現する部分を示す。図67に示すように、通信機能を実現する部分は、送受信アンテナ201、アンテナ共用器202、受信部203、ベースバンド処理部204、音声コーデックとし用いられるDSP(Digital Signal Processor)205、スピーカ(受話器)206、マイクロホン(送話器)207、送信部208、周波数シンセサイザ209を備えている。
【0163】
また、図67に示すように、携帯電話端末300には、当該携帯電話端末の各部を制御する制御部200が設けられている。制御部200は、CPU221と、ROM222と、本発明の第1乃至第15の実施形態に係る磁気ランダムアクセスメモリ(MRAM)223と、フラッシュメモリ224とが、CPUバス225を通じて接続されて形成されたマイクロコンピュータである。
【0164】
ここで、ROM222は、CPU221において実行されるプログラムや、表示用のフォント等の必要となるデータが予め記憶されたものである。また、MRAM223は、主に作業領域として用いられるものであり、CPU221がプログラム実行中において、必要に応じて計算途中のデータなどを必要に応じて記憶したり、制御部200と、各部との間でやり取りするデータを一時記憶したりするなどの場合に用いられる。また、フラッシュメモリ224は、携帯電話端末300の電源がオフされても例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。すなわち、フラッシュメモリ224は、携帯電話端末の電源がオフにされてもこれに記憶されているデータが消滅してしまうことのない不揮発性メモリである。
【0165】
なお、本適用例では、ROM222、MRAM223、フラッシュメモリ224を用いているが、フラッシュメモリ224を本発明の第1乃至第15の実施形態に係る磁気ランダムアクセスメモリに置き換えてもよいし、さらに、ROM222も本発明の第1乃至第15の実施形態に係る磁気ランダムアクセスメモリに置き換えることも可能である。
【0166】
(適用例3)
図68乃至72は、本発明の第1乃至第15の実施形態に係る磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード(MRAMカード)に適用した例を示す。
【0167】
図68において、MRAMカード400は、MRAMチップ401、開口部402、シャッター403、外部端子404を備えている。MRAMチップ401はカード本体400内部に収納されており、開口部402により、外部に露出している。MRAMカード携帯時には、MRAMチップ401はシャッター403で被覆されている。シャッター403は外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター403を開放してMRAMチップ401を露出させて行う。外部端子404はMRAMカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【0168】
図69、図70は、MRAMカードにデータを転写するための転写装置を示す。この転写装置はカード挿入型の転写装置の上面図、及び断面図である。エンドユーザの使用する第2MRAMカード450を転写装置500の挿入部510より挿入し、ストッパ520で止まるまで押し込む。ストッパ520は第1MRAM550と第2MRAMカードを位置あわせするための部材としても用いられる。第2MRAMカード450が所定位置に配置されると同時に第1MRAMに記憶されたデータが第2MRAMカードに転写される。
【0169】
図71は、はめ込み型の転写装置を示す。これは、図の矢印で示すように、ストッパ520を目標に、第1MRAM上に第2MRAMカードをはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0170】
図72は、スライド型の転写装置を示す。これは、CD−ROMドライブ、DVDドライブと同様、転写装置500に受け皿スライド560が設けられており、この受け皿スライド560が図の矢印で示すように動作する。受け皿スライド560が図の点線の状態に移動したときに第2MRAMカード450を受け皿スライド560に載置し、第2MRAMカードを転写装置500内部へ搬送する。ストッパ520に第2MRAMカード先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0171】
なお、上記実施形態では、側壁絶縁膜40が、記録層30または固着層28の側面の全面を被覆する場合を例に挙げて説明した。しかし、記録層30または固着層28の側面の全面が側壁絶縁膜40に被覆される必要はない。
【0172】
図73に示すように、トンネルバリア膜29上の記録層30の膜厚が大きい場合には、側壁絶縁膜40は記録層30の側面の一部だけを被覆していても良い。この場合には、側壁絶縁膜40は、記録層30の側面のうち、トンネルバリア膜29近傍の領域を被覆する。そして、記録層30の側面のうち、上方の領域は側壁絶縁膜40によって覆われていない。このことは、図74に示すようにトップピン型の場合であっても同様である。すなわち、固着層28のうち、トンネルバリア膜29近傍の領域だけが、側壁絶縁膜40によって被覆されている。
【0173】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【0174】
【発明の効果】
以上説明したように、この発明によれば、製造歩留まりを向上できる半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図1】 この発明の第1の実施形態に係るMRAMの断面図。
【図2】 この発明の第1の実施形態に係るMRAMの斜視図。
【図3】 この発明の第1の実施形態に係るMRAMの製造工程のフローチャート。
【図4】 この発明の第1の実施形態に係るMRAMの第1の製造工程の断面図。
【図5】 この発明の第1の実施形態に係るMRAMの第2の製造工程の断面図。
【図6】 この発明の第1の実施形態に係るMRAMの第3の製造工程の断面図。
【図7】 この発明の第1の実施形態に係るMRAMの第4の製造工程の断面図。
【図8】 この発明の第1の実施形態に係るMRAMの第5の製造工程の断面図。
【図9】 この発明の第1の実施形態に係るMRAMの第6の製造工程の断面図。
【図10】 この発明の第1の実施形態に係るMRAMの第7の製造工程の断面図。
【図11】 この発明の第1の実施形態に係るMRAMの第8の製造工程の断面図。
【図12】 この発明の第1の実施形態に係るMRAMの第9の製造工程の断面図。
【図13】 この発明の第1の実施形態に係るMRAMの第10の製造工程の断面図。
【図14】 この発明の第1の実施形態に係るMRAMの第11の製造工程の断面図。
【図15】 この発明の第1の実施形態に係るMRAMの第12の製造工程の断面図。
【図16】 この発明の第2の実施形態に係るMRAMの製造工程のフローチャート。
【図17】 この発明の第2の実施形態に係るMRAMの第1の製造工程の断面図。
【図18】 この発明の第2の実施形態に係るMRAMの第2の製造工程の断面図。
【図19】 この発明の第3の実施形態に係るMRAMの製造工程のフローチャート。
【図20】 この発明の第3の実施形態に係るMRAMの第1の製造工程の断面図。
【図21】 この発明の第3の実施形態に係るMRAMの第2の製造工程の断面図。
【図22】 この発明の第3の実施形態に係るMRAMの第3の製造工程の断面図。
【図23】 この発明の第3の実施形態に係るMRAMの第4の製造工程の断面図。
【図24】 この発明の第3の実施形態に係るMRAMの第5の製造工程の断面図。
【図25】 この発明の第3の実施形態に係るMRAMの第6の製造工程の断面図。
【図26】 この発明の第3の実施形態に係るMRAMの第7の製造工程の断面図。
【図27】 この発明の第3の実施形態に係るMRAMの第8の製造工程の断面図。
【図28】 この発明の第3の実施形態に係るMRAMの第9の製造工程の断面図。
【図29】 この発明の第3の実施形態の変形例に係るMRAMの製造工程のフローチャート。
【図30】 この発明の第4の実施形態に係るMRAMの備える磁気抵抗素子の断面図。
【図31】 理想的な磁気抵抗素子の平面図であり、スピンの向きを示す図。
【図32】 現実の磁気抵抗素子の平面図であり、スピンの向きを示す図。
【図33】 この発明の第4の実施形態に係るMRAMの備える磁気抵抗素子の平面図。
【図34】 この発明の第5の実施形態に係るMRAMの備える磁気抵抗素子の断面図。
【図35】 この発明の第5の実施形態に係るMRAMの備える磁気抵抗素子の平面図。
【図36】 この発明の第6の実施形態に係るMRAMの備える磁気抵抗素子の断面図。
【図37】 この発明の第7の実施形態に係るMRAMの備える磁気抵抗素子の断面図。
【図38】 この発明の第7の実施形態に係るMRAMの第1の製造工程の断面図。
【図39】 この発明の第7の実施形態に係るMRAMの第2の製造工程の断面図。
【図40】 この発明の第8の実施形態に係るMRAMの断面図。
【図41】 この発明の第8の実施形態に係るMRAMの斜視図。
【図42】 この発明の第8の実施形態に係るMRAMの製造工程のフローチャート。
【図43】 この発明の第8の実施形態に係るMRAMの第1の製造工程の断面図。
【図44】 この発明の第8の実施形態に係るMRAMの第2の製造工程の断面図。
【図45】 この発明の第8の実施形態に係るMRAMの第3の製造工程の断面図。
【図46】 この発明の第8の実施形態に係るMRAMの第4の製造工程の断面図。
【図47】 この発明の第8の実施形態に係るMRAMの第5の製造工程の断面図。
【図48】 この発明の第8の実施形態に係るMRAMの第6の製造工程の断面図。
【図49】 この発明の第9の実施形態に係るMRAMの製造工程のフローチャート。
【図50】 この発明の第9の実施形態に係るMRAMの第1の製造工程の断面図。
【図51】 この発明の第9の実施形態に係るMRAMの第2の製造工程の断面図。
【図52】 この発明の第10の実施形態に係るMRAMの製造工程のフローチャート。
【図53】 この発明の第10の実施形態に係るMRAMの第1の製造工程の断面図。
【図54】 この発明の第10の実施形態に係るMRAMの第2の製造工程の断面図。
【図55】 この発明の第10の実施形態に係るMRAMの第3の製造工程の断面図。
【図56】 この発明の第10の実施形態に係るMRAMの第4の製造工程の断面図。
【図57】 この発明の第10の実施形態に係るMRAMの第5の製造工程の断面図。
【図58】 この発明の第10の実施形態に係るMRAMの第6の製造工程の断面図。
【図59】 この発明の第10の実施形態の変形例に係るMRAMの製造工程のフローチャート。
【図60】 この発明の第11の実施形態に係るMRAMの備える磁気抵抗素子の断面図。
【図61】 この発明の第12の実施形態に係るMRAMの備える磁気抵抗素子の断面図。
【図62】 この発明の第13の実施形態に係るMRAMの備える磁気抵抗素子の断面図。
【図63】 この発明の第14の実施形態に係るMRAMの備える磁気抵抗素子の断面図。
【図64】 この発明の第15の実施形態に係るMRAMの製造工程のフローチャート。
【図65】 この発明の第15の実施形態の変形例に係るMRAMの製造工程のフローチャート。
【図66】 この発明の第1乃至第15の実施形態に係るMRAMを備えたモデムのブロック図。
【図67】 この発明の第1乃至第15の実施形態に係るMRAMを備えた携帯電話端末のブロック図。
【図68】 この発明の第1乃至第15の実施形態に係るMRAMを備えたカードのブロック図。
【図69】 この発明の第1乃至第15の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の上面図。
【図70】 この発明の第1乃至第15の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の断面図。
【図71】 この発明の第1乃至第15の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の断面図。
【図72】 この発明の第1乃至第15の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の断面図。
【図73】 この発明の第1乃至第15の実施形態の第1変形例に係るMRAMの備える磁気抵抗素子の断面図。
【図74】 この発明の第1乃至第15の実施形態の第2変形例に係るMRAMの備える磁気抵抗素子の断面図。
【符号の説明】
10…半導体基板、11…スイッチングトランジスタ、12…不純物拡散層、13…ゲート電極、14、17、21、42…層間絶縁膜、15、18、22、43…コンタクトプラグ、16、19、20…金属配線層、23…非磁性導電膜、24、26、37、39…Ta層、25、38…Al層、27…磁気抵抗素子、28…固着層、29…トンネルバリア膜、30…記録層、31、33、34、61、63…CoFe層、32、64…IrMn層、35、65…Py層、36…キャップ層、40…側壁絶縁膜、41…SiO2膜、44…ビット線、50、52…フォトレジスト、51…Al層、53…ハードマスク層、60…シード層、62…Ru層、100、205…DSP、110…A/Dコンバータ、120…D/Aコンバータ、130、140…フィルタ、150…送信ドライバ、160…受信機増幅器、170、223、401、550…MRAM、180…EEPROM、200…制御部、201…送受信アンテナ、202…アンテナ共用器、203…受信部、204…ベースバンド処理部、206…スピーカ、207…マイクロホン、208…送信部、209…周波数シンセサイザ、211…音声データ再生処理部、213…LCDコントローラ、214…LCD、215…リンガ、221…CPU、222…ROM、224…フラッシュメモリ、225…CPUバス、231、233、235…インターフェース、232…外部メモリスロット、234…キー操作部、300…携帯電話端末、400…MRAMカード、402…開口部、403…シャッター、404、530…外部端子、500…転写装置、510…挿入部、520…ストッパ、560…受け皿スライド
Claims (29)
- 第1強磁性膜と、前記第1強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第2強磁性膜とを備えるメモリセルと、
前記第2強磁性膜上に形成されたキャップ層と、
前記第2強磁性膜の側面及び前記キャップ層の側面の一部を取り囲むようにして形成され、且つその上面が前記キャップ層の上面より低く位置し、側面が前記第1強磁性膜の側面と同一面上に位置する側壁絶縁膜と、
前記メモリセル、前記キャップ層、及び前記側壁絶縁膜を被覆するように形成された層間絶縁膜と
を具備することを特徴とする半導体記憶装置。 - 第1強磁性膜と、前記第1強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第2強磁性膜とを備えるメモリセルと、
前記第2強磁性膜上に形成されたキャップ層と、
前記第2強磁性膜の側面及び前記キャップ層の側面の一部を取り囲むようにして形成され、金属元素を含み、且つその上面が前記キャップ層の上面より低く位置し、側面が前記第1強磁性膜の側面と同一面上に位置する側壁絶縁膜と
を具備することを特徴とする半導体記憶装置。 - 前記側壁絶縁膜は、前記トンネルバリア膜に接する
ことを特徴とする請求項1または2記載の半導体記憶装置。 - 第1強磁性膜と、前記第1強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第2強磁性膜とを備えるメモリセルと、
前記第2強磁性膜上に形成されたキャップ層と、
前記第2強磁性膜及び前記キャップ層の周囲を取り囲むようにして前記トンネルバリア膜上に形成され、その上面が前記キャップ層の上面より低く位置し、側面が前記第1強磁性膜の側面と同一面上に位置する側壁絶縁膜と
を具備することを特徴とする半導体記憶装置。 - 前記トンネルバリア膜は、面内端縁部における酸素含有率が、面内中央部よりも高い
ことを特徴とする請求項1乃至4いずれか1項記載の半導体記憶装置。 - 前記トンネルバリア膜は、面内端縁部における膜厚が、面内中央部よりも大きい
ことを特徴とする請求項1乃至4いずれか1項記載の半導体記憶装置。 - 前記側壁絶縁膜は、酸化アルミニウムで形成されている
ことを特徴とする請求項1乃至6いずれか1項記載の半導体記憶装置。 - 前記側壁絶縁膜及び前記トンネルバリア膜は、共通の金属元素を含む
ことを特徴とする請求項1乃至7いずれか1項記載の半導体記憶装置。 - 前記側壁絶縁膜及び前記トンネルバリア膜は、共に酸化アルミニウムで形成されている
ことを特徴とする請求項1乃至8いずれか1項記載の半導体記憶装置。 - 前記側壁絶縁膜は、前記トンネルバリア膜の側壁の少なくとも一部と周方向に沿って接する
ことを特徴とする請求項1乃至9いずれか1項記載の半導体記憶装置。 - 第1強磁性膜と、前記第1強磁性膜上に形成され、酸素元素を含むトンネルバリア膜と、前記トンネルバリア膜上に形成された第2強磁性膜とを備えるメモリセルを具備し、
前記トンネルバリア膜の面内端縁部における単位面積あたりのトンネル抵抗は、面内中央部よりも高く、
前記トンネルバリア膜は、面内端縁部における膜厚が、面内中央部よりも大きい
ことを特徴とする半導体記憶装置。 - 前記トンネルバリア膜は、面内端縁部における酸素含有率が、面内中央部よりも高い
ことを特徴とする請求項11記載の半導体記憶装置。 - 前記面内端縁部における前記トンネルバリア膜は、少なくとも前記第1、第2強磁性膜のいずれかに含まれる磁性金属元素を含む
ことを特徴とする請求項6または11記載の半導体記憶装置。 - 前記トンネルバリア膜は、酸化アルミニウムで形成されている
ことを特徴とする請求項1乃至13いずれか1項記載の半導体記憶装置。 - 半導体層上に第1強磁性層を形成する工程と、
前記第1強磁性層上にトンネルバリア層を形成する工程と、
前記トンネルバリア膜上に第2強磁性層を形成する工程と、
前記第2強磁性層上にキャップ層を形成する工程と、
前記キャップ層及び前記第2強磁性層をパターニングして、前記トンネルバリア層の一部を露出させる工程と、
前記トンネルバリア層上に、前記第2強磁性層の側壁及び前記キャップ層の側壁の一部を取り囲み、且つその上面が前記キャップ層の上面よりも低く位置するようにして側壁絶縁膜を形成する工程と、
前記トンネルバリア層及び前記第1強磁性層をパターニングする工程と
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記第2強磁性層をパターニングする工程と、前記側壁絶縁膜を形成する工程とは、同一の半導体製造装置内において行われ、且つ該半導体製造装置の外部に晒されることなく該半導体製造装置内部で連続的に行われる
ことを特徴とする請求項15記載の半導体記憶装置の製造方法。 - 前記キャップ層及び前記第2強磁性層をパターニングする工程においては、前記キャップ層は前記第2強磁性層と同一のパターンにパターニングされ、
前記側壁絶縁膜を形成する工程は、
前記トンネルバリア層上及び前記第2強磁性層の側面上、並びに前記キャップ層の側壁の一部上に金属層を形成する工程と、
前記金属層を酸化させて、前記金属層を絶縁性の金属酸化層にする工程と、
前記金属酸化層の一部を除去して、前記金属酸化層を前記第2強磁性層の側壁及び前記キャップ層の側壁の一部を取り囲むように残存させる工程と
を備えることを特徴とする請求項15記載の半導体記憶装置の製造方法。 - 前記キャップ層及び前記第2強磁性層をパターニングする工程においては、前記キャップ層は前記第2強磁性層と同一のパターンにパターニングされ、
前記側壁絶縁膜を形成する工程は、
前記トンネルバリア層上及び前記第2強磁性層の側面上、並びに前記キャップ層の側壁の一部上に金属層を形成する工程と、
前記金属層の一部を除去して、前記金属層を前記第2強磁性層の側壁及び前記キャップ層の側壁の一部を取り囲むように残存させる工程と、
前記金属層を酸化させて、前記金属層を絶縁性の金属酸化層にする工程と
を備えることを特徴とする請求項15記載の半導体記憶装置の製造方法。 - 前記第2強磁性層上に金属層を形成する工程と、前記金属層を絶縁性の金属酸化層にする工程とは、同一の半導体製造装置内において行われ、且つ該半導体製造装置の外部に晒されることなく該半導体製造装置内部で連続的に行われる
ことを特徴とする請求項17記載の半導体記憶装置の製造方法。 - 前記第2強磁性層をパターニングする工程と、前記第2強磁性層上に金属層を形成する工程と、前記金属層を絶縁性の金属酸化層にする工程とは、同一の半導体製造装置内において行われ、且つ該半導体製造装置の外部に晒されることなく該半導体製造装置内部で連続的に行われる
ことを特徴とする請求項17記載の半導体記憶装置の製造方法。 - 前記第2強磁性層上に金属層を形成する工程と、前記金属層を前記第2強磁性層の側壁を取り囲むように残存させる工程と、前記金属層を絶縁性の金属酸化層にする工程とは、同一の半導体製造装置内において行われ、且つ該半導体製造装置の外部に晒されることなく該半導体製造装置内部で連続的に行われる
ことを特徴とする請求項18記載の半導体記憶装置の製造方法。 - 前記第2強磁性層をパターニングする工程と、前記第2強磁性層上に金属層を形成する工程と、前記金属層を前記第2強磁性層の側壁を取り囲むように残存させる工程と、前記金属層を絶縁性の金属酸化層にする工程とは、同一の半導体製造装置内において行われ、且つ該半導体製造装置の外部に晒されることなく該半導体製造装置内部で連続的に行われる
ことを特徴とする請求項18記載の半導体記憶装置の製造方法。 - 前記トンネルバリア層は、絶縁性の酸化物で形成され、
前記金属層を酸化させる工程は、
前記金属層を酸化すると共に、前記第2強磁性層の面内縁部直下に位置する領域の前記トンネルバリア膜を酸化させ、該領域における酸素含有率を面内中央部における前記トンネルバリア膜の酸素含有率よりも高くする
ことを特徴とする請求項17乃至22いずれか1項記載の半導体記憶装置の製造方法。 - 前記金属層を酸化させる工程は、
前記金属層を酸化すると共に、前記第2強磁性層において面内縁部の領域であって且つ前記トンネルバリア膜に接する領域を酸化させて、該領域を絶縁物にする
ことを特徴とする請求項17乃至22いずれか1項記載の半導体記憶装置の製造方法。 - 前記金属層を酸化させる工程は、
前記第1強磁性層において前記第2強磁性層の面内縁部直下に位置し、且つ前記トンネルバリア膜に接する領域を酸化させて、該領域を絶縁物にする
ことを特徴とする請求項24記載の半導体記憶装置の製造方法。 - 前記金属層を絶縁性の金属酸化層にする工程の後、前記金属酸化層をアニールする工程を更に備える
ことを特徴とする請求項17乃至25いずれか1項記載の半導体記憶装置の製造方法。 - 前記トンネルバリア膜及び前記第1強磁性層をパターニングする工程は、前記側壁絶縁膜をマスクに用いて行う
ことを特徴とする請求項15乃至26いずれか1項記載の半導体記憶装置の製造方法。 - 前記トンネルバリア膜は、酸化アルミニウムで形成される
ことを特徴とする請求項15乃至27いずれか1項記載の半導体記憶装置の製造方法。 - 前記側壁絶縁膜は、酸化アルミニウムで形成される
ことを特徴とする請求項15乃至28いずれか1項記載の半導体記憶装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003207564A JP4008857B2 (ja) | 2003-03-24 | 2003-08-14 | 半導体記憶装置及びその製造方法 |
EP03019510.1A EP1463110B1 (en) | 2003-03-24 | 2003-08-28 | Semiconductor memory device comprising magneto resistive element |
US10/649,704 US20040188732A1 (en) | 2003-03-24 | 2003-08-28 | Semiconductor memory device comprising magneto resistive element and its manufacturing method |
CN200410031545.5A CN1542844B (zh) | 2003-03-24 | 2004-03-24 | 具有磁阻元件的半导体存储装置及其制造方法 |
US11/109,675 US7122854B2 (en) | 2003-03-24 | 2005-04-20 | Semiconductor memory device comprising magneto resistive element and its manufacturing method |
US11/520,686 US20070007569A1 (en) | 2003-03-24 | 2006-09-14 | Semiconductor memory device comprising magneto resistive element and its manufacturing method |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003080586 | 2003-03-24 | ||
JP2003207564A JP4008857B2 (ja) | 2003-03-24 | 2003-08-14 | 半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004349671A JP2004349671A (ja) | 2004-12-09 |
JP4008857B2 true JP4008857B2 (ja) | 2007-11-14 |
Family
ID=32829029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003207564A Expired - Fee Related JP4008857B2 (ja) | 2003-03-24 | 2003-08-14 | 半導体記憶装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US20040188732A1 (ja) |
EP (1) | EP1463110B1 (ja) |
JP (1) | JP4008857B2 (ja) |
CN (1) | CN1542844B (ja) |
Families Citing this family (75)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4192075B2 (ja) * | 2002-11-28 | 2008-12-03 | 株式会社東芝 | 磁気記憶装置の製造方法 |
KR100500455B1 (ko) * | 2003-08-11 | 2005-07-18 | 삼성전자주식회사 | 산화된 버퍼층을 갖는 자기터널 접합 구조체 및 그 제조방법 |
US6984529B2 (en) * | 2003-09-10 | 2006-01-10 | Infineon Technologies Ag | Fabrication process for a magnetic tunnel junction device |
US7112454B2 (en) * | 2003-10-14 | 2006-09-26 | Micron Technology, Inc. | System and method for reducing shorting in memory cells |
US6949435B2 (en) * | 2003-12-08 | 2005-09-27 | Sharp Laboratories Of America, Inc. | Asymmetric-area memory cell |
JP4074281B2 (ja) * | 2004-09-14 | 2008-04-09 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
JP2006179701A (ja) * | 2004-12-22 | 2006-07-06 | Toshiba Corp | 磁気ランダムアクセスメモリ |
WO2006070803A1 (ja) * | 2004-12-28 | 2006-07-06 | Nec Corporation | 磁気ランダムアクセスメモリ及びその製造方法 |
KR100697282B1 (ko) * | 2005-03-28 | 2007-03-20 | 삼성전자주식회사 | 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열 |
KR100719345B1 (ko) * | 2005-04-18 | 2007-05-17 | 삼성전자주식회사 | 자기 기억 장치의 형성 방법 |
JP5072012B2 (ja) | 2005-11-14 | 2012-11-14 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US20070187785A1 (en) * | 2006-02-16 | 2007-08-16 | Chien-Chung Hung | Magnetic memory cell and manufacturing method thereof |
US20080246104A1 (en) * | 2007-02-12 | 2008-10-09 | Yadav Technology | High Capacity Low Cost Multi-State Magnetic Memory |
US8508984B2 (en) * | 2006-02-25 | 2013-08-13 | Avalanche Technology, Inc. | Low resistance high-TMR magnetic tunnel junction and process for fabrication thereof |
US20080253165A1 (en) * | 2007-04-10 | 2008-10-16 | Philippe Blanchard | Method of Manufacturing a Memory Device, Memory Device, Cell, Integrated Circuit, Memory Module, and Computing System |
DE102007035857A1 (de) * | 2007-07-31 | 2009-02-05 | Qimonda Ag | Verfahren zum Herstellen einer Speichervorrichtung, Speichervorrichtung, Zelle, integrierte Schaltung, Speichermodul und Computersystem |
US8119424B2 (en) * | 2007-09-28 | 2012-02-21 | Everspin Technologies, Inc. | Electronic device including a magneto-resistive memory device and a process for forming the electronic device |
US7948044B2 (en) * | 2008-04-09 | 2011-05-24 | Magic Technologies, Inc. | Low switching current MTJ element for ultra-high STT-RAM and a method for making the same |
US8659852B2 (en) | 2008-04-21 | 2014-02-25 | Seagate Technology Llc | Write-once magentic junction memory array |
US7855911B2 (en) | 2008-05-23 | 2010-12-21 | Seagate Technology Llc | Reconfigurable magnetic logic device using spin torque |
US7852663B2 (en) | 2008-05-23 | 2010-12-14 | Seagate Technology Llc | Nonvolatile programmable logic gates and adders |
US7881098B2 (en) | 2008-08-26 | 2011-02-01 | Seagate Technology Llc | Memory with separate read and write paths |
US8482966B2 (en) * | 2008-09-24 | 2013-07-09 | Qualcomm Incorporated | Magnetic element utilizing protective sidewall passivation |
US7985994B2 (en) | 2008-09-29 | 2011-07-26 | Seagate Technology Llc | Flux-closed STRAM with electronically reflective insulative spacer |
US8169810B2 (en) | 2008-10-08 | 2012-05-01 | Seagate Technology Llc | Magnetic memory with asymmetric energy barrier |
US8039913B2 (en) | 2008-10-09 | 2011-10-18 | Seagate Technology Llc | Magnetic stack with laminated layer |
US8089132B2 (en) | 2008-10-09 | 2012-01-03 | Seagate Technology Llc | Magnetic memory with phonon glass electron crystal material |
US8045366B2 (en) | 2008-11-05 | 2011-10-25 | Seagate Technology Llc | STRAM with composite free magnetic element |
US8043732B2 (en) * | 2008-11-11 | 2011-10-25 | Seagate Technology Llc | Memory cell with radial barrier |
US7826181B2 (en) | 2008-11-12 | 2010-11-02 | Seagate Technology Llc | Magnetic memory with porous non-conductive current confinement layer |
US8289756B2 (en) | 2008-11-25 | 2012-10-16 | Seagate Technology Llc | Non volatile memory including stabilizing structures |
US8743593B2 (en) | 2008-12-10 | 2014-06-03 | Hitachi, Ltd. | Magnetoresistance effect element and magnetic memory cell and magnetic random access memory using same |
US7826259B2 (en) | 2009-01-29 | 2010-11-02 | Seagate Technology Llc | Staggered STRAM cell |
US7999338B2 (en) | 2009-07-13 | 2011-08-16 | Seagate Technology Llc | Magnetic stack having reference layers with orthogonal magnetization orientation directions |
US8455965B2 (en) * | 2009-11-30 | 2013-06-04 | Qualcomm Incorporated | Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions |
US8513749B2 (en) * | 2010-01-14 | 2013-08-20 | Qualcomm Incorporated | Composite hardmask architecture and method of creating non-uniform current path for spin torque driven magnetic tunnel junction |
US8981502B2 (en) | 2010-03-29 | 2015-03-17 | Qualcomm Incorporated | Fabricating a magnetic tunnel junction storage element |
JP5502627B2 (ja) * | 2010-07-09 | 2014-05-28 | 株式会社東芝 | 磁気ランダムアクセスメモリ及びその製造方法 |
JP5214691B2 (ja) | 2010-09-17 | 2013-06-19 | 株式会社東芝 | 磁気メモリ及びその製造方法 |
KR20120058113A (ko) * | 2010-11-29 | 2012-06-07 | 삼성전자주식회사 | 자기 터널 접합 구조체의 제조 방법 및 이를 이용하는 자기 메모리 소자의 제조 방법 |
JP5601181B2 (ja) * | 2010-12-02 | 2014-10-08 | 富士通セミコンダクター株式会社 | 磁気抵抗効果素子及びその製造方法 |
US8472240B2 (en) * | 2011-05-16 | 2013-06-25 | Micron Technology, Inc. | Spin torque transfer memory cell structures and methods |
JP5535161B2 (ja) * | 2011-09-20 | 2014-07-02 | 株式会社東芝 | 磁気抵抗効果素子およびその製造方法 |
US8685756B2 (en) | 2011-09-30 | 2014-04-01 | Everspin Technologies, Inc. | Method for manufacturing and magnetic devices having double tunnel barriers |
US9064589B2 (en) * | 2011-11-09 | 2015-06-23 | Qualcomm Incorporated | Three port MTJ structure and integration |
JP2013140891A (ja) * | 2012-01-05 | 2013-07-18 | Toshiba Corp | 磁気抵抗効果素子の製造方法 |
US8853713B2 (en) | 2012-05-07 | 2014-10-07 | Micron Technology, Inc. | Resistive memory having confined filament formation |
US8747680B1 (en) | 2012-08-14 | 2014-06-10 | Everspin Technologies, Inc. | Method of manufacturing a magnetoresistive-based device |
US9373775B2 (en) * | 2012-09-13 | 2016-06-21 | Micron Technology, Inc. | Methods of forming magnetic memory cells |
GB2526456B (en) * | 2013-03-15 | 2020-07-15 | Intel Corp | Logic chip including embedded magnetic tunnel junctions |
US20150069554A1 (en) * | 2013-09-06 | 2015-03-12 | Masahiko Nakayama | Magnetic memory and method of manufacturing the same |
US9123879B2 (en) | 2013-09-09 | 2015-09-01 | Masahiko Nakayama | Magnetoresistive element and method of manufacturing the same |
US9231196B2 (en) | 2013-09-10 | 2016-01-05 | Kuniaki SUGIURA | Magnetoresistive element and method of manufacturing the same |
US9385304B2 (en) | 2013-09-10 | 2016-07-05 | Kabushiki Kaisha Toshiba | Magnetic memory and method of manufacturing the same |
US9368717B2 (en) | 2013-09-10 | 2016-06-14 | Kabushiki Kaisha Toshiba | Magnetoresistive element and method for manufacturing the same |
US9112148B2 (en) | 2013-09-30 | 2015-08-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM cell structure with laterally offset BEVA/TEVA |
US9178144B1 (en) | 2014-04-14 | 2015-11-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM cell with bottom electrode |
KR102259870B1 (ko) * | 2014-07-30 | 2021-06-04 | 삼성전자주식회사 | 자기 메모리 장치 및 그의 형성방법 |
US9209392B1 (en) | 2014-10-14 | 2015-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM cell with bottom electrode |
US9793470B2 (en) | 2015-02-04 | 2017-10-17 | Everspin Technologies, Inc. | Magnetoresistive stack/structure and method of manufacturing same |
JP2016181598A (ja) * | 2015-03-24 | 2016-10-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US10269401B2 (en) | 2015-10-15 | 2019-04-23 | Samsung Electronics Co., Ltd. | Magnetic memory devices |
US10483460B2 (en) | 2015-10-31 | 2019-11-19 | Everspin Technologies, Inc. | Method of manufacturing a magnetoresistive stack/ structure using plurality of encapsulation layers |
KR102482373B1 (ko) * | 2015-11-24 | 2022-12-29 | 삼성전자주식회사 | 자기 저항 메모리 장치 및 그 제조 방법 |
KR102615694B1 (ko) * | 2016-11-02 | 2023-12-21 | 삼성전자주식회사 | 정보 저장 소자 및 그 제조방법 |
JP2018148158A (ja) * | 2017-03-09 | 2018-09-20 | ソニーセミコンダクタソリューションズ株式会社 | 強磁性トンネル接合素子及びその製造方法 |
EP3673522B1 (en) * | 2017-08-23 | 2022-10-05 | Everspin Technologies, Inc. | Magnetoresistive bit fabrication by multi-step etching |
JP6538792B2 (ja) * | 2017-09-20 | 2019-07-03 | 株式会社東芝 | 磁気記憶装置 |
US10971684B2 (en) * | 2018-10-30 | 2021-04-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Intercalated metal/dielectric structure for nonvolatile memory devices |
KR102698784B1 (ko) * | 2018-11-19 | 2024-08-27 | 삼성전자주식회사 | 자기 기억 소자 |
WO2020150451A1 (en) * | 2019-01-18 | 2020-07-23 | Everspin Technologies, Inc. | Magnetoresistive stack/structure and methods therefor |
US11121311B2 (en) * | 2019-01-24 | 2021-09-14 | International Business Machines Corporation | MTJ containing device encapsulation to prevent shorting |
JP7346967B2 (ja) * | 2019-07-19 | 2023-09-20 | Tdk株式会社 | 磁気抵抗効果素子及び磁気メモリ |
WO2023067770A1 (ja) * | 2021-10-21 | 2023-04-27 | Tdk株式会社 | 磁壁移動素子、磁気記録アレイ及び磁気メモリ |
WO2023228389A1 (ja) * | 2022-05-26 | 2023-11-30 | Tdk株式会社 | 磁気抵抗効果素子及び磁気抵抗効果素子の製造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3185745B2 (ja) * | 1998-04-01 | 2001-07-11 | 日本電気株式会社 | 半導体メモリセル |
US5940319A (en) * | 1998-08-31 | 1999-08-17 | Motorola, Inc. | Magnetic random access memory and fabricating method thereof |
US6166948A (en) * | 1999-09-03 | 2000-12-26 | International Business Machines Corporation | Magnetic memory array with magnetic tunnel junction memory cells having flux-closed free layers |
US6281538B1 (en) * | 2000-03-22 | 2001-08-28 | Motorola, Inc. | Multi-layer tunneling device with a graded stoichiometry insulating layer |
DE10043947A1 (de) * | 2000-09-06 | 2002-04-04 | Infineon Technologies Ag | Integrierte Schaltungsanordnung |
US6710987B2 (en) * | 2000-11-17 | 2004-03-23 | Tdk Corporation | Magnetic tunnel junction read head devices having a tunneling barrier formed by multi-layer, multi-oxidation processes |
JP5013494B2 (ja) * | 2001-04-06 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 磁性メモリの製造方法 |
JP2003016777A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
US6347049B1 (en) * | 2001-07-25 | 2002-02-12 | International Business Machines Corporation | Low resistance magnetic tunnel junction device with bilayer or multilayer tunnel barrier |
US6485989B1 (en) * | 2001-08-30 | 2002-11-26 | Micron Technology, Inc. | MRAM sense layer isolation |
JP4780874B2 (ja) * | 2001-09-04 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
US6985384B2 (en) * | 2002-10-01 | 2006-01-10 | International Business Machines Corporation | Spacer integration scheme in MRAM technology |
JP2005150457A (ja) * | 2003-11-17 | 2005-06-09 | Toshiba Corp | 磁気記憶装置 |
-
2003
- 2003-08-14 JP JP2003207564A patent/JP4008857B2/ja not_active Expired - Fee Related
- 2003-08-28 US US10/649,704 patent/US20040188732A1/en not_active Abandoned
- 2003-08-28 EP EP03019510.1A patent/EP1463110B1/en not_active Expired - Lifetime
-
2004
- 2004-03-24 CN CN200410031545.5A patent/CN1542844B/zh not_active Expired - Fee Related
-
2005
- 2005-04-20 US US11/109,675 patent/US7122854B2/en not_active Expired - Fee Related
-
2006
- 2006-09-14 US US11/520,686 patent/US20070007569A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20050185459A1 (en) | 2005-08-25 |
JP2004349671A (ja) | 2004-12-09 |
CN1542844B (zh) | 2010-06-09 |
US7122854B2 (en) | 2006-10-17 |
US20040188732A1 (en) | 2004-09-30 |
EP1463110A3 (en) | 2009-01-21 |
CN1542844A (zh) | 2004-11-03 |
EP1463110B1 (en) | 2013-10-16 |
US20070007569A1 (en) | 2007-01-11 |
EP1463110A2 (en) | 2004-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4008857B2 (ja) | 半導体記憶装置及びその製造方法 | |
US6815784B2 (en) | Magneto-resistive random access memory | |
JP5013494B2 (ja) | 磁性メモリの製造方法 | |
US6998665B2 (en) | Magnetic memory device and manufacturing method therefor | |
JP4444257B2 (ja) | スピンfet | |
US20060220084A1 (en) | Magnetoresistive effect element and method for fabricating the same | |
JP2010103224A (ja) | 磁気抵抗素子、及び磁気メモリ | |
US20070041125A1 (en) | Magnetic tunnel junction structure having an oxidized buffer layer and method of fabricating the same | |
KR20200002646A (ko) | 비정질 버퍼층을 갖는 자기 터널 접합(mtj) 소자 및 그 제조 공정 | |
US8952434B2 (en) | Magnetic patterns and methods of forming magnetic patterns | |
JP2004023070A (ja) | 磁気抵抗効果素子及び磁気メモリ装置、磁気抵抗効果素子及び磁気メモリ装置の製造方法 | |
KR100988081B1 (ko) | 이종방식으로 형성된 중간 산화막을 구비하는 자기 램 및그 제조 방법 | |
JP5019344B2 (ja) | 均一な厚さのトンネル膜を有するmtj層を含む磁気抵抗メモリ及びその製造方法 | |
TW200308108A (en) | Production method of magnetic memory device | |
JP3576118B2 (ja) | 磁気抵抗効果素子およびその製造方法 | |
US7205590B2 (en) | Semiconductor memory device provided with magneto-resistive element and method for fabricating the same | |
JP2010016148A (ja) | 磁気抵抗効果素子及びその製造方法 | |
JP5633729B2 (ja) | 磁壁移動素子及びその製造方法 | |
US20060266470A1 (en) | Magnetic memory and method of manufacturing same | |
JP2005209951A (ja) | 磁気メモリ素子及び磁気記憶装置 | |
JP5058236B2 (ja) | スピンメモリ | |
JP2006279047A (ja) | 磁気メモリ装置及びその製造方法 | |
JP2009302434A (ja) | 磁気抵抗効果素子及びその製造方法 | |
JP2005109201A (ja) | 強磁性トンネル接合素子、磁気メモリセル及び磁気ヘッド | |
JP2004047966A (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070514 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070806 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070828 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070830 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |