KR100697282B1 - 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열 - Google Patents

저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열 Download PDF

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Abstract

본 발명의 저항 메모리 셀은 두 전극들 사이에 낀 저항 메모리 요소 패턴을 포함하며, 상기 두 전극들 중 어느 하나는 플러그 형태를 나타내어 상기 저항 메모리 요소 패턴과의 접촉면적이 감소한다. 따라서 본 발명에 따르면 두 전극들에 소정의 전압을 인가할 때 상기 저항 메모리 요소 패턴에서 저항 변화가 일어나는 스위칭 영역이 상기 플러그 형태의 전극과 접촉하는 영역 내에 한정되며 상기 저항 메모리 요소 패턴의 낮은 저항 상태의 저항 산포 특성, 높은 저항 상태의 저항 산포 특성이 개선된다.
저항 메모리 장치, 스위칭 특성, 셋 상태, 리셋 상태

Description

저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리 배열{RESISTIVE MEMORY CELL, METHOD FOR FORMING THE SAME AND RESISTIVE MEMORY ARRAY USING THE SAME}
도 1은 종래 기술에 따른 저항 메모리 셀을 보여주는 단면도;
도 2a는 본 발명의 저항 메모리 셀의 서로 구별되는 셋 상태 및 리셋 상태에서의 전극 및 전이금속 산화물의 에너지 다이어그램;
도 2b는 본 발명의 저항 메모리 셀의 셋 상태 및 리셋 상태 사이의 추측되는 스위칭 기작을 설명하는 전압-전류 곡선;
도 3은 본 발명의 전압 스위칭 모드에서 저항 메모리 셀의 전압-전류 곡선;
도 4a는 본 발명의 하나의 실시 예에 따른 저항 메모리 셀을 개략적으로 보여주는 사시도;
도 4b 및 도 4c는 각각 도 4a의 I-I선 및 II-II선을 따라 절단했을 때의 저항 메모리 셀을 개략적으로 보여주는 단면도;
도 5a는 도 1에 보인것 같은 종래 저항 메모리 셀 구조에 대한 두 상태의 전류 분포를 보여주는 그래프;
도 5b는 본 발명에 따른 저항 메모리 셀 구조에 대한 두 상태의 전류 분포를 보여주는 그래프;
도 6 내지 도 9는 도 4a 내지 도 4c에 나타난 본 발명의 저항 메모리 셀을 다양하게 변형시킨 저항 메모리 셀들을 보여주는 도 4a의 I-I선을 따라 절단했을 때의 단면도들;
도 10a는 본 발명의 하나의 실시 예에 따른 저항 메모리 셀 배열을 개략적으로 도시하는 사시도;
도 10b는 도 10a의 저항 메모리 셀 배열에 대한 등가회로도;
도 10c는 도 10a의 저항 메모리 셀 배열에서 하나의 저항 메모리 셀을 보여주는 사시도;
도 11a 및 도 11b는 각각 도 10a의 저항 메모리 셀 배열을 보여주는 기판의 단면도로서 각각 제2전극 방향 및 도전성 라인 방향으로 절단했을 때의 기판의 단면도;
도 12는 도 10a의 저항 메모리 셀 배열에 다이오드가 추가되었을 때의 저항 메모리 배열에 대한 등가회로도;
도 13은 본 발명의 하나의 실시 예에 따른 다층 저항 메모리 셀 배열;
도 14는 본 발명의 다른 하나의 실시 예에 따른 다층 저항 메모리 셀 배열;
도 15a는 본 발명의 다른 하나의 실시 예에 따른 저항 메모리 셀 배열에 대한 등가회로도;
도 15b는 도 15a의 저항 메모리 배열에서 두 개의 저항 메모리 셀을 보여주는 워드라인에 직교하는 방향으로의 반도체 기판의 단면도;
도 16은 본 발명의 하나의 실시 예에 따른 저항 메모리 셀의 스위칭 특성을 보여주는 전압-전류 곡선;
도 17은 본 발명의 하나의 실시 예에 따른 저항 메모리 셀 및 도 1에 도시된 것 같은 종래 저항 메모리 셀의 리셋 전류를 보여주는 그래프.
본 발명은 메모리 장치에 관한 것으로서 좀 더 상세하게는 저항 메모리 셀 및 그 형성 방법 그리고 저항 메모리 배열에 관한 것이다.
저항 메모리 셀(resistive memory cell)은 외부에서 가해진 전압에 의해서 가역적으로 서로 다른 두 저항 상태 사이를 스위칭(switching)할 수 있는 저항 메모리 요소(element)를 포함하는 불휘발성 메모리 셀이다.
저항 메모리 요소로서 PrCaMnO3(PCMO) 같은 거대 자기 저항 물질(Colossal Magneto-Resistive Material: CMR)이 널리 사용되고 있으며 미합중국등록특허 제6,849,891호에는 CMR을 이용한 저항 메모리 셀을 개시되어 있다. 또한 동 특허에 개시된 저항 메모리 셀이 도 1에 도시되어 있다.
도 1을 참조하면 종래 저항 메모리 셀(18)은 CMR층(24)과 상기 CMR(24)층의 아래면 및 윗면에 접촉하는 하부전극(20, 22) 및 상부전극(26, 28)으로 구성된다. 하부전극 및 상부전극은 동일한 구조로 이루어지며 각각 산화방지막(20; 28) 및 내열성 금속(refractory metal)(22; 26)으로 이루어진다. 상기 저항 메모리 셀(18)은 그것을 구성하는 여러 층의 박막들(20, 22, 24, 26, 28)을 형성한 후 사진 리소그라피(photolithography) 공정을 이용한 패터닝(patterning)에 의해 형성된다.
저항 메모리 셀이 갖춰야 할 특성으로서 특히 중요한 것은 가역적으로 스위칭(switching) 되는 두 상태의 명확한 구별이, 즉 스위칭 동작 특성이다. 저항 메모리 셀은 참조 값(reference)에 의해서 명확하게 구분되는 두 저항 상태를 가져야 신뢰성 있는 메모리 기능을 제공할 수 있다. 두 저항 상태의 구별이 모호해지면 메모리 셀로서 기능을 할 수 없다.
또한, 반복적인 메모리 동작이 수행되더라도 우수한 스위칭 동작 특성 즉, 일정한 값의 낮은 저항 상태 및 일정한 값의 높은 저항 상태가 유지되어야 할 것이며, 이는 메모리 셀의 내구성(endurance)과 관련된다.
도 1의 종래 저항 메모리 셀(18) 구조는 우수한 스위칭 특성을 제공하는 데 한계가 있다. 하부전극(22)이 CMR층(24) 및 상부전극(26)과 동시에 패터닝 되어 형성되기 때문에, CMR층(24)과 하부전극(22)과의 중첩면적은 전적으로 CMR층(24)의 크기에 의존한다. 이에 따라 두 전극들(22, 26)에 소정의 전압을 인가할 때 CMR층(24) 전체가 저항 변화가 일어나는 스위칭 영역(switching region)이 된다. CMR층(24) 전체가 스위칭 영역으로 작용하기 때문에 전류가 단락되는 필라멘트의 위치나 크기, 개수가 일정하지 않아 각 저항 상태의 저항값이 일정하지 않게 되므로 낮은 저항 상태 및 높은 저항 상태 사이의 구별이 모호해 질 수 있다.
또한, 하부전극(22)을 구성하는 내열성 금속은 식각하는 것이 어려운 것으로 알려져 있다. 따라서, 하부전극(22)의 측면 프로파일이 수직으로 형성되기보다 다소 경사지게 형성되는 경향이 있으며 이에 따라 인접 셀들 사이의 전기적인 연결을 방지하기 위해서 인접하는 저항 메모리 셀들 사이의 거리가 증가되는 것이 요구된다. 그런데, 이 같은 요구는 높은 집적도의 메모리 장치 구현을 방해한다.
이에 본 발명은 적어도 상술한 바와 같은 종래 기술이 가지는 문제점들을 해결하기 위해 제안되었으며, 본 발명이 이루고자 하는 하나의 기술적 과제는 우수한 스위칭 특성이 있는 저항 메모리 셀을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 스위칭 특성이 있는 저항 메모리 셀을 형성하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 우수한 스위칭 특성이 있는 저항 메모리 셀에 대한 배열을 제공하는 것이다.
상기 본 발명이 이루고자 하는 기술적 과제들을 달성하기 위해서, 본 발명의 실시 예들은 저항 메모리 요소 박막과 전극 사이의 중첩면적 또는 접촉면적이 감소한 저항 메모리 셀을 제공한다. 상기 저항 메모리 셀은 상기 저항 메모리 요소 박막 및 상기 저항 메모리 요소 박막의 양면들에 연결된 두 개의 전극들 (제1전극 및 제2전극)을 포함한다. 상기 전극과 상기 저항 메모리 요소 박막 사이의 접촉면적을 줄이기 위해서, 본 발명의 하나의 실시 예는 상기 두 전극들 중 적어도 하나, 예컨대 제1전극을 플러그 구조의 전극 (제1전극 플러그)으로 채택한다. 예컨대, 절연막에 형성된 콘택홀 내에 제1전극을 한정시킨다. 상기 제1전극 플러그는 별도의 특별 한 공정이 필요치 않고 통상적인 반도체 제조 공정에서 실시되는 콘택홀 공정, 도전물질 증착 공정 및 평탄화 공정을 채택하여 용이하게 형성될 수 있는 이점이 있다.
상기 제1전극 플러그 및 상기 저항 메모리 요소 박막 사이의 중첩면적 또는 접촉면적은 상기 제1전극 플러그의 지름에 의존한다. 도 1에 보여진 것 같은 종래 저항 메모리 셀의 하부전극의 최소폭에 비해서 본 발명의 전극 플러그의 지름이 상대적으로 더 작게 형성된다. 또한, 본 발명에 따르면 상기 제1전극 플러그의 지름을 더욱 감소시키기 위해서 콘택홀 공정을 진행한 후 콘택홀 내에 절연막 스페이서가 더 형성될 수 있다.
본 발명에 따른 저항 메모리 셀은 전극 및 저항 메모리 요소 박막 사이의 중첩면적이 감소하여 우수한 스위칭 동작 특성을 나타낸다. 또한, 상기 제1전극 플러그는 종래와 달리 콘택홀 내에 한정되기 때문에, 제1전극에 대한 사진 리소그라피 공정이 필요치 않으며, 따라서 높은 집적도를 갖는 메모리 장치 구현 측면에서도 유리한 효과를 나타낸다.
상기 제1전극이 콘택홀 내에 한정될 때, 상기 제1전극이 상기 콘택홀을 전부 채우거나 또는 상기 콘택홀의 일부분을 채울 수 있다. 후자의 경우에 있어서, 상기 저항 메모리 요소 박막의 일부가 상기 콘택홀 내에 위치할 수 있다. 즉, 상기 제1전극이 상기 콘택홀의 일부분을 채우고 나머지 부분을 상기 메모리 저항 요소가 채울 수 있다.
상기 저항 메모리 요소 박막은 그 양단에 인가된 소정 전압에 의해서 가역적 으로 명확하게 구별되는 적어도 두 가지 저항 상태 사이에서 스위칭되는 물질이다. 예컨대, 상기 저항 메모리 요소 박막은 페로브스카이트 결정상을 나타내는 절연물질, MOx 로 표시되는 절연성 금속 산화물, 또는 이들의 조합으로 이루어진다. 상기 페로브스카이트 결정상을 나타내는 절연물질은 이른바 ABO3 구조를 가지는 절연물질로서, 특별히 여기에 한정되는 것은 아니며, PbZrTiO3, PrCaMnO3, 칼슘이 도핑된 (Ba, Sr)TiO3, SrZrO3 등을 포함한다. 상기 절연성 금속 산화물 MOx 에서 M은 금속을 가리키며 금속(M)은 전이금속을 포함한다. 즉, 상기 절연성 금속 산화물(MOx)은 전이금속 산화물 또는 귀금속 산화물이다. 예컨대, 상기 전이금속으로 특별히 여기에 한정되는 것은 아니며 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 코발트(Co), 철(Fe), 구리(Cu), 망간(Mn), 크롬(Cr) 등을 포함한다. 상기 전이금속 산화물 또한 리튬, 칼슘, 또는 란타늄 같은 불순물을 함유할 수 있다.
상기 제1전극 및 상기 제2전극은 특별히 여기에 한정되는 것은 아니며, 이리듐, 백금, 루테늄, 다결정실리콘(polycrystalline silicon), 텅스텐(W), 질화티탄(TiN), 질화알루미늄티탄(TiAlN), 또는 이들의 조합으로 이루어 질 수 있다.
상기 본 발명의 하나의 실시 예에 따른 저항 메모리 셀에서 상기 제1전극 및 제2전극에 적절한 전압을 인가하는 것에 의해서 상기 저항 메모리 요소 박막은 낮은 저항 상태와 높은 저항 상태 사이에서 가역적으로 스위칭 된다. 스위칭 기작(switching mechanism)은 정확하게 설명할 수 없으나, 상기 저항 메모리 요소 박막의 결함(defect)은 에너지 띠 간극(band ga)에 불순물 상태(impurities)를 발생하 고 이 불순물 상태의 유무에 따라서 상기 저항 메모리 요소 박막이 서로 구별될 수 있는 두 저항 상태를 나타내는 것으로 추측된다. 인가되는 전압에 따라서 상기 불순물 상태에 의해서 낮은 저항의 필라멘트 전류 통로(filamentary current path)가 형성되거나 이미 형성된 필라멘트 전류 통로가 사라지는 것으로 추측된다.
예컨대, 도전성 불순물 전자 상태(metallic defect state)이 상기 저항 메모리 요소 박막의 페르미 준위(Fermi level) 위에 발생하면 낮은 저항 상태 (예컨대, 셋 상태)이고 상기 도전성 불순물 전자 상태가 사라지면 높은 저항 상태 (예컨대 리셋 상태)가 된다. 상기 셋 상태 및 리셋 상태 사이의 스위칭을 위해서 서로 다른 전압이 상기 두 전극들에 인가된다. 리셋 상태를 위한 리셋 전압은 셋 상태를 위한 셋 전압보다 낮다. 예컨대 상기 셋 전압은 상기 리셋 전압의 1.5-2.5배 정도이다.
특별히 여기에 한정되는 것은 아니며, 상기 저항 메모리 요소 박막을 셋 상태로 하기 위해서 제1전위차를 갖는 셋 전압을 약 1㎱ 내지 약 100㎱ 동안, 바람직하게는 약 1㎱ 내지 약 10㎱ 동안 인가할 수 있다. 한편, 상기 저항 메모리 요소 박막을 리셋 상태로 하기 위해서, 상기 제1전위차보다 낮은 제2전위차를 갖는 리셋 전압을 약 1㎲ 내지 약 100㎲ 동안, 바람직하게는 약 1㎲ 내지 약 10㎲ 동안 인가할 수 있다. 상기 셋 전압이 상기 리셋 전압보다 높은 조건에서, 상기 셋 전압은 예컨대, 0.15-7.5볼트의 전압이며 상기 리셋 전압은 예컨대 0.1-3볼트이다. 또는 상기 셋 전압은 1-2볼트이고 상기 리셋 전압은 0.4-0.8볼트이다. 이 같은 셋 전압 및 리셋 전압은 상기 저항 메모리 요소 박막의 두께 등에 의존하며 당업자의 기술 수준에서 적절하게 변경될 수 있다.
셋 상태에서 리셋 상태로 전환될 때 흐르는 전류를 리셋 전류하고 하고 그 반대로 리셋 상태에서 셋 상태로 전환될 때 흐르는 전류를 셋 전류라고 하면, 상기 리셋 전류는 상기 셋 전류보다 크다. 따라서, 극성에 상관없이 적절한 전압 또는 전류를 인가하는 것에 의해서, 상기 저항 메모리 셀이 어떠한 상태인지에 상관없이, 상기 저항 메모리 셀이 셋 상태 또는 리셋 상태로 프로그램될 수 있다.
상기 저항 메모리 셀에 저장된 정보를 읽기 위해서는 상기 저항 메모리 셀이 리셋되지 않을 정도의 전압, 즉 상기 리셋 전압보다 낮은 전압을 인가한다.
한편, 저항 메모리 요소 박막의 최초 형성 직후의 셋 전압, 즉 포밍(forming) 전압은 상기 전이금속 산화물로 이루어진 저항 메모리 요소 박막의 두께와 어느 정도 관련이 있으며, 상기 저항 메모리 요소 박막의 두께가 얇을수록 상기 포밍 접압은 줄어든다. 따라서 상기 저항 메모리 요소 박막의 두께는 낮은 전압 동작 측면에서 가능한 얇게 형성되는 것이 바람직하다.
또한, 상기 셋 전압 및 리셋 전압은 상기 전이금속 산화물로 이루어진 저항 메모리 요소 박막의 산소 성분 함량에도 영향을 받는다. 따라서, 적절한 함량의 산소를 갖는 전이금속 산화물로서 상기 저항 메모리 요소 박막을 형성하는 것이 바람직하다.
이와 같이 낮은 동작 전압 또는 낮은 동작 전류로 동작하는 저항 메모리 셀을 위해서, 상기 전이금속 산화물의 조성이 적절히 조절될 수 있다. 이를 위해서 상기 전이금속 산화물의 산소 조성비는 안정한 상태에서의 산소 조성비보다 작은 것이 바람직하다. 다시 말해서, 상기 전이금속 산화물은 그것의 안정된 상태에 비 하여 상대적으로 과잉된 전이금속 함량(excessive transition metal content)을 갖도록 형성되는 것이 바람직하다.
예컨대, 저항 메모리 요소가 MOx로 표시될 때, 금속 M이 니켈(Ni), 코발트(Co), 아연(Zn) 또는 구리(Cu)일 때, 산소원자 O의 조성비를 나타내는 x는 0.5 내지 0.99의 범위를 가진다(0.5≤x ≤0.99). 이와는 달리, 상기 금속 M이 하프니움(Hf), 지르코늄(Zr), 타이타늄(Ti) 또는 크롬(Cr)일 때, 산소원자 O의 조성비를 나타내는 x는 1.0 내지 1.98 범위를 가진다(1.0≤x≤1.98). 그리고 상기 금속 M이 철(Fe)일 때 산소원자 O의 조성비를 나타내는 x는 0.75 내지 1.485의 범위를, 상기 금속 M이 니오븀(Nb)일 때 산소원자 O의 조성비를 나타내는 x는 1.25 내지 2.475 범위를 가진다.
위에서 언급한 산소원자 조성비를 가지도록 상기 전이금속 산화물은 다양한 방법을 사용하여 형성될 수 있다. 예컨대, 전이금속 산화물은 전이금속막을 형성하는 공정 및 상기 전이금속막을 산소 플라즈마 처리 기술을 사용하여 산화시키는 공정을 번갈아가면서 반복적으로(alternatively and repeatedly) 실시하여 형성할 수 있다. 상기 전이금속막은 스퍼터링 기술을 사용하여 형성할 수 있다. 또한, 상기 산소 플라즈마 처리는 인시투(in-situ) 공정을 사용하여 실시할 수 있다.
다른 실시 예들에서, 상기 전이금속 산화막은 산소 반응 스퍼터링 기술(O2 reactive sputtering technique), 화학기상증착(chemical vapor deposition) 기술 또는 원자층증착(atomic layer deposition) 기술을 사용하여 형성할 수 있다.
상기 본 발명이 이루고자 하는 기술적 과제들을 달성하기 위해서, 본 발명의 실시 예들은 저항 메모리 요소 박막과 전극 사이의 중첩면적이 감소한 저항 메모리 셀을 형성하는 방법을 제공한다. 본 발명의 하나의 실시 예에 따른 저항 메모리 셀 형성 방법은 제1전극 플러그를 절연막 내에 형성하고; 저항 메모리 요소 박막 및 제2전극을 위한 도전막을 형성하는 것을 포함한다.
상기 제1전극 플러그는 상기 절연막을 패터닝 하여 콘택홀을 형성하고, 상기 콘택홀 내에 도전물질을 채우는 것을 포함한다. 상기 콘택홀 내에 도전물질을 채우는 것은 도전물질의 증착 공정 및 평탄화 공정을 진행하는 것에 의해 이루어질 수 있다. 상기 평탄화 공정은 화학적기계적연마(CMP) 공정 또는 에치백(etch-back) 공정을 채택할 수 있다.
상기 저항 메모리 요소 박막은 인접 셀들 사이에서 서로 분리될 필요는 없다. 한편, 인접 셀 사이의 제2전극의 전기적인 분리를 위해서, 상기 제2전극을 위한 도전막은 사진 리소그라피 공정에 의해 패터닝 된다. 종래 기술과 달리 하부전극으로 작용하는 제1전극 플러그에 대한 사진 리소그라피 공정이 진행되지 않기 때문에 패터닝 되는 막질의 두께가 종래보다 얇으므로 더욱 높은 집적도를 가지는 저항 메모리 장치를 형성할 수 있다.
상기 본 발명이 이루고자 하는 기술적 과제를 달성하기 위해서, 본 발명의 실시 예들은 저항 메모리 배열을 제공한다. 본 발명의 하나의 실시 예에 따른 저항 메모리 배열은, 서로 평행한 복수 개의 제1전극 라인들; 상기 제1전극 라인들과 직교하며 서로 평행한 복수 개의 제2전극 라인들; 서로 마주보는 상기 제1전극 라인 들 및 상기 제2전극 라인들의 면들 중 어느 한 면들 위에 각각 배치된 저항 메모리 요소 패턴; 상기 제1전극 라인들과 제2전극이 교차하는 부분에서 상기 제1전극 또는 상기 제2전극 중 어느 하나와 상기 저항 메모리 요소 패턴을 결합시키는 복수 개의 제3전극 플러그를 포함한다.
본 발명의 다른 실시 예에 따른 저항 메모리 배열은 저항 메모리 셀들이 수평적으로 그리고 수직적으로 배열된 층층이 쌓인 저항 메모리 배열이다. 상기 층층이 쌓인 저항 메모리 배열은, 절연막에 의해서 절연되면서 층층이 쌓이고 그리고 인접하는 층 사이에서 서로 직교하도록 배치되는 서로 평행한 복수 개의 전극 라인들; 각 층의 전극 라인들과 절연막 사이에 배치된 저항 메모리 요소 패턴; 인접하는 층 사이에서 직교하는 전극 라인들의 교점 부분의 절연막을 관통하여 인접한 층의 전극 라인 및 저항 메모리 요소 패턴을 연결시키는 복수 개의 전극 플러그를 포함한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 여러 실시 예들을 통해서 쉽게 이해될 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호는 동일한 구성요소를 나타낸다.
또 본 명세서에서 언급된 "셋 상태" 및 "리셋 상태"는 본 발명이 제공하는 저항 메모리 셀에서 외부에서 인가된 바이어스 전압에 의해서 명확하게 구별될 수 있는 저항 메모리 셀의 두 저항 상태를 가리키기 위해 하나의 예시적인 용어로서 사용된 것일 뿐이다.
저항 메모리 동작 특성
본 발명은 저항 메모리 셀에 관련된 것으로서 본 발명에 대한 보다 명확한 이해를 위해서 본 발명이 제공하는 저항 메모리 셀 동작 특성에 대해서 먼저 살펴보기로 한다.
본 발명의 저항 메모리 셀은 두 전극들 사이에 위치하는 저항 메모리 요소 박막을 포함한다. 두 전극들은 이리듐으로 형성되고 저항 메모리 요소 박막은 전이금속 산화물인 니캘산화막으로 형성된 예를 통해 저항 메모리 셀의 동작 특성을 설명한다.
본 발명이 제공하는 저항 메모리 셀의 두 전극들 사이에 비대칭적인 전압이 인가되면 가역적으로 필라멘트 전류 통로가 발생하거나 발생한 필라멘트 전류 통로가 사라진다. 필라멘트 전류 통로는 저항 메모리 요소 박막에 발생하는 결함과 관련이 있는 것으로 추측된다.
저항 메모리 요소 박막의 결함(defects)은 에너지 띠 간극(band gap)에서 불순물 상태(impurity state)를 야기한다. 예컨대, 도 2a에 도시된 바와 같이, 금속 또는 산소 공백(vacancies)은 각각 가전자대(valence band) 또는 전도대(conduction band) 근처에 상태 밀도(density of state)를 발생시키지만 도전성 불순물 전자 상태(metallic defect state)은 페르미 준위(Fermi level) 바로 위에 상태 밀도를 야기한다.
금속 결함이 저항 메모리 요소 박막의 페르미 준위 위에 발생하면 낮은 저항 상태 (예컨대, 셋 상태)가 되고 금속 결함이 사라지면 높은 저항 상태 (예컨대 리셋 상태)가 된다. 셋 상태 및 리셋 상태 사이의 스위칭을 위해서 서로 다른 전압이 저항 메모리 셀의 두 전극들에 인가된다. 리셋 상태를 위한 리셋 전압은 셋 상태를 위한 셋 전압보다 낮다. 예컨대 상기 셋 전압은 상기 리셋 전압의 1.5-2.5배 정도이다.
높은 저항 상태에서 낮은 저항 상태로의 스위칭 또는 낮은 저항 상태에서 높은 저항 상태로의 스위칭시 도 2b에 도시된 바와 같이 각각 시계방향 및 반시계방향 전류-전압 루프(I-V loop)가 발생한다. 낮은 저항 상태(셋 상태)에서 인가된 전압에 의해 흐르는 전류(셋 전류)량은 감소한다. 왜냐하면, 비어있는(vacancy) 금속 상태가 증가한 바이어스 전압에 의해 주입된 전하로 채워지기 때문에 도전성 필라멘트에서 페르미 준위 위의 비어있는 금속 상태가 점차 사라지기 때문이다. 반면, 높은 저항 상태 (리셋 상태)에서 인가된 전압에 의해 흐르는 전류 (리셋 전류)는 증가한다. 왜냐하면, 이전에 금속성 결함 상태에 저장된 전하의 방출로 인해서 금속 상태가 증가할 뿐만 아니라 가열 및 침투(percolation) 효과에 의해 비어있는 금속 상태에서 도전성이 증가하기 때문이다.
셋 상태 및 리셋 상태 사이의 스위칭은 인가되는 전압의 극성과 무관하게 발생한다. 셋 전압이 리셋 전압보다 높고 또한 리셋 전류가 셋 전류보다 크기 때문에 적절한 전압 또는 전류를 인가하는 것에 의해서 저항 메모리 요소 박막은 이전 상태에 무관하게 셋 상태 또는 리셋 상태로 프로그램될 수 있다.
한편, 저장된 데이터에 영향을 주지 않으면서 저항 메모리 셀의 저항은 리셋 전압보다 낮은 전압을 인가하는 것에 의해서 저항 메모리 셀에 저항 상태로서 저장된 데이터가 판단될 수 있다.
도 3은 니켈 산화막을 저항 메모리 요소 박막으로 채택한 저항 메모리 셀의 스위칭 특성(전류-전압 곡선; I-V curve)을 도시한 그래프이다. 도 3에 있어서, 가로축은 제1전극 및 제2전극 사이에 인가되는 전압(V)을 나타내고, 세로축은 니켈 산화막 통하여 흐르는 전류(mA)를 나타낸다.
저항 메모리 셀의 두 전극들은 500Å의 두께를 갖는 이리듐막으로 형성되었고, 니켈 산화막은 200Å의 최종 두께를 갖도록 형성되었다. 또한, 니켈 산화막은 스퍼터링 기술을 사용하여 10Å의 두께를 갖는 니켈막을 형성하는 제1공정 및 산소 플라즈마 처리 기술을 사용하여 상기 니켈막을 산화시키는 제2공정을 번갈아가면서 반복적으로 실시함으로써 형성되었다. 상기 제2공정, 즉 상기 산소 플라즈마 처리는 20와트의 라디오 주파수 전력(radio frequency power) 및 2sccm(standard cubic centimeter per minute)의 유량(flow rate)으로 주입되는 산소 가스를 사용하여 30초 동안 실시되었다. 또한, 저항 메모리 셀은 평면도로부터 보일 때 0.3×0.7 ㎛2의 직사각형 모양을 갖도록 형성되었다.
도 3을 참조하면, 두 전극들 사이에 약 0.5볼트의 전압이 인가되었을 때, 니켈 산화막은 높은 저항을 갖는 리셋 상태로 스위칭 되었다. 또한, 두 전극들 사이에 약 1.1볼트의 전압이 인가되었을 때, 니켈 산화막은 낮은 저항을 갖는 셋 상태 로 스위칭 되었다. 니켈 산화막을 셋 상태로 변화시키기 위하여 두 전극들 사이에 1.0볼트보다 높은 전압을 인가하는 동안 약 0.5㎃의 최대 허용전류 제한값(current compliance)을 적용하였다. 이는, 셋 상태를 갖는 니켈 산화막을 통하여 큰 전류가 흐르는 경우에 니켈 산화막이 손상되는 것을 방지하기 위함이다. 본 발명에 따른 니켈 산화막은 도 3에 보인 바와 같이 원점(0볼트의 전압 및 0㎃의 전류를 나타내는 점)에 대하여 대칭인 특성을 보였다.
도 2 및 도 3을 참조하여 설명한 저항 메모리 셀의 동작 기작은 이후에 설명될 본 발명의 특이한 저항 메모리 셀 구조에서도 대동소이하게 나타날 것이다.
저항 메모리 셀 구조 및 그 형성
도 4a는 본 발명의 하나의 실시 예에 따른 저항 메모리 셀(100)을 개략적으로 보여주는 사시도이고 도 4b는 도 4a의 I-I선을 따라 절단했을 때의 저항 메모리 셀을 개략적으로 보여주는 단면도이고 도 4c는 도 4a의 II-II선을 따라 절단했을 때의 저항 메모리 셀을 개략적으로 보여주는 단면도이다.
도 4a를 참조하면, 본 발명의 하나의 실시 예에 따른 저항 메모리 셀(100)은 제1전극(111), 저항 메모리 요소 박막(113) 및 제2전극(115)을 포함한다. 제1전극(111)은 플러그 형태를 나타내며 수직 방향 (z축)으로 연장한다. 저항 메모리 요소 박막(113) 및 제2전극(115)은 제1전극(111)위에 수평적으로 배치된다. 즉, 제1전극(111)이 위치하는 면은 제2전극(115) 및 저항 메모리 요소 박막(113)이 위치하는 면과 수직을 이룬다. 제2전극(115)은 저항 메모리 요소 박막(113) 위에서 제1전극(111)에 대해서 직각을 이루면서 x축으로 신장한다. 즉, 제2전극(115)은 라인 (line) 형상을 나타낸다. x축 방향과 직교하는 y축 방향으로 측정했을 때의 제2전극(115)의 최소폭은 제1전극(111)의 폭 (또는 지름)보다 크며 이는 도 4b 및 도 4c를 참조하여 이후에 나타날 설명으로부터 보다 명확해질 것이다.
도 4b 및 도 4c를 참조하면, 제1전극(111)은 플러그 형태를 나타낸다. 즉 제1전극(111)은 절연막(109) 내에 형성된 콘택홀(112)을 채운다. 저항 메모리 요소 박막(113)은 제1전극(111) 및 절연막(109) 상에 배치되고 제2전극(115)은 저항 메모리 요소 박막(113) 상에 배치된다. y축 방향으로 측정했을 때의 제2전극(115)의 최소폭(W2)은 제1전극(111)의 폭 (또는 지름)(D1)보다 크다.
비록 도면들에서는 y축 방향으로 측정했을 때 저항 메모리 요소 박막(113)의 폭(W3)이 제2전극(115)의 최소폭(W2)보다 더 크게 도시되어 있지만, 동일할 수도 있다. 또한 제2전극(115)은 도 4a 및 도 4b에 점선으로 표시된 것 같이 x축 방향으로 최소폭(W4)를 가질 수도 있다. 이 경우 제2전극(115)은 x축으로 폭(W4)을 가지며 y축으로 폭(W2)을 갖는 사각형 모양을 나타낼 것이다. 여기서, 본 발명의 하나의 실시 예에 따르면, 제2전극(115)의 최소폭(W2)이 제1전극(111)의 지름(D1)보다 크기 때문에, 제2전극(115)이 라인 형상을 가지던지 사각형 모양을 가지던 지에 상관없이 제1전극(111)과 저항 메모리 요소 박막(113)이 중첩하는 면적은 제2전극(115)과 저항 메모리 요소 박막(113)이 중첩하는 면적보다 작다.
제1전극(111)이 플러그 형태를 나타내기만 하면 제2전극(115)은 어떠한 모양을 나타내더라도 상관이 없으며, 저항 메모리 요소 박막(113)은 제2전극(115)과 동일한 형상을 나타낼 수 있다.
본 명세서에서 제1전극, 제2전극, 저항 메모리 요소 박막의 폭을 상대적으로 비교함에 있어서 제1전극의 지름, 제2전극의 폭, 저항 메모리 요소 박막의 폭은 동일한 방향으로 측정되었을 때의 폭을 가리킨다. 위에서 제1전극의 폭(D1), 제2전극의 폭(W2) 및 저항 메모리 요소 박막의 폭(W3)은 모두 y축을 따라 측정한 것을 가리킨다.
본 발명에 따르면 두 전극들 중 어느 한 전극, 제1전극(111)이 플러그 형태를 나타내기 때문에 제1전극 플러그(111) 및 저항 메모리 요소 박막(113) 사이의 중첩면적이, 도 1에서 보인것 같은 종래 기술에서의 하부전극(22) 및 CMR(24) 사이의 중첩면적보다 더 작게 된다. 즉, 본 발명에 따르면, 동작시 저항 변화가 일어나는 스위칭 영역(113s)이 종래 도 1에 보인 것 같은 종래 기술의 스위칭 영역보다 더 줄어들게 된다. 첨부된 도면들에서 저항 메모리 요소 박막(113)에서 스위칭 영역은 음영으로 표시되어 있다. 따라서, 본 발명의 하나의 실시 예에 따르면 도 1에서 보인 것 같은 종래 기술보다 향상된 스위칭 동작 특성을 보이며 이는 이후에 도 5a 및 도 5b를 참조한 설명으로부터 보다 명확해질 것이다. 즉, 본 발명에 따르면, 반복적인 스위칭 동작에서 낮은 저항 상태 (셋 상태)에서의 저항값의 변화가 거의 없고 그리고 높은 저항 상태 (리셋 상태)에서의 저항값의 변화가 거의 없다. 반복적인 스위칭 동작에도 낮은 저항 상태에서의 셋 저항 및 높은 저항 상태에서의 리셋 저항은 일정하게 유지된다.
본 발명의 저항 메모리 셀에서, 제1전극 플러그(111) 및 제2전극(115)은 이리듐, 백금, 루테늄, 다결정실리콘(polycrystalline silicon), 텅스텐(W), 질화티 탄(TiN), 질화알루미늄티탄(TiAlN), 또는 이들의 조합으로 이루어진다.
도 4a 내지 도 4c의 저항 메모리 셀은 다음과 같은 공정에 의해서 형성된다. 절연막(109)을 패터닝 하여 콘택홀(112)을 형성한다. 콘택홀(112)에 제1전극을 위한 도전물질을 증착한 후 화학적기계적폴리싱 또는 에치백 같은 평탄화 공정을 진행하여 콘택홀(112) 내에 한정된 제1전극 플러그(111)를 형성한다. 제1전극 플러그(111) 및 절연막(109) 상에 금속산화물 같은 저항 메모리 요소 박막(113)을 형성한다. 저항 메모리 요소 박막(113) 상에 제2전극을 위한 도전물질을 형성한다. 미리 정해진 형상을 가지도록 제2전극을 위한 도전물질에 대한 패터닝 공정을 진행하여 제2전극(115)을 형성한다. 제2전극을 위한 패터닝 공정에서 저항 메모리 요소 박막(113)도 동시에 패터닝될 수도 있으며 이 경우 저항 메모리 요소 박막(113) 및 제2전극(115)은 동일한 모양을 가질 것이다.
본 발명의 저항 산포 특성 개선 효과는 도 5a 및 도 5b를 통해서 확인할 수 있다. 도 5a는 도 1에 보인것 같은 종래 저항 메모리 셀 구조의 두 상태에서의 전류 분포를 보여주는 그래프이고 도 5b는 본 발명에 따른 저항 메모리 셀 구조의 두 상태에서의 전류 분포를 보여주는 그래프이다. 저항 분포는 도 5a 및 도 5b에 나타난 전류 분포 및 인가된 전압으로부터 확인할 수 있으며 전류 분포와 동일한 양상을 나타낼 것이다.
도 1에 도시된 것 같은 종래 저항 메모리 셀을 위해서 가로 1마이크로 미터, 세로 1마이크로 미터를 갖는 대략 정사각형 형태의 저항 메모리 셀이 제작되었으며, 이리듐이 두 전극 물질로 사용되었고 200옹스트롬의 두께를 갖는 니켈 산화막 (NiO2)이 저항 메모리 요소 박막으로 사용되었다.
한편 본 발명의 저항 메모리 셀을 위해서, 지름 0.15마이크로미터를 갖는 텅스텐 하부전극이 제작되었으며 200옹스트롬의 두께를 갖는 니켈 산화막(NiO2)이 저항 메모리 요소 박막으로 사용되었고 모서리가 곡선을 나타내어 대략적으로 둥근 지름 0.5마이크로미터의 이리듐이 상부전극으로 사용되었다.
리셋 상태로 전환하기 위해서 제1전극 및 제2전극 사이에 1㎳(milli-second) 동안 0.8볼트의 리셋 전압이 인가되었으며, 셋 상태로 전환하기 위해서 제1전극 및 제2전극 사이에 1㎳(milli-second) 동안 1.5볼트의 셋 전압이 인가되었다. 셋 전압이 인가되는 동안 0.5 ㎃의 최대 허용전류 제한값(current compliance)을 적용하였다. 셋 상태 및 리셋 상태에서의 전류는 두 전극들 사이에 0.2볼트의 전압을 인가한 상태에서 측정된 것이다.
도 5a 및 도 5b에서 가로축은 저항 메모리 셀에 대한 동작 회수 즉, 스위칭 동작 회수를 나타내고 세로축은 셋 상태 및 리셋 상태에서 측정된 전류(A) 분포를 나타내고, 도면들에서 위쪽에 나타난 것이 셋 상태에서의 전류 분포를 아래 쪽에 나타난 것이 리셋 상태에서의 전류 분포를 나타낸다.
도 5a 및 도 5b로부터 확인할 수 있듯이, 종래 저항 메모리 셀 구조에 비해서 본 발명에 따른 저항 메모리 셀 구조가 우수한 스위칭 동작 특성을 나타냄을 알 수 있다. 종래 저항 메모리 셀 구조의 경우 도 5a로부터 알 수 있듯이, 리셋 상태에서의 전류 변동 폭이 크게 나타나고 또한 셋 상태에서의 전류 변동 폭이 크게 나 타나서 리셋 상태 및 셋 상태를 구별하기 위한 감지 마진(sensing margin)이 매우 작다는 것을 알 수 있다.
그러나 본 발명의 저항 메모리 셀 구조에 따르면 도 5b로부터 확인할 수 있듯이, 리셋 상태에서의 전류 변동 폭이 거의 없고 또한 셋 상태에서의 전류 변동 폭이 거의 없어 리셋 상태 및 셋 상태를 구별하기 위한 감지 마진(sensing margin)이 매우 크다는 것을 알 수 있다. 본 발명에 따르면 리셋 상태 및 셋 상태가 명확하게 구별되며 두 상태 사이의 전류 값의 차이가 매우 크며 이 같은 구별은 반복적인 스위칭 동작에도 유지되고 있음을 알 수 있다.
또한, 본 발명에 따르면 제1전극과 저항 메모리 요소 박막 사이의 중첩면적이 감소하여 누설전류가 감소하는 효과도 나타난다. 중첩면적이 작으면 저항 메모리 요소 박막의 그레인(grain) 사이의 경계가 줄어들고 따라서 그레인 경계를 통한 누설전류는 감소한다.
또한, 저항 메모리 요소 박막의 성분비를 적절히 조절하여 낮은 동작 전압 또는 낮은 동작 전류로 구동되는 저항 메모리 셀을 제공할 수 있다. 본 발명자들은 이와 관련하여 셋 전압 및 리셋 전압이 전이금속 산화물로 이루어진 저항 메모리 요소 박막의 산소 성분 함량에 영향을 받는다는 것을 확인하였다.
낮은 동작 전압 또는 동작 전류 구동을 위해서 전이금속 산화물의 산소 조성비는 안정한 상태에서의 산소 조성비보다 작은 것이 바람직하다. 다시 말해서, 전이금속 산화물은 그것의 안정된 상태에 비하여 상대적으로 과잉된 전이금속 함량(excessive transition metal content)을 갖도록 형성되는 것이 바람직하다. 예컨 대, MOx로 표시되는 전이금속 산화물에서, 금속(M)이 니켈(Ni), 코발트(Co), 아연(Zn) 또는 구리(Cu)일 때, 산소원자의 조성비를 나타내는 x는 0.5 내지 0.99의 범위를 가진다(0.5≤x ≤0.99). 이와는 달리, 상기 금속(M)이 하프니움(Hf), 지르코늄(Zr), 타이타늄(Ti) 또는 크롬(Cr)일 때, 산소원자 조성비를 나타내는 x는 1.0 내지 1.98 범위를 가진다(1.0≤x≤1.98). 그리고 상기 금속(M)이 철(Fe)일 때는 산소원자 조성비를 나타내는 x는 0.75 내지 1.485의 범위를, 상기 금속(M)이 니오비움(Nb)일 때 산소원자 조성비를 나타내는 x는 1.25 내지 2.475 범위를 가진다.
위에서 언급한 산소원자 조성비를 가지도록 상기 전이금속 산화물은 다양한 방법을 사용하여 형성될 수 있다. 예컨대, 전이금속 산화물은 전이금속막을 형성하는 공정 및 상기 전이금속막을 산소 플라즈마 처리 기술을 사용하여 산화시키는 공정을 번갈아가면서 반복적으로(alternatively and repeatedly) 실시하여 형성할 수 있다. 상기 전이금속막은 스퍼터링 기술을 사용하여 형성할 수 있다. 또한, 상기 산소 플라즈마 처리는 인시투 공정을 사용하여 실시할 수 있다.
다른 실시 예들에서, 상기 전이금속 산화막은 산소 반응 스퍼터링 기술(O2 reactive sputtering technique), 화학기상증착(chemical vapor deposition) 기술 또는 원자층증착(atomic layer deposition) 기술을 사용하여 형성할 수 있다.
도 6 내지 도 9는 도 4a 내지 도 4c에 나타난 본 발명의 저항 메모리 셀을 다양하게 변형시킨 저항 메모리 셀들을 개략적으로 도시하는 단면도들이며 도 4a의 I-I선을 따라 절단했을 때의 저항 메모리 셀을 도시한다. 도 6 내지 도 9의 변형된 저항 메모리 셀들은 적어도 도 4a 내지 도 4c를 참조하여 설명을 한 저항 메모리 셀이 가지는 이점 내지 장점을 모두 가진다.
도 4b의 저항 메모리 셀에서 콘택홀(112) 측벽에 절연성 스페이서(119)가 형성될 수 있으며 이 경우의 저항 메모리 셀이 도 6에 도시되어 있다. 따라서, 도 6에 보여진 저항 메모리 셀의 제1전극 플러그(111)의 지름(D2)이 도 4b에 보여진 저항 메모리 셀의 제1전극 플러그(111)의 지름(D1)보다 절연성 스페이서(119)의 폭의 2배만큼 줄어들게 된다. 따라서 저항 메모리 셀의 스위칭 동작 특성이 더욱 개선될 것으로 추측된다. 도 6의 절연성 스페이서(119)는 콘택홀(112)을 형성한 후 제1전극 플러그를 위한 도전물질을 증착하기 전에, 절연성 물질을 증착한 후 에치백 공정을 진행하는 것에 의해서 형성될 수 있다. 절연성 스페이서(119)는 예컨대, 실리콘질화막으로 형성될 수 있다.
도 4b의 저항 메모리 셀에서 저항 메모리 요소 박막(113)이 콘택홀(112) 내에도 형성될 수 있으며 그와 같은 저항 메모리 셀들이 도 7 내지 도 9에 예시적으로 도시되어 있다. 저항 메모리 요소 박막(113)이 콘택홀(112) 내에도 형성되기 위해서는 제1전극 플러그(111')가 콘택홀(112)의 일부분을 채운다. 절연막(109)의 상부면으로부터 아래로 내려간(recessed) 함몰 제1전극 플러그(111')는 제1전극을 위한 도전막을 형성한 후 평탄화 공정 및 에치백 공정의 순차적인 진행 또는 에치백 공정을 진행하는 것에 의해서 이루어질 수 있다. 제1전극 플러그(111')가 콘택홀(112)의 일부분을 채우고 나머지 부분을 저항 메모리 요소 박막(113')이 채운다.
도 7에 도시된 저항 메모리 셀은 두 개의 절연막 스페이서를 포함한다. 하나 는 도 6의 저항 메모리 셀과 같이 콘택홀(112) 측벽에 형성된 하부 절연막 스페이서(119)이다. 다른 하나는 콘택홀(112)의 일부분을 채우는 함몰 제1전극 플러그(111') 및 하부 절연막 스페이서(119)에 의해 한정되는 좁혀진 콘택홀(112')의 측벽에 형성된 상부 절연막 스페이서(119')이다. 따라서 도 7의 저항 메모리 셀은 도 6의 저항 메모리 셀에 비해서 제1전극과 저항 메모리 요소 박막 사이의 중첩면적이 상대적으로 더 작게 된다.
이와 같은 함몰 제1전극 플러그(111'), 하부 절연성 스페이서(119) 및 상부 절연성 스페이서(119')의 다양한 조합에 의해서 여러 가지 가지 구조의 저항 메모리 셀의 변형이 가능할 것이며 도 8 및 도 9에 예시적인 저항 메모리 셀들이 도시되어 있다.
도 8은 함몰 제1전극 플러그(111') 및 상부 절연성 스페이서(119')를 채택한 저항 메모리 셀 구조를 개략적으로 도시한다. 한편, 도 9는 함몰 제1전극 플러그(111') 및 하부 절연성 스페이서(119')를 채택한 저항 메모리 셀 구조를 개략적으로 도시한다. 도 8 에서 예시적으로 보인 저항 메모리 셀에서 상부 절연성 스페이서(119')가 형성되지 않을 수도 있으며, 도 9에 예시적으로 보인 저항 메모리 셀에서 하부 절연성 스페이서(119')가 형성되지 않을 수도 있다.
또 도 4a 내지 도 4c에 보여진 제1전극 플러그(111)가 다층의 도전막으로 형성될 수 있다. 이를 위해서 먼저 도 7 내지 도 9에서 예시적으로 보여진 함몰 전극 플러그(111')를 먼저 형성한 후 또 다른 전극 물질을 증착한 후 평탄화 하는 공정을 통해서 또 다른 전극 플러그를 형성할 수 있다. 이때, 먼저 형성된 함몰 전극 플러그와 비록 도시하지는 않았지만 함몰 전극 플러그에 연결되는 도전 패턴을 서로 다른 도전형의 불순물이 도핑된 다결정실리콘으로 형성하면 다이오드가 저항 메모리 패턴에 연결되는 구조가 될 것이다. 또는 형성된 함몰 제1전극 플러그와 나중에 형성된 전극 플러그를 서로 다른 도전형의 불순물이 도핑된 다결정실리콘으로 형성하면 저항 메모리 요소 박막에 다이오드가 연결되는 구조가 형성될 것이다. 이와 같은 다이오드의 기능에 대해서는 뒤에 나타날 설명으로부터 명확해 질 것이다.
다층 전극 플러그 구조에 하부 절연성 스페이서 및 상부 절연성 스페이서가 추가적으로 적절하게 조합되는 저항 메모리 셀 구조도 가능하다.
저항 메모리 배열
도 4a 내지 도 4c, 도 6 내지 도 9에 도시된 여러 종류의 단위 저항 메모리 셀이 이차원적으로 배치되어 저항 메모리 셀 배열을 형성한다.
본 발명의 하나의 실시 예에 따른 저항 메모리 배열은 각 저항 메모리 셀에 접근하기 위한 선택 트랜지스터를 요구하지 않는 교점 메모리 배열(cros point memory array)일 수 있다. 또한, 본 발명의 다른 실시 예에 따른 저항 메모리 셀 배열은 각 저항 메모리 셀에 접근하기 위한 선택 트랜지스터를 포함할 수 있다. 선택 트랜지스터가 포함되는 저항 메모리 셀 배열은 통상적인 씨모스 공정을 통해서 제조될 수 있다.
먼저 교점 저항 메모리 배열에 대해서 설명을 하기로 한다. 교점 저항 메모리 배열에서, 저항 메모리 셀의 제2전극 (또는 상부전극)이 라인 형상을 나타낼 경우 그 자체로서 워드라인으로 작용을 한다. 한편, 제1전극 (또는 하부전극)은 플러 그 형상을 나타내며 동일한 열 (또는 행)의 제1전극 플러그는 비트라인으로 작용을 하는 동일한 도전성 라인에 연결된다. 또는, 제1전극 플러그들을 연결하는 도전성 라인이 워드라인으로 작용을 하고, 라인 형상의 제2전극이 비트라인으로 작용을 할 수 있다. 앞서 언급했듯이, 두 전극 사이에 인가되는 전압의 극성과 무관하게 저항 메모리 셀이 두 저항 상태 사이에서 스위칭 되기 때문에, 어느 전극에 상대적으로 높은 전압을 인가하는가가 따라 워드라인 또는 비트라인을 결정하는 하나의 예가 될 수 있다.
더 상세하게, 첨부된 도면들을 참조하여 교점 저항 메모리 셀 배열을 설명하기로 한다.
도 10a는 본 발명의 하나의 실시 예에 따른 저항 메모리 셀 배열을 개략적으로 도시하는 사시도이고 도 10b는 도 10a의 저항 메모리 셀 배열에 대한 등가회로도이고 도 10c는 도 10a의 저항 메모리 셀 배열에서 하나의 저항 메모리 셀을 보여주는 사시도이다.
도 10a 내지 도10c를 참조하면, 행 방향 (x축 방향)으로 서로 평행한 복수 개의 제2전극 (상부전극)(207)이 지나간다. 열 방향 (y축 방향)으로 서로 평행한 복수 개의 도전성 라인(201)이 제2전극(207)과 복수 개의 교점들을 형성하면서 지나간다. 제2전극(207)은 워드라인으로 작용을 하고 도전성 라인(201)은 비트라인으로 작용을 한다. 또는 이와 반대로 작용을 할 수도 있다.
제2전극(207) 및 도전성 라인(201)이 교차하는 복수 개의 교점들에 제1전극 (하부전극)(203)이 위치한다. 동일한 열에 속한 복수 개의 제1전극(203)들은 동일 한 도전성 라인에 공통으로 연결된다. 제1전극(203)과 제2전극(207) 사이에는 저항 메모리 요소 박막(205)이 위치한다. 저항 메모리 요소 박막(205)은 다양한 형상을 나타낼 수 있으며 본 실시 예에서는 메모리 셀 영역 전체를 덮는다. 이와 달리 저항 메모리 요소 박막(205)은 제2전극(207)과 동일한 모양을 가질 수 있다.
제1전극(203)의 지름은 도전성 라인(201)의 폭 및 제2전극(207)의 폭보다 좁다.
비록 도시하지는 않았지만, 도전성 라인(201) 및 제2전극(207)은 적절한 행/열 해독기에 의해서 선택되어 그들의 교점에 위치하는 저항 메모리 셀이 선택된다. 비트라인에는 감지 증폭기(sense amplifier)가 연결되어 있어 선택된 저항 메모리 셀에 저장된 정보가 판독된다. 행/열 해독기 및 감지 증폭기의 구성 및 동작은 잘 알려져 있기 때문에 그에 대한 자세한 설명을 생략한다.
저항 메모리 셀의 형성 방법에 대해서는 이미 설명한 바 있다. 도전성 라인(201)을 형성하는 방법을 도 11a 및 도 11b를 참조하여 설명을 하기로 한다.
도 11a 및 도 11b는 도 10a의 저항 메모리 셀 배열을 보여주는 기판의 단면도로서 각각 제2전극 방향 및 도전성 라인 방향으로 절단했을 때의 기판의 단면도들이다. 도전성 라인(201)은 예컨대 기판(200) 위에 불순물이 도핑된 다결정 실리콘 같은 도전성 물질을 형성한 후 이를 패터닝 하는 것에 의해 형성될 수 있다. 또는 도시된 바와 같이 기판(200) 위에 도전성 라인을 한정하는 마스크를 형성한 후 마스크에 의해서 노출된 불순물 이온을 주입하는 것에 의해서 도전성 라인(201)이 형성될 수 있다. 절연막(202)을 형성한 후 패터닝 하여 제1전극을 한정하는 콘 택홀(204)을 형성한다. 콘택홀(204)을 채우도록 도전물질을 증착하고 평탄과 공정을 진행하여 콘택홀(204) 내에 한정된 제1전극(203)을 형성한다. 전이금속 산화물(205)을 형성하고 이어서 제2전극을 위한 도전물질을 형성한다. 제2전극을 위한 도전물질을 패터닝 하여 제2전극(207)을 형성한다.
특정 도전성 라인(201) 및 특정 제2전극(207)을 선택하는 것에 의해서 이들 의 교차점에 위치하는 저항 메모리 셀이 선택된다. 그런데 선택된 저항 메모리 셀 이외의 다른 저항 메모리 셀들로 향하는 누설전류를 방지하기 위해서 도 12에 도시된 바와 같이 저항 메모리 셀 배열은 다이오드(209)를 더 포함할 수 있다. 다이오드(209)는 제1전극(203) 및 도전성 라인(201) 사이에 위치한다. 다이오드(209)는, 도핑된 폴리실리콘 또는 불순물 주입에 의해서 도전성 라인(201)을 형성한 후 절연막을 증착하고 이어서 제1전극을 한정하는 콘택홀을 형성한 후 도핑된 불순물 또는 주입된 불순물과 반대 도전형의 불순물을 콘택홀을 통해서 주입하는 것에 의해서 형성될 수 있다.
다이오드를 대신해서 도전성 라인(201)과 제1전극(203)의 계면에 쇼트키 장벽(Schottky barrier)형의 콘택을 형성할 수도 있다.
도 13은 본 발명의 다른 하나의 실시 예에 따른 다층 저항 메모리 셀 배열(multi-level resistive memory cell array)을 개략적으로 보여주는 사시도로서 본 발명에 대한 보다 명확한 이해를 위해서 일부분이 절단되어 도시돼 있다. 본 실시 예의 저항 메모리 셀 배열은 도 10을 참조하여 설명을 한 저항 메모리 셀 배열과 달리 단위 메모리 셀이 수평적으로 이차원적으로 배열되는 것뿐만 아니라 수직적으 로도 배열된다. 기본적으로 본 실시 예의 어느 한 층(level)의 저항 메모리 배열은 도 10을 참조하여 설명을 한 저항 메모리 셀 배열과 동일하다. 인접하는 두 층의 전극 라인은 서로 직교하며 이들이 직교하는 교점에 플러그 형태의 전극 및 저항 메모리 요소 박막이 위치한다. 플러그 형태의 전극이 하층의 도전성 라인과 상층의 전극 라인 아래 위치한 저항 메모리 요소 박막을 연결한다.
본 실시 예의 다층 저항 메모리 셀 배열에서 최하위 층의 도전성 라인과 최상층의 전극 라인은 주어진 전압 조건에서 워드라인 또는 비트라인 중 어느 하나로 작용을 한다. 하지만, 최상층의 전극 라인 및 최하층의 도전성 라인 사이에 위치하는 전극 라인은 주어진 전압 조건에서 워드라인 및 비트라인으로 작용을 한다.
더욱 상세히 도 13을 참조하여 다층 저항 메모리 셀 배열에 대해서 설명을 하기로 한다. 도 13에는 3층의 도전성 라인들이 도시되어 있다. 최하위 층의 도전성 라인(301)은 도 10a의 도전성 라인(201)에 대응하며 행 방향 (x축 방향)으로 신장한다. 두 번째 층의 전극 라인(401)은 열 방향 (y축 방향)으로 신장하며 그 하부면에 저항 메모리 요소 박막 라인(405)이 위치한다. 두 번째 층의 전극 라인(401) 및 첫 번째 층의 도전성 라인(301)은 서로 직교하며 이들이 직교하는 교점에 전극 플러그(303)가 위치한다. 세 번째 층의 전극 라인(501)이 두 번째 층의 전극 라인(401)과 직교하면서 행 방향 (x축 방향)으로 신장한다. 세 번째 층의 전극 라인(501)과 두 번째 층의 전극 라인(401)이 교차하는 부분에 전극 플러그(403)가 위치한다. 마찬가지로 세 번째 층의 전극 라인(401)의 하부면에는 저항 메모리 요소 박막 라인(505)이 위치한다.
전극 플러그(303)를 고려하면 전극 라인(401)은 워드라인으로 간주되나, 전극 플러그(403)를 고려하면 전극 라인(401)은 비트라인으로 간주되고 전극 라인(501)이 워드라인으로 간주된다.
비록 도시하지는 않았지만, 전류 통로 형성을 위해서 각 전극 라인 및 도전성 라인의 한쪽 끝단은 콘택 플러그 등과 같은 연결 수단을 통해서 기판에 형성되고 소오스가 접지된 트랜지스터의 드레인에 연결된다. 그리고 각 전극 라인 및 도전성 라인의 다른 쪽 끝단은 행/열 해독기에 연결된다.
본 실시 예의 다층 저항 메모리 셀 배열에 따르면 수평적으로뿐만 아니라 수직적으로도 저항 메모리 셀을 패키지(package)할 수 있다 더욱 높은 집적도의 메모리 장치를 구현할 수 있다.
본 실시 예의 다층 저항 메모리 셀 배열에서 저항 메모리 요소 라인이 전극 라인과 동일한 형상을 나타내었으나, 도 14에 도시된 바와 같이 저항 메모리 셀 영역 전체를 덮을 수 있다.
도 15a는 본 발명에 다른 실시 예에 따른 선택 트랜지스터를 포함하는 저항 메모리 배열에 대한 등가 회로도이고 도 15b는 도 15a의 저항 메모리 배열에서 두 개의 저항 메모리 셀을 보여주는 워드라인에 직교하는 방향으로의 반도체 기판의 단면도이다.
도 15a를 참조하면, 개개의 저항 메모리 셀(305)의 한쪽 끝단 (예컨대 하부전극)에는 선택 트랜지스터(307)의 드레인이 연결되고, 개개의 저항 메모리 셀(305)의 다른 쪽 끝단 (예컨대 상부전극)은 비트라인(303)이 연결된다. 각각의 선 택 트랜지스터의 게이트는 연장하여 워드라인(301)을 형성한다. 선택 트랜지스터의 소오스는 접지 전압에 연결된다. 선택 트랜지스터(307)의 게이트에 문턱 전압보다 큰 바이어스 전압을 인가하고 비트라인(303)에 적절한 동작 전압을 인가하면 특정 저항 메모리 셀이 선택되고 비트라인(303)에 인가된 전압에 따라 읽기 동작 또는 스위칭 동작이 선택된 저항 메모리 셀에 수행된다.
도 15b를 참조하면, 반도체기판(400)의 소정영역에 소자분리막(403)이 제공되어 활성영역을 한정한다. 소자분리막(403)은 얕은 트렌치 격리 같은 잘 알려진 소자 분리공정을 통해서 형성될 수 있다. 활성영역 내에 서로 떨어진 제1 및 제2 드레인 영역들(4099Da, 409Db)이 제공되고, 제1 및 제2 드레인 영역들(409Da, 409Db) 사이에 공통 소오스 영역(409S)이 제공된다. 공통 소오스 영역(409S) 및 제1 드레인 영역(409Da) 사이의 활성영역 상부를 가로지르도록 제1 게이트 전극(407a)이 배치되고, 공통 소오스 영역(409S) 및 제2 드레인 영역(409Db) 사이의 활성영역 상부를 가로지르도록 제2 게이트 전극(407b)이 배치된다. 제1 및 제2 게이트 전극들(407a, 407b)은 각각 연장되어 제1 및 제2 워드라인들의 역할을 할 수 있다. 제1 및 제2 게이트 전극들(407a, 409b)은 게이트 절연막(405)에 의해 활성영역으로부터 절연된다. 제1 게이트(407a), 공통 소오스 영역(409S) 및 제1 드레인 영역(409Da)은 제1 선택 트랜지스터를 구성하고, 제2 게이트(407b), 공통 소오스 영역(409S) 및 제2 드레인 영역(409Db)은 제2 선택 트랜지스터를 구성한다. 이 같은 선택 트랜지스터는 잘 알려진 모스(MOS) 공정을 통해서 형성될 수 있다. 게이트 전극은 도전물질을 증착하고 패터닝하는 것에 의해서 형성되고 소오스 및 드레인 영 역은 불순물 이온을 주입하는 것에 의해서 형성될 수 있다.
선택 트랜지스터들 및 소자분리막(403)은 제1 절연막(415)으로 덮여진다. 제1 절연막(415)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합막(combination layer)일 수 있다. 공통 소오스 영역(409S)은 소오스 콘택트 플러그(413S)를 통하여 제1 절연막(415) 상의 공통 소오스 라인(417S)에 전기적으로 접속된다. 공통 소오스 라인(417S)은 게이트(407a, 407b)에 평행하도록 배치될 수 있다. 제1 드레인 영역(409Da)은 제1 절연막(415)을 관통하는 제1 드레인 콘택트 플러그(413Da)를 통해서 제1 드레인 콘택트(417Da)에 전기적으로 접속되고, 제2 드레인 영역(409Da)은 제1 절연막(415)을 관통하는 제2 드레인 콘택트 플러그(413Db)를 통해 제2 드레인 콘택트(417Db)에 전기적으로 접속된다. 공통 소오스 라인(417S), 드레인 콘택들(417Da, 417Db), 콘택트 플러그들(413S, 413Da, 413Db)은 절연막에 대한 패터닝 공정, 도전막 증착 공정, 증착된 도전막에 대한 패터닝 공정 등을 사용하는 것에 의해 형성될 수 있다.
제1 절연막(415) 상에 제2 절연막(419)이 위치한다. 제2 절연막은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합막(combination layer)일 수 있다. 제2 절연막(419)을 관통하여 제1 하부전극 플러그(421a)가 제1 드레인 콘택트(417Da)에 전기적으로 접속하고, 제2 하부전극 플러그(421b)가 제2 드레인 콘택트(417Db)에 전기적으로 접속한다. 저항 메모리 요소 패턴(423)이 제2 절연막(419)과 제1 및 제2 하부전극 플러그(421a, 421b)를 덮는다. 저항 메모리 요소 패턴(423) 위에 게이트(407a, 407b)에 직교하는 상부전극 라인(425)이 위치한다. 제1 하부전극 플러그 (421a)와 상부전극 라인(425)이 교차하는 부분에서 저항 메모리 셀이 형성되고, 마찬가지로 제2 하부전극 플러그(421b)와 상부전극 라인(425)이 교차하는 부분에서 저항 메모리 셀이 형성된다. 하부전극 플러그, 저항 메모리 요소 패턴 및 상부전극 라인의 형성 방법은 전술한 바와 같은 방법을 사용하여 형성될 수 있다.
본 발명에 따른 저항 메모리 셀의 스위칭 동작 시의 전압-전류 곡선이 도 16에 개략적으로 나타나 있다. 도 16에서 가로축은 셋 및 리셋을 위해 인가되는 전압(V)을, 세로축은 인가된 전압에 따라 흐르는 전류(mA)를 나타낸다. 도 15를 참조하면, 본 발명에 따른 저항 메모리 셀 구조는 1mA 이하의 낮은 셋 전류 및 리셋 전류를 나타냄을 알 수 있다. 그리고 이미 언급하였듯이, 셋 전류는 리셋 전류보다 낮은 것을 실제 확인할 수 있다.
도 1에 도시된 것 같은 종래 구조와 비교해서 본 발명의 저항 메모리 셀 구조가 낮은 동작 전류를 나태 낸다는 것을 도 17을 통해 확인할 수 있다. 도 17은 본 발명의 저항 메모리 셀 구조와 종래 저항 메모리 셀 구조 사이의 리셋 전류(mA) 분포를 도시하는 그래프이다. 본 측정을 위해서 본 발명의 저항 메모리 셀의 경우 지름 0.15마이크로미터를 갖는 텅스텐 하부전극 및 대략 둥근 지름 0.5마이크로미터의 이리듐 상부전극이 제작되었다. 종래 저항 메모리 셀의 경우 가로 0.3마이크로미터, 세로 0.7마이크로미터의 장방형의 저항 메모리 셀이 제작되었다. 그리고 200옹스트롬 두께의 니켈 산화막이 저항 메모리 요소로 사용되었다. 도 17을 참조하면, 본 발명에 따른 저항 메모리 셀이 종래 저항 메모리 셀에 비해서 월등히 낮은 리셋 전류를 나타낸다는 것을 확인할 수 있다.
본 발명에 따르면, 저항 메모리 셀의 두 전극들 중 어느 하나가 플러그 형태를 나타낸다. 따라서 저항 메모리 요소 박막과 전극 플러그 사이의 중첩면적에 의해서 스위칭 영역이 제한된다. 이 같은 본 발명에 따르면 다음과 같은 효과들이 나타난다.
반복적인 스위칭 동작에도 셋 상태 및 리셋 상태의 저항 분포에 거의 변화가 없어 저항 산포 특성이 향상되고, 감지 마진이 확보되어 신뢰성 있는 메모리 장치를 구현하고 또한 내구성 있는 메모리 장치를 구현할 수 있다.
본 발명에 따르면, 전극과 저항 메모리 요소 박막 사이의 중첩면적이 감소하여 저항 메모리 요소 박막의 그레인 경계를 통한 누설전류를 줄일 수 있다.
본 발명에 따르면 전극과 저항 메모리 요소 박막 사이의 중첩면적이 감소하여 동작 전류가 감소하고 안정된다.
저항 메모리 셀에 사용되는 전극물질은 그 식각이 어려워 식각후 그 측벽이 경사지게 형성되는 경우가 많다. 따라서 인접한 전극 사이에 전기적이 쇼트의 발생 가능성이 있고 이를 방지하기 위해 전극 간격을 멀리할 경우 메모리 장치에 요구되는 높은 집적도를 달성할 수 없다. 그러나 본 발명에 따르면, 두 전극들 중 어느 한 전극 (하부전극)이 플러그 형태로 형성되어 그에 해당하는 건식 식각이 필요치 않고 다른 전극 (상부전극)만이 건식 식각을 통해서 패터닝 되기 때문에 인접한 전극 사이의 전기적인 쇼트 발생 염려가 없고 인접한 상부전극 사이의 거리를 종래 기술에 비해서 줄일 수 있다. 이는 높은 집적도 달성이라는 측면에서 본 발명이 종 래 기술에 비해서 향상된 효과를 나타낸다는 것을 의미한다.
본 발명에 따르면, 저항 메모리 셀을 수평적으로뿐만 아니라 수직적으로도 배치할 수 있어 높은 집적도의 메모리 장치를 구현할 수 있다.

Claims (23)

  1. 절연막에 형성된 콘택홀에 위치하는 제1전극 플러그;
    상기 제1전극 플러그와 상기 제1전극 플러그 주위의 절연막을 덮는 저항 메모리 요소 패턴; 그리고
    상기 저항 메모리 요소 패턴 위에 배치된 제2전극을 포함하는 저항 메모리 셀.
  2. 제1항에 있어서,
    상기 제1전극 플러그의 지름은 상기 제2전극의 최소폭보다 작은 것을 특징으로 하는 저항 메모리 셀.
  3. 제1항 또는 제2항에 있어서,
    상기 저항 메모리 요소 패턴은 페로브스카이트 결정상을 나타내는 절연물질, 전이금속의 산화물, 또는 이들의 조합인 것을 특징으로 하는 저항 메모리 셀.
  4. 제3항에 있어서,
    상기 제1전극 플러그와 상기 저항 메모리 요소 패턴의 중첩에 의한 면적은 상기 제2전극과 상기 저항 메모리 요소 패턴의 중첩에 의한 면적보다 작은 것을 특 징으로 하는 저항 메모리 셀.
  5. 제3항에 있어서,
    상기 제2전극의 최소폭은 상기 저항 메모리 요소 패턴의 최소폭보다 더 넓은 것을 특징으로 하는 저항 메모리 셀.
  6. 제3항에 있어서,
    상기 콘택홀과 상기 제1전극 플러그 사이에 절연성 스페이서가 위치하는 것을 특징으로 하는 저항 메모리 셀.
  7. 제6항에 있어서,
    상기 제1전극 플러그는 상기 콘택홀의 일부분을 채우며,
    상기 저항 메모리 요소 패턴은 상기 콘택홀의 나머지 부분을 채우는 것을 특징으로 하는 저항 메모리 셀.
  8. 서로 평행한 복수 개의 제1전극 라인들;
    상기 제1전극 라인들과 직교하며 서로 평행한 복수 개의 제2전극 라인들;
    서로 마주보는 상기 제1전극 라인들 및 상기 제2전극 라인들의 면들 중 어느 한 전극 라인의 면들에 각각 배치된 저항 메모리 요소 패턴;
    상기 제1전극 라인들과 제2전극 라인들이 교차하는 부분에서 상기 제1전극 라인 또는 상기 제2전극 라인 중 어느 하나와 상기 저항 메모리 요소 패턴을 연결하는 복수 개의 전극 플러그를 포함하는 저항 메모리 배열.
  9. 제8항에 있어서,
    상기 전극 플러그의 지름은 상기 제1 및 제2 전극 라인들의 폭보다 작은 것을 특징으로 하는 저항 메모리 배열.
  10. 제8항 또는 제9항에 있어서,
    상기 저항 메모리 요소 패턴은 페로브스카이트 결정상을 나타내는 절연물질, 전이금속의 산화물, 또는 이들의 조합인 것을 특징으로 하는 저항 메모리 배열.
  11. 제10항에 있어서,
    상기 전극 플러그와 상기 저항 메모리 요소 패턴 사이의 중첩면적은 상기 저항 메모리 요소 패턴과 그것이 접촉하는 전극 라인 사이의 중첩면적보다 작은 것을 특징으로 하는 저항 메모리 배열.
  12. 제11항에 있어서,
    상기 저항 메모리 요소 패턴의 폭은 그것이 접촉하는 전극 라인의 폭이상인 것을 특징으로 하는 저항 메모리 배열.
  13. 절연막에 의해서 절연되면서 층층이 쌓이고 그리고 인접하는 층 사이에서 서로 교차하도록 배치되는 서로 평행한 복수 개의 전극 라인들;
    각 층의 전극 라인과 절연막 사이에 배치된 저항 메모리 요소 패턴;
    교차하는 전극 라인들의 교점 부분의 절연막을 관통하여 인접한 층의 전극 라인 및 저항 메모리 요소 패턴을 연결시키는 복수 개의 전극 플러그를 포함하는 다층 저항 메모리 배열.
  14. 제13항에 있어서,
    상기 전극 플러그의 지름이 상기 전극 라인의 폭보다 작은 것을 특징으로 하는 다층 저항 메모리 배열.
  15. 제13항 또는 제14항에 있어서,
    상기 저항 메모리 요소 패턴은 페로브스카이트 결정상을 나타내는 절연물질, 전이금속의 산화물, 또는 이들의 조합인 것을 특징으로 하는 다층 저항 메모리 배열.
  16. 제15항에 있어서,
    상기 저항 메모리 요소 패턴은 상기 전극 라인과 동일한 모양인 것을 특징으로 하는 다층 저항 메모리 배열.
  17. 제15항에 있어서,
    상기 저항 메모리 요소 패턴 위에 복수 개의 전극 라인들이 위치하는 것을 특징으로 하는 다층 저항 메모리 배열.
  18. 기판 상에 콘택홀을 구비하는 제1절연막을 형성하는 단계;
    상기 제1콘택홀을 도전물질로 채워 제1전극 플러그를 형성하는 단계;
    상기 제1전극 플러그 및 상기 제1전극 플러그 주위의 제1절연막 상에 제1저항 메모리 요소 박막 및 제2전극을 위한 도전막을 형성하는 단계를 포함하는 저항 메모리 셀 형성 방법.
  19. 제18항에 있어서,
    상기 도전막을 패터닝하여 제2전극을 형성하는 단계를 더 포함하는 저항 메모리 셀 형성 방법.
  20. 제19항에 있어서,
    상기 도전막을 패터닝할 때 하부의 제1저항 메모리 요소 박막도 동시에 패터닝하는 것을 특징으로 하는 저항 메모리 셀 형성 방법.
  21. 제19항에 있어서,
    상기 제1전극 플러그를 형성하기 전에 상기 제1콘택홀 측벽에 절연성 스페이 서를 형성하는 단계를 더 포함하는 저항 메모리 셀 형성 방법.
  22. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 제1전극 플러그에 전기적으로 연결되며 상기 제2전극에 직교하는 도전성 라인을 형성하는 단계를 더 포함하되,
    상기 도전성 라인은 상기 절연막을 형성하기 전에 형성되는 것을 특징으로 하는 저항 메모리 셀 형성 방법.
  23. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 제2전극 및 제1절연막 상에 제2절연막을 형성하고;
    상기 제1절연막을 패터닝하여 상기 제1콘택홀에 중첩되는 제2콘택홀을 형성하고;
    상기 제2콘택홀을 도전물질로 채워 제3전극 플러그를 형성하고;
    상기 제2절연막 및 제3전극 플러그 상에 제2저항 메모리 요소 박막 및 제4전극을 위한 도전막을 형성하는 것을 더 포함하는 저항 메모리 셀 형성 방법.
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