JP3211809B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、詳しくは高誘電体膜材料もしくは強誘電体膜材料
からなる誘電体膜を有する半導体記憶装置に関する。
【０００２】
【従来の技術】シリコン酸化膜と比べて大きな誘電率を
有する高誘電体膜を用いた半導体記憶装置や、自発分極
を持つ強誘電体膜を用いた半導体記憶装置が、近年開発
されている。高誘電体材料としては、ＳＴＯ〔ＳｒＴｉ
Ｏ3 、チタン酸ストロンチウム〕、ＢＳＴＯ〔（Ｂａ，
Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕
などがあり、強誘電体材料としては、ＰＺＴ〔Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 、チタン酸ジルコン酸鉛〕、ＰＬＺＴ
〔（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、チタン酸ジルコ
ン酸ランタン鉛〕、ＳＢＴ〔ＳｒＢｉ2 Ｔａ2 Ｏ9 、ス
トロンチウム・ビスマス・タンタレート〕などの酸化物
がある。これらの薄膜を形成する方法としては、ゾルゲ
ル法やＭＯＤ（Metal Organic Decomposition ）法など
の回転塗布法、スパッタ法、ＭＯＣＶＤ（Metal Organi
c Chemical Vapor Deposition ）法などが用いられてい
る。
【０００３】ＳＴＯやＢＳＴＯなどの高誘電体は、３０
０℃〜６００℃程度の比較的低い温度で形成することが
可能である。また、強誘電体材料のペロブスカイト構造
の酸化物材料であるＰＺＴも６００℃程度の比較的低い
温度で形成することが可能である。ところが、ＰＺＴの
ように鉛をその構成元素として含む材料は、鉛やその酸
化物の蒸気圧が高いため、成膜時に鉛が蒸発して膜中に
欠陥を発生させ、ひどい場合にはピンホールを発生させ
る。この結果、リーク電流が増大し、１００万回〜１億
回程度の分極反転を繰り返すと自発分極の大きさが減少
する疲労現象が起こるという欠点があった。特に、強誘
電体不揮発性メモリによるＦｅＲＡＭの分野での使用と
なると、疲労現象の少ない強誘電体膜が求められてい
る。
【０００４】一方、ビスマス層状構造化合物材料の開発
が進められている。ビスマス層状構造化合物材料は、１
９５９年にＳｍｏｌｅｎｓｋｉｉらによって発見され、
Soviet Phys.Solid State(USSR),1 (1959) G.A.Smolens
kii,V.A.Isupov and A.I.Agranovskaya,p.149 に開示さ
れている。その後、Ｓｕｂｂａｒａｏにより詳細な検討
がなされ、それがJ.Phys.Chem.Solids(USA),23 (1962)
E.C.Subbarao,p.665に開示されている。またＣａｒｌｏ
ｓ Ａ．、Ｐａｚ ｄｅ Ａｒａｕｊｏらは、このビス
マス層状構造化合物材料であるＳＢＴ膜がＦｅＲＡＭに
適していることを発見し、特に１兆回以上の分極反転後
も特性に変化が見られないという優れた疲労特性を報告
している。さらにＳＢＴ膜は分極反転に必要な電界がＰ
ＺＴ膜と比べて小さいため、特に駆動電圧が小さくなる
高集積ＦｅＲＡＭに適している。しかしながら、ＳＢＴ
の形成には、７００℃〜８００℃程度の高温プロセスが
必要になるという問題があった。
【０００５】次に、従来の半導体記憶装置の一例を、図
５の概略構成断面図によって説明する。
【０００６】図５に示すように、半導体基板（例えば第
１導電型シリコン基板）１１１には、素子間分離酸化膜
１１２が形成され、素子の形成領域を分離している。こ
の素子の形成領域にはトランジスタ１２１が形成されて
いる。このトランジスタ１２１は、半導体基板１１１上
に形成したゲート酸化膜１２２と、その上部に形成した
ポリシリコンワード線（ゲート電極も含む）１２３と、
そのゲート電極部分の両側の半導体基板１１１に形成し
たもので第１導電型とは反対極性の第２導電型の不純物
拡散領域１２４，１２５とから構成されている。上記ポ
リシリコンワード線１２３の側壁にはサイドウォール絶
縁膜１２６が形成されている。
【０００７】また半導体基板１１１上には上記トランジ
スタ１２１を覆う層間絶縁膜１１３が形成されている。
この層間絶縁膜１１３には、不純物拡散領域１２４に達
する接続孔１１４が形成され、その接続孔１１４の内部
には不純物拡散領域１２４に接続するメモリ部の導電性
プラグ１１５が形成されている。
【０００８】上記層間絶縁膜１１３上には上記導電性プ
ラグ１１５に接続する誘電体キャパシタ１３１の下部電
極層１３２と、誘電体膜１３３と、上部電極１３４とが
積層されている。この誘電体キャパシタ１３１は層間絶
縁膜１１６により被覆され、誘電体キャパシタ１３１の
上部電極１３４上に開口部１１７が形成されている。こ
の開口部１１７を通じて上部電極１３４に接続するプレ
ート線１４１が形成されている。
【０００９】さらに上記プレート線１４１を被覆する層
間絶縁膜１１８が形成されている。この層間絶縁膜１１
８、１１６、１１３には他方の上記不純物拡散領域１２
５に達するビットコンタクトホール１１９が形成され、
このビットコンタクトホール１１９通じて第２導電型の
不純物拡散領域１２５に接続するビット線１４２が形成
されている。
【００１０】従来の高誘電体材料もしくは強誘電体材料
を誘電体膜１３３に用いた誘電体キャパシタ１３１を備
えた半導体記憶装置１１０では、前記説明したように、
下部電極１３２、強誘電体膜１３３および上部電極１３
４からなる強誘電体キャパシタ１３１を上記トランジス
タ１２１上に形成したスタック型構造が採用されてい
る。それによって、メモリセル領域を縮小し、高集積化
を可能としている。このようなスタック型構造を可能と
するためには、トランジスタ（選択トランジスタ）１２
１と誘電体キャパシタ１３１との接続に導電性プラグ１
１５を用いるプラグ構造とする必要がある。
【００１１】また誘電体キャパシタの下部電極材料とし
ては、耐酸化性、耐反応性等の点から白金、イリジウ
ム、ルテニウム等の貴金属が用いられている。
【００１２】
【発明が解決しようとする課題】誘電体キャパシタに用
いられる高誘電体膜もしくは強誘電体膜の形成プロセス
においては、これらを結晶化させて高誘電率もしくは強
誘電性を得るために５００℃〜８００℃の高温酸化性雰
囲気中での処理が不可欠である。これらの高集積半導体
記憶装置の実用化に際して、誘電体キャパシタの貴金属
下部電極とポリシリコンプラグもしくはタングステンプ
ラグとが誘電体膜を形成するプロセス中の高温時に反応
したり、プラグが酸化してコンタクト不良を起こした
り、貴金属や誘電体膜の構成元素等が基板中に拡散し
て、トランジスタ特性を劣化させる等の問題があった。
このため、上記プラグと貴金属の下部電極との間に、熱
的に安定で、かつ酸素やプラグ材料や下部電極の構成元
素に対して強力なバリア性を有する導電性の拡散バリア
層が必要となっていた。
【００１３】一般的には、これまでこの拡散バリア層と
して窒化チタンを用いてきたが、高温酸化性雰囲気中で
の熱処理によって酸化されて導電性の劣化や剥離を引き
起こしていた。また、柱状の結晶粒界を伝わって酸素、
シリコン、貴金属、鉛、ビスマスなどが拡散し易く、十
分なバリア性を得ようとすると、２００ｎｍ以上の膜厚
が必要になり、これによって誘電体キャパシタの段差が
大きくなり、高集積化を阻害するという問題があった。
またこの問題を引き起こさないように、誘電体膜の熱処
理温度を下げると、十分な誘電率が得られない、十分な
強誘電性が得られない、リーク電流が増加する等の問題
が起こり、高い信頼性が得られないという問題があっ
た。
【００１４】また、上記問題を解決するために、窒化チ
タンの代わりに結晶粒界のないアモルファスの拡散バリ
ア層として窒化ケイ化タンタル（ＴａＳｉＮ）を用い、
貴金属としてイリジウムを用いることによって耐熱性を
向上させようとする試みもなされ、そのことが、J.Kudo
et al.,IEEE IEDM Technical Dugest,p.609(1997)に開
示されている。しかしながら、この場合も下部電極全体
の膜厚は２００ｎｍ〜３００ｎｍと厚いうえに耐熱性も
７００℃程度であるため、ＳＢＴ膜を用いるような高集
積ＦｅＲＡＭとしては十分ではなかった。
【００１５】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体記憶装置およびその製造方
法である。
【００１６】半導体記憶装置は、第１の電極と誘電体膜
と第２の電極とを積層して成る誘電体キャパシタと、そ
の誘電体キャパシタの第１の電極もしくは第２の電極に
接続される導電性プラグとを備えた半導体記憶装置にお
いて、第１の電極および第２の電極のうち導電性プラグ
に接続している電極は、導電性を有する金属低級酸化物
層と、酸素の拡散を阻止する拡散バリア層とを有するも
のであり、導電性プラグ側より金属低級酸化物層、拡散
バリア層が積層されているものである。
【００１７】上記半導体記憶装置では、第１の電極およ
び第２の電極のうち導電性プラグに接続している電極
は、導電性を有する金属低級酸化物層と、酸素の拡散を
阻止する拡散バリア層とを有し、導電性プラグ側から金
属低級酸化物層、拡散バリア層の順に積層されているこ
とから、例えば誘電体膜が高温酸化性雰囲気中で形成さ
れたものであっても、拡散バリア層によって金属低級酸
化物層への酸素の拡散が阻止されている。そのため、金
属低級酸化物層はそれ以上の酸化が進まないので、金属
低級酸化物層中の酸素と導電性プラグ等との反応が防止
されているとともに、誘電体膜を形成した後も金属低級
酸化物層は十分な導電性を保ているものとなっている。
特に導電性プラグがポリシリコン等のシリコン系材料で
形成されている場合であっても、金属低級酸化物層中の
酸素とシリコン系材料のシリコンとが反応してシリコン
酸化膜を形成することがないので、導通不良を生じるこ
とはない。
【００１８】半導体記憶装置の製造方法は、基板上に形
成した層間絶縁膜に接続孔を形成し、該接続孔内に導電
性プラグを形成する工程と、層間絶縁膜上に、導電性プ
ラグに接続する第１の電極を形成し、該第１の電極上に
誘電体膜と第２の電極とを積層して誘電体キャパシタを
形成する工程とを備えた製造方法において、第１の電極
の導電性プラグが接続している側に、導電性を有する金
属低級酸化物層と、酸素の拡散を阻止する拡散バリア層
とを形成する工程を備えた製造方法である。
【００１９】上記半導体記憶装置の製造方法では、誘電
体キャパシタを構成する第１の電極の導電性プラグが接
続している側に、導電性を有する金属低級酸化物層と、
酸素の拡散を阻止する拡散バリア層とを形成することか
ら、その後に誘電体膜を高温酸化性雰囲気中で形成して
も、拡散バリア層によって金属低級酸化物層への酸素の
拡散が阻止される。そのため、金属低級酸化物層はそれ
以上の酸化が進まないので、金属低級酸化物層中の酸素
と導電性プラグとの反応が防止されるとともに、誘電体
膜を形成した後も金属低級酸化物層は十分な導電性を保
てる。特に導電性プラグがポリシリコン等のシリコン系
材料で形成されている場合であっても、金属低級酸化物
層中の酸素とシリコン系材料のシリコンとが反応してシ
リコン酸化膜を形成することがないので、導通不良を生
じることはない。
【００２０】また、特に金属低級酸化物層の金属とし
て、チタン、バナジウム、クロム、鉄およびレニウムの
ような酸化物生成自由エネルギーが酸化シリコンの生成
自由エネルギーよりも小さく、かつ生成した酸化物が導
電性を有しているような金属を選択することによって、
導電性プラグの酸化が防止できるとともに十分な導電性
が確保される。
【００２１】
【発明の実施の形態】本発明の半導体記憶装置に係わる
第１の実施の形態を、図１の概略構成断面図によって説
明する。
【００２２】図１に示すように、第１導電型を有する半
導体基板１１には、素子間分離酸化膜１２が形成され、
素子の形成領域を分離している。この素子の形成領域に
はトランジスタ２１が形成されている。このトランジス
タ２１は、半導体基板１１上に形成したゲート酸化膜２
２と、その上部に形成したワード線（ゲート電極も含
む）２３と、そのゲート電極部分の両側の半導体基板１
１に形成したもので第１導電型とは反対極性の第２導電
型を有する不純物拡散領域２４，２５とから構成されて
いる。上記ワード線２３は例えば不純物をドーピングし
たポリシリコンで形成されている。上記ワード線２３の
側壁にはサイドウォール絶縁膜２６が形成されている。
【００２３】また半導体基板１１上には上記トランジス
タ２１を覆う層間絶縁膜１３が形成されている。この層
間絶縁膜１３には、不純物拡散領域２４に達する接続孔
１４が形成され、その内部には不純物拡散領域２４に接
続するメモリ部の導電性プラグ１５が形成されている。
この導電性プラグ１５は、例えば不純物をドープしたポ
リシリコンからなる。
【００２４】上記層間絶縁膜１３上には上記導電性プラ
グ１５に接続する誘電体キャパシタ３１の第１の電極
（下部電極）３２と、誘電体膜３３と、第２の電極（上
部電極）３４とが積層されている。上記下部電極３２の
導電性プラグ１５側には、導電性を有する金属低級酸化
物層５１と、酸素の拡散を阻止する拡散バリア層５２と
が順に形成されている。上記誘電体膜３３は、高誘電体
材料もしくは強誘電体材料で形成されている。
【００２５】上記金属低級酸化物層５１は、例えば、チ
タン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マ
ンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッ
ケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウ
ム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、モリ
ブデン（Ｍｏ）、テクネチウム（Ｔｃ）、ランタン（Ｌ
ａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、セリ
ウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎ
ｄ）、ウラン（Ｕ）、ネプツニウム（Ｎｐ）、プルトニ
ウム（Ｐｕ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅ
ｕ）、アメリシウム（Ａｍ）、ルテニウム（Ｒｕ）、ロ
ジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏ
ｓ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）、タリウム
（Ｔｌ）、インジウム（Ｉｎ）、鉛（Ｐｂ）およびビス
マス（Ｂｉ）からなる金属群から少なくとも１種が選択
される金属の低級酸化物からなる、シリコンに対するバ
リア性を有するとともに、導電性を有する材料で形成さ
れている。特には、チタン、バナジウム、クロム、鉄お
よびレニウムのような酸化物生成自由エネルギーが酸化
シリコンの生成自由エネルギーよりも小さく、かつ生成
した酸化物が導電性を有しているような金属を選択する
ことによって、導電性プラグ１５の酸化が防止できると
ともに十分な導電性が確保される。ここでいう金属低級
酸化物とは、化学量論的な酸素量よりも少ない酸素量を
有する酸化物をいう。
【００２６】ここでは、上記金属低級酸化物層５１は、
一例として、異なった物質の二つの層からなる。金属低
級酸化物層５１の第１の層５１ａは、シリコンに対する
バリア性を有するとともに、導電性を有する金属低級酸
化物層からなり、金属低級酸化物層５１の第２の層５１
ｂは、酸素を含む貴金属層からなり、この酸素を含む貴
金属層の貴金属層は、化学式Ｍ１a Ｍ２b Ｏc で表され
る遷移金属酸化物を含む貴金属材料からなるもので、化
学式中のＭ１は、イリジウム、ルテニウム、ロジウム、
パラジウムおよび白金のうちの少なくとも１種を含む貴
金属であり、Ｍ２は、ハフニウム、タンタル、ジルコニ
ウム、バナジウム、モリブデンおよびタングステンのう
ちの少なくとも１種を含む遷移金属であり、ａ、ｂ、ｃ
はそれぞれの元素の組成比を表し、０．４≦ａ≦０．
９、０．０２≦ｂ≦０．１５、０．０４≦ｃ、ａ＋ｂ＋
ｃ＝１なる関係を満足している。例えば、第１の層５１
ａはチタンの低級酸化物層（ＴｉＯx ）からなり、第２
の層５１ｂは酸素含有イリジウムハフニウム合金からな
る。
【００２７】なお上記導電性プラグ１５と上記金属低級
酸化物層５１と界面には、シリサイド膜５３が形成され
ていてもよい。ここでは、一例として、シリサイド膜５
３はチタンシリサイド（ＴｉＳｉ2 ）で形成されてい
る。
【００２８】上記拡散バリア層５２は、例えば、イリジ
ウム、ルテニウム、ロジウム、レニウム、オスミウム群
から選択される少なくとも１種の金属からなる、もしく
は前記金属の酸化物からなる、もしくは前記金属および
前記金属の酸化物を含む混合物からなる。ここでは、一
例として、拡散バリア層５２はイリジウムで形成されて
いる。
【００２９】上記誘電体膜３３は、ＡＢＯ3 型ペロブス
カイト構造を有するものからなる。例えば、ＳｒＴｉＯ
3 、（Ｂａ，Ｓｒ）ＴｉＯ3 、ＰｂＴｉＯ3 、Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌａ）ＴｉＯ3 、（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ3 、ＢａＴｉＯ3 、ＬｉＮｂ
Ｏ3 、ＬｉＴａＯ3 およびＹＭｎＯ3 なる化学式で表さ
れる物質のうち少なくとも１種を含んでいるものからな
る。もしくは、ビスマス系層状ペロブスカイト構造化合
物からなる。例えば、ＳｒＢｉ2 Ｔａ2 Ｏ9 、ＳｒＢｉ
2 Ｎｂ2 Ｏ9 、ＳｒＢｉ2 （Ｔａ，Ｎｂ）2 Ｏ9 、Ｂｉ
4 Ｔｉ3 Ｏ12、ＳｒＢｉ4 Ｔｉ4 Ｏ15、ＳｒＢｉ4 （Ｔ
ｉ，Ｚｒ）4 Ｏ15、ＢａＢｉ2 Ｔａ2 Ｏ9 およびＢａＢ
ｉ2 Ｎｂ2 Ｏ9 なる化学式で表される物質のうち少なく
とも１種を含んでいるものからなる。
【００３０】上記誘電体キャパシタ３１は層間絶縁膜１
６により被覆され、誘電体キャパシタ３１の上部電極３
４上に接続孔１７が形成されている。この接続孔１７を
通じて上部電極３４に接続するプレート線４１が形成さ
れている。
【００３１】さらに上記プレート線４１を被覆する層間
絶縁膜１８が形成されている。この層間絶縁膜１８、１
６、１３には他方の不純物拡散領域２５に達するビット
コンタクトホール１９が形成され、このビットコンタク
トホール１９通じて不純物拡散領域２５に接続するビッ
ト線４２が形成されている。
【００３２】上記誘電体キャパシタ３１を備えた半導体
記憶装置１０では、導電性プラグ１５に接続している下
部電極３２は、導電性を有する金属低級酸化物層５１
と、酸素の拡散を阻止する拡散バリア層５２とを有し、
導電性プラグ１５側から金属低級酸化物層５１、拡散バ
リア層５２の順に積層されていることから、例えば誘電
体膜３３が高温酸化性雰囲気中で形成されたものであっ
ても、拡散バリア層５２によって金属低級酸化物層５１
への酸素の拡散が阻止される。そのため、金属低級酸化
物層５１はそれ以上の酸化が進まないので、金属低級酸
化物層５１中の酸素と導電性プラグ１５等との反応が防
止されるとともに、誘電体膜３３を形成した後も金属低
級酸化物層５１は十分な導電性を保てる。特に導電性プ
ラグ１５がポリシリコン等のシリコン系材料で形成され
ている場合であっても、金属低級酸化物層５１中の酸素
とシリコン系材料のシリコンとが反応してシリコン酸化
膜を形成することがないので、導通不良を生じることは
ない。
【００３３】また、上記半導体記憶装置１０では、トラ
ンジスタ（選択トランジスタ）２１と誘電体キャパシタ
３１との接続に導電性プラグ１５を用いているので、強
誘電体キャパシタ３１を上記トランジスタ２１上に形成
したスタック型構造の採用が可能となっている。それに
よって、メモリセル領域を縮小し、高集積化を可能とし
ている。
【００３４】上記構成の半導体記憶装置１０では、拡散
バリア層として、導電性を有しかつ適度に少量酸化した
金属低級酸化物層５１を用いている。そして誘電体膜３
３の形成中の高温酸化性雰囲気中でも、この金属低級酸
化物層５１がそれ以上の酸化が進まないように酸素の拡
散を防止する拡散バリア層５２で被覆するような電極構
造を採用している。それによって、ポリシリコンからな
るような導電性プラグ１５等との反応を防止するととも
に、誘電体膜３３を形成した後も十分な導電性を保つこ
とができる。
【００３５】特にこの金属低級酸化物層５１の金属とし
て、チタン、バナジウム、クロム、鉄およびレニウムの
ような酸化物生成自由エネルギーが小さく、かつ生成し
た酸化物が導電性を有しているような金属、例えば上記
説明したようなチタンを選択して用いることによって、
ポリシリコンからなるような導電性プラグ１５等の酸化
を防止することができ、かつ十分な導電性が確保され
る。また、この金属低級酸化物層５１は、シリコン酸化
膜やポリシリコンなどとの密着性が良好であり、密着性
の不足による膜剥がれ等の問題がほとんど発生しない。
さらに、下部電極３２と導電性プラグ１５等との反応を
防止するとともに、誘電体膜３３を形成した後も十分な
導電性を保つことができるようにするためには、この金
属低級酸化物層５１に含まれる酸素量を適当な値に制御
する必要がある。すなわち、この金属低級酸化物層５１
に含まれる酸素量が少なすぎると導電性プラグ１５等と
の反応が引き起こされる。逆に酸素量が多すぎると導電
性が損なわれ、接触抵抗の増大を招くことになる。この
金属低級酸化物層５１中の酸素量を誘電体膜３３を形成
した後も適当な値に保つためには、酸素の拡散バリア層
５２でこの金属低級酸化物層５１を被覆することが重要
となる。
【００３６】この構造を用いた場合、例えば、導電性プ
ラグ１５上に金属低級酸化物層５１として膜厚が２０ｎ
ｍの酸化チタン（ＴｉＯ0.6 ）膜を形成し、酸素の拡散
バリア層５２として膜厚が２０ｎｍのイリジウム膜を用
いると、酸素中で７５０℃〜９００℃程度の高温に１時
間以上さらしても、ポリシリコンからなる導電性プラグ
１５の酸化や電極との反応等が起こらない。さらにイリ
ジウム膜は誘電体膜３３の下地として用いた場合、非常
に良好な誘電特性が得られるので、非常に有用である。
したがって、比較的に形成温度が低いＳＴＯ膜やＢＳＴ
Ｏ膜やＰＺＴ膜などから形成温度の高いＳＢＴ膜にまで
適用可能であるうえに、キャパシタ領域の段差を非常に
低く抑えられるので、素子の高集積化には格段に有利と
なる。
【００３７】さらに、導電性プラグ１５がポリシリコン
である場合には、プラグ表面にシリサイド膜５３を形成
することにより、さらに絶縁膜等の形成を抑えることが
できるので、さらに再現性や均一性に優れた量産を行う
ことが可能となる。
【００３８】また、チタンの低級酸化物層からなる第１
の層５１ａ上に酸素含有イリジウムハフニウム合金から
なる少量の酸素を含む貴金属層の第２の層５１ｂを形成
することで、チタンの酸化の度合いを適当な量に制御す
ることが可能になる。さらにこの第２の層５１ｂとし
て、酸化物生成自由エネルギーが小さい遷移金属の酸化
物を含む貴金属層を用いることで、誘電体膜３３の形成
中に酸素が第１の層５１ａに拡散する度合いをさらに精
密に制御することが可能となり、再現性良く素子を形成
することができる。この遷移金属の酸化物貴金属材料の
特性に関しては、特開平１０−２４２４０９号公報に詳
しく開示してある。
【００３９】次に酸素の拡散バリア層５２中の金属の作
用について以下に説明する。
【００４０】酸素の拡散バリア層５２としては、従来か
ら用いられてきた窒化チタン（ＴｉＮ）、窒化酸化チタ
ン（ＴｉＯＮ）、窒化タンタル（ＴａＮ）、窒化ケイ化
タンタル（ＴａＳｉＮ）、窒化タングステン（ＷＮ）等
の導電性窒化物なども考えられるが、これらは誘電体膜
３３に強誘電体を用いた場合には耐熱性の点で十分では
ない。ただし、Ｔａ2 Ｏ5 、ＳＴＯなどの高誘電体の場
合は使用できる場合もある。強誘電体の場合にも使用で
きる拡散バリア材料としては、現在のところ、貴金属ま
たはこれらの酸化物しか知られていない。
【００４１】酸素の拡散バリア層５２としては、単体で
は、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウ
ム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）等
の金属や、酸化イリジウム（ＩｒＯ2 ）、酸化ルテニウ
ム（ＲｕＯ2 ）、酸化ロジウム（ＲｈＯ3 ）、酸化レニ
ウム（ＲｅＯ3 ）、酸化オスミウム（ＯｓＯ3 ）等の導
電性酸化物があげられる。このような拡散バリア層５２
を用いた場合、下部電極構造は、下層より、ポリシリコ
ンからなる導電性プラグ１５、（シリサイド膜５３）、
金属低級酸化物層５１、バッファ層（図示省略）、酸素
の拡散バリア層５２、下地層（図示省略）、誘電体膜３
３となる。
【００４２】まず、酸素の拡散バリア層５２に酸化イリ
ジウム（ＩｒＯ2 ）などの導電性酸化物を用いた場合に
は、金属低級酸化物層５１中の金属が導電性酸化物中の
金属より酸化されやすい〔金属低級酸化物中の金属はシ
リコン（Ｓｉ）より酸化しやすいことから、当然、導電
性酸化物中の金属より酸化しやすくなる〕ことから、導
電性酸化物中の酸素を取り込んでしまう可能性が高い。
そのため、拡散バリア層５２と金属低級酸化物層５１と
の間にイリジウム（Ｉｒ）などのバッファ層（図示省
略）を形成しておくことが好ましい。また、導電性酸化
物上に直接誘電体膜３３を形成した場合にはリーク電流
が大きくなることが知られている。そのため、誘電体膜
３３の下層に白金（Ｐｔ）などからなる下地層（図示省
略）を形成しておくことが好ましい。
【００４３】一方、拡散バリア層５２にイリジウム（Ｉ
ｒ）を用いた場合、拡散バリア層５２に誘電体膜３３の
下地層としての効果とバッファ層としての効果とを持た
すことができるので、下地層とバッファ層とを省くこと
ができる。他の貴金属（例えばルテニウム、ロジウム、
レニウム、オスミウム）の場合にも同様の効果が得られ
る。したがって、上記図１によって説明した例では、バ
ッファ層と下地層とを省略している。
【００４４】また、誘電体の特性を考えた場合には、下
地層として白金（Ｐｔ）が最も優れているが、白金（Ｐ
ｔ）は酸素の拡散バリアにはならないため、白金（Ｐ
ｔ）と拡散バリア層との積層構造とする必要がある。し
かしながら、これ以外に、拡散バリア層中に白金（Ｐ
ｔ）を添加して、例えばイリジウム白金（ＩｒＰｔ）合
金のようにして下地層と拡散バリア層との両方の効果を
持たせて用いてもよい。
【００４５】なお、鉛とビスマスに関しては、現在のと
ころ有望な強誘電体材料にはこのどちらかの金属低級酸
化物層が必ず含まれ、最終的に下地層と反応して、Ｐｔ
2 Ｐｂ2 Ｏ7 などの酸化物層を形成し、これが拡散バリ
ア層となっていることも考えられるが、極めて稀である
と考えられる。
【００４６】次に、本発明の半導体記憶装置の製造方法
に係わる第１の実施の形態を、図２の製造工程図によっ
て説明する。なお、図２では、前記図１によって説明し
た構成部品と同様のものには同一符号を付与した。
【００４７】図２の（１）に示すように、公知のＭＯＳ
ＦＥＴの形成技術により半導体基板１１上にスイッチ用
のトランジスタ２１を形成した後、公知の技術によりそ
のトランジスタ２１を覆う層間絶縁膜１３を半導体基板
１１上に形成する。続いて、公知のリソグラフィー技術
とエッチング技術とを用いて、これから形成するキャパ
シタを半導体基板１１に形成した不純物拡散領域２４と
接続させるようにする接続孔１４を形成する。次いで、
公知の埋め込み技術によって、接続孔１４に不純物拡散
したポリシリコンを埋め込み、その後、化学的機械研磨
（以下ＣＭＰという、ＣＭＰはChemical Mechanical Po
lishing の略）法によって、層間絶縁膜１３上の余分な
ポリシリコンを研磨して除去し、接続孔１４の内部に残
したポリシリコンで導電性プラグ１５を形成するととも
に、上記層間絶縁膜１３と導電性プラグ１５との表面を
平坦化する。なお、上記導電性プラグ１５の直径は０．
４μｍであった。
【００４８】次に、図２の（２）に示すように、スパッ
タ法によって上記層間絶縁膜１３上に下部電極層６１を
形成する。この下部電極層６１は、３層の薄膜、すなわ
ち、チタン（Ｔｉ）膜と酸素を含むイリジウムハフニウ
ム合金（ＩｒＨｆＯ）膜とイリジウム（Ｉｒ）膜とから
なり、その成膜条件の詳細を以下に説明する。
【００４９】まず、公知のＳＣ２洗浄を１０分間行った
後、ＤＣスパッタ法により、Ｔｉ膜を例えば２０ｎｍの
厚さに形成した。そのときの成膜条件としては、ターゲ
ットにチタンターゲットを用い、投入電力を２ｋＷ、プ
ロセスガスにアルゴン（Ａｒ）を用い、その供給流量を
４０ｓｃｃｍ、成膜雰囲気の圧力を０．５Ｐａ、基板温
度を２００℃に設定した。
【００５０】さらに大気にさらすことなく連続して、反
応性ＤＣスパッタ法によりＩｒＨｆＯ膜を例えば２５ｎ
ｍの厚さに形成した。そのときの成膜条件としては、タ
ーゲットにイリジウムハフニウム合金（Ｉｒ94Ｈｆ6 ）
ターゲットを用い、投入電力を２ｋＷ、プロセスガスに
アルゴン（Ａｒ）と酸素（Ｏ2 ）とを用い、アルゴンの
供給流量を２８．６ｓｃｃｍ、酸素の供給流量を１．４
ｓｃｃｍ、成膜雰囲気の圧力を０．２Ｐａ、基板温度を
室温に設定した。この条件と同一条件で作製したＩｒＨ
ｆＯ膜の組成比は、Ｉｒ69.5Ｈｆ6.8 Ｏ23.7であった。
【００５１】さらに大気にさらすことなく連続して、Ｄ
Ｃスパッタ法により、Ｉｒ膜を例えば２０ｎｍの厚さに
形成した。そのときの成膜条件としては、ターゲットに
イリジウムターゲットを用い、投入電力を２ｋＷ、プロ
セスガスにアルゴン（Ａｒ）を用い、その供給流量を３
０ｓｃｃｍ、成膜雰囲気の圧力を０．２Ｐａ、基板温度
を２００℃に設定した。
【００５２】次に、化学的溶液塗布法により、この下部
電極層６１上に強誘電体膜６２として、例えばストロン
チウム・ビスマス・タンタレート（以下ＳＢＴという、
ＳＢＴはＳｒＢｉ2 Ｔａ2 Ｏ9 である）薄膜を形成す
る。まず、ＳＢＴ薄膜を形成するために用いる前駆体溶
液の合成方法、この前駆体溶液を用いてＳＢＴ薄膜を形
成する工程に関して、以下に説明する。
【００５３】溶液合成の出発原料としてタンタルエトキ
シド〔Ｔａ（ＯＣ2 Ｈ5 ）5 〕、ビスマス２エチルヘキ
サネート〔Ｂｉ（Ｃ7 Ｈ15ＣＯＯ）2 〕およびストロン
チウム２エチルヘキサネート〔Ｓｒ（Ｃ7 Ｈ15ＣＯＯ）
2 〕を使用した。タンタルエトキシドを秤量し、２エチ
ルヘキサネート中の溶解させ反応を促進させるため、１
００℃から最高１２０℃まで加熱しながら撹拌し、３０
分間反応させた。その後、１２０℃で反応によって生成
したエタノールと水分とを除去した。この溶液に、２０
ｍｌ〜３０ｍｌのキシレンに溶解させたストロンチウム
２エチルヘキサネートをＳｒ／Ｔａ＝２／５となるよう
に適量加え、１２５℃から最高温度１４０℃で３０分加
熱撹拌した。その後、この溶液に、１０ｍｌのキシレン
に溶解させたビスマス２エチルヘキサネートを溶液中の
金属元素の組成比がＳｒ／Ｂｉ／Ｔａ／＝０．８／２．
２／２になるように適量加え、１３０℃から最高温度１
５０℃で１０時間加熱撹拌した。
【００５４】次にこの溶液から低分子量のアルコールと
水と溶媒として使用したキシレンを除去するために１３
０℃〜１５０℃の温度で５時間蒸留した。この溶液から
ダストを除去するために０．４５μｍ径のフィルタで濾
過した。その後、溶液のＳＢＴの濃度が０．１ｍｏｌ／
ｌになるように調整し、これを前駆体溶液とした。な
お、これらの原料および溶液の合成方法は上記のものに
限定されるものではない。また溶媒も上記出発原料が十
分に溶解するものであればよい。
【００５５】次に上記前駆体溶液を用いて以下に説明す
る工程によって成膜を行った。まず、回転させたウエハ
上に上記前駆体溶液を滴下し回転塗布する。この塗布条
件としては、回転数を３０００ｒｐｍ、回転時間を２０
秒に設定した。その後、完全に溶媒を揮発させるため、
ウエハを２５０℃に加熱したホットプレート上に載せて
７分間大気中で乾燥させ、続いてＲＴＡ（Rapid Therma
l Annealing ）法を用いて大気圧、７５０℃の酸素雰囲
気中で３０秒間の熱処理を行った。この成膜工程を３回
繰り返した後、第１焼成として拡散炉を用いた大気圧、
７５０℃の酸素雰囲気中で６０分間の熱処理を行い、膜
厚が１７０ｎｍのＳＢＴの強誘電体からなる誘電体膜６
２を成膜した。
【００５６】次に、スパッタ法によって、誘電体膜６２
上に上部電極層６３を例えばイリジウムを５０ｎｍの厚
さに堆積して形成する。この成膜時の基板温度は２００
℃に設定した。次いで第２焼成として拡散炉を用いた大
気圧、７５０℃の酸素雰囲気中で６０分間の熱処理を行
った。
【００５７】次に図２の（３）に示すように、公知のリ
ソグラフィー技術とエッチング技術とにより、上部電極
層６３とＳＢＴの誘電体膜６２と下部電極層６１とを加
工して、例えば１．０μｍ角のパターンを形成する。そ
の結果、層間絶縁膜１３上に、導電性プラグ１５に接続
された下部電極３２（６１）、誘電体膜３３（６２）、
上部電極３４（６３）を積層してなる誘電体キャパシタ
（強誘電体キャパシタ）３１が形成された。
【００５８】上記各エッチングでは反応性イオンエッチ
ング装置を用い、上部電極層６３をエッチングするエッ
チングガスにはアルゴンと塩素との混合ガスを用い、誘
電体膜６２をエッチングするエッチングガスにはアルゴ
ンと三塩化ホウ素（ＢＣｌ3）との混合ガスを用い、下
部電極層６１をエッチングするエッチングガスにはアル
ゴンと塩素との混合ガスを用いた。このとき、強誘電体
キャパシタの側壁のプロファイル角αはおよそ６０°で
あり、ＣＤゲインは片側がおよそ０．１μｍであった。
【００５９】次に、図２の（４）に示すように、公知の
ＣＶＤ法によって、上記層間絶縁膜１３上に上記誘電体
キャパシタ３１を覆う層間絶縁膜１６を例えば酸化シリ
コンを１５０ｎｍの厚さに堆積して形成した。その後、
公知のリソグラフィー技術とエッチング技術とを用い
て、上部電極３４上の層間絶縁膜１６に接続孔１７を、
例えば０．４μｍの直径を有するように形成した。
【００６０】次に、図２の（５）に示すように、公知の
スパッタ法によって、チタン（Ｔｉ）膜を例えば２０ｎ
ｍの厚さに形成し、続いて酸窒化チタン（ＴｉＯＮ）膜
を例えば２０ｎｍの厚さに形成し、さらにアルミニウム
−シリコン（Ａｌ−Ｓｉ）合金膜を例えば５００ｎｍの
厚さに形成する。次いで公知のリソグラフィー技術とエ
ッチング技術とによりＴｉ膜、ＴｉＯＮ膜、Ａｌ−Ｓｉ
合金膜を加工して、接続孔１７を通じて上部電極３４に
接続するプレート線４１を形成した。
【００６１】その後、以下の工程を行って、前記図１に
示したように、ＣＶＤ法により層間絶縁膜１８を形成し
て平坦化を行った後、公知のリソグラフィー技術とエッ
チング技術とを用いて、他方の不純物拡散領域２５上の
上記層間絶縁膜１８、１６、１３にビットコンタクトホ
ール１９を形成した。さらに公知のアルミニウム配線技
術を用いてビット線４２を形成し、強誘電体メモリセル
（半導体記憶装置）を完成させた。
【００６２】次に、上記製造方法により作製した導電性
プラグ１５上の誘電体キャパシタ（強誘電体キャパシ
タ）３１の断面を分析した。
【００６３】まず、透過型電子顕微鏡を用いて解析を行
った。図３に示すように、ポリシリコンからなる導電性
プラグ１５の界面には、膜厚が２０ｎｍ程度の膜厚を有
するチタンシリサイド（ＴｉＳｉ2 ）からなるシリサイ
ド膜５３が形成されており、その上に２０ｎｍ程度の膜
厚を有する酸化チタン（ＴｉＯ0.5 ）からなる金属低級
酸化物層の第１の層５１ａが形成されていて、さらに２
５ｎｍ程度の膜厚を有するＩｒ85Ｈｆ9 Ｏ6 層からなる
金属低級酸化物層の第２の層５１ｂが形成されており、
その上に２０ｎｍ程度の膜厚を有するＩｒ層からなる酸
素の拡散バリア層５２が形成されていることがわかっ
た。したがって、下部電極３２はＳＢＴの誘電体膜（強
誘電体膜）３３を形成するための熱処理により、Ｔｉ層
の導電性プラグ１５側の一部が導電性プラグ１５のポリ
シリコンと反応してシリサイド化されると同時に、Ｔｉ
層の上側の残部はＩｒＨｆＯ層から拡散してきた酸素に
より一部が酸化してＴｉＯ0.5 層を形成していることが
わかった。また誘電体膜３３上にはイリジウムからなる
上部電極３４が形成されている。
【００６４】次いで公知のソーヤタワー回路を用いて上
記強誘電体メモリセルの電気特性の測定を行った。その
結果、ヒステリシスループの形状は良好であり、印加電
圧が３Ｖで残留分極Ｐｒは９．９μＣ／ｃｍ2 であり、
印加電圧が０．６Ｖで抗電界Ｅｃは３０ｋＶ／ｃｍの値
が得られた。よって、強誘電体キャパシタとして十分な
動作が確認された。また、印加電圧が３Ｖでのリーク電
流の値は、５０ｎＡ／ｃｍ2 であり、強誘電体キャパシ
タとして十分な特性が確認された。
【００６５】次に公知の疲労特性の測定を行った。すな
わち、電圧が３Ｖ、周波数１ＭＨｚのパルスを上記強誘
電体キャパシタに印加して繰り返し分極反転を行った場
合の、繰り返し分極反転回数に対する残留分極Ｐｒの変
化を測定した。その結果、２０００億サイクルの分極反
転後も残留分極Ｐｒの値に全く変化は見られず、不揮発
性メモリとして良好な特性を示した。
【００６６】さらに、上記説明したのと同様なるプロセ
スを用いて、D.K.Schroder,Semiconductor Material an
d Device Characterization,Wiley-Interscience,New Y
ork,(1990)に開示されているような公知の４端子ケルビ
ン（Kelvin）パターンを作製し、ポリシリコンの導電性
プラグ１５と下部電極３２との接触抵抗を測定した。そ
の結果、直径０．４μｍのポリシリコンの導電性プラグ
１５の場合、およそ２００Ωであり、上記構成の半導体
記憶装置の作製上、十分に小さい値であることがわかっ
た。
【００６７】また、比較のため、上記下部電極３２中の
第２の層（ＩｒＨｆＯ膜）５１ｂを、上記説明したのと
同様なる成膜条件で、反応性ＤＣスパッタ法により形成
した。そのときの成膜条件としては、ターゲットにイリ
ジウムハフニウム合金（Ｉｒ94Ｈｆ6 ）ターゲットを用
い、投入電力を２ｋＷ、プロセスガスにアルゴン（Ａ
ｒ）と酸素（Ｏ2 ）とを用い、アルゴンの供給流量を２
９．６ｓｃｃｍ、酸素の供給流量を０．４ｓｃｃｍ、成
膜雰囲気の圧力を０．２Ｐａ、基板温度を室温に設定し
た。
【００６８】その結果、誘電体（強誘電体）キャパシタ
３１を形成した後のＩｒＨｆＯ膜の組成比は、Ｉｒ87Ｈ
ｆ10Ｏ3 であった。この場合には、シリコンがＴｉＯx
の第１の層５１ａを突き破ってＩｒＨｆＯ膜の第２の層
５１ｂ中に侵入し、シリサイド化を起こしていた。これ
はＩｒＨｆＯ膜中に含まれる酸素量が少ないために、Ｔ
ｉ層の酸化が十分に行われず、ポリシリコンの導電性プ
ラグ１５との反応を抑制することができなかったものと
考えられる。しかしながら、この場合でも、シリコンに
侵入がＩｒＨｆＯ膜の第２の層５１ｂ中で止まり、ＳＢ
Ｔの誘電体（強誘電体）膜３３に影響を与えない場合に
は素子として使用できる場合もある。
【００６９】なお、上記第１の実施の形態での説明で
は、強誘電体膜の材料としてＳＢＴを用いたが、本発明
はＳＢＴに限定されるものではなく、上記説明したよう
な他の強誘電体材料や高誘電体材料を用いることも可能
である。また、誘電体膜３３の形成方法において、上記
説明した化学的溶液塗布方法の他に、ＭＯＣＶＤ法、ス
パッタ法、蒸着法等の方法を用いることができる。
【００７０】次に、本発明の半導体記憶装置に係わる第
２の実施の形態を以下に説明する。この第２の実施の形
態では、前記第１の実施の形態で説明した構造およびそ
の製造方法における下部電極３２およびその製造方法の
みが異なり、その他の構造および製造方法は同様であ
る。
【００７１】そこで、ここでは、下部電極の形成方法お
よびその構成を以下に説明する。
【００７２】まず、公知のＳＣ２洗浄を１０分間行った
後、公知のコバルトシリサイド技術により、ポリシリコ
ンの導電性プラグの表面のみにコバルトシリサイド（Ｃ
ｏＳｉ2 ）膜を例えば２０ｎｍの厚さに形成した。この
ＣｏＳｉ2 膜は前記第１の実施の形態におけるシリサイ
ド膜５３に相当する。
【００７３】その製造方法の一例を以下に説明する。例
えば、公知のＤＣスパッタ法により、コバルト（Ｃｏ）
膜を例えば１０ｎｍの厚さに形成した後、引き続き、チ
タン（Ｔｉ）膜を２０ｎｍの厚さに形成した。次にＲＴ
Ａにより、５５０℃の窒素雰囲気中で３０秒間の熱処理
を行い、ポリシリコンとコバルトとを反応させてコバル
トシリサイドを形成した。その後、公知のアンモニア過
酸化水素水洗浄を１０分間行った後、硫酸過酸化水素水
洗浄を３分間行い、Ｔｉ層および未反応のコバルト層の
みを除去する。そして再びＲＴＡにより、７００℃の窒
素雰囲気中で３０秒間の熱処理を行った。その結果、ポ
リシリコンの導電性プラグの表面のみにコバルトシリサ
イド（ＣｏＳｉ2 ）膜が形成された。
【００７４】次に、ＤＣスパッタ法により、チタン低級
酸化物（ＴｉＯx ）からなる金属低級酸化物層を例えば
２０ｎｍの厚さに形成した。そのときの成膜条件として
は、ターゲットにチタンターゲットを用い、投入電力を
２ｋＷ、プロセスガスにアルゴン（Ａｒ）と酸素
（Ｏ2 ）とを用い、アルゴンの供給流量を２９．０ｓｃ
ｃｍ、酸素の供給流量を１．０ｓｃｃｍ、成膜雰囲気の
圧力を０．２Ｐａ、基板温度を２００℃に設定した。な
お、この成膜条件で作製したＴｉＯx 膜の組成比は、Ｔ
ｉ40.5Ｏ59.5であった。
【００７５】さらに大気にさらすことなく連続して、反
応性ＤＣスパッタ法によりイリジウムからなる酸素の拡
散バリア層を例えば２０ｎｍの厚さに形成した。そのと
きの成膜条件としては、ターゲットにイリジウムターゲ
ットを用い、投入電力を２ｋＷ、プロセスガスにアルゴ
ン（Ａｒ）を用い、アルゴンの供給流量を３０ｓｃｃ
ｍ、成膜雰囲気の圧力を０．２Ｐａ、基板温度を２００
℃に設定した。
【００７６】次いで、上記第１の実施の形態で説明した
のと同様の製造方法により、誘電体膜、上部電極層を形
成する。その後、公知のリソグラフィー技術とエッチン
グ技術とにより、上部電極層と誘電体膜と下部電極層と
を加工して、誘電体キャパシタを形成した。
【００７７】この構造の下部電極は、ＳＢＴの強誘電体
膜を形成した後も各層間での元素の相互拡散や組成変化
は見られず、ポリシリコンプラグと下部電極間の接触抵
抗も２００Ω程度の良好な値を示した。
【００７８】次に、本発明の半導体記憶装置に係わる第
３の実施の形態を以下に説明する。この第３の実施の形
態では、前記第１の実施の形態で説明した構造およびそ
の製造方法における下部電極３２およびその製造方法の
みが異なり、その他の構造および製造方法は同様であ
る。
【００７９】そこで、ここでは、下部電極の形成方法を
以下に説明する。
【００８０】まず、公知のＳＣ２洗浄を１０分間行った
後、公知のチタンシリサイド技術により、ポリシリコン
の導電性プラグの表面のみにチタンシリサイド（ＴｉＳ
ｉ2）膜を例えば２０ｎｍの厚さに形成した。このＴｉ
Ｓｉ2 膜は前記第１の実施の形態におけるシリサイド膜
５３に相当する。その製造方法は、一例として、公知の
ＤＣスパッタ法により、チタン（Ｔｉ）膜を例えば１０
ｎｍの厚さに形成した後、６５０℃の窒素雰囲気中で３
０秒間の熱処理を行い、ポリシリコンとチタンとを反応
させてチタンシリサイドを形成した。その後、公知のア
ンモニア過酸化水素水洗浄を１０分間行い、未反応のＴ
ｉ層のみを除去する。そして再びＲＴＡにより、８００
℃の窒素雰囲気中で３０秒間の熱処理を行った。その結
果、導電性プラグの表面のみにチタンシリサイド（Ｔｉ
Ｓｉ2 ）膜が形成された。
【００８１】次に、ＤＣスパッタ法により、チタン低級
酸化物（ＴｉＯx ）からなる金属低級酸化物層を例えば
２０ｎｍの厚さに形成した。そのときの成膜条件として
は、ターゲットにチタンターゲットを用い、投入電力を
２ｋＷ、プロセスガスにアルゴン（Ａｒ）と酸素
（Ｏ2 ）とを用い、アルゴンの供給流量を２９．０ｓｃ
ｃｍ、酸素の供給流量を１．０ｓｃｃｍ、成膜雰囲気の
圧力を０．２Ｐａ、基板温度を２００℃に設定した。な
お、この成膜条件で作製したＴｉＯx 膜の組成比は、Ｔ
ｉ40.5Ｏ59.5であった。
【００８２】さらに大気にさらすことなく連続して、Ｄ
Ｃスパッタ法によりイリジウムからなる酸素の拡散バリ
ア層を例えば２０ｎｍの厚さに形成した。そのときの成
膜条件としては、ターゲットにイリジウムターゲットを
用い、投入電力を２ｋＷ、プロセスガスにアルゴン（Ａ
ｒ）を用い、アルゴンの供給流量を３０ｓｃｃｍ、成膜
雰囲気の圧力を０．２Ｐａ、基板温度を２００℃に設定
した。
【００８３】次いで、上記第１の実施の形態で説明した
のと同様の製造方法により、誘電体膜、上部電極層を形
成する。その後、公知のリソグラフィー技術とエッチン
グ技術とにより、上部電極層と誘電体膜と下部電極層と
を加工して、誘電体キャパシタを形成した。
【００８４】この構造の下部電極は、ＳＢＴの強誘電体
膜を形成した後も各層間での元素の相互拡散や組成変化
は見られず、ポリシリコンの導電性プラグと下部電極間
の接触抵抗も２００Ω程度の良好な値を示した。
【００８５】次に、本発明の半導体記憶装置に係わる第
４の実施の形態を以下に説明する。第４の実施の形態で
は、前記第１の実施の形態で説明した構造およびその製
造方法における下部電極およびその製造方法のみが異な
り、その他の構造および製造方法は同様である。
【００８６】そこで、ここでは、下部電極の形成方法を
以下に説明する。
【００８７】まず、公知のＳＣ２洗浄を１０分間行った
後、公知のＤＣスパッタ法により、チタン（Ｔｉ）膜を
例えば５ｎｍ〜２０ｎｍ、好ましくは１０ｎｍの厚さに
形成した。次に、反応性ＤＣスパッタ法により、金属低
級酸化物層となるチタン低級酸化（ＴｉＯx ）膜を例え
ば２０ｎｍの厚さに形成した。そのときの成膜条件とし
ては、ターゲットにチタンターゲットを用い、投入電力
を２ｋＷ、プロセスガスにアルゴン（Ａｒ）と酸素（Ｏ
2 ）とを用い、アルゴンの供給流量を２９．０ｓｃｃ
ｍ、酸素の供給流量を１．０ｓｃｃｍ、成膜雰囲気の圧
力を０．２Ｐａ、基板温度を２００℃に設定した。な
お、この成膜条件で作製したＴｉＯx 膜の組成比は、Ｔ
ｉ40.5Ｏ59.5であった。
【００８８】さらに大気にさらすことなく連続して、Ｄ
Ｃスパッタ法により、酸素の拡散バリア層となるイリジ
ウム（Ｉｒ）膜を例えば２０ｎｍの厚さに形成した。そ
のときの成膜条件としては、ターゲットにイリジウムタ
ーゲットを用い、投入電力を２ｋＷ、プロセスガスにア
ルゴン（Ａｒ）を用い、アルゴンの供給流量を３０ｓｃ
ｃｍ、成膜雰囲気の圧力を０．２Ｐａ、基板温度を２０
０℃に設定した。
【００８９】次いで、上記第１の実施の形態で説明した
のと同様の製造方法により、誘電体膜、上部電極層を形
成する。その後、公知のリソグラフィー技術とエッチン
グ技術とにより、上部電極層と誘電体膜と下部電極層と
を加工して、誘電体キャパシタを形成した。なお、上記
誘電体膜を形成する熱工程によって、上記チタン膜と導
電性プラグのシリコンとが反応してチタンシリサイド膜
を形成する。
【００９０】このような構造の下部電極は、誘電体キャ
パシタを形成した後も各層間での元素の相互拡散や組成
変化は見られず、ポリシリコンの導電性プラグと下部電
極間の接触抵抗も良好な値を示した。
【００９１】次に、本発明の半導体記憶装置に係わる第
５の実施の形態を以下に説明する。この第５の実施の形
態では、前記第１の実施の形態で説明した構造およびそ
の製造方法における下部電極およびその製造方法のみが
異なり、その他の構造および製造方法は同様である。
【００９２】そこで、ここでは、下部電極の形成方法を
以下に説明する。
【００９３】まず、公知のポリシリコンのエッチバック
技術により、ポリシリコンの導電性プラグの表面を例え
ば２０ｎｍ程度エッチバックして、導電性プラグの表面
を窪ませた。次に、ＤＣスパッタ法により、Ｔｉ膜を例
えば３０ｎｍの厚さに形成した。その後、公知のＣＭＰ
法により平坦化を行い、導電性プラグの表面にＴｉ膜を
埋め込んだ構成が形成された。
【００９４】次に、反応性ＤＣスパッタ法により、金属
低級酸化物層となる酸素含有イリジウムハフニウム合金
（ＩｒＨｆＯ）膜を例えば２５ｎｍの厚さに形成した。
そのときの成膜条件としては、ターゲットにイリジウム
ハフニウム合金（Ｉｒ94Ｈｆ6 ）ターゲットを用い、投
入電力を２ｋＷ、プロセスガスにアルゴン（Ａｒ）と酸
素（Ｏ2 ）とを用い、アルゴンの供給流量を２８．６ｓ
ｃｃｍ、酸素の供給流量を１．４ｓｃｃｍ、成膜雰囲気
の圧力を０．２Ｐａ、基板温度を室温に設定した。この
条件と同一条件で作製したＩｒＨｆＯ膜の組成比は、Ｉ
ｒ69.5Ｈｆ6.8Ｏ23.7であった。
【００９５】さらに大気にさらすことなく連続して、Ｄ
Ｃスパッタ法により、酸素の拡散バリア層となるイリジ
ウム（Ｉｒ）膜を例えば２０ｎｍの厚さに形成した。そ
のときの成膜条件としては、ターゲットにイリジウムタ
ーゲットを用い、投入電力を２ｋＷ、プロセスガスにア
ルゴン（Ａｒ）を用い、その供給流量を３０ｓｃｃｍ、
成膜雰囲気の圧力を０．２Ｐａ、基板温度を２００℃に
設定した。
【００９６】この構造の下部電極は、ＳＢＴからなる強
誘電体膜を形成した後には、図４に示すように、ポリシ
リコンの導電性プラグ１５の界面には、膜厚が２０ｎｍ
のチタンシリサイド（ＴｉＳｉ2 ）からなるシリサイド
膜５３が形成され、その上に膜厚が２０ｎｍのＴｉＯ
0.5 からなる金属低級酸化物層の第１の層５１ａが形成
され、その上に膜厚が２５ｎｍのＩｒ85Ｈｆ9 Ｏ6 から
なる金属低級酸化物層の第２の層５１ｂが形成され、さ
らにその上に膜厚が２０ｎｍのイリジウム（Ｉｒ）から
なる酸素の拡散バリア層５２が形成されていることがわ
かった。したがって、この下部電極３２は、ＳＢＴの誘
電体（強誘電体）膜３３の形成中の熱処理により、Ｔｉ
膜の導電性プラグ１５側の一部がこの導電性プラグ１５
のポリシリコンと反応してシリサイド膜５３を形成する
と同時に、Ｔｉ膜の上部の残部はＩｒＨｆＯ層から拡散
してきた酸素により一部が酸化して、ＴｉＯ0.5 からな
る金属低級酸化物層の第１の層５１ａを形成しているこ
とがわかった。また誘電体膜３３上には上部電極３４が
形成されている。
【００９７】このような構造の下部電極は、誘電体キャ
パシタ３１を形成した後も各層間での元素の相互拡散や
組成変化は見られず、ポリシリコンの導電性プラグ１５
と下部電極３２間の接触抵抗も良好な値を示した。
【００９８】次に、本発明の半導体記憶装置に係わる第
６の実施の形態を以下に説明する。第６の実施の形態で
は、前記第１の実施の形態で説明した構造およびその製
造方法における下部電極およびその製造方法のみが異な
り、その他の構造および製造方法は同様である。
【００９９】そこで、ここでは、下部電極の形成方法を
以下に説明する。
【０１００】まず、公知のポリシリコンのエッチバック
技術により、ポリシリコンの導電性プラグの表面を例え
ば１０ｎｍ程度エッチバックして、ポリシリコンプラグ
の表面を窪ませた。次に、ＤＣスパッタ法により、Ｔｉ
膜を例えば３０ｎｍの厚さに形成した。その後、公知の
ＣＭＰ法により平坦化を行い、これによって上記導電性
プラグの表面にＴｉ膜を埋め込んだ構成が形成された。
【０１０１】次に、反応性ＤＣスパッタ法により、金属
低級酸化物層となるチタン酸化（ＴｉＯx ）膜を例えば
２０ｎｍの厚さに形成した。そのときの成膜条件として
は、ターゲットにチタンターゲットを用い、投入電力を
２ｋＷ、プロセスガスにアルゴン（Ａｒ）と酸素
（Ｏ2 ）とを用い、アルゴンの供給流量を２９．０ｓｃ
ｃｍ、酸素の供給流量を１．０ｓｃｃｍ、成膜雰囲気の
圧力を０．２Ｐａ、基板温度を２００℃に設定した。こ
の条件と同一条件で作製したＴｉＯx 膜の組成比は、Ｔ
ｉ40.5Ｏ59.5であった。
【０１０２】さらに大気にさらすことなく連続して、Ｄ
Ｃスパッタ法により、酸素の拡散バリア層となるイリジ
ウム（Ｉｒ）膜を例えば２０ｎｍの厚さに形成した。そ
のときの成膜条件としては、ターゲットにイリジウムタ
ーゲットを用い、投入電力を２ｋＷ、プロセスガスにア
ルゴン（Ａｒ）を用い、その供給流量を３０ｓｃｃｍ、
成膜雰囲気の圧力を０．２Ｐａ、基板温度を２００℃に
設定した。
【０１０３】次いで、上記第１の実施の形態で説明した
のと同様の製造方法により、誘電体膜、上部電極層を形
成する。その後、公知のリソグラフィー技術とエッチン
グ技術とにより、上部電極層と誘電体膜と下部電極層と
を加工して、誘電体キャパシタを形成した。なお、上記
誘電体膜を形成する熱工程によって、上記チタン膜と導
電性プラグのシリコンとが反応してチタンシリサイド膜
を形成する。
【０１０４】このような構造の下部電極は、誘電体キャ
パシタを形成した後も各層間での元素の相互拡散や組成
変化は見られず、ポリシリコンの導電性プラグと下部電
極間の接触抵抗も良好な値を示した。
【０１０５】次に、本発明の半導体記憶装置に係わる第
７の実施の形態を以下に説明する。第７の実施の形態で
は、前記第１の実施の形態で説明した構造およびその製
造方法における下部電極およびその製造方法のみが異な
り、その他の構造および製造方法は同様である。
【０１０６】そこで、ここでは、下部電極の形成方法を
以下に説明する。
【０１０７】まず、公知のＳＣ２洗浄を１０分間行った
後、公知のＤＣスパッタ法により、チタン（Ｔｉ）膜を
例えば２０ｎｍの厚さに形成した。
【０１０８】さらに大気にさらすことなく連続して、Ｄ
Ｃスパッタ法により、金属低級酸化物層となる酸素含有
イリジウム（ＩｒＯ）膜を例えば２５ｎｍの厚さに形成
した。そのときの成膜条件としては、ターゲットにイリ
ジウムターゲットを用い、投入電力を２ｋＷ、プロセス
ガスにアルゴン（Ａｒ）と酸素（Ｏ2 ）とを用い、アル
ゴンの供給流量を２２．０ｓｃｃｍ、酸素の供給流量を
８．０ｓｃｃｍ、成膜雰囲気の圧力を０．２Ｐａ、基板
温度を２００℃に設定した。なお、このときと同様なる
条件で作製したＩｒＯ膜の組成比は、Ｉｒ65.0Ｏ35.0で
あった。
【０１０９】さらに大気にさらすことなく連続して、Ｄ
Ｃスパッタ法により、酸素の拡散バリア層となるイリジ
ウム（Ｉｒ）膜を例えば２０ｎｍの厚さに形成した。そ
のときの成膜条件としては、ターゲットにイリジウムタ
ーゲットを用い、投入電力を２ｋＷ、プロセスガスにア
ルゴン（Ａｒ）を用い、アルゴンの供給流量を３０ｓｃ
ｃｍ、成膜雰囲気の圧力を０．２Ｐａ、基板温度を２０
０℃に設定した。
【０１１０】次いで、上記第１の実施の形態で説明した
のと同様の製造方法により、誘電体膜、上部電極層を形
成する。その後、公知のリソグラフィー技術とエッチン
グ技術とにより、上部電極層と誘電体膜と下部電極層と
を加工して、誘電体キャパシタを形成した。なお、上記
誘電体膜を形成する熱工程によって、上記チタン膜の下
層と導電性プラグのシリコンとが反応してチタンシリサ
イド膜を形成するとともに、残りのチタン膜とＩｒＯ膜
の酸素とが反応して金属低級酸化物層の第１の層となる
ＴｉＯx 膜が形成される。
【０１１１】このような構造の下部電極は、誘電体キャ
パシタを形成した後も各層間での元素の相互拡散や組成
変化は見られず、ポリシリコンの導電性プラグと下部電
極間の接触抵抗も良好な値を示した。
【０１１２】また、上記各実施の形態において、導電性
プラグと下部電極との界面に形成されるシリサイド膜に
は、表１に示すようなシリサイドを用いることが可能で
ある。ただし、表１に示した各シリサイド中、最初に記
載したシリサイドが最も安定な状態である。
【０１１３】
【表１】
【０１１４】
【発明の効果】以上、説明したように本発明の半導体記
憶装置によれば、第１の電極および第２の電極のうち導
電性プラグに接続している電極は、導電性を有する金属
低級酸化物層と、酸素の拡散を阻止する拡散バリア層と
を有し、導電性プラグ側から金属低級酸化物層、拡散バ
リア層の順に積層されているので、電極上から金属低級
酸化物層への酸素の拡散を阻止することができる。した
がって、金属低級酸化物層がさらに酸化されることはな
いので、金属低級酸化物層中の酸素と導電性プラグ等と
の反応が防止できるとともに、金属低級酸化物層は十分
な導電性を保つことができる。また、金属低級酸化物層
中の酸素と導電性プラグとが反応して絶縁性の酸化膜を
形成することがないので、酸化膜による導通不良を生じ
ることはない。よって、本発明の半導体記憶装置によれ
ば、導電性プラグ等との密着性が良好でかつ顕著なバリ
ア性を有する、信頼性の高い電極構造を提供することが
できる。
【０１１５】本発明の半導体記憶装置の製造方法によれ
ば、誘電体キャパシタを構成する第１の電極の導電性プ
ラグが接続している側に、導電性を有する金属低級酸化
物層と、酸素の拡散を阻止する拡散バリア層とを形成す
るので、その後に誘電体膜を高温酸化性雰囲気中で形成
しても、拡散バリア層によって金属低級酸化物層への酸
素の拡散が阻止できる。そのため、金属低級酸化物層は
それ以上の酸化が進まないため、金属低級酸化物層中の
酸素と導電性プラグとの反応が防止できるとともに、誘
電体膜を形成した後も金属低級酸化物層は十分なバリア
性と導電性を保つことができる。よって、導電性プラグ
がたとえシリコン系材料で形成されている場合であって
も、絶縁膜を形成することによる導通不良を生じること
なく、信頼性の高い、良好なコンタクト特性を示す電極
構造の半導体記憶装置の製造方法を提供することがで
き、極めて有用の製造方法である。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置に係わる第１の実施の
形態を示す概略構成断面図である。
【図２】本発明の半導体記憶装置の製造方法に係わる第
１の実施の形態を示す製造工程図である。
【図３】透過型電子顕微鏡を用いた解析結果を示す誘電
体キャパシタの概略構成断面図である。
【図４】本発明の半導体記憶装置に係わる第５の実施の
形態を示す概略構成断面図である。
【図５】従来の半導体記憶装置を示す概略構成断面図で
ある。
【符号の説明】
１０…半導体記憶装置、１５…導電性プラグ、３１…誘
電体キャパシタ、３２…下部電極（第１の電極）、３３
…誘電体膜、３４…上部電極（第２の電極）、５１…金
属低級酸化物層、５２…拡散バリア層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (72)発明者 落合 昭彦 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平７−302888（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/28 H01L 21/8242 H01L 21/8247 H01L 27/108 H01L 29/788 H01L 29/792

Claims (28)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の電極と誘電体膜と第２の電極とを
    積層して成る誘電体キャパシタと、 前記誘電体キャパシタの第１の電極もしくは第２の電極
    に接続された導電性プラグとを備えた半導体記憶装置に
    おいて、 前記第１の電極および前記第２の電極のうち前記導電性
    プラグに接続している電極は、導電性を有する金属低級
    酸化物層と酸素の拡散を阻止する拡散バリア層とを当該
    導電性プラグ側から順次積層してなることを特徴とする
    半導体記憶装置。
  2. 【請求項２】 前記金属低級酸化物層は、酸化シリコン
    の生成自由エネルギーよりも小さい酸化物生成自由エネ
    ルギーを有する金属を少なくとも１種含むことを特徴と
    する請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記金属低級酸化物層は、シリコンに対
    するバリア性を有するとともに、導電性を有することを
    特徴とする請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記金属低級酸化物層は、チタンの低級
    酸化物層からなることを特徴とする請求項３記載の半導
    体記憶装置。
  5. 【請求項５】 前記金属低級酸化物層は、バナジウムの
    低級酸化物層からなることを特徴とする請求項３記載の
    半導体記憶装置。
  6. 【請求項６】 前記拡散バリア層は、イリジウム、ルテ
    ニウム、ロジウム、レニウム、オスミウム群から選択さ
    れる金属からなる、もしくは前記金属の酸化物からな
    る、もしくは前記金属および前記金属の酸化物を含む混
    合物からなることを特徴とする請求項１記載の半導体記
    憶装置。
  7. 【請求項７】 前記導電性プラグは不純物をドープした
    ポリシリコンからなり、 前記導電性プラグの前記キャパシタの電極とのコンタク
    ト面にシリサイド膜が形成されていることを特徴とする
    請求項１記載の半導体記憶装置。
  8. 【請求項８】 前記誘電体膜は、ＡＢＯ3 型ペロブスカ
    イト構造を有することを特徴とする請求項１記載の半導
    体記憶装置。
  9. 【請求項９】 前記誘電体膜は、ＳｒＴｉＯ3 、（Ｂ
    ａ，Ｓｒ）ＴｉＯ3 、ＰｂＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔ
    ｉ）Ｏ3 、（Ｐｂ，Ｌａ）ＴｉＯ3 、（Ｐｂ，Ｌａ）
    （Ｚｒ，Ｔｉ）Ｏ3 、ＢａＴｉＯ3 、ＬｉＮｂＯ3 、Ｌ
    ｉＴａＯ3 およびＹＭｎＯ3 なる化学式で表される物質
    のうち少なくとも１種を含んでいることを特徴とする請
    求項８記載の半導体記憶装置。
  10. 【請求項１０】 前記誘電体膜は、ビスマス系層状ペロ
    ブスカイト構造化合物からなることを特徴とする請求項
    １記載の半導体記憶装置。
  11. 【請求項１１】 前記誘電体膜は、ＳｒＢｉ2 Ｔａ2 Ｏ
    9 、ＳｒＢｉ2 Ｎｂ2 Ｏ9 、ＳｒＢｉ2 （Ｔａ，Ｎｂ）
    2 Ｏ9 、Ｂｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ4 Ｔｉ4 Ｏ15、Ｓ
    ｒＢｉ4 （Ｔｉ，Ｚｒ）4 Ｏ15、ＢａＢｉ2 Ｔａ2 Ｏ9
    およびＢａＢｉ2 Ｎｂ2 Ｏ9 なる化学式で表される物質
    のうち少なくとも１種を含んでいることを特徴とする請
    求項１０記載の半導体記憶装置。
  12. 【請求項１２】 前記金属低級酸化物層は、異なった物
    質の二つの層からなり、 前記金属低級酸化物層の第１の層は、シリコンに対する
    バリア性を有するとともに、導電性を有する金属低級酸
    化物層からなり、 前記金属低級酸化物層の第２の層は、酸素を含む貴金属
    層からなり、 前記酸素を含む貴金属層の貴金属は、イリジウム、ルテ
    ニウム、ロジウム、レニウム、オスミウム、パラジウム
    および白金のうちの少なくとも１種を含むことを特徴と
    する請求項１記載の半導体記憶装置。
  13. 【請求項１３】 前記金属低級酸化物層の第１の層は、
    チタンの低級酸化物層からなることを特徴とする請求項
    １２記載の半導体記憶装置。
  14. 【請求項１４】 前記酸素を含む貴金属層は、化学式Ｍ
    １a Ｍ２b Ｏc （Ｍ１は貴金属、Ｍ２は遷移金属、ａ、
    ｂ、ｃはそれぞれの元素の組成比を表す）で表される遷
    移金属酸化物を含む貴金属材料からなり、 前記遷移金属は、ハフニウム、タンタル、ジルコニウ
    ム、バナジウム、モリブデンおよびタングステンのうち
    の少なくとも１種を含み、 前記組成範囲が、０．４≦ａ≦０．９、０．０２≦ｂ≦
    ０．１５、０．０４≦ｃ、ａ＋ｂ＋ｃ＝１なる関係を満
    足することを特徴とする請求項１２記載の半導体記憶装
    置。
  15. 【請求項１５】 基板上に形成した層間絶縁膜に接続孔
    を形成し、該接続孔内に導電性プラグを形成する工程
    と、 前記層間絶縁膜上に、前記導電性プラグに接続する第１
    の電極を形成し、該第１の電極上に誘電体膜と第２の電
    極とを積層して誘電体キャパシタを形成する工程とを備
    えた半導体記憶装置の製造方法において、 前記第１の電極の前記導電性プラグが接続している側
    に、導電性を有する金属低級酸化物層と、酸素の拡散を
    阻止する拡散バリア層とを形成する工程を備えたことを
    特徴とする半導体記憶装置の製造方法。
  16. 【請求項１６】 前記金属低級酸化物層を、酸化シリコ
    ンの生成自由エネルギーよりも小さい酸化物生成自由エ
    ネルギーを有する金属を少なくとも１種含むように形成
    することを特徴とする請求項１５記載の半導体記憶装置
    の製造方法。
  17. 【請求項１７】 前記金属低級酸化物層を、シリコンに
    対するバリア性を有するとともに、導電性を有する材料
    で形成することを特徴とする請求項１５記載の半導体記
    憶装置の製造方法。
  18. 【請求項１８】 前記金属低級酸化物層を、チタンの低
    級酸化物で形成することを特徴とする請求項１７記載の
    半導体記憶装置の製造方法。
  19. 【請求項１９】 前記金属低級酸化物層を、バナジウム
    の低級酸化物で形成することを特徴とする請求項１７記
    載の半導体記憶装置の製造方法。
  20. 【請求項２０】 前記拡散バリア層を、イリジウム、ル
    テニウム、ロジウム、レニウムおよびオスミウム群から
    選択される金属、もしくは前記金属の酸化物、もしくは
    前記金属および前記金属の酸化物を含む混合物で形成す
    ることを特徴とする請求項１５記載の半導体記憶装置の
    製造方法。
  21. 【請求項２１】 前記導電性プラグを、不純物をドープ
    したポリシリコンで形成した後、前記導電性プラグのコ
    ンタクト面にシリサイド膜を形成することを特徴とする
    請求項１５記載の半導体記憶装置の製造方法。
  22. 【請求項２２】 前記誘電体膜を、ＡＢＯ3 型ペロブス
    カイト構造を有する材料で形成することを特徴とする請
    求項１５記載の半導体記憶装置の製造方法。
  23. 【請求項２３】 前記誘電体膜を、ＳｒＴｉＯ3 、（Ｂ
    ａ，Ｓｒ）ＴｉＯ3、ＰｂＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔ
    ｉ）Ｏ3 、（Ｐｂ，Ｌａ）ＴｉＯ3 、（Ｐｂ，Ｌａ）
    （Ｚｒ，Ｔｉ）Ｏ3 、ＢａＴｉＯ3 、ＬｉＮｂＯ3 、Ｌ
    ｉＴａＯ3 およびＹＭｎＯ3 なる化学式で表される物質
    のうちの少なくとも１種を含む材料で形成することを特
    徴とする請求項２２記載の半導体記憶装置の製造方法。
  24. 【請求項２４】 前記誘電体膜を、ビスマス系層状ペロ
    ブスカイト構造化合物で形成することを特徴とする請求
    項１５記載の半導体記憶装置の製造方法。
  25. 【請求項２５】 前記誘電体膜を、ＳｒＢｉ2 Ｔａ2 Ｏ
    9 、ＳｒＢｉ2 Ｎｂ2 Ｏ9 、ＳｒＢｉ2 （Ｔａ，Ｎｂ）
    2 Ｏ9 、Ｂｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ4 Ｔｉ4 Ｏ15、Ｓ
    ｒＢｉ4 （Ｔｉ，Ｚｒ）4 Ｏ15、ＢａＢｉ2 Ｔａ2 Ｏ9
    およびＢａＢｉ2 Ｎｂ2 Ｏ9 なる化学式で表される物質
    のうちの少なくとも１種を含む材料で形成することを特
    徴とする請求項２４記載の半導体記憶装置の製造方法。
  26. 【請求項２６】 前記金属低級酸化物層を、異なった物
    質の二つの層で形成し、 前記金属低級酸化物層の第１の層を、シリコンに対する
    バリア性を有するとともに、導電性を有する金属低級酸
    化物で形成し、 前記金属低級酸化物層の第２の層を、酸素を含み、かつ
    イリジウム、ルテニウム、ロジウム、レニウム、オスミ
    ウム、パラジウムおよび白金のうちの少なくとも１種を
    含む材料で形成することを特徴とする請求項１５記載の
    半導体記憶装置の製造方法。
  27. 【請求項２７】 前記金属低級酸化物層の第１の層を、
    チタンの低級酸化物で形成することを特徴とする請求項
    ２６記載の半導体記憶装置の製造方法。
  28. 【請求項２８】 前記金属低級酸化物層の第２の層を、
    化学式Ｍ１a Ｍ２bＯc （ただし、Ｍ１は貴金属、Ｍ２
    は遷移金属、ａ、ｂ、ｃはそれぞれの元素の組成比を表
    す）で表される遷移金属酸化物を含む貴金属材料で形成
    する際に、 その組成範囲が、０．４≦ａ≦０．９、０．０２≦ｂ≦
    ０．１５、０．０４≦ｃ、ａ＋ｂ＋ｃ＝１なる関係を満
    足し、 前記遷移金属を、ハフニウム、タンタル、ジルコニウ
    ム、バナジウム、モリブデンおよびタングステンのうち
    少なくとも１種から選択して用いることを特徴とする請
    求項２６記載の半導体記憶装置の製造方法。
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