KR100391987B1 - 강유전체 캐퍼시터를 갖는 반도체 장치 및 그 제조방법 - Google Patents

강유전체 캐퍼시터를 갖는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 강유전체 캐퍼시터를 사용하는 반도체 장치 및 형성방법에 관한 것으로, 반도체 장치는, 콘택 플러그를 포함하는 층간 절연막 위에 형성되는, 산소 베리어 메탈층, 상기 산소 베리어 메탈층 및 산소와 결합하여 도전성 고용체를 형성하는 물질층, 산소 베리어 메탈층의 3층으로 이루어진 산소 베리어층 패턴과, 상기 산소 베리어층에 전기적으로 접속되는 전극과 강유전체 유전막을 구비하는 캐퍼시터를 포함하여 이루어지며, 산소 베리어층과 콘택 플러그 사이의 접촉층(wetting layer) 및 산소 베리어층과 캐퍼시터 전극 사이의 이리듐 산화막이 더 구비되는 것이 바람직하다.

Description

강유전체 캐퍼시터를 갖는 반도체 장치 및 그 제조방법{semiconductor devices having ferroelectric material capacitor and method of making the same}
본 발명은 강유전체 캐퍼시터를 갖는 반도체 장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는 강유전체 캐퍼시터와 연결되는 콘택 플러그의 계면 산화를 막을 수 있는 구성을 가지는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치 가운데 FRAM(Ferroelectric Random Access Memory)이나 DRAM(Dynamic Random Access Memory)에서는 트렌지스터와 함께 캐퍼시터가 구비된다. 고집적화 경향이 심화될수록 캐퍼시터가 차지하는 면적도 줄어들고, 이에 따른 반도체 장치의 특성 저하가 문제가 된다. 따라서, 캐퍼시터를 가지는 반도체 장치에서 캐퍼시터가 적은 면적을 차지하면서 많은 정전용량을 확보하도록 하는 것이 반도체 장치 설계와 제조에 중요한 요소가 된다.
DRAM 장치에서의 강유전체 캐퍼시터 사용의 필요성도 장치 고집적화에 따라 늘고 있으나, 특히, FRAM(Ferroelectric Random Acess Memory)에서 강유전체 캐퍼시터의 사용은 특성상 필수적인 것이라 볼 수 있다. FRAM은 플래시 메모리와 같은 일종의 비휘발성 메모리이나, 1012이상의 뛰어난 지속성(endurance), 수십 나노초(nsec)의 빠른 연산속도, 5Volt 이하의 낮은 작동 전압, 낮은 소비전력으로인하여 최근 크게 주목을 받고 있다. 이러한 FRAM이 높은 부가가치의 상품으로 실현되기 위해서는 디램과 같은 1 트렌지스터/ 1 캐퍼시터의 셀 구조가 확립되고, 다층 배선공정이 도입되어야 하며, 데이타 보유능력, DRAM에 필적하는 읽기 및 쓰기 반복성 등 신뢰성이 높아져야 한다.
DRAM이나 FRAM에서 고유전막 캐퍼시터를 형성함에 있어서 가장 문제되는 것 가운데 하나가 트랜지스터 전극과 캐퍼시터 전극을 연결하는 콘택 플러그의 캐퍼시터 전극 계면에서의 산화현상이다. 1 트랜지스터 /1 캐퍼시터 구조에서는 트랜지스터와 캐퍼시터를 연결하는 콘택이 필수적이며, 폴리실리콘 혹은 텅스텐으로 된 콘택 플러그를 사용하게 된다. 강유전체 캐퍼시터에서는 유전막을 적층한 다음 산소 분위기에서 열처리하게 되는데 이때 공정 환경에 직접 노출되거나 산소를 통과시키는 물질층을 통하여 공정 환경에 간접적으로 노출되면 콘택 플러그의 표면이나 물질층과의 계면이 산화된다.
콘택 플러그는 강유전체 캐퍼시터의 하부 전극과 연결된다. 강유전체 캐퍼시터의 하부 전극은 열과 산화에 강한 백금(Pt) 등을 사용하며, 백금 전극은 산소 이동을 차폐하지 못한다. 따라서, 유전막이나 환경 중의 산소는 하부 전극을 통해 하부 전극과 연결되는 콘택 플러그 계면을 산화시킨다. 실리콘 및 텅스텐(W)의 산화막은 도체가 아니므로 표면이나 계면의 일부만 산화가 이루어지는 경우에도 콘택의 저항은 매우 높아져 셀(Cell)의 작동을 어렵게 한다.
따라서 강유전체 캐퍼시터를 형성할 때 이러한 계면 산화를 막기 위해 산소를 통과시키는 하부 전극과 콘택 플러그 사이에는 산소 베리어층(barrier layer)을설치하는 것이 일반적이다. 산소 베리어층으로는 많은 물질들이 연구되고 있다. 산소 베리어층이 되기 위해서는 자체가 도전성을 띄면서 산화되지 않거나, 산화되어도 도전성을 가지는 물질이 필요하며, 자체로서 혹은 산화된 막이 내부에서 산소가 잘 확산되지 않도록 하는 성질을 가지는 물질이 적합하다. 또한 캐퍼시터 하부 전극과 콘택 플러그 모두와 접촉성이 좋고 오믹 콘택(ohmmic contact)을 이루는 것이 필요하다.
근래에 강유전체 캐퍼시터의 산소 베리어 물질로 이리듐(Ir), 루테니움(Ru), 오스뮴(Os) 등의 귀금속 물질들이 사용되고 있다. 가령, 일본특허공개 JP1998-242408을 참조하면, 콘택 플러그와 백금 하부전극 사이에 티타늄 접합층, 이리듐-이트륨-산소가 혼합된 베리어층 및 티타늄 접합층이 설치되는 구조를 볼 수 있다. 또한, 일본특허공개 JP1998-173138을 참조하면, 실리콘층 콘택 플러그와 고유전체 캐퍼시터 하부전극 사이에 티타늄 오믹 콘택층, 티타늄 질화막 실리콘 확산 베리어층, 이리듐/이리듐 산화막/이리듐의 다층 산소 베리어층이 설치되어 있다.
이러한 기존 구성의 산소 베리어층은 산소가 베리어층을 통과하여 확산되는 것을 저지하는 역할을 주로하는 것이다. 그러나 고온에서 미량이나마 산소가 베리어층 내부로 진입하는 경우가 발생하고, 일단 베리어층 내부에 진입한 산소는 고정되지 못하고 베리어층을 통과하게 된다. 그리고 베리어층을 통과한 산소는 베리어층과 연결되는 콘택 플러그의 계면에서 산화막을 형성하여 콘택 저항을 높이고 셀의 정상적인 동작을 방해한다. 즉 구동 전압 요구량을 높이거나, 동작에 요구되는 시간이 증가되는 문제가 발생한다.
특히, 반도체 장치의 고집적화 경향에 따라 소자의 크기가 작아지고, 베리어층의 두께도 작아지면서 산소가 베리어층을 통과할 확률이 점차 증가하게 된다.
본 발명은 이러한 문제점을 해결하기 위한 것으로 강유전체 캐퍼시터와 콘택 플러그 사이의 기존의 산소 베리어층에 비해 산소 차폐의 효과가 더 큰 산소 베리어층을 가지는 반도체 장치 및 그 형성방법을 제공하는 것을 목적으로 한다.
본 발명의 목적은 고온 환경에서 강유전체 캐퍼시터와 콘택 플러그 사이의 베리어층 내에 산소가 진입하는 경우에도 산소를 콘택 플러그 계면으로 통과시키지 않는 베리어층을 가진 반도체 장치 및 그 형성방법을 제공하는 것을 목적으로 한다.
도1 내지 도5는 본 발명에 따른 FRAM의 형성방법의 공정단계들을 나타내는 공정 단면도,
도6은 본발명의 효과 확인을 위한 테스트 모듈의 부분 단면도,
도7은 도6의 테스트 모듈에 의해 본 발명의 산소 베리어층과 이리듐 단일 베리어층의 누적 저항을 측정한 결과 그래프이다.
※도면의 주요부분에 대한 부호의 설명
10: 기판 11: 제1 층간 절연막
13: 제2 층간 절연막 15: 비트라인
17: 스토리지 노드 콘택 플러그 19: 접착층(wetting layer)
21,25: 이리듐층 23: 티타늄층
27: 산소 베리어층 29: 이리륨 산화막
31,35: 전극층 33: 강유전막
37: 캡핑층 39: 제3 층간 절연막
41: 제4 층간 절연막 43: 알루미늄 배선
45: 전극 217: 콘택 플러그
231: 하부전극 및 산소 베리어층 237,239: 노드
상기 목적을 달성하기 위한 본 발명의 반도체 장치는, 콘택 플러그를 포함하는 층간 절연막 위에 형성되는, 산소 베리어 메탈층, 상기 산소 베리어 메탈층 및 산소와 결합하여 도전성 고용체를 형성한 물질층, 산소 베리어 메탈층의 3층으로 이루어진 산소 베리어층 패턴과, 상기 산소 베리어층에 전기적으로 접속되는 전극과 강유전체 유전막을 구비하는 캐퍼시터를 포함하여 이루어진다.
통상, 산소 베리어층과 콘택 플러그 사이에는 오믹 콘택을 형성하기 위해 혹은 접촉성을 좋게 하기 위해 접촉층(wetting layer)를 매개로 전기적으로 접속된다. 접촉층은 티타늄(Ti) 혹은 탄탈럼(Ta)과 이들 원소의 화합물막으로 형성되는 것이 바람직하다. 그리고, 캐퍼시터 전극은 열과 산화에 강한 백금으로 형성되는것이 일반적이다.
산소 베리어 메탈로는 이리듐을 사용하고, 산소 베리어층과 캐퍼시터 전극 사이에는 이리듐 산화막을 설치하는 것이 바람직하다. 이리듐 산화막은 강유전막을 산소 분위기에서 열처리하여 형성할 때 강유전막에 모자라기 쉬운 산소를 공급하는 역할을 할 수 있고 동시에 베리어층과 캐퍼시터 전극 사이의 바람직하지 않은 합금 결합을 방지하는 역할도 한다.
강유전막은 통상 PZT(PbZrTiO3), BST(BaSrTiO3), BSTN, BSTT 등을 사용한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 형성방법에 따르면, 기판에 콘택 플러그를 포함하는 층간 절연막을 형성한다. 콘택 플러그 및 주변부를 포함하는 층간 절연막 위쪽에 콘택 플러그와 전기적으로 접속되는 산소 베리어층을 형성한다. 그리고 산소 베리어층 위에 전기적으로 접속되도록 강유전체 캐퍼시터의 하부 전극을 형성한다. 이때, 산소 베리어층은 자체가 산소 베리어의 역할을 하는 베리어 메탈층과 베리어 메탈층 사이에 티타늄, 탄탈럼(Ta)과 같은 전이 금속이 개재시켜 만들어진다.
바람직하게는 산소 베리어층 위에 캐퍼시터 전극을 형성하기 전에 베리어 메탈의 산화막이 적층된다. 따라서, 베리어 메탈의 산화막은 도전성을 가지는 것이 필요하다. 베리어 메탈로 적합한 것은 자체로서 산소 베리어층의 역할을 하는 재질이며, 백금을 제외한 오스뮴, 루테늄, 이리듐 등의 귀금속류를 들 수 있다. 베리어 메탈의 산화막을 증착하여 형성할 경우, 형성 초기에 산소의 함량이 불안정한 상태를 이루므로 어닐링을 통해 성분이 일정한 균질로 형성하는 것이 바람직하다.
산소 베리어층과 콘택 플러그 사이에는 오믹 콘택을 위해서 또한 계면 접촉성을 향상시키기 위해서 티타늄 같은 별도의 접촉층(wetting layer)을 먼저 형성할 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
도1 내지 도5는 본 발명에 따른 FRAM 형성방법의 특정 단계들을 나타내는 공정 단면도이다.
도1을 참조하면, 기판(10)에 소자 분리를 실시하고, 게이트 및 소오스/드레인을 가지는 MOS 트랜지스터 구조를 형성한다. 그리고, 트랜지스터 구조를 갖춘 기판(10) 전면에 제1 층간 절연막(11)을 형성한다. 그리고 제1 층간 절연막(11)을 패터닝하여 비트라인 콘택 홀을 형성하고, 제1 도전층을 적층 및 패터닝하여 비트라인 콘택 홀을 채우는 콘택 플러그 및 콘택 플러그와 연결되는 비트라인(15)을 형성한다. 비트라인(15) 위로 제2 층간 절연막(13)이 형성된다. 패터닝을 통해 제2 및 제1 층간 절연막(15,13)에 스토리지 노드 콘택 홀을 형성하고 제2 도전층 적층으로 콘택 홀을 채운다. 그리고, CMP나 에치 백 같은 평탄화 식각을 통해 스토리지 노드 콘택 플러그(17)를 형성한다.
도2를 참조하면, 스토리지 노드 콘택 플러그(17)가 형성된 기판(10) 위로 산소 베리어층(27)이 형성된다. 산소 베리어층(27)은 이리듐층(21), 티타늄층(23), 이리듐층(25)을 차례로 적층하여 이루어진다. 우선, 자체가 산소 베리어 메탈의 성질을 가지는 이리듐층(21)을 적층한다. 이리듐층은 스퍼터링 방법을 사용하여 적층할 수 있다. 한편, 도2와 같이 이리듐층 적층 전에 티타늄층을 접착층(19)으로 먼저 형성할 수 있다. 이는 제2 층간 절연막(15)인 실리콘 산화막과 금속층인 이리듐층(21) 사이의 열팽창계수의 차이가 크므로 후속 공정에서 열 스트레스에 의해 층간 박리가 발생하는 것을 방지하기 위한 것이다. 접착층(19)으로 티타늄 외에 티타늄 계열의 티타늄 실리사이드(TiSi), 티타늄 나이트라이드(TiN), 티타늄 실리콘 나이트라이드(TiSiN), 티타늄 알루미늄 나이트라이드(TiAlN) 등을 사용하거나, 탄탈럼 계열의 탄탈럼, 탄탈럼 실리사이드(TaSi), 탄탈럼 나이트라이드(TaN), 탄탈럼 실리콘 나이트라이드(TaSiN), 탄탈럼 알루미늄 나이트라이드(TaAlN) 등도 사용할 수 있다.
접착층(19)과 베리어 메탈인 이리듐층(21)이 적층된 다음에는 티타늄층(23) 을 적층한다. 티타늄층 대신에 동등하게 작용할 수 있는 탄탈럼층을 적층할 수도 있다. 그리고 다시 산소 베리어 메탈인 이리듐층(25)을 적층한다. 티타늄층(23)은 이리듐층들(21,25) 사이에 위치하면서 이리듐과 합금의 형태로 존재할 수 있도록 500Å 이하, 바람직하게는 200Å 이하로 형성한다. 실질적으로는 이리듐층(25)을 통과하여 진입한 산소와 결합하여 도체성 티타늄 산화막 혹은 이리듐-티타늄-산소의 합금층을 형성하게 된다. 이들 티타늄 산화막이나 합금층의 산소는 스토리지 노드 콘택 플러그(17) 계면으로 가기 위해서 다시 이리듐층(21)을 투과해야 하므로 플러그 계면에 도달하기는 어렵다. 그리고, 이리듐-티타늄-산소의 합금층도 그레인이 세밀한 층으로 산소 베리어로 작용하므로 바람직하게는 티타늄층(23)을 얇게 형성하여 이리듐-티타늄-산소의 합금층이 만들어지도록 유도한다.
따라서, 후속되는 캐퍼시터 강유전체 유전막 형성공정에서 고온의 산화분위기에 의해 소량의 산소가 베리어 메탈인 이리듐층을 투과하는 경우에도 티타늄, 티타늄 이리듐 합금층은 쉽게 산소를 포획하여 더이상 콘택 플러그 계면으로 확산되지 않도록 한다.
도3을 참조하면, 3층 구조의 산소 베리어층(27) 위에 FRAM 셀의 피로(fatigue) 특성을 개선할 수 있도록 이리듐 산화막(29)을 적층한다. FRAM 장치가 상품가치를 높이기 위해서는 계속 반복해서 쓰고 읽기를 할 수 있도록 반복(endurance) 특성이 좋아야 한다. 캐퍼시터 강유전막 형성시 충분한 산소가 공급되지 못하면 강유전막에 공극이 발생하고, 공극이 많은 경우 캐퍼시터의 반복 특성이나 데이터 보유력(retention)에 악영향을 미친다. 산소 베리어층과 강유전체 캐퍼시터의 전극 사이에 이리듐 산화막을 형성하면 캐퍼시터의 강유전막 형성단계에서 강유전막에 산소를 공급하는 역할을 하여 강유전막의 공극을 줄이는 역할을 한다. 한편, 이리듐 산화막은 증착 초기단계에는 이리듐 원소와 산소 원소의 조성이 1:2를 이루지 못하고 불안하여 콘택 플러그 계면에 영향을 미칠 정도로 많은 산소가 공급될 수 있다. 이를 방지하기 위해 이리듐 산화막 증착후 어닐링을 하는 것이 바람직하다. 어닐링은 400℃ 정도의 온도와 대기 분위기에서 이루어진다. 어닐링을 하면 이리듐 산화막의 산소 조성비가 일정하게 안정되어 과도한 산소 방출을 방지할 수 있고, 열처리 과정에서 전단계의 이리듐층 적층과정에 따라 발생한 기판의 스트레스를 완화시킨 역할도 할 수 있다.
또한, 이리듐 산화막은 이리듐층이 백금 전극 형성단계에서 백금 전극과 직접 닿게 될 경우 백금에 이리듐이 확산되어 백금 전극층 위로 후속 강유전막이 형성될 때 강유전막의 결정 성장에 방해가 되는 현상도 방지할 수 있다.
도4에 따르면, 이리듐 산화막(29) 위로 백금 전극층(31)이 적층된다. 이어서, 백금 전극층(31) 위로 강유전막(33)이 적층된다. 처음 형성된 강유전막(33)의 강유전성을 높이기 위해 페르보스카이트 결정구조를 형성하도록 한다. 이를 위해 대기와 같이 산소가 풍부한 분위기에서 700℃로 10 분 정도 열처리를 한다. 이 열처리 과정에서 강유전막(33)은 강유전성 페르보스카이트 구조를 가지도록 재형성되며, 산소 베리어층(27) 가운데 산소 베리어 메탈인 이리듐층(25)을 통과한 산소가 티타늄층(23)에서 이리듐, 티타늄과 함께 결합하여 실제로는 이리듐-티타늄-산소의 합금층을 형성하게 된다. 이어서 캐퍼시터 상부 전극층(35)이 적층된다. 상부 전극층(35)으로는 이리듐막과 이리듐 산화막으로 된 복합막을 사용하거나 백금층을 사용할 수 있다. 그리고 상부 전극층(35), 강유전막(33), 하부 전극층을 이루는 백금 전극층(31)을 차례로 패터닝한다. 이렇게 형성된 캐퍼시터 구조 위로 캡핑층(37)이 적층되고 패터닝된다.
도5에 따르면, 캐퍼시터에 대한 캡핑층(37) 패턴이 형성된 다음으로 제3 층간 절연막(39), 알루미늄 배선(43), 제4 층간 절연막(41), 캐퍼시터의 상부 전극에 연결되는 전극(45) 및 배선이 이루어진다. 결과 고집적 1 트랜지스터/1 캐퍼시터 구조의 FRAM 셀이 이루어진다.
도6은 본발명의 효과 확인을 위한 테스트 모듈의 부분 단면도이다. 도면을 참조하여, 테스트 방법을 설명하면, 노드 '237'은 캐퍼시터 하부전극 및 산소 베리어층(231)과 연결되어 있고, 캐퍼시터 하부전극 및 산소 베리어층(231)의 하부막질은 콘택 플러그(217)를 통해 기판(10)의 활성 영역과 연결되어 있으며, 그 활성 영역은 다른 쪽으로 노드 '239'와 연결되어 있다. 이러한 구조의 소자를 1000개를 직렬로 연결하여 산소 베리어층의 콘택 저항을 측정할 수 있도록 되어 있다.
본 발명에 의해 이루어진 산소 베리어층 구성에서 콘택 플러그 크기를 0.4μm 라면 도7의 네모점으로 이어지는 그래프와 같은 콘택 저항을 측정할 수 있다. 함께 세모점으로 그려진 것은 단일한 이리듐층으로 이루어진 산소 베리어층의 경우에서 같은 같은 실험을 한 경우의 콘택 저항값이다. 도7의 결과는 실험이 실효성이 있도록 소자 콘택 저항은 강유전체 열처리 후에 측정된 것이며, 평균 콘택 저항이 1000 오옴(Ω)으로 강유전체 장치를 구동시킬만큼 충분히 낮은 콘택 저항을 보여준다. 같은 크기의 이리듐 단일 베리어층과 비교할 때에도 매우 낮음을 알 수 있다. 이는 본 발명의 구성이 강유전체 열처리시 안정적으로 산소 확산을 막아 콘택 플러그 계면 산화를 방지하는 효과가 있음을 보여주는 것이다.
도7의 그래프에서 볼 수 있듯이 본 발명에 따르면, 강유전체 캐퍼시터 소자를 형성함에 있어서 강유전체의 유전율을 높이기 위한 산소분위기의 열처리에서 캐퍼시터 하부 전극과 콘택 플러그 계면에서 콘택 플러그가 산화되는 것을 막아 안정적이고 낮은 콘택 저항을 유지할 수 있게 된다.

Claims (15)

  1. 기판에 형성되며, 콘택 플러그를 포함하는 층간 절연막,
    상기 층간 절연막 위로 상기 콘택 플러그를 커버하도록, 산소 베리어 메탈층, 상기 산소 베리어 메탈층 및 산소와 결합하여 도전성 고용체를 형성하는 물질층, 산소 베리어 메탈층의 3층으로 이루어진 산소 베리어층,
    상기 산소 베리어층에 전기적으로 접속되는 캐퍼시터 하부 전극,
    상기 하부 전극에 면하여 형성되는 강유전체 유전막을 구비하여 이루어지는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산소 베리어층과 상기 콘택 플러그 사이에 도전성 접촉층(wetting layer)이 개재되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 접촉층은 티타늄, 탄탈럼 및 이들 원소의 화합물 가운데 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 캐퍼시터의 전극은 백금으로 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산소 베리어 메탈로 이리듐, 오스뮴, 루테늄 가운데 하나를 사용하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 산소 베리어층과 상기 캐퍼시터 하부 전극 사이에는 이리듐 산화막을 설치하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 강유전체 유전막은 PZT, BST, BSTN, BSTT 가운데 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 도전성 고용체를 형성하는 물질층은 티타늄 및 탄탈럼 가운데 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 기판에 콘택 플러그를 포함하는 층간 절연막을 형성하는 단계,
    상기 콘택 플러그를 커버하도록 상기 층간 절연막 위쪽으로 콘택 플러그와 전기적으로 접속되도록 베리어 메탈층, 산소와 결합하여 도전성 고용체를 형성하는 물질층, 베리어 메탈층을 차례로 적층하여 산소 베리어층을 형성하는 단계,
    상기 산소 베리어층 위로 전기적으로 접속되도록 캐퍼시터 하부 전극층을 형성하는 단계,
    상기 하부 전극층 위에 강유전막을 형성하는 단계를 구비하여 이루어지는 반도체 장치 형성방법.
  10. 제 9 항에 있어서,
    상기 강유전막을 형성하는 단계에 이어서 캐퍼시터 상부 전극층을 형성하는 단계,
    캐퍼시터 패턴 마스크를 형성하여 상기 층간 절연막 위쪽의 막들을 식각하는 단계 및
    상기 식각으로 이루어진 캐퍼시터 패턴을 커버하는 캡핑막을 형성하는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치 형성방법.
  11. 제 9 항에 있어서,
    상기 산소 베리어층을 형성하는 단계와 상기 캐퍼시터 하부 전극층을 형성하는 단계 사이에 상기 베리어 메탈의 산화막이 적층되는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치 형성방법.
  12. 제 11 항에 있어서,
    상기 베리어 메탈의 산화막을 적층하는 단계에 이어서 상기 베리어 메탈의 산화막에 대한 어닐링을 실시하는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치 형성방법.
  13. 제 9 항에 있어서,
    상기 산소 베리어층을 형성하는 단계 전에 상기 콘택 플러그 위에 접착층을 형성하는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치 형성방법.
  14. 제 9 항에 있어서,
    상기 산소 베리어층은 베리어 메탈로써 이리듐층을 적층하고, 상기 고용체를 형성하는 물질층을 500Å 이하의 두께로 적층하고, 베리어 메탈로써 이리듐층을 적층하여 형성하는 것을 특징으로 하는 반도체 장치 형성방법.
  15. 제 14 항에 있어서,
    상기 고용체를 형성하는 물질층은 티타늄 및 탄탈럼 가운데 하나로 형성하는 것을 특징으로 하는 반도체 장치 형성방법.
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