JP5202846B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に係り、特に強誘電体キャパシタを有する半導体装置及びその製造方法に関する。

近時、キャパシタの誘電体膜として強誘電体膜を用いることが注目されている。このような強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、高速動作が可能である、低消費電力である、書き込み／読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。

しかしながら、強誘電体キャパシタは、外部からの水素ガスや水分により容易にその特性が劣化するという性質を有している。具体的には、Ｐｔ膜よりなる下部電極と、ＰＺＴ膜よりなる強誘電体膜と、Ｐｔ膜よりなる上部電極とが順次積層されてなる標準的なＦｅＲＡＭの強誘電体キャパシタの場合、水素分圧４０Ｐａ（０．３Ｔｏｒｒ）程度の雰囲気にて２００℃程度の温度に基板を加熱すると、ＰｂＺｒ_１−ＸＴｉ_ＸＯ_３膜（ＰＺＴ膜）の強誘電性はほぼ失われてしまうことが知られている。また、強誘電体キャパシタが水分を吸着した状態、或いは水分が強誘電体キャパシタの近傍に存在する状態にて熱処理を行うと、強誘電体キャパシタの強誘電体膜の強誘電性は、著しく劣化してしまうことが知られている。

このような強誘電体キャパシタの性質のため、ＦｅＲＡＭの製造工程においては、強誘電体膜を形成した後のプロセスとして、可能な限り、水分の発生が少なく、且つ低温のプロセスが選択されている。また、層間絶縁膜を成膜するプロセスには、例えば、水素の発生量の比較的少ない原料ガスを用いたＣＶＤ（Chemical Vapor Deposition）法等による成膜プロセスが選択されている。

さらには、水素や水分による強誘電体膜の劣化を防止する技術として、強誘電体キャパシタを覆うように酸化アルミニウム膜を形成する技術や、強誘電体キャパシタ上に形成された層間絶縁膜上に酸化アルミニウム膜を形成する技術が提案されている。酸化アルミニウム膜は、水素や水分の拡散を防止する機能を有している。このため、提案されている技術によれば、水素や水分が強誘電体膜に達するのを防止することができ、水素や水分による強誘電体膜の劣化を防止することが可能となる。このような技術は、例えば特許文献１〜７に記載されている。
特開２００３−１９７８７８号公報 特開２００１− ６８６３９号公報 特開２００３−１７４１４５号公報 特開２００２−１７６１４９号公報 特開２００３−１００９９４号公報 特開２００１− ３６０２６号公報 特開２００１− １５７０３号公報

上述のように、強誘電体キャパシタは外部からの水素ガスや水分により容易にその特性が劣化するという性質を有している。このため、従来のＦｅＲＡＭは、加速寿命試験の一つであるＰＴＨＳ（Pressure Temperature Humidity Stress）試験について良好な試験結果を得ることが困難であった。

通常、ＰＴＨＳ試験は、ＪＥＤＥＣ（Joint Electron Device Engineering Council）規格等に基づき、例えば温度１３５℃、湿度８５％の条件下で行われている。このようなＰＴＨＳ試験では、ＦｅＲＡＭの水素に対する耐性や耐湿性が充分に確保されていないと、強誘電体キャパシタが劣化し、不良が発生してしまう。

これまでに、水素や水分による強誘電体膜の劣化を防止する技術が提案されてはいるものの、強誘電体キャパシタを有するＦｅＲＡＭ等の半導体装置のＰＴＨＳ特性を向上し、ＰＴＨＳ試験について量産認定レベルを充分に上回るような良好な試験結果を得ることを可能とするには、これまでの技術は充分なものではなかった。

本発明の目的は、水素ガスに対する耐性及び耐湿性に優れ、強誘電体キャパシタの特性の劣化を充分に抑制し、ＰＴＨＳ特性を向上しうる半導体装置及びその製造方法を提供することにある。

本発明の一観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜とを有する半導体装置が提供される。

また、本発明の他の観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜とを有するメモリセル部と、ボンディッグパッドが形成されたパッド部とを有し、前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記メモリセル部及び前記パッド部にわたって形成されている半導体装置が提供される。

また、本発明の更に他の観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜とを有するチップ領域と、前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部とを有し、前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記チップ領域及び前記スクライブ部にわたって形成されている半導体装置が提供される。

また、本発明の更に他の観点によれば、半導体基板上に、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタを形成する工程と、前記半導体基板上及び前記強誘電体キャパシタ上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜の表面を平坦化する工程と、前記第１の絶縁膜上に、水素又は水分の拡散を防止する平坦な第１のバリア膜を形成する工程と、前記第１のバリア膜上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜の表面を平坦化する工程と、前記第２の絶縁膜上に、水素又は水分の拡散を防止する平坦な第２のバリア膜を形成する工程とを有する半導体装置の製造方法が提供される。

なお、本願明細書において、「基板上」、「強誘電体キャパシタ上」、「絶縁膜上」、「配線層上」等の記載における「上」は、基板等の「直上」のみならず、「上方」をも含むものとする。

本発明によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタを有する半導体装置において、半導体基板上及び強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、第１の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、第１のバリア膜上に形成され、表面が平坦化された第２の絶縁膜と、第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜とが形成されているので、水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタの強誘電体膜に達するのを確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタの電気的特性の劣化を確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を大幅に向上することができる。

図１は、本発明の第１実施形態による半導体装置のチップ構成を示す平面図である。 図２は、図２は、本発明の第１実施形態による半導体装置のチップ表層のエリア構成を示す平面図である。 図３は、本発明の第１実施形態による半導体装置の構造を示す断面図（その１）である。 図４は、本発明の第１実施形態による半導体装置の構造を示す断面図（その２）である。 図５は、本発明の第１実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図（その１）である。 図６は、本発明の第１実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図（その２）である。 図７は、強誘電体キャパシタを埋め込むＳＯＧ膜の断面観察の結果を示す透過型電子顕微鏡写真である。 図８は、強誘電体キャパシタによる段差上に形成された酸化アルミニウム膜の断面観察の結果を示す透過型電子顕微鏡写真である。 図９は、塗布型絶縁膜上にバリア膜を形成した場合の不都合を説明する工程断面図（その１）である。 図１０は、塗布型絶縁膜上にバリア膜を形成した場合の不都合を説明する工程断面図（その２）である。 図１１は、塗布型絶縁膜上にバリア膜を形成した場合の他の不都合を説明する工程断面図（その１）である。 図１２は、塗布型絶縁膜上にバリア膜を形成した場合の他の不都合を説明する工程断面図（その２）である。 図１３は、塗布型絶縁膜上にバリア膜を形成した場合の他の不都合を説明する工程断面図（その３）である。 図１４は、塗布型絶縁膜上にバリア膜を形成した場合の他の不都合を説明する工程断面図（その４）である。 図１５は、昇温離脱分析法によるバリア膜の評価結果を示すグラフである。 図１６は、バリア膜を比較的厚く形成した場合における不都合を説明する図である。 図１７は、本発明の第１実施形態による半導体装置の効果を説明する図（その１）である。 図１８は、本発明の第１実施形態による半導体装置の効果を説明する図（その２）である。 図１９は、本発明の第１実施形態による半導体装置の効果を説明する図（その３）である。 図２０は、本発明の第１実施形態による半導体装置の効果を説明する図（その４）である。 図２１は、本発明の第１実施形態による半導体装置の効果を説明する図（その５）である。 図２２は、バリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じる欠損を説明する断面図である。 図２３は、バリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じた欠損を観察した透過型電子顕微鏡写真である。 図２４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図２５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図２６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図２７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図２８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図２９は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図３０は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図３１は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図３２は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図３３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図３４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 図３５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 図３６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。 図３７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。 図３８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。 図３９は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。 図４０は、本発明の第２実施形態による半導体装置の構造を示す断面図（その１）である。 図４１は、本発明の第２実施形態による半導体装置の構造を示す断面図（その２）である。 図４２は、本発明の第２実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図である。 図４３は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図４４は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図４５は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図４６は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図４７は、本発明の第３実施形態による半導体装置の構造を示す断面図（その１）である。 図４８は、本発明の第３実施形態による半導体装置の構造を示す断面図（その２）である。 図４９は、本発明の第３実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図である。 図５０は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図５１は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図５２は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図５３は、本発明を適用したスタック型セルを有するＦｅＲＡＭ構造の半導体装置の構造を示す断面図（その１）である。 図５４は、本発明を適用したスタック型セルを有するＦｅＲＡＭ構造の半導体装置の構造を示す断面図（その２）である。 図５５は、Ｃｕ配線を用いた場合におけるボンディングパッドの構造を示す断面図である。

符号の説明

１０…半導体基板
１２…素子分離領域
１４ａ、１４ｂ…ウェル
１６…ゲート絶縁膜
１８…ゲート電極
１９…絶縁膜
２０…サイドウォール絶縁膜
２２…ソース／ドレイン拡散層
２４…トランジスタ
２５…ＳｉＯＮ膜
２６…シリコン酸化膜
２７…層間絶縁膜
３４…シリコン酸化膜
３６…下部電極
３６ａ…酸化アルミニウム膜
３６ｂ…Ｐｔ膜
３８…強誘電体膜
４０…上部電極
４０ａ…ＩｒＯ_Ｘ膜
４０ｂ…ＩｒＯ_Ｙ膜
４２…強誘電体キャパシタ
４４…バリア膜
４６…バリア膜
４８…シリコン酸化膜
４９…層間絶縁膜
５０ａ、５０ｂ…コンタクトホール
５２ａ、５２ｂ…コンタクトホール
５４ａ、５４ｂ…導体プラグ
５６…第１金属配線層
５６ａ、５６ｂ、５６ｃ…配線
５８…バリア膜
６０…シリコン酸化膜
６１…シリコン酸化膜
６２…バリア膜
６４…シリコン酸化膜
６６…層間絶縁膜
６８…コンタクトホール
７０…導体プラグ
７２…第２金属配線層
７２ａ、７２ｂ…配線
７４…シリコン酸化膜
７６…シリコン酸化膜
７８…バリア膜
８０…シリコン酸化膜
８２…層間絶縁膜
８４ａ、８４ｂ…コンタクトホール
８６ａ、８６ｂ…導体プラグ
８８…第３金属配線層
８８ａ、８８ｂ…配線
９０…シリコン酸化膜
９２…シリコン窒化膜
９３…積層膜
９４…ポリイミド樹脂膜
９６、９６ａ、９６ａ…開口部
９８…フォトレジスト膜
１００…フォトレジスト膜
１０２…フォトレジスト膜
１０４…ＳｉＯＮ膜
１０６…フォトレジスト膜
１０８…開口部
１１０…欠陥部分
１１２…シリコン酸化膜
１１４…バリア膜
１１６…バリア膜
１１８…シリコン酸化膜
１２０ａ、１２０ｂ…コンタクトホール
１２２…ＳｉＯＮ膜
２１０…半導体基板
２１２…素子分離領域
２１４ａ、２１４ｂ…ウェル
２１６…ゲート絶縁膜
２１８…ゲート電極
２１９…シリコン酸化膜
２２０…サイドウォール絶縁膜
２２２…ソース／ドレイン拡散層
２２４…トランジスタ
２２５…ＳｉＯＮ膜
２２６…シリコン酸化膜
２２７…層間絶縁膜
２２８…バリア膜
２３０ａ、２３０ｂ…コンタクトホール
２３２ａ、２３２ｂ…導体プラグ
２３４…Ｉｒ膜
２３６…下部電極
２３８…強誘電体膜
２４０…上部電極
２４２…強誘電体キャパシタ
２４４…ＳｉＯＮ膜
２４６…バリア膜
２４８…シリコン酸化膜
２５０…バリア膜
２５２…シリコン酸化膜
２５３…層間絶縁膜
２５４ａ、２５４ｂ…コンタクトホール
２５６ａ、２５６ｂ…導体プラグ
２５８ａ、２５８ｂ…配線
２６０、２６０ａ、２６０ｂ…シリコン酸化膜
２６２…バリア膜
２６４…シリコン酸化膜
２６５…層間絶縁膜
２６８…コンタクトホール
２７０…導体プラグ
２７２…配線
２７４…シリコン酸化膜
２７６…バリア膜
２７８…シリコン酸化膜
２８０ａ、２８０ｂ…配線溝
２８２ａ、２８２ｂ…Ｃｕ配線
２８４…層間絶縁膜
２８５…配線溝
２８６…Ｃｕ配線
２８８…シリコン酸化膜
２８９…コンタクトホール
２９０…導体プラグ
２９２…ボンディングパッド
２９４…シリコン酸化膜
２９６…シリコン窒化膜
２９８…ポリイミド樹脂膜
２９９、２９９ａ、２９９ｂ…開口部
３００…ショット
３０２…ＦｅＲＡＭチップ領域
３０４…スクライブ部
３０６…ＦｅＲＡＭセル部
３０８…ＦｅＲＡＭの周辺回路部
３１０…ロジック回路部
３１２…ロジック回路の周辺回路部
３１４…パッド部
３１６…スクライブ部・パッド部間境界部
３１８…パッド部・回路部間境界部
３２０…回路部・回路部間境界部
３２２…耐湿リング
３２４…層間絶縁膜
３２６…配線層
３２８…バリア膜
３３０…層間絶縁膜
３３２…コンタクトホール
３３４…導体プラグ
３３６…配線層
３３８…導体プラグの欠損
４００…層間絶縁膜
４０２…下部電極
４０４…強誘電体膜
４０６…上部電極
４０８…強誘電体キャパシタ
４１０…ＳＯＧ膜
４１２…配線
４１４…酸化アルミニウム膜
４１６…層間絶縁膜
４１８…バリア膜
４２０…フォトレジスト膜
４２２ａ、４２２ｂ…コンタクトホール
４２４…金属膜
４２６…フォトレジスト膜
４２８ａ、４２８ｂ…配線
４３０…導体プラグ
４３２…層間絶縁膜
４３４…配線
４３６…層間絶縁膜
４３８…バリア膜
４４０…バリア膜
４４２…Ａｌ配線
４４４…導体プラグ
４４６…コンタクトホール

［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図３９を用いて説明する。

（半導体装置）
まず、本実施形態による半導体装置について図１乃至図２３を用いて説明する。

はじめに、本実施形態による半導体装置のチップ構成について図１及び図２を用いて説明する。図１は本実施形態による半導体装置のチップ構成を示す平面図、図２は本実施形態による半導体装置のチップ表層のエリア構成を示す平面図である。図１（ｂ）は１ショットにおけるＦｅＲＡＭチップ領域を示した平面図であり、図１（ａ）は図１（ｂ）におけるＦｅＲＡＭチップ領域を拡大して示した平面図である。図２（ａ）は図１（ａ）のＸ−Ｘ′線に沿ったチップ表層のエリア構成を示す平面図であり、図２（ｂ）は図１（ａ）のＹ−Ｙ′線に沿ったチップ表層のエリア構成を示す平面図である。

図１に示すように、半導体基板１０には、ショット３００毎に、複数のＦｅＲＡＭチップ領域３０２が形成されている。隣接するＦｅＲＡＭチップ領域３０２間には、各ＦｅＲＡＭチップ領域３０２をＦｅＲＡＭチップに個片化するための切断領域であるスクライブ部３０４が設けられている。

ＦｅＲＡＭチップ領域３０２には、ＦｅＲＡＭセルが形成されたＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路が形成された周辺回路部３０８、ロジック回路が形成されたロジック回路部３１０、及びロジック回路の周辺回路が形成された周辺回路部３１２がそれぞれ設けられている。また、ＦｅＲＡＭチップ領域３０２の周縁部には、チップ回路と外部回路とを接続するためのボンディングパッドが形成されたパッド部３１４が設けられている。なお、パッド部３１４は、ＦｅＲＡＭのパッケージの種類等に応じて、四角形状のＦｅＲＡＭチップ領域３０２周縁部のすべての辺にわたって形成されていてもよいし、対向する一組の辺にのみ形成されていてもよい。

図１（ａ）におけるＸ−Ｘ′線に沿ったチップ表層のエリア構成は、図２（ａ）に示すように、Ｘ側からＸ′側に向かって順に、スクライブ部３０４、スクライブ部・パッド部間境界部３１６、パッド部３１４、パッド部・回路部間境界部３１８、ＦｅＲＡＭセル部３０６、回路部・回路部間境界部３２０、ロジック回路部３１０、パッド部・回路部間境界部３１８、パッド部３１４、スクライブ部・パッド部間境界部３１６、スクライブ部３０４となっている。

図１（ａ）におけるＹ−Ｙ′線に沿ったチップ表層のエリア構成は、図２（ｂ）に示すように、Ｙ側からＹ′側に向かって順に、スクライブ部３０４、スクライブ部・パッド部間境界部３１６、パッド部３１４、パッド部・回路部間境界部３１８、ＦｅＲＡＭセル部３０６、回路部・回路部間境界部３２０、ＦｅＲＡＭの周辺回路部３０８、回路部・回路部間境界部３２０、ロジック回路の周辺回路部３１２、パッド部・回路部間境界部３１８、パッド部３１４、スクライブ部・パッド部間境界部３１６、スクライブ部３０４となっている。

次に、本実施形態による半導体装置の構造について図３乃至図６を用いて説明する。図３及び図４は、本実施形態による半導体装置の構造を示す断面図、図５及び図６は本実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図である。なお、図４では、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたる断面構造をそのまま示しているが、図３では、便宜上、ＦｅＲＡＭチップ領域３０２を構成するＦｅＲＡＭチップ部３０６、周辺回路部３０８、パッド部３１４をまとめて簡略化した断面構造を示している。

図３に示すように、例えばシリコンよりなる半導体基板１０上には、素子領域を画定する素子分離領域１２が形成されている。素子分離領域１２が形成された半導体基板１０内には、ウェル１４ａ、１４ｂが形成されている。

ウェル１４ａ、１４ｂが形成された半導体基板１０上には、ゲート絶縁膜１６を介してゲート電極（ゲート配線）１８が形成されている。ゲート電極１８は、例えば、ポリシリコン膜上に、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を有している。ゲート電極１８上には、シリコン酸化膜よりなる絶縁膜１９が形成されている。ゲート電極１８及び絶縁膜１９の側壁部分には、サイドウォール絶縁膜２０が形成されている。

サイドウォール絶縁膜２０が形成されたゲート電極１８の両側には、ソース／ドレイン拡散層２２が形成されている。こうして、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２４が構成されている。トランジスタ２４のゲート長は、例えば０．３５μｍ、或いは例えば０．１１〜０．１８μｍに設定されている。

トランジスタ２４が形成された半導体基板１０上には、例えば膜厚２００ｎｍのＳｉＯＮ膜２５と、例えば膜厚６００ｎｍのシリコン酸化膜２６とが順次積層されている。こうして、ＳｉＯＮ膜２５とシリコン酸化膜２６とを順次積層してなる層間絶縁膜２７が形成されている。層間絶縁膜２７の表面は平坦化されている。

層間絶縁膜２７上には、例えば膜厚１００ｎｍのシリコン酸化膜３４が形成されている。平坦化された層間絶縁膜２７上にシリコン酸化膜３４が形成されているため、シリコン酸化膜３４は平坦となっている。

シリコン酸化膜３４上には、強誘電体キャパシタ４２の下部電極３６が形成されている。下部電極３６は、例えば、膜厚２０〜５０ｎｍの酸化アルミニウム膜３６ａと膜厚１００〜２００ｎｍのＰｔ膜３６ｂとを順次積層してなる積層膜により構成されている。ここでは、Ｐｔ膜３６ｂの膜厚は、１６５ｎｍに設定されている。

下部電極３６上には、強誘電体キャパシタ４２の強誘電体膜３８が形成されている。強誘電体膜３８としては、例えば膜厚１００〜２５０ｎｍのＰｂＺｒ_１−ＸＴｉ_ＸＯ_３膜（ＰＺＴ膜）が用いられている。ここでは、強誘電体膜３８には、膜厚１５０ｎｍのＰＺＴ膜が用いられている。

強誘電体膜３８上には、強誘電体キャパシタ４２の上部電極４０が形成されている。上部電極４０は、例えば膜厚２５〜７５ｎｍのＩｒＯ_Ｘ膜４０ａと、膜厚１５０〜２５０ｎｍのＩｒＯ_Ｙ膜４０ｂとを順次積層してなる積層膜により構成されている。ここでは、ＩｒＯ_Ｘ膜４０ａの膜厚は５０ｎｍに設定され、ＩｒＯ_Ｙ膜４０ｂの膜厚は２００ｎｍに設定されている。なお、ＩｒＯ_Ｙ膜４０ｂの酸素の組成比Ｙは、ＩｒＯ_Ｘ膜４０ａの酸素の組成比Ｘより高く設定されている。

こうして、下部電極３６と強誘電体膜３８と上部電極４０とからなる強誘電体キャパシタ４２が構成されている。

強誘電体膜３８上及び上部電極４０上には、強誘電体膜３８及び上部電極４０の上面及び側面を覆うようにバリア膜４４が形成されている。バリア膜４４としては、例えば２０〜１００ｎｍの酸化アルミニウム（Ａｌ_２Ｏ_３）膜が用いられている。

バリア膜４４は、水素及び水分の拡散を防止する機能を有する膜である。強誘電体キャパシタ４２の強誘電体膜３８に水素や水分が達すると、強誘電体膜３８を構成する金属酸化物が水素や水分により還元されてしまい、強誘電体キャパシタ４２の電気特性が劣化してしまう。強誘電体膜３８及び上部電極４０の上面及び側面を覆うようにバリア膜４４を形成することにより、強誘電体膜３８に水素及び水分が達するのが抑制されるため、強誘電体キャパシタ４２の電気的特性の劣化を抑制することが可能となる。

バリア膜４４により覆われた強誘電体キャパシタ４２上及びシリコン酸化膜３４上には、バリア膜４６が形成されている。バリア膜４６としては、例えば膜厚２０〜１００ｎｍの酸化アルミニウム膜が用いられている。

バリア膜４６は、バリア膜４４と同様に、水素及び水分の拡散を防止する機能を有する膜である。

バリア膜４６上には、例えば膜厚１５００ｎｍのシリコン酸化膜４８が形成されている。シリコン酸化膜４８の表面は、平坦化されている。シリコン酸化膜４８は、例えばＣＶＤ法、ＭＯＣＶＤ法等の気相成長法により形成されたものである。

シリコン酸化膜３４、バリア膜４６、及びシリコン酸化膜４８により層間絶縁膜４９が構成されている。

シリコン酸化膜４８、バリア膜４６、シリコン酸化膜３４、及び層間絶縁膜２７には、ソース／ドレイン拡散層２２に達するコンタクトホール５０ａ、５０ｂがそれぞれ形成されている。また、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４には、上部電極４０に達するコンタクトホール５２ａが形成されている。また、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４には、下部電極３６に達するコンタクトホール５２ｂが形成されている。

コンタクトホール５０ａ、５０ｂ内には、例えば膜厚２０ｎｍのＴｉ膜と、例えば膜厚５０ｎｍのＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。バリアメタル膜のうちＴｉ膜はコンタクト抵抗を低減するために形成され、ＴｉＮ膜は導体プラグ材料のタングステンの拡散を防止するために形成されている。後述するコンタクトホールのそれぞれに形成されるバリアメタル膜についても、同様の目的で形成されている。

バリアメタル膜が形成されたコンタクトホール５０ａ、５０ｂ内には、タングステンよりなる導体プラグ５４ａ、５４ｂがそれぞれ埋め込まれている。

シリコン酸化膜４８上及びコンタクトホール５２ａ内には、導体プラグ５４ａと上部電極４０とに電気的に接続された配線５６ａが形成されている。また、シリコン酸化膜４８上及びコンタクトホール５２ｂ内には、下部電極３６に電気的に接続された配線５６ｂが形成されている。また、シリコン酸化膜４８上には、導体プラグ５４ｂに電気的に接続された配線５６ｃが形成されている。配線５６ａ、５６ｂ、５６ｃ（第１金属配線層５６）は、例えば、膜厚１５０ｎｍのＴｉＮ膜、膜厚５５０ｎｍのＡｌＣｕ合金膜、膜厚５ｎｍのＴｉ膜、及び膜厚１５０ｎｍのＴｉＮ膜を順次積層してなる積層膜により構成されている。

こうして、トランジスタ２４のソース／ドレイン拡散層２２と強誘電体キャパシタ４２の上部電極４０とが、導体プラグ５４ａ及び配線５６ａを介して電気的に接続され、１つのトランジスタ２４及び１つの強誘電体キャパシタ４２とを有するＦｅＲＡＭの１Ｔ１Ｃ型メモリセルが構成されている。実際には、複数のメモリセルがＦｅＲＡＭチップのメモリセル領域に配列されている。

配線５６ａ、５６ｂ、５６ｃが形成されたシリコン酸化膜４８上には、配線５６ａ、５６ｂ、５６ｃの上面及び側面を覆うように、バリア膜５８が形成されている。バリア膜５８としては、例えば２０ｎｍの酸化アルミニウム膜が用いられている。

バリア膜５８は、バリア膜４４、４６と同様に、水素及び水分の拡散を防止する機能を有する膜である。また、バリア膜５８は、プラズマによるダメージを抑えるためにも用いられている。

バリア膜５８上には、例えば膜厚２６００ｎｍのシリコン酸化膜６０が形成されている。シリコン酸化膜６０の表面は、平坦化されている。平坦化されたシリコン酸化膜６０は、配線５６ａ、５６ｂ、５６ｃ上に、例えば１０００ｎｍの膜厚で残存している。

シリコン酸化膜６０上には、例えば膜厚１００ｎｍのシリコン酸化膜６１が形成されている。平坦化されたシリコン酸化膜６０上にシリコン酸化膜６１が形成されているため、シリコン酸化膜６１は平坦となっている。

シリコン酸化膜６１上には、バリア膜６２が形成されている。バリア膜６２としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜が用いられている。ここでは、バリア膜６２として、膜厚５０ｎｍの酸化アルミニウム膜が用いられている。平坦なシリコン酸化膜６１上にバリア膜６２が形成されているため、バリア膜６２は平坦となっている。

バリア膜６２は、バリア膜４４、４６、５８と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、バリア膜６２は、平坦なシリコン酸化膜６１上に形成されているため平坦となっており、バリア膜４４、４６、５８と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なバリア膜６２により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、バリア膜６２は、強誘電体キャパシタ４２を有する複数のメモリセルが配列されたＦｅＲＡＭセル部３０６のみならず、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。この点については後述する。

バリア膜６２上には、例えば膜厚５０〜１００ｎｍのシリコン酸化膜６４が形成されている。ここでは、シリコン酸化膜６４の膜厚は、１００ｎｍに設定されている。シリコン酸化膜６４は、後述する配線７２ａ、７２ｂを形成する際のエッチングのストッパ膜として機能する。このシリコン酸化膜６４によりバリア膜６２が保護され、配線７２ａ、７２ｂを形成する際のエッチングによりバリア膜６２の膜厚が減少し或いはバリア膜６２が除去されてしまうのを防止することができる。これにより、バリア膜６２の水素及び水分の拡散機能が劣化するのを防止することができる。

こうして、バリア膜５８、シリコン酸化膜６０、シリコン酸化膜６１、バリア膜６２、及びシリコン酸化膜６４により層間絶縁膜６６が構成されている。

層間絶縁膜６６には、配線５６ｃに達するコンタクトホール６８が形成されている。

コンタクトホール６８内には、例えば膜厚２０ｎｍのＴｉ膜と、例えば膜厚５０ｎｍのＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。なお、Ｔｉ膜を形成せずに、ＴｉＮ膜よりなるバリアメタル膜を形成してもよい。

バリアメタル膜が形成されたコンタクトホール６８内には、タングステンよりなる導体プラグ７０が埋め込まれている。

層間絶縁膜６６上には、配線７２ａが形成されている。また、層間絶縁膜６６上には、導体プラグ７０に電気的に接続された配線７２ｂが形成されている。配線７２ａ、７２ｂ（第２金属配線層７２）は、例えば、膜厚５０ｎｍのＴｉＮ膜、膜厚５００ｎｍのＡｌＣｕ合金膜、膜厚５ｎｍのＴｉ膜、及び膜厚１５０ｎｍのＴｉＮ膜を順次積層してなる積層膜により構成されている。なお、ＡｌＣｕ合金膜下のＴｉＮ膜は形成しなくてもよい。

層間絶縁膜６６上及び配線７２ａ、７２ｂ上には、例えば膜厚２２００ｎｍのシリコン酸化膜７４が形成されている。シリコン酸化膜７４の表面は、平坦化されている。

シリコン酸化膜７４上には、例えば膜厚１００ｎｍのシリコン酸化膜７６が形成されている。平坦化されたシリコン酸化膜７４上にシリコン酸化膜７６が形成されているため、シリコン酸化膜７６は平坦となっている。

シリコン酸化膜７６上には、バリア膜７８が形成されている。バリア膜７８としては、例えば膜厚２０〜１００ｎｍの酸化アルミニウム膜が用いられている。ここでは、バリア膜７８として、膜厚５０ｎｍの酸化アルミニウム膜が用いられている。平坦なシリコン酸化膜７６上にバリア膜７８が形成されているため、バリア膜７８は平坦となっている。

バリア膜７８は、バリア膜４４、４６、５８、６２と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、バリア膜７８は、平坦なシリコン酸化膜７６上に形成されているため平坦となっており、バリア膜６２と同様に、バリア膜４４、４６、５８と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なバリア膜７８により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、バリア膜７８は、バリア膜６２と同様に、強誘電体キャパシタ４２を有する複数のメモリセルが配列されたＦｅＲＡＭセル部３０６のみならず、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。この点については後述する。

バリア膜７８上には、例えば膜厚５０〜１００ｎｍのシリコン酸化膜８０が形成されている。ここでは、シリコン酸化膜８０の膜厚は１００ｎｍに設定されている。シリコン酸化膜８０は、後述する配線８８ａ、８８ｂを形成する際のエッチングのストッパ膜として機能する。このシリコン酸化膜８０によりバリア膜７８が保護され、配線８８ａ、８８ｂを形成する際のエッチングによりバリア膜７８の膜厚が減少し或いはバリア膜６２が除去されてしまうのを防止することができる。これにより、バリア膜７８の水素及び水分の拡散機能が劣化するのを防止することができる。

こうして、シリコン酸化膜７４、シリコン酸化膜７６、バリア膜７８、及びシリコン酸化膜８０により層間絶縁膜８２が構成されている。

層間絶縁膜８２には、配線７２ａ、７２ｂに達するコンタクトホール８４ａ、８４ｂがそれぞれ形成されている。

コンタクトホール８４ａ、８４ｂ内には、例えば膜厚２０ｎｍのＴｉ膜と、例えば膜厚５０ｎｍのＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。なお、Ｔｉ膜を形成せずに、ＴｉＮ膜よりなるバリアメタル膜を形成してもよい。

バリアメタル膜が形成されたコンタクトホール８４ａ、８４ｂ内には、タングステンよりなる導体プラグ８６ａ、８６ｂがそれぞれ埋め込まれている。

導体プラグ８６ａ、８６ｂが埋め込まれた層間絶縁膜８２上には、導体プラグ８６ａに電気的に接続された配線８８ａ、及び導体プラグ８６ｂに電気的に接続された配線（ボンディングパッド）８８ｂが形成されている。配線８８ａ、８８ｂ（第３金属配線層８８）は、例えば、膜厚５０ｎｍのＴｉＮ膜、膜厚５００ｎｍのＡｌＣｕ合金膜、及び膜厚１５０ｎｍのＴｉＮ膜を順次積層してなる積層膜により構成されている。なお、ＡｌＣｕ合金膜下のＴｉＮ膜は形成しなくてもよい。

層間絶縁膜８２上及び配線８８ａ、８８ｂ上には、例えば膜厚１００〜３００ｎｍのシリコン酸化膜９０が形成されている。ここでは、シリコン酸化膜９０の膜厚は、１００ｎｍに設定されている。

シリコン酸化膜９０上には、例えば膜厚３５０ｎｍのシリコン窒化膜９２が形成されている。

こうして、層間絶縁膜８２上及び配線８８ａ、８８ｂ上に、シリコン酸化膜９０とシリコン窒化膜９２とを順次積層してなる積層膜９３が形成されている。

シリコン窒化膜９２上には、例えば膜厚２〜６μｍのポリイミド樹脂膜９４が形成されている。

ポリイミド樹脂膜９４、シリコン窒化膜９２、及びシリコン酸化膜９０には、配線（ボンディングパッド）８８ｂに達する開口部９６が形成されている。すなわち、シリコン窒化膜９２及びシリコン酸化膜９０には、配線（ボンディングパッド）８８ｂに達する開口部９６ａが形成されている。ポリイミド樹脂膜９４には、シリコン窒化膜９２及びシリコン酸化膜９０に形成された開口部９６ａを含む領域に、開口部９６ｂが形成されている。

配線（ボンディングパッド）８８ｂには、開口部９６を介して、外部回路（図示せず）が電気的に接続される。

ここで、本実施形態による半導体装置におけるバリア膜６２、７８について図４乃至図６を用いて詳述する。図４は、図２（ａ）に示すエリア構成に対応する本実施形態による半導体装置の構造を示す断面図である。図５及び図６はそれぞれ本実施形態による半導体装置においてバリア膜６２、７８が形成されている範囲を示す平面図である。

図４に示すように、半導体基板１０上には、ＦｅＲＡＭセル部３０６、ロジック回路部３１０において、トランジスタ２４が形成されている。

トランジスタ２４が形成された半導体基板１０上には、全面に、層間絶縁膜２７が形成されている。

層間絶縁膜２７上には、ＦｅＲＡＭセル部３０６において、強誘電体キャパシタ４２が形成されている。

強誘電体キャパシタ４２が形成された層間絶縁膜２７上には、全面に、層間絶縁膜４９が形成されている。

層間絶縁膜４９上には、ＦｅＲＡＭセル部３０６、ロジック回路部３１０、及びパッド部３１４において、第１金属配線層５６が形成されている。ＦｅＲＡＭセル部３０６における第１金属配線層５６は、導体プラグを介して、強誘電体キャパシタ４２の上部電極４０、下部電極３６、又はトランジスタ２４に適宜電気的に接続されている。ロジック回路部３１０における第１金属配線層５６は、導体プラグを介して、トランジスタ２４に適宜電気的に接続されている。

第１金属配線層５６が形成された層間絶縁膜４９上には、全面に、層間絶縁膜６６が形成されている。

層間絶縁膜６６を構成するバリア膜６２は、図４及び図５に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜６２は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。

層間絶縁膜６６上には、ＦｅＲＡＭセル部３０６、ロジック回路部３１０、及びパッド部３１４において、第２金属配線層７２が形成されている。第２金属配線層７２は、導体プラグを介して、適宜電気的に第１金属配線層５６に電気的に接続されている。

第２金属配線層７２が形成された層間絶縁膜６６上には、全面に、層間絶縁膜８２が形成されている。

層間絶縁膜８２を構成するバリア膜７８は、図４及び図６に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜７８は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。

層間絶縁膜８２上には、ＦｅＲＡＭセル部３０６、ロジック回路部３１０、及びパッド部３１４において、第３金属配線層８８が形成されている。パッド部３１４における第３金属配線層８８は、ボンディングパッド８８ｂとなっている。第３金属配線層８８は、導体プラグを介して、適宜電気的に第２金属配線層７２に電気的に接続されている。

第３金属配線層８８が形成された層間絶縁膜８２上には、積層膜９３が形成されている。

積層膜９３上には、ポリイミド樹脂膜９４が形成されている。
パッド部３１４における積層膜９３及びポリイミド樹脂膜９４には、ボンディングパッド８８ｂに達する開口部９６が形成されている。

スクライブ部・パッド部間境界部３１６における層間絶縁膜２７、４９、６６、８２、９３中には、ＦｅＲＡＭチップへの湿度の影響を抑制するための耐湿リング３２２が形成されている。耐湿リング３２２は、層間絶縁膜２７、４９、６６、８２、９３中に形成された金属配線層、導体プラグと同様の金属層等により構成されている。耐湿リング３２２は、ＦｅＲＡＭチップ領域３０２における配線等と短絡しないように構成されている。

こうして本実施形態による半導体装置が構成されている。

本実施形態による半導体装置は、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６（配線５６ａ、５６ｂ、５６ｃ）と第２金属配線層７２（配線７２ａ、７２ｂ）との間に形成された平坦なバリア膜６２と、第２金属配線層７２（配線７２ａ、７２ｂ）と第３金属配線層８８（配線８８ａ、８８ｂ）との間に形成された平坦なバリア膜７８とを有することに主たる特徴がある。

強誘電体キャパシタを有する半導体装置において、水素や水分による強誘電体キャパシタの電気的特性の劣化を防止する有効な手段として、強誘電体キャパシタの上方に、水素や水分の拡散を防止する酸化アルミニウム等よりなるバリア膜を形成することが考えられる。

ここで、表面に段差や傾斜が生じている層間絶縁膜等の下地上にバリア膜を形成した場合には、バリア膜の被覆性があまり良好ではないため、バリア膜において水素や水分の拡散を十分に防止し得ない。水素や水分が強誘電体キャパシタの強誘電体膜に達すると、水素や水分により強誘電体膜の強誘電性が低下或いは消失し、強誘電体キャパシタの電気的特性が劣化してしまうこととなる。

表面に段差や傾斜が生じている層間絶縁膜等の下地上にバリア膜を形成した場合の不都合な点について図７乃至図１６を用いて詳述する。

例えば特許文献１のように有機絶縁膜やＳＯＧ（Spin On Glass）膜等の塗布型絶縁膜を、配線層や強誘電体キャパシタ等による凹凸を含む表面上に形成した場合、塗布型絶縁膜の表面を十分に平坦にすることは困難である。このため、塗布型絶縁膜の表面には、段差や傾斜が生じることとなる。

図７は、強誘電体キャパシタを埋め込むＳＯＧ膜の断面観察の結果を示す透過型電子顕微鏡写真である。図７に示す透過型電子顕微鏡写真では、層間絶縁膜４００上に、下部電極４０２と強誘電体膜４０４と上部電極４０６とからなる強誘電体キャパシタ４０８が形成されている。強誘電体キャパシタ４０８は、ＳＯＧ膜４１０により埋め込まれている。ＳＯＧ膜４１０上には、上部電極４０６に電気的に接続された配線４１２が形成されている。

図７に示す透過型電子顕微鏡写真から明らかなように、ＳＯＧ膜４１０の表面は平坦になっておらず、緩やかな段差が生じている。

このように表面に段差や傾斜が生じている下地上に酸化アルミニウム膜等よりなるバリア膜を形成した場合、バリア膜の膜厚が不均一となる。

例えば、図８は、強誘電体キャパシタによる段差上に形成された酸化アルミニウム膜の断面観察の結果を示す透過型電子顕微鏡写真である。

図８に示す透過型電子顕微鏡写真から明らかなように、上部電極４０６のほぼ水平な面上には、５０ｎｍの酸化アルミニウム膜４１４がほぼ均一に形成されている。他方、上部電極４０６の側端部の傾斜面上では、図中矢印で挟まれた区間において、傾斜面に沿って下方に向かうにつれて酸化アルミニウム膜４１４の膜厚が減少している。

上述のように、例えば特許文献１のように有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜上にバリア膜を形成した場合には、バリア膜の膜厚に厚薄が生じることとなる。このような場合、以下に述べる不都合が生じることとなる。

図９及び図１０は、塗布型絶縁膜上にバリア膜を形成した場合の不都合を説明する工程断面図である。

まず、層間絶縁膜４００上に、下部電極４０２と強誘電体膜４０４と上部電極４０６とからなる強誘電体キャパシタ４０８を形成する（図９（ａ）参照）。

次いで、強誘電体キャパシタ４０８が形成された層間絶縁膜４００上に、有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜よりなる層間絶縁膜４１６を形成する（図９（ｂ）参照）。層間絶縁膜４１６の表面は十分に平坦にならず、層間絶縁膜４１６の表面には段差や傾斜が生じる。

次いで、層間絶縁膜４１６上に、酸化アルミニウム膜や酸化チタン膜等よりなるバリア膜４１８を形成する（図９（ｃ）参照）。バリア膜４１８は、ＭＯＣＶＤ法以外の方法により形成すると、層間絶縁膜４１６の水平面と比較して、層間絶縁膜４１６の傾斜面において膜厚が薄くなる。

次いで、フォトリソグラフィーにより、上部電極４０６、下部電極４０２に達するコンタクトホールの形成予定領域を露出し、他の領域を覆うフォトレジスト膜４２０を形成する（図９（ｄ）参照）。

次いで、フォトレジスト膜４２０をマスクとして、バリア膜４１８及び層間絶縁膜４１６をエッチングする。こうして、バリア膜４１８及び層間絶縁膜４１６に、上部電極４０６に達するコンタクトホール４２２ａ、及び下部電極４０２に達するコンタクトホール４２２ｂをそれぞれ形成する（図１０（ａ）参照）。

次いで、全面に、配線を形成するための金属膜４２４を形成する（図１０（ｂ）参照）。

次いで、フォトリソグラフィーにより、上部電極４０６、下部電極４０２に接続される配線の形成予定領域を覆い、他の領域を露出するフォトレジスト膜４２６を形成する（図１０（ｃ）参照）。

次いで、フォトレジスト膜４２６をマスクとして、金属膜４２４をエッチングする。こうして、金属膜４２４よりなり、上部電極４０６に接続された配線４２８ａ、及び金属膜４２４よりなり、下部電極４０２に接続された配線４２８ｂが形成される（図１０（ｄ）参照）。

配線４２８ａ、４２８ｂを形成するために金属膜４２４をエッチングする際には、バリア膜４１８は、エッチングのストッパ膜としても利用される。このため、バリア膜４１８もエッチングされ、膜厚が減少する。このとき、下地の段差や傾斜によりバリア膜４１８の膜厚に厚薄が生じていると、膜厚の薄い部分では、エッチングにより著しく膜厚が減少し、更にはバリア膜４１８が除去されてしまう場合がある。この結果、バリア膜４１８が、水素及び水分の拡散を防止する機能を十分に発揮することができないこととなる。

例えば、バリア膜の膜厚を１００ｎｍに設定した場合、水平面上ではエッチングにより５０ｎｍの膜厚分だけ除去されバリア膜の膜厚が５０ｎｍに減少するのに対し、傾斜面上ではエッチングによりバリア膜が除去された欠損が生じる。また、バリア膜の膜厚を２００ｎｍに設定した場合、水平面上ではエッチングにより５０ｎｍの膜厚分だけ除去されバリア膜の膜厚が１５０ｎｍに減少するのに対し、傾斜面上ではエッチングにより膜厚が０〜５０ｎｍに減少し、バリア膜が除去された欠損が一部に生じる。

また、上述した不都合に加えて、例えば特許文献１のように有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜上にバリア膜を形成した場合には、以下に述べる不都合も生じることとなる。

図１１乃至図１４は、塗布型絶縁膜上にバリア膜を形成した場合の他の不都合を説明する工程断面図である。図１１及び図１２は膜厚５０ｎｍのバリア膜を形成した場合を示し、図１３及び図１４は膜厚１００ｎｍのバリア膜を形成した場合を示している。

まず、膜厚５０ｎｍのバリア膜を形成した場合について図１１及び図１２を用いて説明する。

まず、導体プラグ４３０が埋め込まれた層間絶縁膜４３２上に、配線４３４を形成する（図１１（ａ）参照）。

次いで、配線４３４が形成された層間絶縁膜４３２上に、有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜よりなる層間絶縁膜４３６を形成する（図１１（ｂ）参照）。層間絶縁膜４３６の表面は十分に平坦にならず、層間絶縁膜４３６の表面には段差や傾斜が生じる。

次いで、層間絶縁膜４３６上に、膜厚５０ｎｍのバリア膜４３８を形成する（図１１（ｃ）参照）。

次いで、バリア膜４３８上に、層間絶縁膜４４０を形成する（図１１（ｄ）参照）。

図１２は、図１１（ｃ）に示すバリア膜４３８を拡大して示した断面図である。図示するように、層間絶縁膜４３６の水平面Ｈ上では、バリア膜４３８の膜厚は５０ｎｍとなっている。他方、層間絶縁膜４３６の傾斜面Ｓにおいては、バリア膜４３８の膜厚は実際には２０ｎｍ以下となってしまっている。このように、膜厚５０ｎｍのバリア膜４３８を形成した場合には、被覆性が良好でなくバリア膜４３８の膜厚が部分的に薄くなってしまう。このため、バリア膜４３８は、水素及び水分の拡散を防止する機能を十分に発揮することができないこととなる。

次に、膜厚１００ｎｍのバリア膜を形成した場合について図１３及び図１４を用いて説明する。

まず、導体プラグ４３０が埋め込まれた層間絶縁膜４３２上に、配線４３４を形成する（図１３（ａ）参照）。

次いで、配線４３４が形成された層間絶縁膜４３２上に、有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜よりなる層間絶縁膜４３６を形成する（図１３（ｂ）参照）。層間絶縁膜４３６の表面は十分に平坦にならず、層間絶縁膜４３６の表面には段差や傾斜が生じる。

次いで、層間絶縁膜４３６上に、膜厚１００ｎｍのバリア膜４３８を形成する（図１３（ｃ）参照）。

次いで、バリア膜４３８上に、層間絶縁膜４４０を形成する（図１３（ｄ）参照）。

図１４は、図１３（ｃ）に示すバリア膜４３８を拡大して示した断面図である。図示するように、層間絶縁膜４３６の水平面Ｈ上では、バリア膜４３８の膜厚は１００ｎｍとなっている。他方、層間絶縁膜４３６の傾斜面Ｓの大部分においては、バリア膜４３８の膜厚は実際には２０〜５０ｎｍとなっている。しかし、傾斜面Ｓのうち最も急峻な部分においては、バリア膜４３８の膜厚は、２０ｎｍ以下となっている。

このように、膜厚１００ｎｍのバリア膜４３８を形成した場合には、膜厚５０ｎｍの場合と比較して被覆性が良好なものとなる。しかし、バリア膜４３８の膜厚が２０ｎｍ以下と膜厚が薄くなってしまう部分が依然として存在している。このため、バリア膜４３８は、水素及び水分の拡散を防止する機能を十分に発揮することができないこととなる。

上述のようにバリア膜の膜厚を１００ｎｍに設定した場合、水平面上での膜厚は１００ｎｍとなるのに対し、傾斜面上ではバリア膜が形成されない欠損が一部に生じる。また、バリア膜の膜厚を２００ｎｍに設定した場合、水平面上での膜厚は２００ｎｍとなるのに対し、傾斜面上では膜厚が５０〜１００ｎｍとなる。

表面に緩やかな段差が存在する下地上にバリア膜を形成した場合と表面が平坦な下地上にバリア膜を形成した場合との比較結果について図１５を用いて説明する。図１５は、昇温離脱分析法（Thermal Desorption Spectroscopy、ＴＤＳ）によるバリア膜の評価結果を示すグラフである。図１５において、横軸は基板温度を示しており、縦軸は試料からの水素イオンの析出量を示している。なお、図１５（ａ）の縦軸の桁と図１５（ｂ）の縦軸の桁との違いは、ＴＤＳによる解析を行った試料の面積の広狭によるものである。

図１５（ａ）は、表面に緩やかな段差が存在している下地上にバリア膜を形成した場合を示している。試料としては、シリコン基板上に、塗布法によりＳＯＧ膜により形成し、その後、スパッタ法により全面にバリア膜として酸化アルミニウム膜を形成したものを用いた。図１５（ａ）において、●印は、酸化アルミニウム膜を形成しない場合を示している。△印は、酸化アルミニウム膜の膜厚が２０ｎｍの場合を示している。□印は、酸化アルミニウム膜の膜厚が５０ｎｍの場合を示している。◇印は、酸化アルミニウム膜の膜厚が１００ｎｍの場合を示している。

図１５（ｂ）は、本実施形態による半導体装置におけるバリア膜６２、７８のように、表面が平坦な下地上にバリア膜を形成した場合を示している。試料としては、シリコン基板上に、プラズマＴＥＯＳＣＶＤ法によりシリコン酸化膜を形成し、その後、スパッタ法により全面にバリア膜として酸化アルミニウム膜を形成したものを用いた。図１５（ｂ）において、●印は、酸化アルミニウム膜を形成しない場合を示している。△印は、酸化アルミニウム膜の膜厚が１０ｎｍの場合を示している。□印は、酸化アルミニウム膜の膜厚が２０ｎｍの場合を示している。◇印は、酸化アルミニウム膜の膜厚が５０ｎｍの場合を示している。○印は、シリコン基板のみの場合を示している。

図１５（ａ）から明らかなように、表面に緩やかな段差が存在する下地上にバリア膜を形成した場合には、水素に対する十分なバリア性を得ることができず、水素が拡散するのをバリア膜により十分に防止することができないことが分かる。

これに対し、図１５（ｂ）から明らかなように、表面が平坦な下地上にバリア膜を形成した場合における水素イオンの析出量は、膜厚１０ｎｍ、２０ｎｍ、５０ｎｍのいずれの場合も、バリア膜を形成しない場合における水素イオンの析出量に比べて著しく少なくなっていることが分かる。このことから、本実施形態による半導体装置のように表面が平坦な下地上にバリア膜を形成した場合には、水素に対する十分なバリア性を得ることができ、水素が拡散するのをバリア膜により確実に防止することができるといえる。

なお、水分に対するバリア性は、基本的に水素に対するバリア性と連動しており、水素に対するバリア性が得ることができない場合には、水分に対するバリア性もまた得ることはできない。図示しないが、水分に対するバリア性に関して行ったＴＤＳによる評価結果についても、上述した水素に対するバリア性に関する評価結果と同様の結果が得られている。なお、物質の大きさという観点からは、水よりも水素がより小さな物質であるため、水素及び水の両者に対して十分なバリア性を得るためには、十分に平坦な下地上にバリア膜を形成する必要があるといえる。

表面に段差や傾斜が生じている下地上にバリア膜を形成した場合において、水素及び水素に対する十分なバリア性を得るためには、バリア膜を比較的厚い膜厚で形成することが考えられる。しかしながら、バリア膜を例えば膜厚１００ｎｍ以上のように比較的厚く形成すると、コンタクトホールを形成するためのエッチングが困難になるという不都合が生じる。以下、バリア膜を比較的厚く形成した場合における不都合について図１６を用いて説明する。

図１６（ａ）に示すように、強誘電体キャパシタ４０８の上部電極４０６とＡｌ配線４４２とを接続する導体プラグ４４４を形成する場合において、上部電極４０６とＡｌ配線４４２との間の層間絶縁膜中に、バリア膜を形成する。このとき、バリア膜の膜厚が比較的厚いと、導体プラグ４４４が埋め込まれるコンタクトホール４４６を形成するためのエッチングの際に、コンタクトホール４４６の底部の幅が狭くなってしまい、コンタクト抵抗が上昇し、或いはコンタクト不良が発生する。

図１６（ｂ）は導体プラグ４４４が埋め込まれたコンタクトホール４４６を示す断面図である。Ａｌ配線４４２側となるコンタクトホール４４６上部の幅をＷ_ｔとし上部電極４０６が露出するコンタクトホール４４６底部の幅Ｗ_ｂとし、両者の差Ｗ_ｔ−Ｗ_ｂをエッチシフトと定義する。バリア膜として膜厚１００ｎｍの酸化アルミニウム膜を形成した場合、エッチシフトは１５０ｎｍとなり、コンタクト抵抗は上昇した。また、バリア膜として膜厚２００ｎｍの酸化アルミニウム膜を形成した場合、エッチシフトは３００ｎｍ以上となり、コンタクト不良が発生した。

以上、詳述したように、例えば特許文献１のように有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜上にバリア膜を形成した場合、すなわち表面に段差や傾斜が生じている下地上にバリア膜を形成した場合には、バリア膜の膜厚を比較的薄くしても比較的厚くしても、異なった不都合が生じてしまっていた。

さらに、ＳＯＧ膜は、一般的に、膜応力は小さいものの、膜中の残留水分が非常に多いことが知られている。このため、層間絶縁膜としてＳＯＧ膜を用いた場合において、後工程において２５０℃以上の熱が加わると、ＳＯＧ膜中の水分が強誘電体キャパシタまで到達し、強誘電体キャパシタの特性が劣化してしまうと考えられる。

このような表面に段差や傾斜が生じている下地上に形成されたバリア膜に対して、本実施形態による半導体装置における平坦化された絶縁膜上に形成された平坦なバリア膜は被覆性が極めて良好である。したがって、このような平坦なバリア膜により水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタの強誘電体膜に達するのを防止することができる。

しかしながら、強誘電体キャパシタの上方に、単に１層の平坦なバリア膜を形成した場合には、ＰＴＨＳ試験において不良が発生する等、過酷な環境下において水素に対する耐性や耐湿性を充分に確保することができないことがあった。これは、平坦なバリア膜の下地層となる層間絶縁膜をＣＭＰ法等により平坦化する際に層間絶縁膜の表面に生じたマイクロ・スクラッチによる段差が影響していると考えられる。すなわち、層間絶縁膜の表面に生じたマイクロ・スクラッチによる段差のために平坦なバリア膜においても被覆性があまり良好でない欠陥部分が生じており、このような欠陥部分が、平坦なバリア膜によっても水素に対する耐性や耐湿性を充分に確保することができない場合がある原因の一つとなっていると考えられる。実際には、マイクロ・スクラッチによる段差を考慮して、ＣＭＰ法等による下地層の平坦化後に、例えば膜厚１００ｎｍのシリコン酸化膜を形成しているが、このような手法を用いても、マイクロ・スクラッチによる影響を完全に回避することはできていなかった。

図１７は、強誘電体キャパシタを有する半導体装置において形成された平坦なバリア膜に生じる欠陥部分を示す断面図である。なお、図１７に示す半導体装置では、本実施形態による半導体装置とは異なり、平坦なバリア膜として１層のバリア膜７８のみが形成されており、バリア膜６２は形成されていない。

図１７に示すように、平坦なバリア膜７８においても、その下層の絶縁膜の表面に生じているマイクロ・スクラッチによる段差等により、被覆性のあまり良好でない欠陥部分１１０が生じていると考えられる。

したがって、半導体装置がおかれる環境下によっては、平坦なバリア膜７８の欠陥部分１１０を介して半導体装置の内部に水素や水分が侵入してしまうと考えられる。

さらに、図１７に示す半導体装置のように、単に１層の平坦なバリア膜が形成されているのみでは、欠陥部分１１０を介して半導体装置の内部に侵入した水素や水分が強誘電体キャパシタ４２に達するのを充分に防止することが困難となる。この結果、平坦なバリア膜が強誘電体キャパシタの上方に形成されている場合であっても、単に１層の平坦なバリア膜が形成されているのみでは、強誘電体キャパシタの電気的特性が劣化してしまうことがあると考えられる。

これに対し、本実施形態による半導体装置では、２層の平坦なバリア膜、すなわち、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６と第２金属配線層７２との間に形成された平坦なバリア膜６２と、第２金属配線層７２と第３金属配線層８８との間に形成された平坦なバリア膜７８とが形成されている。

本実施形態による半導体装置においても、図１８及び図１９に示すように、２層の平坦なバリア膜６２、７８に、被覆性があまり良好でない欠陥部分１１０が生じている場合が想定される。なお、図１８は本実施形態による半導体装置の構造を示す断面図であり、図１９（ｂ）は図１９（ａ）に示すパッド部３１４を含む領域を拡大して示した平面図である。図１８及び図１９（ｂ）において、２層の平坦なバリア膜６２、７８に生じている欠陥部分１１０を概略的に示している。

しかし、図１８に示すように、平坦なバリア膜６２、７８において、互いにほぼ同じ平面位置に欠陥部分１１０が生じる確率は極めて小さいといえる。したがって、本実施形態による半導体装置では、上層に位置する平坦なバリア膜７８に生じている欠陥部分１１０を介して水素や水分が半導体装置の内部に侵入したとしても、下層に位置する平坦なバリア膜６２により、侵入した水素や水分が強誘電体キャパシタ４２に達するのを確実に遮断することができる。

また、詳細なメカニズムは不明であるが、２層のバリア膜６２、７８が形成されていることにより、２層のバリア膜６２、７８の間に、層間絶縁膜中に存在する残留水素が封止され、強誘電体キャパシタ４２上の残留水素が強誘電体キャパシタ４２に達するのが防止されると考えられる。このような他の要因によっても、強誘電体キャパシタ４２の電気的特性の劣化が防止され、ＰＴＨＳ特性を向上することができると考えられる。

すなわち、図２０に示すように、平坦なバリア膜として１層のバリア膜７８のみが形成されており、バリア膜６２は形成されていない場合においては、強誘電体キャパシタ４２上の残留水素が容易に強誘電体キャパシタ４２に達することができる。したがって、この場合には、強誘電体キャパシタ４２の電気的特性の劣化を十分に防止することは困難であると考えられる。

他方、図２１に示す本実施形態による半導体装置のように、２層のバリア膜６２、７８が形成されている場合、層間絶縁膜中の残留水素は、２層のバリア膜６２、７８の間に封止されることとなる。このため、強誘電体キャパシタ４２上の残留水素が強誘電体キャパシタ４２に達するのが防止される。この結果、強誘電体キャパシタ４２の電気的特性の劣化が防止され、ＰＴＨＳ特性を向上することができると考えられる。

また、本実施形態による半導体装置は、バリア膜６２、７８が、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されていることにも主たる特徴がある。

これに対して、例えば特許文献７に記載された半導体装置においては、ＦｅＲＡＭセル部にのみ水素バリア層が形成されているだけである。このため、特許文献７に記載された半導体装置では、ＦｅＲＡＭセル部の上方或いは側方から水素及び水分がＦｅＲＡＭセル部に侵入し、強誘電体キャパシタに達するのを防止することは困難であると考えられる。このため、例えば高湿度の環境下に長時間放置すると、強誘電体キャパシタの特性は劣化してしまうと考えられる。

本実施形態による半導体装置では、バリア膜６２、７８が、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されているため、ＦｅＲＡＭセル部３０６の上方或いは側方から水素及び水分がＦｅＲＡＭセル部３０６に侵入するのを確実に防止することができる。したがって、例えば高湿度の環境下における長時間放置による強誘電体キャパシタ４２の電気的特性の劣化も確実に防止することができる。

また、本実施形態による半導体装置では、バリア膜６２、７８の被覆性を確保するためにバリア膜６２、７８を比較的厚く形成する必要がなく、バリア膜６２、７８を比較的薄く形成することができる。したがって、バリア膜６２、７８を含む層間絶縁膜６６、８２にコンタクトホールを形成する際に、ＦｅＲＡＭチップ領域３０６における各部において、エッチシフトを７０ｎｍ以下に抑制することができる。これにより、コンタクト抵抗の上昇を抑制することができる。また、微細なコンタクトホールを確実に形成することを可能とし、半導体装置の微細化に寄与することができる。

上述のように、本実施形態による半導体装置では、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６と第２金属配線層７２との間に形成された平坦なバリア膜６２と、第２金属配線層７２と第３金属配線層８８との間に形成された平坦なバリア膜７８とが形成されているので、水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を大幅に向上することができる。

さらに、本実施形態による半導体装置では、平坦なバリア膜６２、７８が、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されているので、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができる。

なお、バリア膜６２、７８の膜厚は、以下に述べる観点から、例えば、５０ｎｍ以上１００ｎｍ未満、より好ましくは５０ｎｍ以上８０ｎｍ以下に設定することが望ましい。

まず、バリア膜６２、７８の膜厚は、導体プラグに欠損が発生するのを防止する観点からは、例えば、４０ｎｍ以上１００ｎｍ未満、より好ましくは４０ｎｍ以上８０ｎｍ以下に設定することが望ましい。この点について図２２及び図２３を用いて説明する。

図２２は、バリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じる欠損を説明する断面図である。図２２（ａ）はバリア膜が比較的薄い場合を示し、図２２（ｂ）はバリア膜が比較的厚い場合を示している。図２３は、バリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じた欠損を観察した透過型電子顕微鏡写真である。

図２２（ａ）及び図２２（ｂ）に示すように、層間絶縁膜３２４上に、配線層３２６が形成されている。配線層３２６が形成された層間絶縁膜３２４上には、平坦なバリア膜３２８を含む層間絶縁膜３３０が形成されている。層間絶縁膜３３０には、配線層３２６に達するコンタクトホール３３２が形成されている。コンタクトホール３３２内には、タングステンよりなる導体プラグ３３４が埋め込まれている。導体プラグ３３４が埋め込まれた層間絶縁膜３３０上には、配線層３３６が形成されている。

酸化アルミニウム膜よりなるバリア膜３２８の膜厚が８０ｎｍ以下の場合には、図２２（ａ）に示すように、導体プラグ３３４はコンタクトホール３３２内に十分に埋め込まれ、導体プラグ３３４に欠損は生じない。

他方、酸化アルミニウム膜よりなるバリア膜３２８の膜厚が８０ｎｍを超えた場合には、図２２（ｂ）に示すように、導体プラグ３３４がコンタクトホール３３２内に十分に埋め込まれずに、導体プラグ３３４に欠損３３８が生じる。図２３（ａ）及び図２３（ｂ）は、それぞれバリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じた欠損を観察した透過型電子顕微鏡写真である。このような欠損３３８は、バリア膜の膜厚が１００ｎｍ以上になると高い頻度で発生することが確認されている。

したがって、バリア膜６２、７８の膜厚は、導体プラグに欠損が発生するのを防止する観点からは、例えば、４０ｎｍ以上１００ｎｍ未満、より好ましくは４０ｎｍ以上８０ｎｍ以下に設定することが望ましい。

他方、バリア膜６２、７８に水素及び水分の拡散防止機能を十分に発揮させるためには、バリア膜６２、７８の膜厚は例えば５０ｎｍ以上に設定することが望ましい。

以上のことから、バリア膜６２、７８の膜厚は、例えば、５０ｎｍ以上１００ｎｍ未満、より好ましくは５０ｎｍ以上８０ｎｍ以下に設定することが望ましい。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図２４乃至図３９を用いて説明する。なお、以下では、基本的に、図３に示す半導体装置の断面構造に対応する工程断面図を用いて説明するが、ロジック回路部３１０、周辺回路部３０８、３１２等におけるトランジスタ、配線等は、通常の半導体装置の製造プロセスを用いて形成することができる。

まず、例えばシリコンよりなる半導体基板１０に、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、素子領域を画定する素子分離領域１２を形成する。

次いで、イオン注入法により、ドーパント不純物を導入することにより、ウェル１４ａ、１４ｂを形成する。

次いで、通常のトランジスタの形成方法を用いて、素子領域に、ゲート電極（ゲート配線）１８とソース／ドレイン拡散層２２とを有するトランジスタ２４を形成する（図２４（ａ）を参照）。

次いで、全面に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚２００ｎｍのＳｉＯＮ膜２５を形成する。

次いで、全面に、プラズマＴＥＯＳＣＶＤ法により、例えば例えば膜厚６００ｎｍのシリコン酸化膜２６を形成する（図２４（ｂ）を参照）。

こうして、ＳｉＯＮ膜２５とシリコン酸化膜２６とにより層間絶縁膜２７が構成される。

次いで、例えばＣＭＰ法により、層間絶縁膜２７の表面を平坦化する（図２４（ｃ）を参照）。

次いで、一酸化二窒素（Ｎ_２Ｏ）又は窒素（Ｎ_２）雰囲気にて、例えば６５０℃、３０分間の熱処理を行う。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜３４を形成する（図２５（ａ）を参照）。

次いで、Ｎ_２Ｏガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。

次いで、全面に、例えばスパッタ法又はＣＶＤ法により、例えば膜厚２０〜５０ｎｍの酸化アルミニウム膜３６ａを形成する。

次いで、例えばＲＴＡ（Rapid Thermal Annealing）法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例えば６５０℃とし、熱処理時間は例えば１〜２分とする。

次いで、全面に、例えばスパッタ法により、例えば膜厚１００〜２００ｎｍのＰｔ膜３６ｂを形成する。

こうして、酸化アルミニウム膜３６ａとＰｔ膜３６ｂとからなる積層膜３６が形成される。積層膜３６は、強誘電体キャパシタ４２の下部電極となるものである。

次いで、全面に、例えばスパッタ法により、強誘電体膜３８を形成する。強誘電体膜３８としては、例えば膜厚１００〜２５０ｎｍのＰＺＴ膜を形成する。

なお、ここでは、強誘電体膜３８をスパッタ法により形成する場合を例に説明したが、強誘電体膜の形成方法はスパッタ法に限定されるものではない。例えば、ゾル・ゲル法、ＭＯＤ（Metal Organic Deposition）法、ＭＯＣＶＤ法等により強誘電体膜を形成してもよい。

次いで、例えばＲＴＡ法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例えば５５０〜６００℃とし、熱処理時間は例えば６０〜１２０秒とする。

次いで、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚２５〜７５ｎｍのＩｒＯ_Ｘ膜４０ａを形成する。

次いで、アルゴン及び酸素雰囲気にて、例えば６００〜８００℃、１０〜１００秒間の熱処理を行う。

次いで、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚１５０〜２５０ｎｍのＩｒＯ_Ｙ膜４０ｂを形成する。この際、ＩｒＯ_Ｙ膜４０ｂの酸素の組成比Ｙが、ＩｒＯ_Ｘ膜４０ａの酸素の組成比Ｘより高くなるように、ＩｒＯ_Ｙ膜４０ｂを形成する。

こうして、ＩｒＯ_Ｘ膜４０ａとＩｒＯ_Ｙ膜４０ｂとからなる積層膜４０が形成される（図２５（ｂ）を参照）。積層膜４０は、強誘電体キャパシタ４２の上部電極となるものである。

次いで、全面に、例えばスピンコート法により、フォトレジスト膜９８を形成する。

次いで、フォトリソグラフィーにより、フォトレジスト膜９８を強誘電体キャパシタ４２の上部電極４０の平面形状にパターニングする。

次いで、フォトレジスト膜９８をマスクとして、積層膜４０をエッチングする。エッチングガスとしては、例えばＡｒガスとＣｌ_２ガスとを用いる。こうして、積層膜よりなる上部電極４０が形成される（図２５（ｃ）を参照）。この後、フォトレジスト膜９８を剥離する。

次いで、例えば酸素雰囲気にて、例えば４００〜７００℃、３０〜１２０分間の熱処理を行う。この熱処理は、上部電極４０の表面に異常が生ずるのを防止するためのものである。

次いで、全面に、例えばスピンコート法により、フォトレジスト膜１００を形成する。

次いで、フォトリソグラフィーにより、フォトレジスト膜１００を強誘電体キャパシタ４２の強誘電体膜３８の平面形状にパターニングする。

次いで、フォトレジスト膜１００をマスクとして、強誘電体膜３８をエッチングする（図２６（ａ）を参照）。この後、フォトレジスト膜１００を剥離する。

次いで、酸素雰囲気にて、例えば３００〜４００℃、３０〜１２０分間の熱処理を行う。

次いで、例えばスパッタ法又はＣＶＤ法により、バリア膜４４を形成する（図２６（ｂ）を参照）。バリア膜４４としては、例えば膜厚２０〜５０ｎｍの酸化アルミニウム膜を形成する。

次いで、酸素雰囲気にて、例えば４００〜６００℃、３０〜１２０分間の熱処理を行う。

次いで、全面に、例えばスピンコート法により、フォトレジスト膜１０２を形成する。

次いで、フォトリソグラフィーにより、フォトレジスト膜１０２を強誘電体キャパシタ４２の下部電極３６の平面形状にパターニングする。

次いで、フォトレジスト膜１０２をマスクとして、バリア膜４４及び積層膜３６をエッチングする（図２６（ｃ）を参照）。こうして、積層膜よりなる下部電極３６が形成される。また、バリア膜４４が、上部電極４０及び強誘電体膜３８を覆うように残存する。この後、フォトレジスト膜１０２を剥離する。

次いで、酸素雰囲気にて、例えば４００〜６００℃、３０〜１２０分間の熱処理を行う。

次いで、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜４６を形成する。バリア膜４６としては、例えば膜厚２０〜１００ｎｍの酸化アルミニウム膜を形成する（図２７（ａ）を参照）。こうして、バリア膜４４により覆われた強誘電体キャパシタ４２を更に覆うようにバリア膜４６が形成される。

次いで、酸素雰囲気にて、例えば５００〜７００℃、３０〜１２０分間の熱処理を行う。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１５００ｎｍのシリコン酸化膜よりなるシリコン酸化膜４８を形成する（図２７（ｂ）を参照）。

次いで、例えばＣＭＰ法により、シリコン酸化膜４８の表面を平坦化する（図２７（ｃ）を参照）。

次いで、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜４８中の水分を除去するとともに、シリコン酸化膜４８の膜質を変化させ、シリコン酸化膜４８中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜４８の表面は窒化され、シリコン酸化膜４８の表面にはＳｉＯＮ膜（図示せず）が形成される。

次いで、フォトリソグラフィー及びエッチングにより、シリコン酸化膜４８、バリア膜４６、シリコン酸化膜３４、及び層間絶縁膜２７に、ソース／ドレイン拡散層２２に達するコンタクトホール５０ａ、５０ｂを形成する（図２８（ａ）を参照）。

次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜を形成する。続いて、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍのＴｉＮ膜を形成する。こうして、Ｔｉ膜とＴｉＮ膜とによりバリアメタル膜（図示せず）が構成される。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのタングステン膜を形成する。

次いで、例えばＣＭＰ法により、シリコン酸化膜４８の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール５０ａ、５０ｂ内に、タングステンよりなる導体プラグ５４ａ、５４ｂがそれぞれ埋め込まれる（図２８（ｂ）を参照）。

次いで、例えばアルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ５４ａ、５４ｂ表面に存在する自然酸化膜等が除去される。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのＳｉＯＮ膜１０４を形成する。

次いで、フォトリソグラフィー及びドライエッチングにより、ＳｉＯＮ膜１０４、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４に、強誘電体キャパシタ４２の上部電極４０に達するコンタクトホール５２ａと、強誘電体キャパシタ４２の下部電極３６に達するコンタクトホール５２ａとを形成する（図２８（ｃ）を参照）。

次いで、酸素雰囲気にて、例えば４００〜６００℃、３０〜１２０分間の熱処理を行う。この熱処理は、強誘電体キャパシタ４２の強誘電体膜３８に酸素を供給し、強誘電体キャパシタ４２の電気的特性を回復するためのものである。なお、ここでは酸素雰囲気中にて熱処理を行う場合を例に説明したが、オゾン雰囲気中にて熱処理を行ってもよい。オゾン雰囲気中にて熱処理を行った場合にも、キャパシタの強誘電体膜３８に酸素を供給することができ、強誘電体キャパシタ４２の電気的特性を回復することが可能である。

次いで、エッチングによりＳｉＯＮ膜１０４を除去する。

次いで、全面に、例えば膜厚１５０ｎｍのＴｉＮ膜と、例えば膜厚５５０ｎｍのＡｌＣｕ合金膜と、例えば膜厚５ｎｍのＴｉ膜と、膜厚１５０ｎｍのＴｉＮ膜とを順次積層する。こうして、ＴｉＮ膜とＡｌＣｕ合金膜とＴｉ膜とＴｉＮ膜とを順次積層してなる導体膜が形成される。

次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。これにより、第１金属配線層５６、すなわち強誘電体キャパシタ４２の上部電極４０と導体プラグ５４ａとに電気的に接続された配線５６ａ、強誘電体キャパシタ４２の下部電極３６に電気的に接続された配線５６ｂ、及び導体プラグ５４ｂに電気的に接続された配線５６ｃが形成される（図２９（ａ）を参照）。

次いで、酸素雰囲気にて、例えば３５０℃、３０分間の熱処理を行う。

次いで、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜５８を形成する。バリア膜５８としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜を形成する（図２９（ｂ）を参照）。ここでは、バリア膜５８として、膜厚２０ｎｍの酸化アルミニウム膜を形成する。こうして、配線５６ａ、５６ｂ、５６ｃの上面及び側面を覆うようにバリア膜５８が形成される。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚２６００ｎｍのシリコン酸化膜６０を形成する（図３０（ａ）を参照）。

次いで、例えばＣＭＰ法により、シリコン酸化膜６０の表面を平坦化する（図３０（ｂ）を参照）。

次いで、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。この熱処理は、シリコン酸化膜６０中の水分を除去するとともに、シリコン酸化膜６０の膜質を変化させ、シリコン酸化膜６０中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜６０の表面は窒化され、シリコン酸化膜６０の表面にはＳｉＯＮ膜（図示せず）が形成される。

次いで、平坦化されたシリコン酸化膜６０上に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜６１を形成する。平坦化されたシリコン酸化膜６０上にシリコン酸化膜６１を形成するため、シリコン酸化膜６１は平坦となる。

次いで、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜６１中の水分を除去するとともに、シリコン酸化膜６１の膜質を変化させ、シリコン酸化膜６１中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜６１の表面は窒化され、シリコン酸化膜６１の表面にはＳｉＯＮ膜（図示せず）が形成される。

次いで、平坦なシリコン酸化膜６１上に、例えばスパッタ法又はＣＶＤ法により、バリア膜６２を形成する。バリア膜６２としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜を形成する。ここでは、バリア膜６２として、膜厚５０ｎｍの酸化アルミニウム膜を形成する。平坦なシリコン酸化膜６１上にバリア膜６２を形成するため、バリア膜６２は平坦となる。また、ＣＭＰ法により表面が平坦化されたシリコン酸化膜６０上にシリコン酸化膜６１を介してバリア膜６２を形成している。このため、マイクロ・スクラッチによってシリコン酸化膜６０の表面に生じた段差等によりバリア膜６２に欠陥部分が発生するのを抑制することができる。

バリア膜６２は、図３１に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成するとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成する。すなわち、バリア膜６２は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成する。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜６４を形成する（図３２（ａ）を参照）。

こうして、バリア膜５８、シリコン酸化膜６０、シリコン酸化膜６１、バリア膜６２、及びシリコン酸化膜６４により層間絶縁膜６６が構成される。

次いで、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。この熱処理は、シリコン酸化膜６４中の水分を除去するとともに、シリコン酸化膜６４の膜質を変化させ、シリコン酸化膜６４中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜６４の表面は窒化され、シリコン酸化膜６４の表面にはＳｉＯＮ膜（図示せず）が形成される。

次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜６４、バリア膜６２、シリコン酸化膜６１、シリコン酸化膜６０、及びバリア膜５８に、配線５６ｃに達するコンタクトホール６８を形成する（図３２（ｂ）を参照）。

次いで、Ｎ_２雰囲気にて、例えば３５０℃、１２０分間の熱処理を行う。

次いで、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍのＴｉＮ膜を形成する。こうして、ＴｉＮ膜によりバリアメタル膜（図示せず）が構成される。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのタングステン膜を形成する。

次いで、例えばＥＢ（エッチバック）法により、シリコン酸化膜６４の表面が露出するまで、タングステン膜をエッチバックする。こうして、コンタクトホール６８内に、タングステンよりなる導体プラグ７０が埋め込まれる（図３３（ａ）を参照）。

次いで、全面に、例えば膜厚５００ｎｍのＡｌＣｕ合金膜と、例えば膜厚５ｎｍのＴｉ膜と、例えば膜厚１５０ｎｍのＴｉＮ膜とを順次積層する。こうして、ＴｉＮ膜とＡｌＣｕ合金膜とＴｉ膜とＴｉＮ膜とを順次積層してなる導体膜が形成される。

次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。これにより、第２金属配線層７２、すなわち配線７２ａ、及び導体プラグ７０に電気的に接続された配線７２ｂが形成される（図３３（ｂ）を参照）。配線７２ａ、７２ｂを形成する際のドライエッチングにおいては、シリコン酸化膜６４がエッチングのストッパ膜として機能する。このシリコン酸化膜６４によりバリア膜６２が保護され、配線７２ａ、７２ｂを形成する際のエッチングによりバリア膜６２の膜厚が減少し或いはバリア膜６２が除去されてしまうのを防止することができる。これにより、バリア膜６２の水素及び水分の拡散機能が劣化するのを防止することができる。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚２２００ｎｍのシリコン酸化膜７４を形成する（図３４（ａ）を参照）。

次いで、例えばＣＭＰ法により、シリコン酸化膜７４の表面を平坦化する（図３４（ｂ）を参照）。

次いで、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。この熱処理は、シリコン酸化膜７４中の水分を除去するとともに、シリコン酸化膜７４の膜質を変化させ、シリコン酸化膜７４中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜７４の表面は窒化され、シリコン酸化膜７４の表面にはＳｉＯＮ膜（図示せず）が形成される。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜７６を形成する。平坦化されたシリコン酸化膜７４上にシリコン酸化膜７６を形成するため、シリコン酸化膜７６は平坦となる。

次いで、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜７６中の水分を除去するとともに、シリコン酸化膜７６の膜質を変化させ、シリコン酸化膜７６中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜７６の表面は窒化され、シリコン酸化膜７６の表面にはＳｉＯＮ膜（図示せず）が形成される。

次いで、平坦なシリコン酸化膜７６上に、例えばスパッタ法又はＣＶＤ法により、バリア膜７８を形成する。バリア膜７８としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜を形成する。ここでは、バリア膜７８として、膜厚５０ｎｍの酸化アルミニウム膜を形成する。平坦なシリコン酸化膜７６上にバリア膜７８を形成するため、バリア膜７８は平坦となる。また、ＣＭＰ法により表面が平坦化されたシリコン酸化膜７４上にシリコン酸化膜７６を介してバリア膜７８を形成している。このため、マイクロ・スクラッチによってシリコン酸化膜７４の表面に生じた段差等によりバリア膜７８に欠陥部分が発生するのを抑制することができる。

バリア膜７８は、図３５に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成するとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成する。すなわち、バリア膜７８は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成する。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜８０を形成する（図３６（ａ）を参照）。

こうして、シリコン酸化膜７４、シリコン酸化膜７６、バリア膜７８、及びシリコン酸化膜８０により層間絶縁膜８２が構成される。

次いで、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜８０中の水分を除去するとともに、シリコン酸化膜８０の膜質を変化させ、シリコン酸化膜８０中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜８０の表面は窒化され、シリコン酸化膜８０の表面にはＳｉＯＮ膜（図示せず）が形成される。

次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜８０、バリア膜７８、シリコン酸化膜７６、及びシリコン酸化膜７４に、配線７２ａ、７２ｂに達するコンタクトホール８４ａ、８４ｂを形成する（図３６（ｂ）を参照）。

次いで、Ｎ_２雰囲気にて、例えば３５０℃、１２０分間の熱処理を行う。

次いで、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍのＴｉＮ膜を形成する。こうして、ＴｉＮ膜によりバリアメタル膜（図示せず）が構成される。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのタングステン膜を形成する。

次いで、例えばＥＢ法により、シリコン酸化膜８０の表面が露出するまで、タングステン膜をエッチバックする。こうして、コンタクトホール８４ａ、８４ｂ内に、タングステンよりなる導体プラグ８６ａ、８６ｂがそれぞれ埋め込まれる（図３７（ａ）を参照）。

次いで、全面に、例えば膜厚５００ｎｍのＡｌＣｕ合金膜と、例えば膜厚１５０ｎｍのＴｉＮ膜とを順次積層する。こうして、ＴｉＮ膜とＡｌＣｕ合金膜とＴｉＮ膜とを順次積層してなる導体膜が形成される。

次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。これにより、第３金属配線層８８、すなわち導体プラグ８６ａに電気的に接続された配線８８ａ、及び導体プラグ８６ｂに電気的に接続された配線８８ｂが形成される（図３７（ｂ）を参照）。配線８８ａ、８８ｂを形成する際のドライエッチングにおいては、シリコン酸化膜８０がエッチングのストッパ膜として機能する。このシリコン酸化膜８０によりバリア膜７８が保護され、配線８８ａ、８８ｂを形成する際のエッチングによりバリア膜７８の膜厚が減少し或いはバリア膜７８が除去されてしまうのを防止することができる。これにより、バリア膜７８の水素及び水分の拡散機能が劣化するのを防止することができる。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜９０を形成する。

次いで、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜９０中の水分を除去するとともに、シリコン酸化膜９０の膜質を変化させ、シリコン酸化膜９０中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜９０の表面は窒化され、シリコン酸化膜９０の表面にはＳｉＯＮ膜（図示せず）が形成される。

次いで、例えばＣＶＤ法により、例えば膜厚３５０ｎｍのシリコン窒化膜９２を形成する（図３８（ａ）を参照）。シリコン窒化膜９２は、水分を遮断し、水分により金属配線層８８、７２、５６等が腐食するのを防止するためのものである。

次いで、全面に、例えばスピンコート法により、フォトレジスト膜１０６を形成する。

次いで、フォトリソグラフィーにより、フォトレジスト膜１０６に、配線（ボンディングパッド）８８ｂに達する開口部をシリコン窒化膜９２及びシリコン酸化膜９０に形成する領域を露出する開口部１０８を形成する。

次いで、フォトレジスト膜１０６をマスクとして、シリコン窒化膜９２及びシリコン酸化膜９０をエッチングする。こうして、シリコン窒化膜９２及びシリコン酸化膜９０に、配線（ボンディングパッド）８８ｂに達する開口部９６ａが形成される（図３８（ｂ）を参照）。この後、フォトレジスト膜１０６を剥離する。

次いで、例えばスピンコート法により、例えば膜厚２〜６μｍのポリイミド樹脂膜９４を形成する（図３９（ａ）を参照）。

次いで、フォトリソグラフィーにより、ポリイミド樹脂膜９４に、配線（ボンディングパッド）８８ｂに達する開口部９６ｂを形成する（図３９（ｂ）を参照）。

こうして、本実施形態による半導体装置が製造される。

（評価結果）
本実施形態による半導体装置についてＰＴＨＳ試験を行い、本実施形態による半導体装置のＰＴＨＳ特性を評価した結果について説明する。

ＰＴＨＳ試験では、２気圧、温度１２１℃、湿度１００％の条件下で、本実施形態による半導体装置のＦｅＲＡＭチップを保管し、１６８時間、３３６時間、５０４時間、及び６７２時間経過した時点のそれぞれにおいて、同一ウェーハを用いて形成された５つのチップ試料毎に不良セルの発生の有無を確認した。ＰＴＨＳ試験を行った本実施形態による半導体装置では、バリア膜５８の膜厚を２０ｎｍ、平坦なバリア膜６２の膜厚を５０ｎｍ、平坦なバリア膜７８の膜厚を７０ｎｍとした。

なお、比較例として、平坦なバリア膜５８が形成されていない場合、すなわち平坦なバリア膜が１層のみ形成されている場合についても上記と同様のＰＴＨＳ試験を行った。比較例１による半導体装置では、バリア膜５８の膜厚を７０ｎｍ、平坦なバリア膜７８の膜厚を７０ｎｍとした。また、比較例２による半導体装置では、バリア膜５８の膜厚を２０ｎｍ、平坦なバリア膜７８の膜厚を５０ｎｍとした。なお、比較例１、２による半導体装置の構造は、平坦なバリア膜５８が形成されていない点を除いては、本実施形態による半導体装置と同様にした。

ＰＴＨＳ試験の結果は以下の通りとなった。

まず、本実施形態の場合、５つのチップ試料のすべてについて、１６８時間、３３６時間、５０４時間、及び６７２時間経過した時点のいずれにおいても、不良セルが発生することはなかった。

一方、比較例１の場合、５つのチップ試料のうち、あるチップ試料では、１６８時間経過した時点で１個の不良セルが発生し、３３６時間経過した時点で不良セルは３個となり、５０４時間経過した時点で不良セルは１０個となり、６７２時間経過した時点で不良セルは１８個となった。また、他のチップ試料では、１６８時間及び３３６時間経過した時点までは不良セルは発生しなかったが、５０４時間経過した時点で１個の不良セルが発生し、６７２時間経過した時点で不良セルは２６個となった。更に他のチップ試料では、１６８時間及び３３６時間経過した時点までは不良セルは発生しなかったが、５０４時間経過した時点で２２個の不良セルが発生し、６７２時間経過した時点で不良セルは６２個となった。５つのチップ試料のうち、１６８時間、３３６時間、５０４時間、及び６７２時間経過した時点のいずれにおいても不良セルが発生しなかったのは、２つのチップ試料のみであった。

また、比較例２の場合、５つのチップ試料のうち、あるチップ試料では、１６８時間経過した時点で１９個の不良セルが発生し、３３６時間経過した時点で不良セルは３４個となり、５０４時間経過した時点で不良セルは５１個となり、６７２時間経過した時点で不良セルは７２個となった。また、他のチップ試料では、１６８時間経過した時点では不良セルは発生しなかったが、３３６時間経過した時点で３個の不良セルが発生し、５０４時間経過した時点で不良セルは５個となり、６７２時間経過した時点で不良セルは７個となった。更に他のチップ試料では、１６８時間経過した時点では不良セルは発生しなかったが、３３６時間経過した時点で３個の不良セルが発生し、５０４時間経過した時点で不良セルは１１３個となり、６７２時間経過した時点で不良セルは８１１個となった。更に他のチップ試料では、１６８時間経過した時点で１０６個の不良セルが発生し、３３６時間経過した時点で不良セルは１６９０個となり、５０４時間経過した時点で不良セルは３２５３個となり、６７２時間経過した時点で不良セルは５１８４個となった。５つのチップ試料のうち、１６８時間、３３６時間、５０４時間、及び６７２時間経過した時点のいずれにおいても不良セルが発生しなかったのは、１つのチップ試料のみであった。

上記ＰＴＨＳ試験の結果から、本実施形態によれば、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を大幅に向上することができ、ＦｅＲＡＭに関してＰＴＨＳ試験の量産認定レベルを充分に上回ることができることが確認された。

また、単に平坦なバリア膜を１層形成しただけでは、充分な耐湿性を確保することができず、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性の向上を実現することが困難であることが確認された。

また、単に平坦なバリア膜を１層形成してＦｅＲＡＭ部だけを覆った試料についてＰＴＨＳ試験を行ったが、十分な耐湿性を確保することはできなかった。

更に、単に平坦なバリア膜を１層形成してＦｅＲＡＭ部及びロジック回路部を覆った試料についてＰＴＨＳ試験を行ったが、十分な耐湿性を確保することはできなかった。

更に、単に平坦なバリア膜を１層形成してＦｅＲＡＭ部、ロジック回路部、及びパッド部を覆った試料についてＰＴＨＳ試験を行ったが、やや良好になるものの、十分な耐湿性を確保することはできなかった。

更に、単に平坦なバリア膜を１層形成してＦｅＲＡＭ部、ロジック回路部、パッド部、及びスクライブ部を覆った試料についてＰＴＨＳ試験を行ったが、やや良好になるものの、十分な耐湿度性を確保することはできなかった。

このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６と第２金属配線層７２との間に形成された平坦なバリア膜６２と、第２金属配線層７２と第３金属配線層８８との間に形成された平坦なバリア膜７８とを有するので、水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を大幅に向上することができる。

［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図４０乃至図４６を用いて説明する。図４０及び図４１は本実施形態による半導体装置の構造を示す断面図、図４２は本実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図、図４３乃至図４６は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。

（半導体装置）
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、第３金属配線層８８（配線８８ａ、８８ｂ）の上方に形成されたバリア膜１１４を更に有する点で、第１実施形態による半導体装置と異なっている。

すなわち、図４０に示すように、層間絶縁膜８２上及び配線８８ａ、８８ｂ上には、例えば膜厚１５００ｎｍのシリコン酸化膜１１２が形成されている。シリコン酸化膜１１２の表面は、その形成後に例えばＣＭＰ法により平坦化されており、配線８８ｂ上のシリコン酸化膜１１２は例えば３５０ｎｍの膜厚で残存している。

平坦化されたシリコン酸化膜１１２上には、バリア膜１１４が形成されている。バリア膜１１４としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜が用いられている。平坦化されたシリコン酸化膜１１２上にバリア膜１１４が形成されているため、バリア膜１１４は平坦となっている。

バリア膜１１４は、バリア膜４４、４６、５８、６２、７８と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、バリア膜１１４は、平坦化されたシリコン酸化膜１１２上に形成されているため平坦となっており、バリア膜６２、７８と同様に、バリア膜４４、４６、５８と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なバリア膜１１４により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、バリア膜１１４は、バリア膜６２、７８と同様に、強誘電体キャパシタ４２を有する複数のメモリセルが配列されたＦｅＲＡＭセル部３０６のみならず、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。この点については後述する。

バリア膜１１４上には、例えば膜厚５０〜１５０ｎｍのシリコン酸化膜９０が形成されている。シリコン酸化膜９０は、図示しない配線を形成する際のエッチングのストッパ膜として機能する。このシリコン酸化膜９０によりバリア膜１１４が保護され、配線層を形成する際のエッチングによりバリア膜１１４の膜厚が減少し或いはバリア膜１１４が除去されてしまうのを防止することができる。これにより、バリア膜６２の水素及び水分の拡散機能が劣化するのを防止することができる。

シリコン酸化膜９０上には、例えば膜厚３５０ｎｍのシリコン窒化膜９２が形成されている。

シリコン窒化膜９２上には、例えば膜厚３〜６μｍのポリイミド樹脂膜９４が形成されている。

ポリイミド樹脂膜９４、シリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２には、配線（ボンディングパッド）８８ｂに達する開口部９６が形成されている。すなわち、シリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２には、配線（ボンディングパッド）８８ｂに達する開口部９６ａが形成されている。ポリイミド樹脂膜９４には、シリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２に形成された開口部９６ａを含む領域に、開口部９６ｂが形成されている。

バリア膜１１４は、バリア膜６２、７８と同様に、図４１及び図４２に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜１１４は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。

このように、本実施形態による半導体装置は、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６（配線５６ａ、５６ｂ、５６ｃ）と第２金属配線層７２（配線７２ａ、７２ｂ）との間に形成された平坦なバリア膜６２と、第２金属配線層７２（配線７２ａ、７２ｂ）と第３金属配線層８８（配線８８ａ、８８ｂ）との間に形成された平坦なバリア膜７８と、第３金属配線層８８（配線８８ａ、８８ｂ）の上方に形成された平坦なバリア膜１１４とを有することに主たる特徴がある。

本実施形態による半導体装置では、第１実施形態による半導体装置における平坦なバリア膜６２、７８に加えて、第３金属配線層８８の上方に平坦なバリア膜１１４が形成されているので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を更に大幅に向上することができる。

さらに、本実施形態による半導体装置では、平坦なバリア膜６２、７８、１１４が、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されているので、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができる。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図４３乃至図４６を用いて説明する。

まず、図２４乃至図３７に示す第１実施形態による半導体装置の製造方法と同様にして、第３金属配線層（配線８８ａ、配線８８ｂ）までを形成する。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１５００ｎｍのシリコン酸化膜１１２を形成する（図４３（ａ）を参照）。

次いで、例えばＣＭＰ法により、シリコン酸化膜１１２の表面を平坦化する（図４３（ｂ）を参照）。

次いで、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。この熱処理は、シリコン酸化膜１１２中の水分を除去するとともに、シリコン酸化膜１１２の膜質を変化させ、シリコン酸化膜１１２中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜１１２の表面は窒化され、シリコン酸化膜１１２の表面には、ＳｉＯＮ膜（図示せず）が形成される。

次いで、平坦化されたシリコン酸化膜１１２上に、例えばスパッタ法又はＣＶＤ法により、バリア膜１１４を形成する。バリア膜１１４としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜を形成する。平坦化されたシリコン酸化膜１１２上にバリア膜１１４を形成するため、バリア膜１１４は平坦となる。

バリア膜１１４は、図４４に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成するとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成する。すなわち、バリア膜１１４は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成する。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜９０を形成する。

次いで、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜９０中の水分を除去するとともに、シリコン酸化膜９０の膜質を変化させ、シリコン酸化膜９０中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜９０の表面は窒化され、シリコン酸化膜９０の表面にはＳｉＯＮ膜（図示せず）が形成される。

次いで、例えばＣＶＤ法により、例えば膜厚３５０ｎｍのシリコン窒化膜９２を形成する（図４５（ａ）を参照）。シリコン窒化膜９２は、水分を遮断し、水分により金属配線層８８、７２、５６等が腐食するのを防止するためのものである。

次いで、全面に、例えばスピンコート法により、フォトレジスト膜１０６を形成する。

次いで、フォトリソグラフィーにより、フォトレジスト膜１０６に、配線（ボンディングパッド）８８ｂに達する開口部をシリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２に形成する領域を露出する開口部１０８を形成する。

次いで、フォトレジスト膜１０６をマスクとして、シリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２をエッチングする。こうして、シリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２に、配線（ボンディングパッド）８８ｂに達する開口部９６ａが形成される（図４５（ｂ）を参照）。この後、フォトレジスト膜１０６を剥離する。

次いで、例えばスピンコート法により、例えば膜厚３〜６μｍのポリイミド樹脂膜９４を形成する（図４６（ａ）を参照）。

次いで、フォトリソグラフィーにより、ポリイミド樹脂膜９４に、開口部９６ａを介して配線（ボンディングパッド）８８ｂに達する開口部９６ｂを形成する（図４６（ｂ）を参照）。

こうして、本実施形態による半導体装置が製造される。

このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６と第２金属配線層７２との間に形成された平坦なバリア膜６２と、第２金属配線層７２と第３金属配線層８８との間に形成された平坦なバリア膜７８と、第３金属配線層８８の上方に形成された平坦なバリア膜１１４とを有するので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を更に大幅に向上することができる。

［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図４７乃至図５２を用いて説明する。図４７及び図４８は本実施形態による半導体装置の構造を示す断面図、図４９は本実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図、図５０乃至図５２は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。

（半導体装置）
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、強誘電体キャパシタ４２と、第１金属配線層５６（配線５６ａ、５６ｂ、５６ｃ）との間に、平坦なバリア膜１１６を更に有する点で、第１実施形態による半導体装置と異なっている。

すなわち、図４７に示すように、導体プラグ５０ａ、５０ｂが埋め込まれたシリコン酸化膜４８上に、バリア膜１１６が形成されている。バリア膜１１６としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜が用いられている。ここで、シリコン酸化膜４８は平坦化されており、平坦化されたシリコン酸化膜４８上にバリア膜１１６が形成されているため、バリア膜１１６は平坦となっている。

バリア膜１１６は、バリア膜４４、４６、５８、６２、７８と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、バリア膜１１６は、平坦化されたシリコン酸化膜４８上に形成されているため平坦となっており、バリア膜６２、７８と同様に、バリア膜４４、４６、５８と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なバリア膜１１６により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、バリア膜１１６は、バリア膜６２、７８と同様に、強誘電体キャパシタ４２を有する複数のメモリセルが配列されたＦｅＲＡＭセル部３０６のみならず、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。この点については後述する。

バリア膜１１６上には、例えば膜厚１００ｎｍのシリコン酸化膜１１８が形成されている。シリコン酸化膜１１８は、後述する配線５６ａ、５６ｂ、５６ｃを形成する際のエッチングのストッパ膜として機能する。このシリコン酸化膜１１８によりバリア膜１１６が保護され、配線５６ａ、５６ｂ、５６ｃを形成する際のエッチングによりバリア膜１１６の膜厚が減少し或いはバリア膜１１６が除去されてしまうのを防止することができる。これにより、バリア膜１１６の水素及び水分の拡散機能が劣化するのを防止することができる。

シリコン酸化膜３４、バリア膜４６、シリコン酸化膜４８、バリア膜１１６、及びシリコン酸化膜１１８により層間絶縁膜４９が構成されている。

シリコン酸化膜１１８、バリア膜１１６、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４には、上部電極４０に達するコンタクトホール５２ａが形成されている。また、シリコン酸化膜１１８、バリア膜１１６、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４には、下部電極３６に達するコンタクトホール５２ｂが形成されている。

さらに、シリコン酸化膜１１８及びバリア膜１１６には、導体プラグ５４ａに達するコンタクトホール１２０ａが形成されている。また、シリコン酸化膜１１８及びバリア膜１１６には、導体プラグ５４ｂに達するコンタクトホール１２０ｂが形成されている。

シリコン酸化膜１１８上、コンタクトホール５２ａ内、及びコンタクトホール１２０ａ内には、導体プラグ５４ａと上部電極４０とに電気的に接続された配線５６ａが形成されている。また、シリコン酸化膜１１８上及びコンタクトホール５２ｂ内には、下部電極３６に電気的に接続された配線５６ｂが形成されている。また、シリコン酸化膜１１８上及びコンタクトホール１２０ｂ内には、導体プラグ５４ｂに電気的に接続された配線５６ｃが形成されている。

バリア膜１１６は、バリア膜６２、７８と同様に、図４８及び図４９に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜１１６は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。

このように、本実施形態による半導体装置は、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２と強誘電体キャパシタ４２の上方に形成された第１金属配線層５６（配線５６ａ、５６ｂ、５６ｃ）との間に形成された平坦なバリア膜１１６と、第１金属配線層５６（配線５６ａ、５６ｂ、５６ｃ）と第２金属配線層７２（配線７２ａ、７２ｂ）との間に形成された平坦なバリア膜６２と、第２金属配線層７２（配線７２ａ、７２ｂ）と第３金属配線層８８（配線８８ａ、８８ｂ）の間に形成された平坦なバリア膜７８とを有することに主たる特徴がある。

本実施形態による半導体装置では、第１実施形態による半導体装置における平坦なバリア膜６２、７８に加えて、強誘電体キャパシタ４２と強誘電体キャパシタ４２の上方に形成された第１金属配線層５６との間に平坦なバリア膜１１６が形成されているので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を更に大幅に向上することができる。

さらに、本実施形態による半導体装置では、平坦なバリア膜６２、７８、１１６が、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されているので、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができる。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図５０乃至図５２を用いて説明する。
まず、図２４乃至図２７、図２８（ａ）、及び図２８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、導体プラグ５４ａ、５４ｂまでを形成する（図５０（ａ）を参照）。

次いで、例えばアルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ５４ａ、５４ｂ表面に存在する自然酸化膜等が除去される。

次いで、導体プラグ５４ａ、５４ｂが埋め込まれたシリコン酸化膜４８上に、例えばスパッタ法又はＣＶＤ法により、バリア膜１１６を形成する。バリア膜１１６としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜を形成する。シリコン酸化膜４８は平坦化されており、平坦化されたシリコン酸化膜４８上にバリア膜１１６を形成するため、バリア膜１１６は平坦となる。

バリア膜１１６は、図５１に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成するとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成する。すなわち、バリア膜１１６は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成する。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜１１８を形成する（図５０（ｂ）を参照）。

次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜１１８及びバリア膜１１６に、導体プラグ５４ａ、５４ｂに達するコンタクトホール１２０ａ、１２０ｂを形成する（図５０（ｃ）を参照）。

次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのＳｉＯＮ膜１２２を形成する（図５２（ａ）を参照）。

次いで、フォトリソグラフィー及びドライエッチングにより、ＳｉＯＮ膜１２２、シリコン酸化膜１１８、バリア膜１１６、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４に、強誘電体キャパシタ４２の上部電極４０に達するコンタクトホール５２ａと、強誘電体キャパシタ４２の下部電極３６に達するコンタクトホール５２ｂとを形成する（図５２（ｂ）を参照）。

次いで、酸素雰囲気にて、例えば５００℃、６０分間の熱処理を行う。この熱処理は、強誘電体キャパシタ４２の強誘電体膜３８に酸素を供給し、強誘電体キャパシタ４２の電気的特性を回復するためのものである。

次いで、エッチングによりＳｉＯＮ膜１２２を除去する。

次いで、全面に、例えば膜厚１５０ｎｍのＴｉＮ膜と、例えば膜厚５５０ｎｍのＡｌＣｕ合金膜と、例えば膜厚５ｎｍのＴｉ膜と、例えば膜厚１５０ｎｍのＴｉＮ膜とを順次積層する。こうして、ＴｉＮ膜とＡｌＣｕ合金膜とＴｉ膜とＴｉＮ膜とを順次積層してなる導体膜が形成される。

次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。これにより、第１金属配線層５６、すなわち強誘電体キャパシタ４２の上部電極４０と導体プラグ５４ａとに電気的に接続された配線５６ａ、強誘電体キャパシタ４２の下部電極３６に電気的に接続された配線５６ｂ、及び導体プラグ５４ｂに電気的に接続された配線５６ｃが形成される（図５２（ｃ）を参照）。配線５６ａ、５６ｂ、５６ｃを形成する際のドライエッチングにおいては、シリコン酸化膜１１８がエッチングのストッパ膜として機能する。このシリコン酸化膜１１８によりバリア膜１１６が保護され、配線５６ａ、５６ｂ、５６ｃを形成する際のエッチングによりバリア膜１１６の膜厚が減少し或いはバリア膜１１６が除去されてしまうのを防止することができる。これにより、バリア膜１１６の水素及び水分の拡散機能が劣化するのを防止することができる。

この後の工程は、図２９（ｂ）乃至図３９に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。

このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２と強誘電体キャパシタ４２の上方に形成された第１金属配線層５６との間に形成された平坦なバリア膜１１６と、第１金属配線層５６と第２金属配線層７２との間に形成された平坦なバリア膜６２と、第２金属配線層７２と第３金属配線層８８の間に形成された平坦なバリア膜７８とを有するので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を更に大幅に向上することができる。

なお、本実施形態では、導体プラグ５４ａ、５４ｂを形成した後に、バリア膜１１６を形成する場合について説明したが、導体プラグ５４ａ、５４ｂを形成する前に、バリア膜１１６を形成してもよい。

具体的には、まず、図２４乃至図２７（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ＣＭＰ法により表面が平坦化されたシリコン酸化膜４８までを形成する。

次いで、ＣＭＰ法により表面が平坦化されたシリコン酸化膜４８上にバリア膜１１６を形成する。

次いで、バリア膜１１６上に、例えば膜厚１００ｎｍのシリコン酸化膜を形成する。

次いで、バリア膜１１６上のシリコン酸化膜、バリア膜１１６、シリコン酸化膜４８、バリア膜４６、シリコン酸化膜３４、及び層間絶縁膜２７に、ソース／ドレイン拡散層２２に達するコンタクトホール５０ａ、５０ｂを形成する。

次いで、コンタクトホール５０ａ、５０ｂに埋め込まれた導体プラグ５４ａ、５４ｂを形成する。

このように、導体プラグ５４ａ、５４ｂを形成する前に、バリア膜１１６を形成してもよい。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、強誘電体膜３８としてＰＺＴ膜を用いる場合を例に説明したが、強誘電体膜３８はＰＺＴ膜に限定されるものではなく、他のあらゆる強誘電体膜を適宜用いることができる。例えば、強誘電体膜３８として、Ｐｂ_１−ＸＬａ_ＸＺｒ_１−ＹＴｉ_ＹＯ_３膜（ＰＬＺＴ膜）、ＳｒＢｉ_２（Ｔａ_ＸＮｂ_１−Ｘ）_２Ｏ_９膜、Ｂｉ_４Ｔｉ_２Ｏ_１２膜等を用いてもよい。

また、上記実施形態では、酸化アルミニウム膜３６ａとＰｔ膜３６ｂとの積層膜により下部電極３６を構成したが、下部電極３６を構成する導体膜等の材料はかかる材料に限定されるものではない。例えば、Ｉｒ膜、ＩｒＯ_２膜、Ｒｕ膜、ＲｕＯ_２膜、ＳｒＲｕＯ（ストロンチウムルテニウムオキサイド）膜（ＳＲＯ膜）、Ｐｄ膜により下部電極３８を構成してもよい。

また、上記実施形態では、ＩｒＯ_Ｘ膜４０ａとＩｒＯ_Ｙ膜４０ｂとの積層膜により上部電極４０を構成したが、上部電極４０を構成する導体膜の材料はかかる材料に限定されるものではない。例えば、Ｉｒ膜、Ｒｕ膜、ＲｕＯ_２膜、ＳＲＯ膜、Ｐｄ膜により上部電極４０を構成してもよい。

また、上記実施形態では、平坦なバリア膜について、第１実施形態においては第１金属配線層５６と第２金属配線層７２との間にバリア膜６２を形成し、第２金属配線層７２と第３金属配線層８８との間にバリア膜７８を形成する場合について説明し、第２実施形態においてはバリア膜６２、７８に加えて第３金属配線層８８の上方にバリア膜１１４を形成する場合について説明し、第３実施形態においてはバリア膜６２、７８に加えて強誘電体キャパシタ４２と第１金属配線層５６との間にバリア膜１１６を形成する場合について説明したが、形成するバリア膜６２、７８、１１４、１１６の組合せは、上記実施形態において説明した場合に限定されるものではない。平坦なバリア膜は、バリア膜６２、７８、１１４、１１６のうちの少なくとも２層が形成されていればよく、バリア膜６２、７８、１１４、１１６のうちの３層を形成してもよいし、或いはバリア膜６２、７８、１１４、１１６の４層すべてを形成してもよい。また、半導体基板１０上に形成する金属配線層の層数等に応じて、更に多くの平坦なバリア膜を形成してもよい。この場合において、平坦なバリア膜の膜厚は、第１実施形態において述べたように、例えば、５０ｎｍ以上１００ｎｍ未満、より好ましくは５０ｎｍ以上８０ｎｍ以下に設定することが望ましい。

なお、強誘電体キャパシタの電気的特性の劣化を効果的に防止する観点からは、ボンディングパッドと、ボンディングパッド下の最上層の金属配線層との間に平坦なバリア膜がまずは形成されており、他の金属配線層の間に他の平坦なバリア膜が形成されていることが望ましい。

また、上記実施形態では、バリア膜として酸化アルミニウム膜を用いる場合を例に説明したが、バリア膜は酸化アルミニウム膜に限定されるものではない。水素又は水分の拡散を防止する機能を有する膜を、バリア膜として適宜用いることができる。バリア膜としては、例えば金属酸化物よりなる膜を適宜用いることができる。金属酸化物よりなるバリア膜としては、例えば、タンタル酸化物やチタン酸化物等よりなる膜を用いることができる。また、バリア膜は、金属酸化物よりなる膜に限定されるものではない。例えば、シリコン窒化膜（Ｓｉ_３Ｎ_４膜）やシリコン窒化酸化膜（ＳｉＯＮ膜）等をバリア膜として用いることもできる。また、塗布型酸化膜、或いはポリイミド、ポリアリーレン、ポリアリーレンエーテル、ベンゾシクロブテン等よりなる樹脂膜のような吸湿性を有する有機膜をバリア膜として用いることができる。

また、上記実施形態では、形成するバリア膜のすべてに同一材料よりなるバリア膜を用いる場合について説明したが、以下に述べるように、異なる材料よりなるバリア膜を適宜用いることもできる。

例えば、第１又は第２実施形態による半導体装置において、平坦なバリア膜６２、７８、１１４のうちで最も強誘電体キャパシタ４２側に形成されているバリア膜６２として酸化アルミニウム膜を用いるとともに、バリア膜６２の上方に形成されているバリア膜７８又はバリア膜１１４としてシリコン窒化膜を用いてもよい。また、例えば、酸化アルミニウム膜上に、酸化チタン膜を形成してもよい。

また、第２実施形態による半導体装置において、第３金属配線層８８の下方に形成されている平坦なバリア膜６２、７８として酸化アルミニウム膜等の金属酸化物よりなる膜やシリコン窒化膜等の無機膜を用いるとともに、第３金属配線層８８の上方に形成され、配線（ボンディングパッド）８８ｂに達する開口部９６ｂが形成される平坦なバリア膜１１４として、吸湿性を有する有機膜を形成してもよい。

また、上記実施形態では、層間絶縁膜を構成する絶縁膜として、シリコン酸化膜を形成する場合を例に説明したが、シリコン酸化膜に代えて、種々の絶縁膜を形成することができる。

また、上記実施形態では、層間絶縁膜を構成する絶縁膜の表面を平坦化する方法としてＣＭＰ法を用いる場合を例に説明したが、絶縁膜の表面を平坦化する方法は、ＣＭＰ法に限定されるものではない。例えば、エッチングにより、絶縁膜の表面を平坦化してもよい。エッチングガスとしては、例えばＡｒガスを用いることができる。

また、上記実施形態では、第１金属配線層５６、第２金属配線層７２、及び第３金属配線層８８の３層の金属配線層により半導体基板１０上に回路が構成される場合を例に説明したが、半導体基板１０上の回路を構成する金属配線層の層数は３層に限定されるものではない。金属配線層の層数は、半導体基板１０上に構成する回路の設計に応じて適宜設定することができる。

また、上記実施形態では、１つのトランジスタ２４及び１つの強誘電体キャパシタ４２を有する１Ｔ１Ｃ型のメモリセルが形成されている場合を例に説明したが、メモリセルの構成は１Ｔ１Ｃ型に限定されるものではない。メモリセルの構成としては、１Ｔ１Ｃ型のほか、例えば２つのトランジスタ及び２つの強誘電体キャパシタを有する２Ｔ２Ｃ型等の種々の構成を用いることができる。

また、上記実施形態では、プレーナー型セルを有するＦｅＲＡＭ構造の半導体装置について説明したが、本発明の適用範囲はこれに限定されるものではない。例えば、本発明は、スタック型セルを有し、ゲート長が例えば０．１８μｍに設定されたＦｅＲＡＭ構造の半導体装置についても適用することができる。

図５３は、本発明を適用したスタック型セルを有するＦｅＲＡＭ構造の半導体装置の構造を示す断面図である。なお、図５３においては、ＦｅＲＡＭセル部３０６以外の部分については、バリア膜以外の構造を省略して示している。

図示するように、例えばシリコンよりなる半導体基板２１０上には、素子領域を画定する素子分離領域２１２が形成されている。素子分離領域２１２が形成された半導体基板２１０内には、ウェル２１４ａ、２１４ｂが形成されている。

ウェル２１４ａ、２１４ｂが形成された半導体基板２１０上には、ゲート絶縁膜２１６を介してゲート電極（ゲート配線）２１８が形成されている。ゲート電極２１８は、例えば、ポリシリコン膜上に、トランジスタのゲート長等に応じてコバルトシリサイド膜、ニッケルシリサイド膜、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を有している。ゲート電極２１８上には、シリコン酸化膜２１９が形成されている。ゲート電極２１８及びシリコン酸化膜２１９の側壁部分には、サイドウォール絶縁膜２２０が形成されている。

サイドウォール絶縁膜２２０が形成されたゲート電極２１８の両側には、ソース／ドレイン拡散層２２２が形成されている。こうして、ゲート電極２１８とソース／ドレイン拡散層２２２とを有するトランジスタ２２４が構成されている。トランジスタ２２４のゲート長は、例えば０．１８μｍに設定されている。

トランジスタ２２４が形成された半導体基板２１０上には、ＳｉＯＮ膜２２５と、シリコン酸化膜２２６とを順次積層してなる層間絶縁膜２２７が形成されている。層間絶縁膜２２７の表面は平坦化されている。

層間絶縁膜２２７上には、例えば酸化アルミニウム膜よりなるバリア膜２２８が形成されている。

バリア膜２２８及び層間絶縁膜２２７には、ソース／ドレイン拡散層２２２に達するコンタクトホール２３０ａ、２３０ｂが形成されている。

コンタクトホール２３０ａ、２３０ｂには、Ｔｉ膜とＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。

バリアメタル膜が形成されたコンタクトホール２３０ａ、２３０ｂ内には、タングステンよりなる導体プラグ２３２ａ、２３２ｂが埋め込まれている。

バリア膜２２８上には、導体プラグ２３２ａに電気的に接続されたＩｒ膜２３４が形成されている。

Ｉｒ膜２３４上には、強誘電体キャパシタ２４２の下部電極２３６が形成されている。

下部電極２３６上には、強誘電体キャパシタ２４２の強誘電体膜２３８が形成されている。強誘電体膜２３８としては、例えばＰＺＴ膜が用いられている。

強誘電体膜２３８上には、強誘電体キャパシタ２４２の上部電極２４０が形成されている。

積層されている上部電極２４０、強誘電体膜２３８、下部電極２３６、及びＩｒ膜２３４は、エッチングにより一括してパターニングされ、互いにほぼ同じ平面形状を有している。

こうして、下部電極２３６と強誘電体膜２３８と上部電極２４０とからなる強誘電体キャパシタ２４２が構成されている。強誘電体キャパシタ２４２の下部電極２３６は、Ｉｒ膜２３４を介して導体プラグ２３２ａに電気的に接続されている。

層間絶縁膜２２７のＩｒ膜２３４が形成されていない領域上には、Ｉｒ膜２３４と同程度の膜厚或いはＩｒ膜２３４よりも薄い膜厚のＳｉＯＮ膜２４４が形成されている。なお、ＳｉＯＮ膜２４４に代えて、シリコン酸化膜を形成してもよい。

強誘電体キャパシタ２４２上及びＳｉＯＮ膜２４４上には、水素及び水分の拡散を防止する機能を有するバリア膜２４６が形成されている。バリア膜２４６としては、例えば酸化アルミニウム膜が用いられている。

バリア膜２４６上にはシリコン酸化膜２４８が形成され、シリコン酸化膜２４８により強誘電体キャパシタ２４２が埋め込まれている。シリコン酸化膜２４８の表面は平坦化されている。

平坦化されたシリコン酸化膜２４８上には、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２５０が形成されている。バリア膜２５０としては、例えば酸化アルミニウム膜が用いられている。バリア膜２５０は、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜２５０は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部（図示せず）、ロジック回路部３１０、ロジック回路の周辺回路部（図示せず）、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。

バリア膜２５０上には、シリコン酸化膜２５２が形成されている。

こうして、ＳｉＯＮ膜２４４、バリア膜２４６、シリコン酸化膜２４８、バリア膜２５０、及びシリコン酸化膜２５２により層間絶縁膜２５３が構成されている。

シリコン酸化膜２５２、バリア膜２５０、シリコン酸化膜２４８及びバリア膜２４６には、強誘電体キャパシタ２４２の上部電極２４０に達するコンタクトホール２５４ａが形成されている。また、シリコン酸化膜２５２、バリア膜２５０、シリコン酸化膜２４８、バリア膜２４６、及びＳｉＯＮ膜２４４には、導体プラグ２３２ｂに達するコンタクトホール２５４ｂが形成されている。

コンタクトホール２５４ａ、２５４ｂ内には、Ｔｉ膜とＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。なお、バリアメタル膜として、Ｔｉ膜を形成せずに、ＴｉＮ膜よりなるバリアメタル膜を形成してもよい。

バリアメタル膜が形成されたコンタクトホール２５４ａ、２５４ｂ内には、タングステンよりなる導体プラグ２５６ａ、２５６ｂがそれぞれ埋め込まれている。

シリコン酸化膜２５２上には、導体プラグ２５６ａに電気的に接続された配線２５８ａと、導体プラグ２５６ｂに電気的に接続された配線２５８ｂとが形成されている。

配線２５８ａ、２５８ｂが形成されたシリコン酸化膜２５２上にはシリコン酸化膜２６０が形成され、シリコン酸化膜２６０により配線２５８ａ、２５８ｂが埋め込まれている。シリコン酸化膜２６０の表面は平坦化されている。

平坦化されたシリコン酸化膜２６０上には、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２６２が形成されている。バリア膜２６２としては、例えば酸化アルミニウム膜が用いられている。バリア膜２６２は、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜２６２は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部（図示せず）、ロジック回路部３１０、ロジック回路の周辺回路部（図示せず）、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。

バリア膜２６２上には、シリコン酸化膜２６４が形成されている。

こうして、シリコン酸化膜２６０、バリア膜２６２、及びシリコン酸化膜２６４により層間絶縁膜２６５が構成されている。

シリコン酸化膜２６４、バリア膜２６２、及びシリコン酸化膜２６０には、配線２５８ｂに達するコンタクトホール２６８が形成されている。

コンタクトホール２６８内には、Ｔｉ膜とＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。

バリアメタル膜が形成されたコンタクトホール２６８内には、タングステンよりなる導体プラグ２７０が埋め込まれている。

シリコン酸化膜２６４上には、導体プラグ２６８に電気的に接続された配線２７２が形成されている。

配線２７２が形成されたシリコン酸化膜２６４上にはシリコン酸化膜２７４が形成され、シリコン酸化膜２７４により配線２７２が埋め込まれている。シリコン酸化膜２７４の表面は平坦化されている。

平坦化されたシリコン酸化膜２７４上には、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２７６が形成されている。バリア膜２７６としては、例えば酸化アルミニウム膜が用いられている。バリア膜２７６は、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜２７６は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部（図示せず）、ロジック回路部３１０、ロジック回路の周辺回路部（図示せず）、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。

バリア膜２７６上には、シリコン酸化膜２７８が形成されている。

なお、シリコン酸化膜２７８から上部は図示しないが、回路設計に応じて、シリコン酸化膜等により構成される層間絶縁膜に埋め込まれた配線が適宜形成されている。

上述のように、スタック型セルを有するＦｅＲＡＭ構造の半導体装置においても、上記実施形態と同様に、水素及び水分の拡散を防止する平坦なバリア膜２５０、２６２、２７６を形成することにより、水素及び水分による強誘電体キャパシタ２４２の電気的特性の劣化を確実に防止することができ、ＰＴＨＳ特性を大幅に向上することができる。なお、この場合においても、水素及び水分の拡散を防止する平坦なバリア膜は、少なくとも２層形成されていればよく、バリア膜２５０、２６２、２７６の３層すべてが形成されていなくてもよい。また、必要に応じて、更に多くの平坦なバリア膜を形成してもよい。

上記実施形態では、Ａｌを主体とする配線を形成する場合を例に説明したが、配線は、Ａｌを主体とする配線に限定されるものではなく、例えばダマシン法等によりＣｕを主体とする配線を形成してもよい。

Ｃｕを主体とする配線を用いた場合について図５４及び図５５を用いて説明する。図５４は図５３に示す半導体装置においてＣｕ配線を用いた場合の構造を示す断面図、図５５はＣｕ配線を用いた場合におけるボンディングパッドの構造を示す断面図である。なお、図５４は、図５３と同様に、スタック型セルを有するＦｅＲＡＭ構造の半導体装置の構造を示している。図５３に示す半導体装置と同様の構成要素については同様の符号を付し説明を省略し或いは簡略にする。

図５４に示すように、タングステンよりなる導体プラグ２５６ａ、２５６ｂが埋め込まれた層間絶縁膜２５３上には、シリコン酸化膜２６０ａが形成されている。

シリコン酸化膜２６０ａには、配線溝２８０ａ、２８０ｂが形成されている。

配線溝２８０ａには、導体プラグ２５６ａに電気的に接続されたＣｕ配線２８２ａが埋め込まれている。配線溝２８０ｂには、導体プラグ２５６ｂに電気的に接続されたＣｕ配線２８２ｂが埋め込まれている。

Ｃｕ配線２８２ａ、２８２ｂが埋め込まれたシリコン酸化膜２６０ａ上には、シリコン酸化膜２６０ｂが形成されている。シリコン酸化膜２６０ｂの表面は平坦化されている。

平坦化されたシリコン酸化膜２６０ｂ上には、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２６２が形成されている。

バリア膜２６２上には、シリコン酸化膜２６４が形成されている。

こうして、シリコン酸化膜２６０、バリア膜２６２、及びシリコン酸化膜２６４により層間絶縁膜２６５が構成されている。

シリコン酸化膜２６４、バリア膜２６２、及びシリコン酸化膜２６０ｂには、Ｃｕ配線２８２ｂに達するコンタクトホール２６８が形成されている。

コンタクトホール２６８内には、例えば膜厚１５ｎｍのＴａ膜と、例えば膜厚１３０ｎｍのＣｕ膜とを順次積層してなる膜が形成されている。こうして、Ｔａ膜よりなるバリアメタル膜（図示せず）が形成されたコンタクトホール２６８内には、Ｃｕよりなる導体プラグ２７０が埋め込まれている。

上述のようにＣｕ配線を用いた場合において、ボンディングパッドは、ＡｌＣｕ合金膜等のＡｌを主体とする金属膜により構成される。

図５５に示すように、シリコン酸化膜よりなる層間絶縁膜２８４には、配線溝２８５が形成されている。

配線溝２８５には、Ｃｕ配線２８６が埋め込まれている。

Ｃｕ配線２８６が埋め込まれた層間絶縁膜２８４上には、シリコン酸化膜よりなる層間絶縁膜２８８が形成されている。層間絶縁膜２８８を構成するシリコン酸化膜は、例えばプラズマＴＥＯＳＣＶＤ法により形成されたものである。

層間絶縁膜２８８には、Ｃｕ配線２８６に達するコンタクトホール２８９が形成されている。

コンタクトホール２８９内には、タングステンよりなる導体プラグ２９０が埋め込まれている。

導体プラグ２９０が埋め込まれた層間絶縁膜２８８上には、導体プラグ２９０に電気的に接続されたボンディングパッド２９２が形成されている。ボンディングパッド２９２は、ＡｌＣｕ合金膜により構成されている。

なお、Ｃｕ配線２８６とボンディングパッド２９２との間に、水素及び水分の拡散を防止するバリア膜を形成してもよい。

層間絶縁膜２８８上及びボンディングパッド２９２上には、シリコン酸化膜２９４が形成されている。シリコン酸化膜２９４は、例えばプラズマＴＥＯＳＣＶＤ法により形成されたものである。

シリコン酸化膜２９４上には、シリコン窒化膜２９６が形成されている。

シリコン窒化膜２９６上には、ポリイミド樹脂膜２９８が形成されている。

ポリイミド樹脂膜２９８、シリコン窒化膜２９６、及びシリコン酸化膜２９４には、ボンディングパッド２９２に達する開口部２９９が形成されている。すなわち、シリコン窒化膜２９６及びシリコン酸化膜２９４には、ボンディングパッド２９２に達する開口部２９９ａが形成されている。ポリイミド樹脂膜２９８には、シリコン窒化膜２９６及びシリコン酸化膜２９４に形成された開口部２９９ａを含む領域に、開口部２９９ｂが形成されている。

ボンディングパッド２９２には、開口部２９９を介して、外部回路（図示せず）が電気的に接続される。

このように、Ａｌを主体とする配線に代えてＣｕを主体とする配線を用いてもよい。

図５３に示すようにスタック型セルを有するＦｅＲＡＭ構造の半導体装置においてＣｕ配線を用いた場合においては、例えば、強誘電体キャパシタと、強誘電体キャパシタ上の第１層目のＣｕ配線との間にまず１層目の平坦なバリア膜を形成し、ボンディングパッドと、ボンディングパッド下の最上層のＣｕ配線との間に２層目の平坦なバリア膜を形成すればよい。このような２層の平坦なバリア膜に加えて、他のＣｕ配線の間に平坦なバリア膜を更に形成することにより、耐湿性を更に向上することができる。

本発明による半導体装置及びその製造方法は、強誘電体キャパシタを有する半導体装置の信頼性を向上するのに有用である。

Claims (12)

1. 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、
   前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、
   前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、
   前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、
   前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、
   前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、
   前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、
   前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜と
   を有し、
   前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続された第１の配線と、
   前記第１の配線上に形成された第２の配線と、
   前記第２の配線上に形成され、外部回路が電気的に接続される第３の配線と、を更に有し、
   前記第４の絶縁膜、前記第５の絶縁膜、前記第６の絶縁膜及び前記第２のバリア膜は、前記第２の配線と前記第３の配線との間に形成されていることを特徴とする半導体装置。
2. 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、
   前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、
   前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、
   前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、
   前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、
   前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、
   前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、
   前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜と
   を有し、
   前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続された第１の配線と、
   前記第１の配線上に形成された第２の配線と、
   前記第２の配線上に形成され、外部回路が電気的に接続される第３の配線と、を更に有し、
   前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記第１のバリア膜は、前記第１の配線と前記第２の配線との間に形成されていることを特徴とする半導体装置。
3. 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、
   前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、
   前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、
   前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、
   前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、
   前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、
   前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、
   前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜と
   を有し、
   前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続された第１の配線と、
   前記第１の配線を覆うように形成され、水素又は水分の拡散を防止する第３のバリア膜と、
   前記第３のバリア膜上に形成された第２の配線と、
   前記第２の配線上に形成され、外部回路が電気的に接続される第３の配線と、を更に有することを特徴とする半導体装置。
4. 請求の範囲第１項乃至第３項のいずれか１項に記載の半導体装置において、
   前記半導体基板に設けられたチップ領域と、
   前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部と、
   前記チップ領域内に設けられ、前記強誘電体キャパシタを有するメモリセルが形成されたメモリセル部と、
   前記チップ領域内に設けられ、ロジック回路が形成されたロジック回路部と、
   前記チップ領域内に設けられ、ボンディングパッドが形成されたパッド部とを更に有し、
   前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記メモリセル部、前記ロジック回路部、及び前記パッド部にわたって形成されている
   ことを特徴とする半導体装置。
5. 請求の範囲第４項記載の半導体装置において、
   前記第１のバリア膜及び前記第２のバリア膜のいずれも、前記メモリセル部、前記ロジック回路部、前記パッド部、及びスクライブ部にわたって形成されている
   ことを特徴とする半導体装置。
6. 請求の範囲第１項乃至第５項のいずれか１項に記載の半導体装置において、
   前記強誘電体キャパシタを覆うように形成され、水素又は水分の拡散を防止する第４のバリア膜を更に有する
   ことを特徴とする半導体装置。
7. 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜と、前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続された第１の配線と、前記第１の配線上に形成された第２の配線と、前記第２の配線上に形成され、外部回路が電気的に接続される第３の配線とを有し、前記第４の絶縁膜、前記第５の絶縁膜、前記第６の絶縁膜及び前記第２のバリア膜が、前記第２の配線と前記第３の配線との間に形成されているメモリセル部と、
   ボンディッグパッドが形成されたパッド部とを有し、
   前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記メモリセル部及び前記パッド部にわたって形成されている
   ことを特徴とする半導体装置。
8. 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜と、前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続された第１の配線と、前記第１の配線上に形成された第２の配線と、前記第２の配線上に形成され、外部回路が電気的に接続される第３の配線とを有し、前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記第１のバリア膜が、前記第１の配線と前記第２の配線との間に形成されているメモリセル部と、
   ボンディッグパッドが形成されたパッド部とを有し、
   前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記メモリセル部及び前記パッド部にわたって形成されている
   ことを特徴とする半導体装置。
9. 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜と、前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続された第１の配線と、前記第１の配線を覆うように形成され、水素又は水分の拡散を防止する第３のバリア膜と、前記第３のバリア膜上に形成された第２の配線と、前記第２の配線上に形成され、外部回路が電気的に接続される第３の配線とを有するメモリセル部と、
   ボンディッグパッドが形成されたパッド部とを有し、
   前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記メモリセル部及び前記パッド部にわたって形成されている
   ことを特徴とする半導体装置。
10. 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜と、前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続された第１の配線と、前記第１の配線上に形成された第２の配線と、前記第２の配線上に形成され、外部回路が電気的に接続される第３の配線とを有し、前記第４の絶縁膜、前記第５の絶縁膜、前記第６の絶縁膜及び前記第２のバリア膜が、前記第２の配線と前記第３の配線との間に形成されているチップ領域と、
    前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部とを有し、
    前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記チップ領域及び前記スクライブ部にわたって形成されている
    ことを特徴とする半導体装置。
11. 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜と、前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続された第１の配線と、前記第１の配線上に形成された第２の配線と、前記第２の配線上に形成され、外部回路が電気的に接続される第３の配線とを有し、前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記第１のバリア膜が、前記第１の配線と前記第２の配線との間に形成されているチップ領域と、
    前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部とを有し、
    前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記チップ領域及び前記スクライブ部にわたって形成されている
    ことを特徴とする半導体装置。
12. 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜直上に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜と、前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続された第１の配線と、前記第１の配線を覆うように形成され、水素又は水分の拡散を防止する第３のバリア膜と、前記第３のバリア膜上に形成された第２の配線と、前記第２の配線上に形成され、外部回路が電気的に接続される第３の配線とを有するチップ領域と、
    前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部とを有し、
    前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記チップ領域及び前記スクライブ部にわたって形成されている
    ことを特徴とする半導体装置。