JP5136052B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
そこで、半導体記憶装置（ＤＲＡＭ）の高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術について、広く研究及び開発が行われている。
また、低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いた強誘電体メモリ（ＦｅＲＡＭ）についても、盛んに研究及び開発が行われている。
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには、１対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧に応じて分極が生じ、印加電圧が取り除かれても、自発分極が残る。また、印加電圧の極性が反転されると、自発分極の極性も反転する。従って、自発分極を検出すれば情報を読み出すことができる。そして、強誘電体メモリには、動作が高速であり、消費電力が低く、書き込み／読み出しの耐久性が優れている等の特徴がある。
しかしながら、強誘電体メモリの設計及び製造に当たっては、強誘電体キャパシタの電気的特性が外部から侵入した水素ガスや水分により劣化しやすいという性質を克服する必要がある。Ｐｔ膜からなる下部電極と、ＰｂＺｒ１−ＸＴｉＸＯ３（ＰＺＴ）膜からなる強誘電体膜と、Ｐｔ膜からなる上部電極とを備えた従来の強誘電体キャパシタでは、水素分圧が４０Ｐａ（０．３Ｔｏｒｒ）程度の雰囲気にて２００℃程度に基板を加熱すると、ＰｂＺｒ１−ＸＴｉＸＯ３膜の強誘電体特性がほぼ失われてしまう。また、強誘電体キャパシタが水分を吸着した状態や、水分が強誘電体キャパシタの近傍に存在する状態で熱処理を行うと、強誘電体膜の強誘電体特性が著しく劣化してしまう。
そこで、従来、強誘電体メモリを製造するに当たり、強誘電体膜を形成した後には、可能な限り、水分の発生が少なく、且つ低温で行うことが可能な処理が選択されている。特に、層間絶縁膜を形成する際には、水素の発生量が比較的少ない原料ガスを用いたＣＶＤ（Chemical Vapor Deposition）法等が選択されている。
また、強誘電体キャパシタを覆うバリア膜が形成された構造、及び強誘電体キャパシタの上方にバリア膜が形成された構造が提案されている。バリア膜としては、主に酸化アルミニウム膜が用いられている。これは、酸化アルミニウム膜が水素及び水分の拡散を防止する機能を有しているためである。
しかしながら、酸化アルミニウム膜を貫通する所望の形状のコンタクトホールを形成することは困難である。これは、酸化アルミニウム膜がエッチングガスとほとんど反応しないため、スパッタエッチングを行う必要があるからである。酸化アルミニウム膜を薄くすれば加工精度を高くすることは可能であるが、酸化アルミニウム膜のカバレッジは比較的低いため、十分なバリア効果を維持することができなくなってしまう。
特開２００２−１７６１４９号公報 特開２００４−７１９３２号公報 特開２００１−１１１００７号公報
本発明の目的は、バリア効果を維持しながら、コンタクトホールの加工精度を向上することができる半導体装置及びその製造方法を提供することにある。
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
本願発明に係る第１の半導体装置には、半導体基板の上方に形成された強誘電体キャパシタと、前記強誘電体キャパシタを覆うバリア膜と、が設けられている。そして、前記バリア膜は積層体であって、下層がアルミニウム酸化膜であり、上層がチタン酸化膜である。
本願発明に係る第２の半導体装置には、半導体基板の上方に形成された強誘電体キャパシタと、前記強誘電体キャパシタの上方に形成された層間絶縁膜と、前記層間絶縁膜より上方の平坦化された面上に形成されたバリア膜と、が設けられている。そして、前記バリア膜は積層体であって、下層がアルミニウム酸化膜であり、上層がチタン酸化膜である。
本願発明に係る第３の半導体装置には、半導体基板の上方に形成された強誘電体キャパシタと、前記強誘電体キャパシタに接続された第１の配線と、前記第１の配線より上方の平坦化された面上に形成されたバリア膜と、が設けられている。そして、前記バリア膜は積層体であって、下層がアルミニウム酸化膜であり、上層がチタン酸化膜である。
本願発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成した後、前記強誘電体キャパシタを直接覆う第１のバリア膜を形成する。次に、前記強誘電体キャパシタの上方に層間絶縁膜を形成し、前記層間絶縁膜より上方の平坦化された面上に第２のバリア膜を形成し、前記強誘電体キャパシタに接続される配線を形成する。次いで、前記配線より上方の平坦化された面上に第３のバリア膜を形成する。前記第１のバリア膜、前記第２のバリア膜及び前記第３のバリア膜の少なくとも一つは積層体であって、前記積層体は、アルミニウム酸化膜と、前記アルミニウム酸化膜より上方に形成されたチタン酸化膜と、からなる。
図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。 図２Ａは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｂは、図２Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｃは、図２Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｄは、図２Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｅは、図２Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｆは、図２Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｇは、図２Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｈは、図２Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｉは、図２Ｈに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｊは、図２Ｉに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｋは、図２Ｊに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｌは、図２Ｋに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｍは、図２Ｌに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｎは、図２Ｍに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｏは、図２Ｎに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｐは、図２Ｏに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｑは、図２Ｐに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｒは、図２Ｑに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｓは、図２Ｒに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｔは、図２Ｓに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｕは、図２Ｔに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図３Ａは、バリア膜４６を形成する方法を示す断面図である。 図３Ｂは、バリア膜４６を形成する他の方法を示す断面図である。 図４Ａは、分子量が２の物質（Ｈ２）のＴＤＳ分析の結果を示すグラフである。 図４Ｂは、分子量が１８の物質（Ｈ２Ｏ）のＴＤＳ分析の結果を示すグラフである。 図５Ａは、本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図５Ｂは、図５Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図５Ｃは、図５Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図６Ａは、バリア膜５８を形成する方法を示す断面図である。 図６Ｂは、バリア膜５８を形成する他の方法を示す断面図である。 図７は、本発明の第３の実施形態に係る強誘電体メモリを示す断面図である。 図８は、本発明の第４の実施形態に係る強誘電体メモリを示す断面図である。 図９は、本発明の第５の実施形態に係る強誘電体メモリを示す断面図である。 図１０は、本発明の第６の実施形態に係る強誘電体メモリを示す断面図である。 図１１は、本発明の第７の実施形態に係る強誘電体メモリを示す断面図である。 図１２Ａは、本発明の第８の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図１２Ｂは、図１２Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図１２Ｃは、図１２Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図１２Ｄは、図１２Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図１３は、本発明の第９の実施形態に係る強誘電体メモリを示す断面図である。 図１４Ａは、特許文献３に記載の技術における分子量が２の物質（Ｈ２）のＴＤＳ分析の結果を示すグラフである。 図１４Ｂは、特許文献３に記載の技術における分子量が１８の物質（Ｈ２Ｏ）のＴＤＳ分析の結果を示すグラフである。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部）１及びＭＯＳトランジスタ（スイッチング部）２が設けられている。
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線３、ワード線４及びプレート線５の配置は、上述のものに限定されない。
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｕは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
先ず、図２Ａに示すように、シリコン基板等の半導体基板１０に、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により、素子領域を画定する素子分離領域１２を形成する。次いで、イオン注入法により、ドーパント不純物を導入することにより、ウェル１４ａ及び１４ｂを形成する。次いで、素子領域に、ゲート絶縁膜１６、ゲート電極（ゲート配線）１８、絶縁膜１９、サイドウォール絶縁膜２０及びソース／ドレイン拡散層２２を備えたトランジスタ２４を形成する。このトランジスタ２４が、図１中のＭＯＳトランジスタ２に相当する。
次いで、図２Ｂに示すように、全面に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚が２００ｎｍのＳｉＯＮ膜２５を形成する。更に、全面にプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が６００ｎｍのシリコン酸化膜２６を形成する。ＳｉＯＮ膜２５及びシリコン酸化膜２６から層間絶縁膜２７が構成される。
次いで、図２Ｃに示すように、例えばＣＭＰ法により、層間絶縁膜２７の表面を平坦化する。次いで、一酸化二窒素（Ｎ２Ｏ）又は窒素（Ｎ２）雰囲気にて、例えば６５０℃、３０分間の熱処理を行う。
次いで、図２Ｄに示すように、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１００ｎｍのシリコン酸化膜３４を形成する。この結果、表面がより平坦になる。次いで、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この結果、シリコン酸化膜３４の表面が若干窒化され、シリコン酸化膜３４が吸湿しにくくなる。
次いで、図２Ｅに示すように、全面に、例えばスパッタ法又はＣＶＤ法により、例えば膜厚２０〜５０ｎｍの酸化アルミニウム膜３６ａを形成する。次いで、例えばＲＴＡ（Rapid Thermal Annealing）法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例えば６５０℃とし、熱処理時間は例えば１〜２分とする。次いで、全面に、例えばスパッタ法により、例えば膜厚が１００ｎｍ〜２００ｎｍのＰｔ膜３６ｂを下部電極膜として形成する。酸化アルミニウム膜３６ａ及びＰｔ膜３６ｂから強誘電体キャパシタ積層膜３６が構成される。
次いで、同じく図２Ｅに示すように、全面に、例えばスパッタ法により、強誘電体膜３８を形成する。強誘電体膜３８としては、例えば膜厚が１００ｎｍ〜２５０ｎｍのＰＺＴ膜を形成する。なお、強誘電体膜３８の形成方法はスパッタ法に限定されるものではない。例えば、ゾル・ゲル法、ＭＯＤ（Metal Organic Deposition）法、ＭＯＣＶＤ法等により強誘電体膜３８を形成してもよい。
次いで、例えばＲＴＡ法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例えば５５０℃〜６００℃とし、熱処理時間は例えば６０秒間〜１２０秒間とする。次いで、同じく図２Ｅに示すように、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚が２５ｎｍ〜７５ｎｍのＩｒＯＸ膜４０ａを形成する。
次いで、アルゴン及び酸素雰囲気にて、例えば６００℃〜８００℃、１０秒間〜１００秒間の熱処理を行う。この結果、強誘電体膜３８を構成する強誘電体材料が完全に結晶化すると共に、強誘電体膜３８とＩｒＯＸ膜４０ａとの界面が平滑（フラット）になる。次いで、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚が１５０ｎｍ〜２５０ｎｍのＩｒＯＹ膜４０ｂを形成する。この際、工程劣化を抑えるために、ＩｒＯＹ膜４０ｂの酸素の組成比Ｙが、ＩｒＯＸ膜４０ａの酸素の組成比Ｘより高くなるようにする。ＩｒＯＸ膜４０ａ及びＩｒＯＹ膜４０ｂから強誘電体キャパシタの上部電極膜４０が構成される。
次いで、図２Ｆに示すように、全面に、例えばスピンコート法により、フォトレジスト膜９８を形成し、フォトリソグラフィーにより、フォトレジスト膜９８を強誘電体キャパシタの上部電極の平面形状にパターニングする。続いて、上部電極膜４０をエッチングする。エッチングガスとしては、例えばＡｒガス及びＣｌ２ガスを用いる。その後、フォトレジスト膜９８を除去する。次いで、例えば酸素雰囲気にて、例えば４００℃〜７００℃、３０分間〜１２０分間の熱処理を行う。この熱処理は、上部電極（パターニングされた上部電極膜４０）の表面に異常が生ずるのを防止するためのものである。
次いで、図２Ｇに示すように、全面に、例えばスピンコート法により、フォトレジスト膜１００を形成し、フォトリソグラフィーにより、フォトレジスト膜１００を容量絶縁膜の平面形状にパターニングする。続いて、強誘電体膜３８をエッチングする。その後、フォトレジスト膜１００を除去する。次いで、酸素雰囲気にて、例えば３００℃〜４００℃、３０分間〜１２０分間の熱処理を行う。
次いで、図２Ｈに示すように、例えばスパッタ法又はＣＶＤ法により、バリア膜４４を形成する。バリア膜４４としては、例えば膜厚が２０〜５０ｎｍの酸化アルミニウム膜を形成する。次いで、酸素雰囲気にて、例えば４００〜６００℃、３０〜１２０分間の熱処理を行う。
次いで、図２Ｉに示すように、全面に、例えばスピンコート法により、フォトレジスト膜１０２を形成し、フォトリソグラフィーにより、フォトレジスト膜１０２を強誘電体キャパシタの下部電極の平面形状にパターニングする。続いて、バリア膜４４及び下部電極膜３６をエッチングする。この結果、下部電極が形成される。パターニングされた上部電極膜４６、強誘電体膜３８及び株電極膜３６から強誘電体キャパシタ４２が構成され、この強誘電体キャパシタ４２が図１中の強誘電体キャパシタ１に相当する。また、バリア膜４４は、上部電極膜４０及び強誘電体膜３８を覆うように残存する。その後、フォトレジスト膜１０２を除去する。次いで、酸素雰囲気にて、例えば４００℃〜６００℃、３０分間〜１２０分間の熱処理を行う。
次いで、図２Ｊに示すように、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜４６を形成する。本実施形態では、バリア膜４６の形成に当たり、図３Ａに示すように、先ず、例えばスパッタ法又はＣＶＤ法により、例えば膜厚が２０ｎｍの酸化アルミニウム膜４６ａを形成する。次に、酸化アルミニウム膜４６ａ上に、例えばスパッタ法又はＣＶＤ法により、例えば膜厚が２０ｎｍ〜３０ｎｍの酸化チタン膜４６ｂを形成する。
なお、バリア膜４６の形成に当たって、図３Ｂに示すように、例えば膜厚が２０ｎｍ〜３０ｎｍの酸化チタン膜４６ｂを形成し、その上に、例えば膜厚が２０ｎｍの酸化アルミニウム膜４６ａを形成してもよい。
また、酸化アルミニウム膜４６ａ又は酸化チタン膜４６ｂのいずれを先に形成したとしても、後の膜（酸化チタン膜４６ｂ又は酸化アルミニウム膜４６ａ）を形成する前に、酸素を含有する雰囲気にて、例えば３００℃〜８００℃（好ましくは、５００℃〜７００℃）、３０分間〜１２０分間の熱処理を行うことが好ましい。酸素を含有する雰囲気としては、酸素のみの雰囲気、アルゴン及び酸素を含有する雰囲気、並びに、窒素及び酸素を含有する雰囲気等が挙げられる。
また、酸化チタン膜４６ｂの形成に当たっては、スパッタ法で金属チタン膜を形成した後に、酸素雰囲気にて、例えば３００℃〜７００℃、１分間〜１２０分間のアニールを行うことにより、金属チタン膜を酸化させてもよい。なお、短時間のアニールは、例えばＲＴＡ法により行うことができ、長時間のアニールは、例えば一般の縦型炉又は横型炉を用いて行うことができる。
バリア膜４６の形成後には、酸素雰囲気にて、例えば５００℃〜７００℃、３０分間〜１２０分間の熱処理を行う。この結果、強誘電体膜３８に酸素が供給され、強誘電体キャパシタ４２の電気的特性が回復する。
次いで、図２Ｋに示すように、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１５００ｎｍのシリコン酸化物から構成される層間絶縁膜４８を形成する。
次いで、図２Ｌに示すように、例えばＣＭＰ法により、層間絶縁膜４８の表面を平坦化する。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。熱処理の結果、層間絶縁膜４８中の水分が除去されると共に、層間絶縁膜４８の膜質が変化し、層間絶縁膜４８中に水分が入りにくくなる。また、この熱処理により、層間絶縁膜４８の表面が窒化され、層間絶縁膜４８の表面にＳｉＯＮ膜（図示せず）が形成される。
次いで、図２Ｍに示すように、フォトリソグラフィー及びエッチングにより、層間絶縁膜４８、バリア膜４６、シリコン酸化膜３４及び層間絶縁膜２７に、ソース／ドレイン拡散層２２まで達するコンタクトホール５０ａ及び５０ｂを形成する。
バリア膜４６として、酸化アルミニウム膜のみが形成され、耐湿性向上のために、この酸化アルミニウム膜が厚くされている場合には、酸化アルミニウム膜の加工が困難であるため、コンタクトホールを所望の形状とすることが困難である。これに対し、本実施形態では、バリア膜４６の一部として酸化チタン膜４６ｂが形成されており、この酸化チタン膜４６ｂはエッチングガス（例えば、塩素、フッ素）と反応しやすい。また、酸化チタン膜４６ｂによってもバリア効果が得られるため、酸化アルミニウム膜４６ａが薄くてもよい。そして、薄い酸化アルミニウム膜４６ａは、アルゴンガスで容易にスパッタエッチングすることが可能である。従って、本実施形態では、所望の形状のコンタクトホール５０ａ及び５０ｂを容易に形成することができる。
次いで、全面に、例えばスパッタ法により、例えば膜厚が２０ｎｍのＴｉ膜（図示せず）を形成する。続いて、全面に、例えばスパッタ法により、例えば膜厚が５０ｎｍのＴｉＮ膜（図示せず）を形成する。これらのＴｉ膜及びＴｉＮ膜からバリアメタル膜（図示せず）が構成される。次いで、全面に、例えばＣＶＤ法により、例えば膜厚が５００ｎｍのタングステン膜を形成する。次いで、例えばＣＭＰ法により、層間絶縁膜４８の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。この結果、図２Ｎに示すように、コンタクトホール５０ａ及び５０ｂ内に、タングステンを含む導体プラグ５４ａ、５４ｂが夫々埋め込まれる。次いで、例えばアルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ５４ａ及び５４ｂの表面に存在する自然酸化膜等が除去される。
次いで、図２Ｏに示すように、全面に、例えばＣＶＤ法により、例えば膜厚が１００ｎｍのＳｉＯＮ膜１０４を形成する。次いで、フォトリソグラフィー及びドライエッチングにより、ＳｉＯＮ膜１０４、層間絶縁膜４８、バリア膜４６及びバリア膜４４に、強誘電体キャパシタ４２の上部電極４０まで達するコンタクトホール５２ａと、強誘電体キャパシタ４２の下部電極３６まで達するコンタクトホール５２ｂとを形成する。
次いで、酸素雰囲気にて、例えば４００℃〜６００℃、３０分間〜１２０分間の熱処理を行う。この結果、強誘電体膜３８に酸素が供給され、強誘電体キャパシタ４２の電気的特性が回復する。なお、この熱処理を、酸素雰囲気中ではなく、オゾン雰囲気中で行ってもよい。オゾン雰囲気中にて熱処理が行われた場合にも、強誘電体膜３８に酸素が供給されて、強誘電体キャパシタ４２の電気的特性が回復する。
このようなアニールの後、図２Ｐに示すように、エッチングによりＳｉＯＮ膜１０４を除去する。そして、全面に、例えば膜厚が１５０ｎｍのＴｉＮ膜（図示せず）と、例えば膜厚が５５０ｎｍのＡｌＣｕ合金膜（図示せず）と、例えば膜厚が５ｎｍのＴｉ膜（図示せず）と、膜厚が１５０ｎｍのＴｉＮ膜（図示せず）とを順次積層する。この結果、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜から構成された導体膜が形成される。
次いで、同じく図２Ｐに示すように、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。この結果、第１層目の金属配線層５６ａ、５６ｂ及び５６ｃが形成される。即ち、上部電極４０及び導体プラグ５４ａに電気的に接続された配線５６ａ、下部電極３６に電気的に接続された配線５６ｂ、及び導体プラグ５４ｂに電気的に接続された配線５６ｃが形成される。次いで、酸素雰囲気にて、例えば３５０℃、３０分間の熱処理を行う。
次いで、図２Ｑに示すように、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜５８を形成する。バリア膜５８としては、例えば膜厚が２０ｎｍ〜７０ｎｍの酸化アルミニウム膜を形成する。この結果、配線５６ａ、５６ｂ及び５６ｃの上面及び側面がバリア膜５８により覆われる。
次いで、図２Ｒに示すように、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が２６００ｎｍのシリコン酸化膜６０を形成する。次いで、例えばＣＭＰ法により、シリコン酸化膜６０の表面を平坦化する。
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。熱処理の結果、シリコン酸化膜６０中の水分が除去されると共に、シリコン酸化膜６０の膜質が変化し、シリコン酸化膜６４中に水分が入りにくくなる。この熱処理により、シリコン酸化膜６４の表面が窒化され、シリコン酸化膜６４の表面にＳｉＯＮ膜（図示せず）が形成される。バリア膜５８及びシリコン酸化膜６０から層間絶縁膜６６が構成される。
次いで、同じく図２Ｒに示すように、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜６０及びバリア膜５８に、配線５６ｃまで達するコンタクトホール６８を形成する。次いで、Ｎ２雰囲気にて、例えば３５０℃、１２０分間の熱処理を行う。次いで、全面に、例えばスパッタ法により、例えば膜厚が５０ｎｍのＴｉＮ膜（図示せず）をバリアメタル膜として形成する。次いで、全面に、例えばＣＶＤ法により、例えば膜厚が５００ｎｍのタングステン膜を形成する。次いで、例えばＥＢ（エッチバック）法により、ＴｉＮ膜の表面が露出するまで、タングステン膜をエッチバックする。この結果、コンタクトホール６８内に、タングステンを含む導体プラグ７０が埋め込まれる。
次いで、全面に、例えば膜厚が５００ｎｍのＡｌＣｕ合金膜と、例えば膜厚が５ｎｍのＴｉ膜と、例えば膜厚が１５０ｎｍのＴｉＮ膜とを順次積層する。この結果、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜から構成された導体膜が形成される。次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。この結果、図２Ｓに示すように、第２層目の金属配線層７２ａ及び７２ｂが形成される。配線７２ｂは導体プラグ７０に電気的に接続されている。次いで、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜７４を形成する。バリア膜７４としては、例えば膜厚が２０〜７０ｎｍの酸化アルミニウム膜を形成する。
次いで、図２Ｔに示すように、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が２２００ｎｍのシリコン酸化膜７６を形成する。次いで、例えばＣＭＰ法により、シリコン酸化膜７６の表面を平坦化する。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。熱処理の結果、シリコン酸化膜７６中の水分が除去されると共に、シリコン酸化膜７６の膜質が変化し、シリコン酸化膜７６中に水分が入りにくくなる。また、この熱処理により、シリコン酸化膜７６の表面が窒化され、シリコン酸化膜７６の表面にＳｉＯＮ膜（図示せず）が形成される。バリア膜７４及びシリコン酸化膜７６から層間絶縁膜７８が構成される。
次いで、同じく図２Ｔに示すように、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜７６及びバリア膜７４に、配線７２ａまで達するコンタクトホール８４ａと、配線７２ｂまで達するコンタクトホール８４ｂとを形成する。次いで、Ｎ２雰囲気にて、例えば３５０℃、１２０分間の熱処理を行う。次いで、全面に、例えばスパッタ法により、例えば膜厚が５０ｎｍのＴｉＮ膜（図示せず）をバリアメタル膜として形成する。次いで、全面に、例えばＣＶＤ法により、例えば膜厚が５００ｎｍのタングステン膜を形成する。次いで、例えばＥＢ法により、ＴｉＮ膜の表面が露出するまで、タングステン膜をエッチバックする。この結果、コンタクトホール８４ａ及び８４ｂ内に、タングステンを含む導体プラグ８６ａ、８６ｂが夫々埋め込まれる。
次いで、全面に、例えば膜厚が５００ｎｍのＡｌＣｕ合金膜と、例えば膜厚が１５０ｎｍのＴｉＮ膜とを順次積層する。この結果、ＴｉＮ膜、ＡｌＣｕ合金膜及びＴｉＮ膜から構成された導体膜が形成される。次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。この結果、同じく図２Ｔに示すように、第３層目の金属配線層８８ａ及び８８ｂが形成される。即ち、導体プラグ８６ａに電気的に接続された配線８８ａ、及び導体プラグ８８ｂに電気的に接続された配線８８ｂが形成される。
次いで、図２Ｕに示すように、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１００ｎｍのシリコン酸化膜９０を形成する。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。熱処理の結果、シリコン酸化膜９０中の水分を除去するとともに、シリコン酸化膜９０の膜質を変化させ、シリコン酸化膜９０中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜９０の表面は窒化され、シリコン酸化膜９０の表面にはＳｉＯＮ膜（図示せず）が形成される。
次いで、同じく図２Ｕに示すように、例えばＣＶＤ法により、例えば膜厚が３５０ｎｍのシリコン窒化膜９２を形成する。シリコン窒化膜９２は、水分を遮断し、水分により第１〜第３層目の金属配線層等が腐食するのを防止することができる。次いで、フォトレジスト膜（図示せず）を用いてシリコン窒化膜９２及びシリコン酸化膜９０をパターニングすることにより、シリコン窒化膜９２及びシリコン酸化膜９０に、配線（ボンディングパッド）８８ｂまで達する開口部９６ａを形成する。その後、フォトレジスト膜を除去する。
次いで、同じく図２Ｕに示すように、例えばスピンコート法により、例えば膜厚が２μｍ〜６μｍのポリイミド樹脂膜９４を形成する。次いで、フォトリソグラフィーにより、ポリイミド樹脂膜９４に、開口部９６ａを露出する開口部９６ｂを形成する。開口部９６ａ及び９６ｂからボンディング用の開口部９６が構成される。このようにして、半導体装置を完成させる。
このような本実施形態では、上述のように、バリア膜４６が酸化アルミニウム膜４６ａ及び酸化チタン膜４６ｂから構成されているため、十分なバリア効果を確保しながら、その加工を容易なものとすることができる。このため、所望の形状のコンタクトホール５０ａ及び５０ｂを容易に形成することができる。
従って、特に加速寿命試験の一つであるＰＴＨＳ（Pressure Temperature Humidity
Stress）試験（ＪＥＤＥＣ規格等）においても、良好な試験結果を得ることができる。
なお、図２Ｕでは、便宜上、開口部９６が、平面視で強誘電体キャパシタ４２と重なる位置にあるが、レイアウト上は、開口部９６を含むパッド領域は、強誘電体キャパシタ４２等の素子が形成された領域の周囲に設けられていることが好ましい。
次に、ＴＥＯＳを用いて形成したシリコン酸化膜上に種々のバリア膜を形成し、このバリア膜に対して行った昇温脱ガス分析（ＴＤＳ：Temperature Desorption Spectroscopy 分析）の結果について説明する。ここでは、バリア膜として、（試料ａ）膜厚が２０ｎｍの酸化アルミニウム膜上に、膜厚が３０ｎｍの酸化チタン膜が形成されたもの、（試料ｂ）膜厚が２０ｎｍの酸化アルミニウム膜上に、膜厚が２０ｎｍの酸化チタン膜が形成されたもの、（試料ｃ）膜厚が３０ｎｍの酸化チタン膜上に、膜厚が２０ｎｍの酸化アルミニウム膜が形成されたもの、（試料ｄ）膜厚が５０ｎｍの酸化アルミニウム膜のみからなるものを用いた。この結果を、図４Ａ及び図４Ｂに示す。図４Ａは分子量が２の物質（Ｈ２）の分析結果を示し、図４Ｂは分子量が１８の物質（Ｈ２Ｏ）の分析結果を示す。
図４Ａに示すように、酸化アルミニウム膜のみからバリア膜が構成されている試料ｄ（◆）では、３００℃以上で水素の発生量が増大した。酸化アルミニウム膜だけでなく酸化チタン膜をも含む試料ａ（●）、試料ｂ（▲）及び試料ｃ（■）では、７００℃未満では、水素がほとんど増加しなかった。この結果より、バリア膜４６の水素の透過をバリアする能力は著しく高いといえる。
また、図４Ｂに示すように、試料ｄ（◆）では、試料ａ（●）、試料ｂ（▲）及び試料ｃ（■）と比較して、７００℃以上での水の発生量の増大が著しくなった。また、最表面に酸化アルミニウム膜が存在する試料ｃ（■）及び試料ｄ（◆）では、２００℃近傍で水の発生量が増加したが、最表面に酸化チタン膜が存在する試料ａ（●）及び試料ｂ（▲）では、そのような現象は発生しなかった。このことから、バリア膜としては、酸化アルミニウム膜上に酸化チタン膜が形成されたものが好ましいといえる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。但し、ここでも、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図５Ａ乃至図５Ｃは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
本実施形態では、図５Ａに示すように、先ず、第１の実施形態と同様にして、第１層目の配線５６ａ、５６ｂ及び５６ｃの形成までの処理を行う。次に、酸素雰囲気にて、例えば３５０℃、３０分間の熱処理を行う。次いで、同じく図５Ａに示すように、全面にバリア膜５８を形成する。この結果、配線５６ａ、５６ｂ及び５６ｃの上面及び側面がバリア膜５８により覆われる。
但し、本実施形態では、バリア膜５８の形成に当たり、図６Ａに示すように、先ず、例えばスパッタ法又はＣＶＤ法により、例えば膜厚が２０ｎｍの酸化アルミニウム膜５８ａを形成する。次に、酸化アルミニウム膜５８ａ上に、例えばスパッタ法又はＣＶＤ法により、例えば膜厚が２０ｎｍの酸化チタン膜５８ｂを形成する。
なお、バリア膜５８の形成に当たって、図６Ｂに示すように、例えば膜厚が２０ｎｍ〜３０ｎｍの酸化チタン膜５８ｂを形成し、その上に、例えば膜厚が２０ｎｍの酸化アルミニウム膜５８ａを形成してもよい。
また、酸化アルミニウム膜５８ａ又は酸化チタン膜５８ｂのいずれを先に形成したとしても、後の膜（酸化チタン膜５８ｂ又は酸化アルミニウム膜５８ａ）を形成する前に、酸素雰囲気にて、例えば５００℃〜７００℃、３０分間〜１２０分間の熱処理を行うことが好ましい。
また、酸化チタン膜５８ｂの形成に当たっては、スパッタ法で金属チタン膜を形成した後に、酸素の雰囲気にて、例えば３００℃〜７００℃、１分間〜１２０分間のアニールを行うことにより、金属チタン膜を酸化させてもよい。
バリア膜５８の形成後には、図５Ｂに示すように、第１の実施形態と同様にして、シリコン酸化膜６０の形成から、第２層目の配線７２ａ及び７２ｂの形成までの処理を行う。但し、本実施形態では、バリア膜５８の一部として酸化チタン膜５８ｂが形成されており、この酸化チタン膜５８ｂはエッチングガス（例えば、塩素、フッ素）と反応しやすい。また、酸化チタン膜５８ｂによってもバリア効果が得られるため、酸化アルミニウム膜５８ａが薄くてもよい。そして、薄い酸化アルミニウム膜５８ａは、アルゴンガスで容易にスパッタエッチングすることが可能である。従って、本実施形態では、コンタクトホール６８の形成がより容易なものとなる。
第２層目の配線７２ａ及び７２ｂの形成後には、同じく図５Ｂに示すように、全面にバリア膜７４を形成する。この結果、配線７２ａ及び７２ｃの上面及び側面がバリア膜７４により覆われる。
但し、本実施形態では、バリア膜７４の形成に当たり、先ず、例えばスパッタ法又はＣＶＤ法により、例えば膜厚が２０ｎｍの酸化アルミニウム膜７４ａを形成する。次に、酸化アルミニウム膜７４ａ上に、例えばスパッタ法又はＣＶＤ法により、例えば膜厚が２０ｎｍの酸化チタン膜７４ｂを形成する。
なお、バリア膜７４の形成に当たって、例えば膜厚が２０ｎｍ〜３０ｎｍの酸化チタン膜７４ｂを形成し、その上に、例えば膜厚が２０ｎｍの酸化アルミニウム膜７４ａを形成してもよい。
また、酸化アルミニウム膜７４ａ又は酸化チタン膜７４ｂのいずれを先に形成したとしても、後の膜（酸化チタン膜７４ｂ又は酸化アルミニウム膜７４ａ）を形成する前に、酸素雰囲気にて、例えば５００℃〜７００℃、３０分間〜１２０分間の熱処理を行うことが好ましい。
また、酸化チタン膜７４ｂの形成に当たっては、スパッタ法で金属チタン膜を形成した後に、酸素の雰囲気にて、例えば３００℃〜７００℃、１分間〜１２０分間のアニールを行うことにより、金属チタン膜を酸化させてもよい。
バリア膜７４の形成後には、図５Ｃに示すように、第１の実施形態と同様にして、シリコン酸化膜７６の形成から、開口部９６の形成までの処理を行い、半導体装置を完成させる。但し、本実施形態では、バリア膜７４の一部として酸化チタン膜７４ｂが形成されており、この酸化チタン膜７４ｂはエッチングガス（例えば、塩素、フッ素）と反応しやすい。また、酸化チタン膜７４ｂによってもバリア効果が得られるため、酸化アルミニウム膜７４ａが薄くてもよい。そして、薄い酸化アルミニウム膜７４ａは、アルゴンガスで容易にスパッタエッチングすることが可能である。従って、本実施形態では、コンタクトホール８４ａ及び８４ｂの形成がより容易なものとなる。
このような第２の実施形態によれば、第１の実施形態と同様の効果が得られる。更に、配線を覆うバリア膜を、酸化チタン膜を含む積層体としているため、コンタクトホールのエッチングがより容易になる。このため、より一層コンタクト不良が生じにくくなる。また、水分及び水素に対するバリア効果も十分である。
なお、第１及び第２の実施形態では、配線層の数を３としているが、配線層の数を４以上としてもよい。また、一部の配線層に対してのみ、積層体からなるバリア膜を形成してもよい。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図７は、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）を示す断面図である。
第２の実施形態では、配線７２ａ及び７２ｂがバリア膜７４により直接覆われている。これに対し、第３の実施形態では、バリア膜７４を平坦な膜としている。即ち、平坦化されたシリコン酸化膜７６上にシリコン酸化膜８０が形成され、この上に、酸化アルミニウム膜７４ａ及び酸化チタン膜７４ｂからなるバリア膜７４が形成されている。更に、バリア膜７４上にシリコン酸化膜８２が形成されている。そして、シリコン酸化膜８２上に配線８８ａ及び８８ｂ等が形成されている。
第３の実施形態に係る半導体装置を製造するに当たっては、第２の実施形態と同様にして配線７２ａ及び７２ｂの形成までの処理を行った後、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が２２００ｎｍのシリコン酸化膜７６を形成する。次いで、例えばＣＭＰ法により、シリコン酸化膜７６の表面を平坦化する。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。この熱処理の結果、シリコン酸化膜７６中の水分が除去されると共に、シリコン酸化膜７６の膜質が変化し、シリコン酸化膜７６中に水分が入りにくくなる。また、この熱処理により、シリコン酸化膜７６の表面が窒化され、シリコン酸化膜７６の表面にＳｉＯＮ膜（図示せず）が形成される。
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１００ｎｍのシリコン酸化膜８０を形成する。平坦化されたシリコン酸化膜７６上にシリコン酸化膜８０が形成されるため、シリコン酸化膜８０は平坦となる。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理の結果、シリコン酸化膜８０中の水分が除去されると共に、シリコン酸化膜８０の膜質が変化し、シリコン酸化膜８０中に水分が入りにくくなる。また、この熱処理により、シリコン酸化膜８０の表面が窒化され、シリコン酸化膜８０の表面にＳｉＯＮ膜（図示せず）が形成される。
次いで、平坦なシリコン酸化膜８０上に、例えばスパッタ法又はＣＶＤ法により、バリア膜７４を形成する。バリア膜７４の形成に当たっては、酸化アルミニウム膜７４ａを形成した後、酸化チタン膜７４ｂを形成する。平坦なシリコン酸化膜８０上にバリア膜７４が形成されるため、バリア膜７４は平坦となる。次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１００ｎｍのシリコン酸化膜８２を形成する。
その後、第１の実施形態と同様にして、コンタクトホール８４ａ及び８４ｂの形成から、開口部９６の形成までの処理を行い、半導体装置を完成させる。
このような第３の実施形態によっても、第２の実施形態と同様に、コンタクトホール８４ａ及び８４ｂの形成がより容易なものとなる。また、バリア膜７４のカバレッジが向上する。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図８は、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）を示す断面図である。
第３の実施形態では、配線５６ａ、５６ｂ及び５６ｃが、酸化アルミニウム膜５８ａ及び５８ｂからなるバリア膜５８により直接覆われている。これに対し、第４の実施形態では、バリア膜５８を酸化アルミニウム膜のみからなるものとすると共に、バリア膜５８と配線７２ａ及び７２ｂとの間に、平坦なバリア膜を設けている。即ち、平坦化されたシリコン酸化膜６０上にシリコン酸化膜６１が形成され、この上に、酸化アルミニウム膜６２ａ及び酸化チタン膜６２ｂからなるバリア膜６２が形成されている。更に、バリア膜６２上にシリコン酸化膜６４が形成されている。そして、シリコン酸化膜６４上に配線７２ａ及び７２ｂ等が形成されている。
第４の実施形態に係る半導体装置を製造するに当たっては、第１の実施形態と同様にして配線５６ａ、５６ｂ及び５６ｃの形成までの処理を行った後、酸化アルミニウム膜からなるバリア膜５８を形成する。次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が２６００ｎｍのシリコン酸化膜６０を形成する。次いで、例えばＣＭＰ法により、シリコン酸化膜６０の表面を平坦化する。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。この熱処理の結果、シリコン酸化膜６０中の水分が除去されると共に、シリコン酸化膜６０の膜質が変化し、シリコン酸化膜６０中に水分が入りにくくなる。また、この熱処理により、シリコン酸化膜６０の表面が窒化され、シリコン酸化膜６０の表面にＳｉＯＮ膜（図示せず）が形成される。
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１００ｎｍのシリコン酸化膜６１を形成する。平坦化されたシリコン酸化膜６０上にシリコン酸化膜６１が形成されるため、シリコン酸化膜６１は平坦となる。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理の結果、シリコン酸化膜６１中の水分が除去されると共に、シリコン酸化膜６１の膜質が変化し、シリコン酸化膜６１中に水分が入りにくくなる。また、この熱処理により、シリコン酸化膜６１の表面が窒化され、シリコン酸化膜６１の表面にＳｉＯＮ膜（図示せず）が形成される。
次いで、平坦なシリコン酸化膜６１上に、例えばスパッタ法又はＣＶＤ法により、バリア膜６２を形成する。バリア膜６２の形成に当たっては、第３の実施形態におけるバリア膜７４の形成等と同様にして、酸化アルミニウム膜６２ａを形成した後、酸化チタン膜６２ｂを形成する。平坦なシリコン酸化膜６１上にバリア膜６２が形成されるため、バリア膜６２は平坦となる。次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１００ｎｍのシリコン酸化膜６４を形成する。
その後、第３の実施形態と同様にして、コンタクトホール６８の形成から、開口部９６の形成までの処理を行い、半導体装置を完成させる。
このような第４の実施形態によっても、コンタクトホール６８の形成がより容易なものとなると共に、バリア効果が向上する。また、バリア膜６２のカバレッジも良好なものとなる。
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。図９は、本発明の第５の実施形態に係る強誘電体メモリ（半導体装置）を示す断面図である。
第５の実施形態では、バリア膜４６と配線５６ａ、５６ｂ及び５６ｃとの間に、平坦なバリア膜を設けている。即ち、平坦化されたシリコン酸化膜４８上に、酸化アルミニウム膜１１６ａ及び酸化チタン膜１１６ｂからなるバリア膜１１６が形成されている。更に、バリア膜１１６上にシリコン酸化膜１１８が形成されている。そして、シリコン酸化膜１１８上に配線５６ａ、５６ｂ及び５６ｃ等が形成されている。
第５の実施形態に係る半導体装置を製造するに当たっては、第１の実施形態と同様にして導体プラグ５４ａ及び５４ｂの形成までの処理を行った後、例えばアルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ５４ａ及び５４ｂの表面に存在する自然酸化膜等が除去される。次いで、導体プラグ５４ａ、５４ｂが埋め込まれた層間絶縁膜４８上に、例えばスパッタ法又はＣＶＤ法により、バリア膜１１６を形成する。バリア膜１１６の形成に当たっては、第３の実施形態におけるバリア膜７４の形成等と同様にして、酸化アルミニウム膜１１６ａを形成した後、酸化チタン膜１１６ｂを形成する。平坦なシリコン酸化膜４８上にバリア膜１１６が形成されるため、バリア膜１１６は平坦となる。次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１００ｎｍのシリコン酸化膜１１８を形成する。
次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜１１８及びバリア膜１１６に、夫々導体プラグ５４ａ及び５４ｂまで達するコンタクトホール１２０ａ、１２０ｂを形成する。次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのＳｉＯＮ膜（図示せず）を形成する（図２４（ａ）を参照）。次いで、フォトリソグラフィー及びドライエッチングにより、ＳｉＯＮ膜、シリコン酸化膜１１８、バリア膜１１６、層間絶縁膜４８、バリア膜４６及びバリア膜４４に、上部電極４０まで達するコンタクトホール５２ａと、下部電極３６まで達するコンタクトホール５２ａとを形成する。
次いで、酸素雰囲気にて、例えば５００℃、６０分間の熱処理を行う。この結果、強誘電体膜３８に酸素が供給され、強誘電体キャパシタ４２の電気的特性が回復する。次いで、エッチングによりＳｉＯＮ膜（図示せず）を除去する。
その後、第４の実施形態と同様にして、配線５６ａ、５６ｂ及び５６ｃの形成から、開口部９６の形成までの処理を行い、半導体装置を完成させる。
このような第５の実施形態によれば、コンタクトホールの形成を容易なものにしながら、バリア効果を向上させることができる。
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。図１０は、本発明の第６の実施形態に係る強誘電体メモリ（半導体装置）を示す断面図である。
第４の実施形態では、配線８８ａ及び８８ｂが、シリコン酸化膜９０及びシリコン窒化膜９２により直接覆われている。これに対し、第６の実施形態では、配線８８ａ及び８８ｂとシリコン酸化膜９０及びシリコン窒化膜９２との間に、平坦なバリア膜を設けている。即ち、配線８８ａ及び８８ｂを覆い、平坦化されたシリコン酸化膜１１２が形成され、このシリコン酸化膜１１２上に、酸化アルミニウム膜１１４ａ及び酸化チタン膜１１４ｂからなるバリア膜１１４が形成されている。そして、バリア膜１１４上にシリコン酸化膜９０及びシリコン窒化膜９２が形成されている。
第６の実施形態に係る半導体装置を製造するに当たっては、第４の実施形態と同様にして配線８８ａ及び８８ｂの形成までの処理を行った後、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１５００ｎｍのシリコン酸化膜１１２を形成する。次いで、例えばＣＭＰ法により、シリコン酸化膜１１２の表面を平坦化する。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。この熱処理の結果、シリコン酸化膜１１２中の水分が除去されると共に、シリコン酸化膜１１２の膜質が変化し、シリコン酸化膜１１２中に水分が入りにくくなる。また、この熱処理により、シリコン酸化膜１１２の表面が窒化され、シリコン酸化膜１１２の表面にＳｉＯＮ膜（図示せず）が形成される。
次いで、平坦化されたシリコン酸化膜１１２上に、例えばスパッタ法又はＣＶＤ法により、バリア膜１１４を形成する。バリア膜１１４の形成に当たっては、第３の実施形態におけるバリア膜７４の形成等と同様にして、酸化アルミニウム膜１１４ａを形成した後、酸化チタン膜１１４ｂを形成する。平坦なシリコン酸化膜１１２上にバリア膜１１４が形成されるため、バリア膜１１４は平坦となる。
その後、第１の実施形態と同様にして、シリコン酸化膜９０の形成から、開口部９６の形成までの処理を行い、半導体装置を完成させる。
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。図１１は、本発明の第７の実施形態に係る強誘電体メモリ（半導体装置）を示す断面図である。
第７の実施形態では、コンタクトホール５２ａ及び５２ｂ内に、導体プラグ５４ａ及び５４ｂと同様の導体プラグ４０１ａ及び４０１ｂが夫々埋め込まれている。この点を除いて、層間絶縁膜４８以下の構造は、第１の実施形態の構造と同様である。
以下、層間絶縁膜４８より上方の配線構造について、その形成方法と共に説明する。本実施形態では、デュアルダマシン法を採用して配線を形成する。先ず、層間絶縁膜４８及び導体プラグ５４ａ、５４ｂ、４０１ａ及び４０２ａを覆うバリア膜４０２を形成する。バリア膜４０２の形成に当たっては、第２の実施形態におけるバリア膜５８の形成等と同様にして、酸化アルミニウム膜４０２ａを形成した後、酸化チタン膜４０２ｂを形成する。次に、バリア膜４０２上に、例えばプラズマＴＥＯＳ法でシリコン酸化膜４０３を形成する。次いで、例えばＣＭＰ法により、シリコン酸化膜４０３の表面を平坦化する。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。
次いで、バリア膜４０２をエッチングストッパとして用いながら、シリコン酸化膜４０３のパターニングを行うことにより、シリコン酸化膜４０３に配線溝４０４ａ、４０４ｂ及び４０４ｃを形成する。続いて、バリア膜４０２をエッチングすることにより、配線溝４０４ａを導体プラグ５４ａ及び４０１ａまで到達させ、配線溝４０４ｂを導体プラグ４０１ｂまで到達させ、配線溝４０４ｃを導体プラグ５４ｂまで到達させる。
次に、配線溝４０４ａ、４０４ｂ及び４０４ｃ内に、例えばスパッタ法により、ＴａＮからなるバリアメタル膜を形成する。次いで、スパッタ法により、Ｃｕシード層（図示せず）を形成した後、メッキ法によりＣｕ膜を形成する。そして、例えばＣＭＰ法により、シリコン酸化膜４０３が露出するまでＣｕ膜、Ｃｕシード層及びバリアメタル膜を平坦化することにより、Ｃｕを含有する配線４０５ａ、４０５ｂ及び４０５ｃを配線溝４０４ａ、４０４ｂ及び４０４ｃ内に夫々形成する。
その後、シリコン酸化膜４０３及び配線４０５ａ、４０５ｂ及び４０５ｃを覆うバリア膜４０６を形成する。バリア膜４０６の形成に当たっては、バリア膜４０２の形成等と同様にして、酸化アルミニウム膜４０６ａを形成した後、酸化チタン膜４０６ｂを形成する。次に、バリア膜４０６上に、例えばプラズマＴＥＯＳ法でシリコン酸化膜４０７を形成する。次いで、例えばＣＭＰ法により、シリコン酸化膜４０７の表面を平坦化する。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。
次に、シリコン酸化膜４０７上にバリア膜４０８を形成する。バリア膜４０８の形成に当たっては、バリア膜４０２の形成等と同様にして、酸化アルミニウム膜４０８ａを形成した後、酸化チタン膜４０８ｂを形成する。次に、バリア膜４０８上に、例えばプラズマＴＥＯＳ法でシリコン酸化膜４０９を形成する。次いで、例えばＣＭＰ法により、シリコン酸化膜４０９の表面を平坦化する。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。
次に、バリア膜４０６をエッチングストッパとして用いながら、シリコン酸化膜４０９、バリア膜４０８及びシリコン酸化膜４０７のパターニングを行うことにより、これらの膜にビアホール４１０ａ及び４１０ｂを形成する。続いて、バリア膜４０６をエッチングすることにより、ビアホール４１０ａを配線４０５ｂまで到達させ、ビアホール４１０ｂを配線４０４ｃまで到達させる。次に、バリア膜４０８をエッチングストッパとして用いながら、シリコン酸化膜４０９のパターニングを行うことにより、シリコン酸化膜４０９に配線溝４１１ａ、４１１ｂ及び４１１ｃを形成する。
次に、配線溝４１１ａ、４１１ｂ及び４１１ｃ並びにビアホール４１０ａ及び４１１ｂ内に、例えばスパッタ法により、ＴａＮからなるバリアメタル膜を形成する。次いで、スパッタ法により、Ｃｕシード層（図示せず）を形成した後、メッキ法によりＣｕ膜を形成する。そして、例えばＣＭＰ法により、シリコン酸化膜４０３が露出するまでＣｕ膜、Ｃｕシード層及びバリアメタル膜を平坦化することにより、配線及び導体プラグを兼ねる導体層４１２ａ、４１２ｂ及び４１２ｃを形成する。
その後、シリコン酸化膜４０９及び導体層４１２ａ、４１２ｂ及び４１２ｃを覆うバリア膜４１３を形成する。バリア膜４１３の形成に当たっては、バリア膜４０２の形成等と同様にして、酸化アルミニウム膜４１３ａを形成した後、酸化チタン膜４１３ｂを形成する。次に、バリア膜４１３上に、例えばプラズマＴＥＯＳ法でシリコン酸化膜４１４を形成する。次いで、例えばＣＭＰ法により、シリコン酸化膜４１４の表面を平坦化する。次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。続いて、シリコン酸化膜４１４上にバリア膜４１５を形成する。バリア膜４１５の形成に当たっては、バリア膜４０２の形成等と同様にして、酸化アルミニウム膜４１５ａを形成した後、酸化チタン膜４１５ｂを形成する。
その後、バリア膜４１５上に、グローバル配線部４１６、シリコン酸化膜４１７及び保護層４１８を形成する。そして、パッド開口部（図示せず）を形成して半導体装置を完成させる。
このようなデュアルダマシン法を採用した場合でも、高いバリア効果を得ながら、所望の形状のビアホール等を容易に形成することができる。なお、シングルダマシン法を採用した場合にも同様の効果を得ることができる。
（第８の実施形態）
次に、本発明の第８の実施形態について説明する。第１〜第７の実施形態では、強誘電体キャパシタ４２の構造がプレーナ型とされているが、第８の実施形態には、構造がスタック型の強誘電体キャパシタが設けられている。以下、第８の実施形態について詳細に説明するが、便宜上、その断面構造については、その製造方法と共に説明する。図１２Ａ乃至図１２Ｄは、本発明の第８の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
本実施形態では、先ず、図１２Ａに示すように、シリコン基板等の半導体基板３１１の表面にウェル３１２を形成する。次いで、半導体基板３１１の表面に、例えばＳＴＩ（shallow trench isolation）により素子分離領域３１３を形成する。続いて、ゲート絶縁膜３１４、ゲート電極３１５、キャップ膜３１６、サイドウォール３１７、ソース／ドレイン拡散層３１８及びシリサイド層３１９をウェル３１２の表面に形成することにより、スイッチング素子としてＭＯＳトランジスタ３２０を形成する。このＭＯＳトランジスタ３２０が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ３２０には、ソース及びドレイン用に２個のソース／ドレイン拡散層３１８を形成するが、その一方は、２個のＭＯＳトランジスタ３２０間で共有させる。
次に、全面にシリコン酸窒化膜３２１（厚さ：２００ｎｍ）を、ＭＯＳトランジスタ３２０を覆うようにして形成し、更に全面に層間絶縁膜としてシリコン酸化膜３２２（厚さ：１０００ｎｍ）を形成し、ＣＭＰ（化学機械的研磨）等によりシリコン酸化膜３２２を平坦化する。シリコン酸窒化膜３２１は、シリコン酸化膜３２２を形成する際のゲート絶縁膜３１４等の水素劣化を防止するために形成されている。その後、各シリサイド層３１９まで到達するコンタクトホールをシリコン酸化膜３２２及びシリコン酸窒化膜３２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜３２３を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、導体プラグ３２４を形成する。
続いて、図１２Ｂに示すように、シリコン酸化膜３２２上に、イリジウム膜３２５を、例えばスパッタ法で形成する。このときの条件としては、例えば基板温度を５００℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．３５Ｐａとし、成膜時間を１７６秒間とする。この結果、厚さが２５０ｎｍ程度のイリジウム膜３２５が得られる。
次に、イリジウム膜３２５上に酸化イリジウム膜３２６を、例えばスパッタ法で形成する。このときの条件としては、例えば、基板温度を５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を６０ｓｃｃｍとし、Ｏ２ガスの流量を６０ｓｃｃｍとし、チャンバ内の圧力を０．３７Ｐａとし、成膜時間を１０秒間とする。この結果、厚さが２８ｎｍ程度の酸化イリジウム膜３２６が得られる。
次いで、酸化イリジウム膜３２６上に白金膜３２７を、例えばスパッタ法で形成する。このときの条件としては、例えば、基板温度を３５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．３８Ｐａとし、成膜時間を８秒間とする。この結果、厚さが１５ｎｍ程度の白金膜３２７が得られる。
その後、白金膜３２７上に白金酸化物膜３２８を、例えばスパッタ法で形成する。このときの条件としては、例えば、基板温度を３５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を３６ｓｃｃｍとし、Ｏ２ガスの流量を１４４ｓｃｃｍとし、チャンバ内の圧力を６．２Ｐａとし、成膜時間を２２秒間とする。この結果、厚さが２５ｎｍ程度の白金酸化物膜３２８が形成される。そして、白金酸化物膜３２８上に白金膜３２９を、例えばスパッタ法で形成する。このときの条件としては、例えば基板温度を１００℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．４Ｐａとし、成膜時間を３２秒間とする。この結果、厚さが５０ｎｍ程度の白金膜３２９が形成される。
これらのイリジウム膜３２５、酸化イリジウム膜３２６、白金膜３２７、白金酸化物膜３２８及び白金膜３２９からバリアメタル膜及び下部電極膜が構成される。バリアメタル膜及び下部電極膜として、次のような積層体を用いてもよい。例えば、（ａ）Ｉｒ膜上にＴｉ膜が形成された積層体、（ｂ）Ｉｒ膜上に、Ｔｉ膜及びＴｉＡｌＮ膜が順次形成された積層体、（ｃ）Ｐｔ膜上にＴｉ膜が形成された積層体、（ｄ）Ｐｔ膜上にＩｒＯ２膜が形成された積層体、（ｅ）Ｐｔ膜上にＲｕＯ２膜が形成された積層体、（ｆ）Ｐｔ膜上にＬＳＣＯ（（Ｌａ１−ＸＳｒＸ）ＣｕＯ３）膜が形成された積層体、（ｇ）Ｐｔ膜上に、Ｔｉ膜及びＴｉＡｌＮ膜が順次形成された積層体等を用いてもよい。つまり、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、ＳｒＲｕＯ３及びＴｉＡｌＮからなる群から選択された少なくとも１種を含む金属又は金属酸化物の、単膜及び積層導電性膜を用いることができる。
上記の積層体を形成した後、例えば７５０℃で、Ａｒ雰囲気中の急速加熱処理（ＲＴＡ）を６０秒間施すことにより、白金膜３２９を結晶化させる。次いで、図１２Ｃに示すように、白金膜３２９上に強誘電体膜、例えばＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）膜３３０を、例えばスパッタ法で形成し、その結晶化アニールを行う。ＰＬＺＴ膜３３０は、例えばＭＯＣＶＤ法により形成することもできるが、ＭＯＣＶＤ法を用いる場合には、下部電極膜の構成を他のものに変更することが望ましい。
結晶化アニールの後、ＰＬＺＴ膜３３０上に上部電極膜３３１をスパッタリングにより形成する。上部電極膜３３１は、例えば互いに組成の異なる２層の酸化イリジウム膜から構成する。１層目の酸化イリジウム膜の形成では、例えば基板温度を室温とし、成膜パワを２ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、Ｏ２ガスの流量を５９ｓｃｃｍとする。そして、１層目の酸化イリジウム膜は、例えば５０ｎｍ程度とする。１層目の酸化イリジウム膜を形成した後には、アニールを行い、その後、２層目の酸化イリジウム膜を形成する。２層目の酸化イリジウム膜は、例えば７５乃至１２５ｎｍ程度とする。続いて、半導体基板（ウェーハ）３１１の背面（裏面）の洗浄を行う。
そして、上部電極膜３３１上にイリジウム密着膜（マスク密着膜）３３２を、例えばスパッタ法で形成する。このときの条件としては、例えば基板温度を４００℃以上とし、Ａｒガスの流量を１００ｓｃｃｍとし、成膜パワを１ｋＷとし、成膜時間を７秒間とする。この結果、厚さが１０ｎｍ程度のイリジウム密着膜３３２が形成される。イリジウム密着膜３３２を形成した後、上部電極膜３３１、ＰＬＺＴ膜３３０、白金膜３２９、白金酸化物膜３２８、白金膜３２７、酸化イリジウム膜３２６及びイリジウム膜３２５をパターニングする際にハードマスクとして用いる窒化チタン膜（図示せず）及びＴＥＯＳを用いたシリコン酸化膜（図示せず）を順次形成する。窒化チタン膜は、例えば２００℃で形成し、その厚さは２００ｎｍ程度である。また、シリコン酸化膜は、例えば３９０℃で形成し、その厚さは３９０ｎｍ程度である。
次に、シリコン酸化膜及び窒化チタン膜をパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスクを形成する。次いで、シリコン酸化膜及び窒化チタン膜をハードマスクとして用いたパターニング及びエッチング技術を用いて、イリジウム密着膜３３２、上部電極膜３３１、ＰＬＺＴ膜３３０、白金膜３２９、白金酸化物膜３２８、白金膜３２７、酸化イリジウム膜３２６及びイリジウム膜３２５を一括して加工することにより、図１２Ｄに示すように、スタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図１における強誘電体キャパシタ１に相当する。その後、ハードマスク（シリコン酸化膜及び窒化チタン膜）を除去する。続いて、酸素雰囲気にて、例えば３００〜５００℃、３０〜１２０分間の熱処理を行う。
次いで、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜３３５を形成する。バリア膜３３５の形成に当たっては、先ず、例えばスパッタ法又はＣＶＤ法により、例えば膜厚が２０ｎｍの酸化アルミニウム膜３３５ａを形成する。続いて、成膜やエッチングプロセス等によるＰＬＺＴ膜３３０へのダメージを回復するために、回復アニールを施す。例えば酸素雰囲気にて、５００℃〜７００℃、３０分間〜１２０分間の熱処理を行う。次に、酸化アルミニウム膜３３５ａ上に、例えばスパッタ法又はＣＶＤ法により、例えば膜厚が２０ｎｍ〜１００ｎｍの酸化チタン膜３３５ｂを形成する。酸化チタン膜３３５ｂの形成に当たっては、スパッタ法で金属チタン膜を形成した後に、酸素雰囲気にて、例えば３００℃〜７００℃、１分間〜１２０分間のアニールを行うことにより、金属チタン膜を酸化させてもよい。
次に、層間絶縁膜３３６を全面に形成し、この層間絶縁膜３３６の平坦化をＣＭＰにより行う。その後、パターニング及びエッチング技術を用いて導体プラグ３２４まで到達するコンタクトホールを層間絶縁膜３３６及びバリア膜３３５に形成する。
バリア膜３３５として、酸化アルミニウム膜のみが形成され、耐湿性向上のために、この酸化アルミニウム膜が厚くされている場合には、酸化アルミニウム膜の加工が困難であるため、コンタクトホールを所望の形状とすることが困難である。これに対し、本実施形態では、バリア膜３３５の一部として酸化チタン膜３３５ｂが形成されており、この酸化チタン膜３３５ｂはエッチングガス（例えば、塩素、フッ素）と反応しやすい。また、酸化チタン膜３３５ｂによってもバリア効果が得られるため、酸化アルミニウム膜３３５ａが薄くてもよい。そして、薄い酸化アルミニウム膜３３５ａは、アルゴンガスで容易にスパッタエッチングすることが可能である。従って、本実施形態では、所望の形状のコンタクトホールを容易に形成することができる。
その後、第１の実施形態における導体プラグ５４ａ及び５４ｂの形成と同様にして、導体プラグ５４ｃを形成し、配線５６ａ、５６ｂ及び５６ｃの形成と同様にして、配線５６ｄ、５６ｅ及び５６ｆを形成する。続いて、第２の実施形態と同様にして、配線５６ｄ、５６ｅ及び５６ｆを覆うバリア膜５８を形成する。即ち、酸化アルミニウム膜５８ａ及び酸化チタン膜５６ｂからなるバリア膜５８を形成する。なお、強誘電体キャパシタに接続される配線５６ｄ及び５６ｆはプレート線に接続され、導体プラグ５４ｃを介してＭＯＳトランジスタ３２０に接続される配線はビット線に接続される。その後、第２の実施形態と同様にして、シリコン酸化膜６０の形成から、開口部９６（図１２Ａ〜図１２Ｄに図示せず）の形成までの処理を行い、半導体装置を完成させる。
このようなスタック型の強誘電体キャパシタに応用した実施形態においても、第１の実施形態等と同様に、所望の形状のコンタクトホールを容易に形成することができる。また、十分なバリア効果を得ることも可能である。従って、歩留まりが向上すると共に、より厳しい条件下での寿命が向上する。
（第９の実施形態）
次に、本発明の第９の実施形態について説明する。図１３は、本発明の第９の実施形態に係る強誘電体メモリ（半導体装置）を示す断面図である。
本実施形態においては、例えばシリコンよりなる半導体基板２１０上に、素子領域を画定する素子分離領域２１２が形成されている。素子分離領域２１２が形成された半導体基板２１０内には、ウェル２１４ａ及び２１４ｂが形成されている。また、半導体基板２１０上には、ゲート絶縁膜２１６を介してゲート電極（ゲート配線）２１８が形成されている。ゲート電極２１８は、例えば、ポリシリコン膜上に、トランジスタのゲート長等に応じてコバルトシリサイド膜、ニッケルシリサイド膜、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を有している。ゲート電極２１８上には、シリコン酸化膜２１９が形成されている。ゲート電極２１８及びシリコン酸化膜２１９の側壁部分には、サイドウォール絶縁膜２２０が形成されている。ゲート電極２１８の両側には、ソース／ドレイン拡散層２２２が形成されている。このようにして、ゲート電極２１８及びソース／ドレイン拡散層２２２を有するトランジスタ２２４が構成されている。トランジスタ２２４のゲート長は、例えば０．１８μｍに設定されている。
半導体基板２１０上には、トランジスタ２２４を覆うシリコン酸窒化膜２２５及びシリコン酸化膜２２６が順次形成されている。シリコン酸窒化膜２２５及びシリコン酸化膜２２６から層間絶縁膜２２７が構成されている。層間絶縁膜２２７の表面は平坦化されている。層間絶縁膜２２７上にバリア膜２２８が形成されている。バリア膜２２８は、酸化アルミニウム膜２２８ａ及び酸化チタン膜２２８ｂから構成されている。バリア膜２２８の形成に当たっては、第２の実施形態におけるバリア膜５８の形成と同様に、酸化アルミニウム膜２２８ａを形成した後に酸化チタン膜２２８ｂを形成すればよい。
バリア膜２２８及び層間絶縁膜２２７に、ソース／ドレイン拡散層２２２まで達するコンタクトホール２３０ａ及び２３０ｂが形成されている。コンタクトホール２３０ａ及び２３０ｂ内には、バリアメタル膜（図示せず）が形成されている。このバリアメタル膜は、Ｔｉ膜上に、ＴｉＮ膜が形成されて構成されている。更に、コンタクトホール２３０ａ及び２３０ｂ内に、タングステンを含む導体プラグ２３２ａ及び２３２ｂが夫々埋め込まれている。
バリア膜２２８上に、導体プラグ２３２ａに電気的に接続されたＩｒ膜２３４が形成されている。Ｉｒ膜２３４上に下部電極２３６が形成されている。下部電極２３６上に強誘電体膜２３８が形成されている。強誘電体膜２３８としては、例えばＰＺＴ膜が用いられている。強誘電体膜２３８上に上部電極２４０が形成されている。下部電極２３６、強誘電体膜２３８及び上部電極２４０から強誘電体キャパシタ２４２が構成されている。なお、これらの上部電極２４０、強誘電体膜２３８、下部電極２３６及びＩｒ膜２３４は、エッチングにより一括してパターニングされ、互いにほぼ同じ平面形状を有している。また、強誘電体キャパシタ２４２の下部電極２３６は、Ｉｒ膜２３４を介して導体プラグ２３２ａに電気的に接続されている。
層間絶縁膜２２７のＩｒ膜２３４が形成されていない領域上には、Ｉｒ膜２３４と同程度の膜厚或いはＩｒ膜２３４よりも薄い膜厚のシリコン酸窒化膜２４４が形成されている。なお、シリコン酸窒化膜２４４に代えて、シリコン酸化膜が形成されていてもよい。強誘電体キャパシタ２４２上及びシリコン酸窒化膜２４４上に、水素及び水分の拡散を防止する機能を有するバリア膜２４６が形成されている。バリア膜２４６としては、例えば酸化アルミニウム膜が用いられている。バリア膜２４６上にシリコン酸化膜２４８が形成され、シリコン酸化膜２４８により強誘電体キャパシタ２４２が埋め込まれている。シリコン酸化膜２４８の表面は平坦化されている。
平坦化されたシリコン酸化膜２４８上に、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２５０が形成されている。バリア膜２５０は、酸化アルミニウム膜２５０ａ及び酸化チタン膜２５０ｂから構成されている。バリア膜２５０の形成に当たっては、第２の実施形態におけるバリア膜５８の形成と同様に、酸化アルミニウム膜２５０ａを形成した後に酸化チタン膜２５０ｂを形成すればよい。そして、バリア膜２５０上に、シリコン酸化膜２５２が形成されている。シリコン酸窒化膜２４４、バリア膜２４６、シリコン酸化膜２４８、バリア膜２５０及びシリコン酸化膜２５２から層間絶縁膜２５３が構成されている。
シリコン酸化膜２５２、バリア膜２５０、シリコン酸化膜２４８及びバリア膜２４６には、上部電極２４０まで達するコンタクトホール２５４ａが形成されている。また、シリコン酸化膜２５２、バリア膜２５０、シリコン酸化膜２４８、バリア膜２４６及びシリコン酸窒化膜２４４には、導体プラグ２３２ｂまで達するコンタクトホール２５４ｂが形成されている。コンタクトホール２５４ａ及び２５４ｂ内には、バリアメタル膜（図示せず）が形成されている。このバリアメタル膜は、Ｔｉ膜上にＴｉＮ膜が形成されて構成されているか、又はＴｉＮ膜のみから構成されている。
コンタクトホール２５４ａ及び２５４ｂ内には、タングステンを含む導体プラグ２５６ａ及び２５６ｂが夫々埋め込まれている。シリコン酸化膜２５２上に、導体プラグ２５６ａに電気的に接続された配線２５８ａと、導体プラグ２５６ｂに電気的に接続された配線２５８ｂとが形成されている。シリコン酸化膜２５２上には、配線２５８ａ及び２５８ｂを覆うシリコン酸化膜２６０が形成されている。シリコン酸化膜２６０の表面は平坦化されている。
平坦化されたシリコン酸化膜２６０上に、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２６２が形成されている。バリア膜２６２は、酸化アルミニウム膜２６２ａ及び酸化チタン膜２６２ｂから構成されている。バリア膜２６２の形成に当たっては、第２の実施形態におけるバリア膜５８の形成と同様に、酸化アルミニウム膜２６２ａを形成した後に酸化チタン膜２６２ｂを形成すればよい。更に、バリア膜２６２上に、シリコン酸化膜２６４が形成されている。シリコン酸化膜２６０、バリア膜２６２及びシリコン酸化膜２６４から層間絶縁膜２６５が構成されている。
シリコン酸化膜２６４、バリア膜２６２、及びシリコン酸化膜２６０には、配線２５８ｂまで達するコンタクトホール２６８が形成されている。コンタクトホール２６０内には、バリアメタル膜（図示せず）が形成されている。このバリアメタル膜は、Ｔｉ膜上にＴｉＮ膜が形成されて構成されている。更に、コンタクトホール２６８内に、タングステンを含む導体プラグ２７０が埋め込まれている。また、シリコン酸化膜２６４上に、導体プラグ２６８に電気的に接続された配線２７２が形成されている。更に、シリコン酸化膜２６４上に、配線２７２を覆うシリコン酸化膜２７４が形成されている。シリコン酸化膜２７４の表面は平坦化されている。
平坦化されたシリコン酸化膜２７４上に、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２７６が形成されている。バリア膜２７６は、酸化アルミニウム膜２７６ａ及び酸化チタン膜２７６ｂから構成されている。バリア膜２７６の形成に当たっては、第２の実施形態におけるバリア膜５８の形成と同様に、酸化アルミニウム膜２７６ａを形成した後に酸化チタン膜２７６ｂを形成すればよい。更に、バリア膜２７６上に、シリコン酸化膜２７８が形成されている。そして、図示しないが、シリコン酸化膜２７８上に、適宜配線等が形成されている。
このような第９の実施形態においても、第１の実施形態等と同様に、所望の形状のコンタクトホールを容易に形成することができる。また、十分なバリア効果を得ることも可能である。従って、歩留まりが向上すると共に、より厳しい条件下での寿命が向上する。なお、バリア膜２４６として、酸化アルミニウム膜及び酸化チタン膜からなるものを用いれば、より一層コンタクトホールの加工が容易になる。
なお、本発明においては、バリア膜を構成する膜は、アルミニウム酸化膜及びチタン酸化膜に限定されない。例えば、Ａｌ窒化膜、Ａｌ酸窒化膜、Ｔａ酸化膜、Ｔａ窒化膜及びＺｒ酸化膜等を用いることができる。但し、下側の膜としては、Ａｌ酸化膜、Ａｌ窒化膜及びＡｌ酸窒化膜が好ましく、上側の膜としては、Ｔｉ酸化膜、Ｔａ酸化膜、Ｔａ窒化膜及びＺｒ酸化膜が好ましい。また、強誘電体キャパシタを直接覆うバリア膜は、上方のバリア膜が積層体となっていれば、単一の膜から構成されていてもよい。
また、強誘電体膜を構成する物質の結晶構造は、ペロブスカイト型構造に限定されるものではなく、例えばＢｉ層状構造であってもよい。また、強誘電体膜を構成する物質の組成も特に限定されるものではない。例えば、アクセプタ元素として、Ｐｂ（鉛）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｂｉ（ビスマス）、Ｂａ（バリウム）、Ｌｉ（リチウム）及び／又はＹ（イットリウム）が含有されていてもよく、ドナー元素として、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｍｎ（マンガン）、Ａｌ（アルミニウム）、Ｂｉ（ビスマス）及び／又はＳｒ（ストロンチウム）が含有されていてもよい。
強誘電体膜を構成する物質の化学式としては、例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ９、及びＢａＢｉ２Ｔａ２Ｏ９が挙げられるが、これらに限定されない。また、これらにＳｉが添加されていてもよい。
また、上部電極及び下部電極の組成も特に限定されない。下部電極は、例えば、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｒｅ（レニウム）、Ｏｓ（オスミウム）及び／又はＰｄ（パラジウム）から構成されていてもよく、これらの酸化物から構成されていてもよい。上部電極は、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及び／又はＰｄの酸化物から構成されていてもよい。また、上部電極は、複数の膜が積層されて構成されていてもよい。
更に、強誘電体メモリのセルの構造は、１Ｔ１Ｃ型に限定されるものでなく、２Ｔ２Ｃ型であってもよい。また、強誘電体メモリにおいては、強誘電体キャパシタ自体が、記憶部及びスイッチング部を兼用する構成となっていてもよい。この場合、ＭＯＳトランジスタのゲート電極の代わりに強誘電体キャパシタが形成されたような構造となる。即ち、半導体基板上にゲート絶縁膜を介して強誘電体キャパシタが形成される。
また、強誘電体膜の形成方法は特に限定されない。例えば、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法、エピタキシャル成長法、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を採用することができる。
なお、特許文献１（特開２００２−１７６１４９号公報）には、バリア膜として、酸化アルミニウム膜、窒化アルミニウム膜及び酸化チタン膜等が挙げられている。しかし、これらの膜を単独で用いても、高い加工精度と十分なバリア効果とを両立させることは困難である。
また、特許文献２（特開２００４−７１９３２号公報）には、強誘電体キャパシタを覆うようにして、酸化アルミニウム膜、ＴＥＯＳを用いて形成したシリコン酸化膜及び酸化アルミニウム膜が積層された構造が記載されている。この構造では、ＴＥＯＳを用いて形成したシリコン酸化膜から大量の水分が放出されるため、強誘電体キャパシタの劣化及び剥がれの発生の虞がある。
また、特許文献３（特開２００１−１１１００７号公報）には、良好なカバレッジを得るために、強誘電体キャパシタを覆う酸化チタン膜等をＡＬＤ（Atomic Layer Deposition）法等で形成した後に、ＡＬＤ法等で酸化アルミニウム膜を形成する方法が開示されている。しかしながら、ＡＬＤ法でこれらの膜を形成すると、ダメージの発生や化学反応により強誘電体キャパシタが劣化してしまう。
また、特許文献３では酸化チタン膜上に酸化アルミニウム膜が形成されているが、この構成では、図１４Ａ及び図１４Ｂに示すように、２００℃近傍での水素や水の増加量が多くなっている。特に、水についてはアルミニウム酸化膜の単層よりも特性が悪くなっている。これに対し、本発明では、アルミニウム酸化膜上に酸化チタン膜が形成されている。このため、水素及び水の発生量が抑えられている。強誘電体メモリでは、バリア膜の形成後に、回復アニール等、様々な高熱処理が存在するために、その各処理の過程で２００℃近傍のバリア膜の特性も発生する。この２００℃近傍での水又は水素の発生を抑えることが、特性の良い強誘電体メモリの実現につながる。
以上の傾向はアルミニウム酸化膜以外のアルミニウム窒化膜及びアルミニウム酸窒化膜バリア膜にも見られ、Ａｌを含む膜は下層側に用いた方がバリア膜全体の特性としては良好となる。上層側の膜がチタン酸化膜以外のタンタル酸化膜、ジルコニウム酸化膜及びタンタル窒化膜の場合も同様である。但し、アルミニウム酸化膜とチタン酸化膜との組合せが最もバリア特性としては良好であった。
以上詳述したように、本発明によれば、バリア効果を維持しながら、コンタクトホールの加工精度を向上することができる。従って、歩留まりを向上することができ、また、長寿命化及び使用が可能な温度範囲を拡大することが可能となる。

Claims (8)

  1. 半導体基板の上方に形成された強誘電体キャパシタと、
    前記強誘電体キャパシタを覆うバリア膜と、
    を有する半導体装置であって、
    前記バリア膜は積層体であって、下層がアルミニウム酸化膜であり、上層がチタン酸化膜であることを特徴とする半導体装置。
  2. 前記強誘電体キャパシタが、
    下部電極と、
    前記下部電極上に形成された強誘電体膜と、
    前記強誘電体膜上に形成された上部電極と、
    を有し、
    前記積層体のうち、
    前記下層が、少なくとも前記強誘電体キャパシタの前記強誘電体膜の側面を覆い、
    前記上層が、前記強誘電体キャパシタの全面を覆うことを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板の上方に形成された強誘電体キャパシタと、
    前記強誘電体キャパシタの上方に形成された層間絶縁膜と、
    前記層間絶縁膜より上方の平坦化された面上に形成されたバリア膜と、
    を有する半導体装置であって、
    前記バリア膜は積層体であって、下層がアルミニウム酸化膜であり、上層がチタン酸化膜であることを特徴とする半導体装置。
  4. 半導体基板の上方に形成された強誘電体キャパシタと、
    前記強誘電体キャパシタに接続された第１の配線と、
    前記第１の配線より上方の平坦化された面上に形成されたバリア膜と、
    を有する半導体装置であって、
    前記バリア膜は積層体であって、下層がアルミニウム酸化膜であり、上層がチタン酸化膜であることを特徴とする半導体装置。
  5. 前記バリア膜は、前記第１の配線を直接覆う前記積層体であることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１の配線及び前記バリア膜の上方に形成された第２の配線を有することを特徴とする請求項４に記載の半導体装置。
  7. 半導体基板の上方に強誘電体キャパシタを形成する工程と、
    前記強誘電体キャパシタを直接覆う第１のバリア膜を形成する工程と、
    前記強誘電体キャパシタの上方に層間絶縁膜を形成する工程と、
    前記層間絶縁膜より上方の平坦化された面上に第２のバリア膜を形成する工程と、
    前記強誘電体キャパシタに接続される配線を形成する工程と、
    前記配線より上方の平坦化された面上に第３のバリア膜を形成する工程と、
    を有し、
    前記第１のバリア膜、前記第２のバリア膜及び前記第３のバリア膜の少なくとも一つは積層体であって、
    前記積層体は、アルミニウム酸化膜と、前記アルミニウム酸化膜より上方に形成されたチタン酸化膜と、からなることを特徴とする半導体装置の製造方法。
  8. 前記強誘電体キャパシタを形成する工程は、
    下部電極膜を形成する工程と、
    前記下部電極膜の上面に強誘電体膜を形成する工程と、
    前記強誘電体膜の上面に上部電極膜を形成する工程と、
    前記上部電極膜をパターニングして上部電極を形成する工程と、
    前記上部電極の形成後に、前記下部電極膜上で前記強誘電体膜をパターニングする工程と、
    前記強誘電体膜のパターニング後に、少なくとも前記強誘電体膜を覆う前記アルミニウム酸化膜を形成する工程と、
    前記アルミニウム酸化膜及び前記下部電極膜をパターニングして下部電極を形成する工程と、
    を有し、
    前記下部電極の形成後に、前記強誘電体キャパシタの全体を覆う前記チタン酸化膜を形成する工程を有することを特徴とする請求項７に記載の半導体装置の製造方法。
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