WO2006129366A1 - 半導体装置及びその製造方法 - Google Patents

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    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Definitions

  • the present invention relates to a semiconductor device suitable for a nonvolatile memory having a ferroelectric capacitor and a method for manufacturing the same.
  • a ferroelectric material is used instead of a silicon oxide or a silicon nitride as a capacitor insulating film of a capacitor element constituting a DRAM.
  • a ferroelectric material is used instead of a silicon oxide or a silicon nitride as a capacitor insulating film of a capacitor element constituting a DRAM.
  • research and development has been extensively conducted on technologies using high dielectric constant materials.
  • a ferroelectric memory using a ferroelectric film having a spontaneous polarization characteristic as a capacitor insulating film in order to realize a nonvolatile RAM capable of a write operation and a read operation at a low voltage and a high speed is also actively researched and developed.
  • a ferroelectric memory stores information by utilizing a hysteresis characteristic of a ferroelectric.
  • a ferroelectric capacitor having a ferroelectric film as a capacitor dielectric film between a pair of electrodes is provided for each memory cell.
  • polarization occurs according to the applied voltage between the electrodes, and spontaneous polarization remains even when the applied voltage is removed.
  • the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization is also reversed. Therefore, information can be read if spontaneous polarization is detected.
  • Ferroelectric memories are characterized by high-speed operation, low power consumption, and excellent write Z-read durability.
  • ferroelectric capacitors having a dielectric film and an upper electrode made of a Pt film, when the substrate is heated to about 200 ° C in an atmosphere with a hydrogen partial pressure of about 40 Pa (0.3 Torr), Pb The ferroelectric properties of the Zr Ti O film are almost lost.
  • ferroelectric capacitors having a dielectric film and an upper electrode made of a Pt film, when the substrate is heated to about 200 ° C in an atmosphere with a hydrogen partial pressure of about 40 Pa (0.3 Torr), Pb The ferroelectric properties of the Zr Ti O film are almost lost.
  • ferroelectric capacitors ferroelectric capacitors
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-176149
  • Patent Document 2 JP 2004-71932 A
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-111007
  • An object of the present invention is to provide a semiconductor device capable of improving the processing accuracy of a contact hole while maintaining the Noria effect, and a method for manufacturing the same.
  • a first semiconductor device includes a ferroelectric capacitor formed above a semiconductor substrate, and a barrier film that covers the ferroelectric capacitor.
  • the noria film is a laminate
  • the lower layer is a group-selected film composed of an aluminum oxide film, an aluminum nitride film, and an aluminum oxynitride film
  • the upper layer is titanium. It is a kind of film selected from an oxide film, a tantalum oxide film, a zirconate film, and a tantalum nitride film.
  • the second semiconductor device includes a ferroelectric capacitor formed above the semiconductor substrate and a barrier film formed above the ferroelectric capacitor.
  • the noria film is a laminate, and the lower layer is a group-selected film composed of an aluminum oxide film, an aluminum nitride film, and an aluminum oxynitride film, and the upper layer is a titanate film.
  • a third semiconductor device includes a ferroelectric capacitor formed above a semiconductor substrate, a wiring connected to the ferroelectric capacitor, and a barrier formed above the wiring. And a membrane.
  • the Noria film is a laminate, and the lower layer is a film selected from the group consisting of an aluminum oxide film, an aluminum nitride film, and an aluminum oxynitride film, and the upper layer is a titanate film.
  • a ferroelectric capacitor is formed above a semiconductor substrate, and then a first barrier film that directly covers the ferroelectric capacitor is formed. Next, a wiring connected to the ferroelectric capacitor is formed. Next, a second noria film is formed above the wiring.
  • the laminate includes at least two types of diffusion prevention films that have different components and prevent the diffusion of hydrogen or water. Form.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a method of manufacturing a ferroelectric memory according to the first embodiment of the present invention in the order of steps.
  • FIG. 2B is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2A.
  • FIG. 2C is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2B.
  • FIG. 2C is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2B.
  • FIG. 2D is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2C.
  • FIG. 2E is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2D.
  • FIG. 2F is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2E.
  • FIG. 2G is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2F.
  • FIG. 2H is a cross-sectional view showing the method of manufacturing the ferroelectric memory in the order of steps, following FIG. 2G.
  • FIG. 21 is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of processes following FIG. 2H.
  • FIG. 2J is a cross-sectional view showing the method of manufacturing the ferroelectric memory in the order of steps, following FIG.
  • FIG. 2K is a cross-sectional view showing the method of manufacturing the ferroelectric memory in the order of steps, following FIG. 2J.
  • FIG. 2L is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2K.
  • FIG. 2M is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2L.
  • FIG. 2N is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2M.
  • FIG. 20 is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2N.
  • FIG. 2P is a cross-sectional view showing the method of manufacturing the ferroelectric memory in the order of steps, following FIG.
  • FIG. 2Q is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2P.
  • FIG. 2Q is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2P.
  • FIG. 2R is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2Q.
  • FIG. 2S is a cross-sectional view, following FIG. 2R, showing a method for manufacturing a ferroelectric memory in order of processes.
  • FIG. 2T is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2S.
  • FIG. 2U is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2T.
  • FIG. 3A is a cross-sectional view showing a method of forming the barrier film 46.
  • FIG. 3B is a cross-sectional view showing another method for forming the barrier film 46.
  • FIG. 4A is a graph showing the results of TDS analysis of a substance (H 2) having a molecular weight of 2.
  • FIG. 4B is a graph showing the results of TDS analysis of a substance having a molecular weight of 18 (H 2 O).
  • FIG. 5A is a cross-sectional view showing the method of manufacturing the ferroelectric memory according to the second embodiment of the present invention in the order of steps.
  • FIG. 5B is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 5A.
  • FIG. 5C is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 5B.
  • FIG. 6A is a cross-sectional view showing a method for forming a barrier film 58.
  • FIG. 6A is a cross-sectional view showing a method for forming a barrier film 58.
  • FIG. 6B is a cross-sectional view showing another method for forming the barrier film 58.
  • FIG. 7 is a cross-sectional view showing a ferroelectric memory according to a third embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a ferroelectric memory according to a fourth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing a ferroelectric memory according to a fifth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing a ferroelectric memory according to a sixth embodiment of the present invention.
  • FIG. 11 is a cross-sectional view showing a ferroelectric memory according to a seventh embodiment of the present invention.
  • FIG. 12A is a cross-sectional view showing a method of manufacturing a ferroelectric memory according to an eighth embodiment of the present invention in order of steps.
  • FIG. 12B is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of processes following FIG. 12A.
  • FIG. 12C is a cross-sectional view, following FIG. 12B, showing the manufacturing method of the ferroelectric memory in the order of processes.
  • FIG. 12D is a cross-sectional view showing the manufacturing method of the ferroelectric memory in order of processes, following FIG. 12C.
  • FIG. 13 is a cross-sectional view showing a ferroelectric memory according to a ninth embodiment of the present invention.
  • FIG. 14A shows a substance having a molecular weight of 2 in the technique described in Patent Document 3 ( H) TD
  • FIG. 14B shows the T of a substance (H 2 O) having a molecular weight of 18 in the technique described in Patent Document 3.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • the memory cell array is provided with a plurality of bit lines 3 extending in one direction, and a plurality of word lines 4 and plate lines 5 extending in a direction perpendicular to the direction in which the bit lines 3 extend. Yes.
  • a plurality of memory cells of the ferroelectric memory are arranged in an array so as to be matched with the lattice formed by these bit line 3, word line 4 and plate line 5.
  • Each memory cell is provided with a ferroelectric capacitor (memory portion) 1 and a MOS transistor (switching portion) 2.
  • the gate of the MOS transistor 2 is connected to the word line 4.
  • One source / drain of the MOS transistor 2 is connected to the bit line 3, and the other source / drain is connected to one electrode of the ferroelectric capacitor 1.
  • the other electrode of the ferroelectric capacitor 1 is connected to the plate line 5.
  • Each word line 4 and plate line 5 are They are shared by a plurality of MOS transistors 2 arranged in the same direction as the direction in which they extend.
  • each bit line 3 is shared by a plurality of MOS transistors 2 arranged in the same direction as the extending direction thereof.
  • the direction in which the word line 4 and the plate line 5 extend and the direction in which the bit line 3 extends may be referred to as a row direction and a column direction, respectively.
  • the arrangement of the bit line 3, the word line 4 and the plate line 5 is not limited to the above.
  • FIGS. 2A to 2U are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the first embodiment of the present invention in order of steps.
  • an element isolation region 12 that defines an element region is formed on a semiconductor substrate 10 such as a silicon substrate by, for example, a LOCOS (Local Oxidation of Silicon) method.
  • the dopants 14a and 14b are formed by introducing dopant impurities by ion implantation.
  • a transistor 24 including a gate insulating film 16, a gate electrode (gate wiring) 18, an insulating film 19, a sidewall insulating film 20, and a source / drain diffusion layer 22 is formed in the element region.
  • This transistor 24 power corresponds to MOS transistor 2 in Figure 1.
  • a SiON film 25 of, eg, a 200 nm-thickness is formed on the entire surface by, eg, plasma CVD (Chemical Vapor Deposition). Further, a silicon oxide film 26 having a thickness of, for example, 600 nm is formed on the entire surface by plasma TEOSCVD.
  • the SiO 2 film 25 and the silicon oxide film 26 constitute an interlayer insulating film 27.
  • the surface of the interlayer insulating film 27 is planarized by, eg, CMP. Then, in a dinitrogen monoxide (N 2 O) or nitrogen (N 2) atmosphere, for example, 650 ° C, 3
  • N 2 O dinitrogen monoxide
  • N 2 2 atmosphere for example, 650 ° C, 3
  • a silicon oxide film 34 having a thickness of, for example, lOOnm is formed on the entire surface by, eg, plasma TEOSCVD. As a result, the surface becomes flatter.
  • a plasma atmosphere generated using NO gas for example, 350 ° C for 2 minutes.
  • heat treatment is performed in an oxygen atmosphere by, for example, RTA (Rapid Thermal Annealing).
  • the heat treatment temperature is, for example, 650 ° C, and the heat treatment time is, for example, 1-2 minutes.
  • a film thickness of ⁇ ! A ⁇ 200 nm Pt film 36b is formed as a lower electrode film.
  • the ferroelectric capacitor multilayer film 36 is composed of the aluminum oxide film 36a and the Pt film 36b.
  • a ferroelectric film 38 is formed on the entire surface by, eg, sputtering.
  • a PZT film having a film thickness of 100 nm to 250 nm is formed.
  • the formation method of the ferroelectric film 38 is not limited to the sputtering method.
  • the ferroelectric film 38 may be formed by a sol-gel method, a MOD (Metal Organic Deposition) method, a MOCVD method, or the like.
  • heat treatment is performed in an oxygen atmosphere by, for example, the RTA method.
  • the heat treatment temperature is, for example, 550 ° C to 600 ° C
  • the heat treatment time is, for example, 60 seconds to 120 seconds.
  • an IrO film 40a having a thickness of, for example, 25 nm to 75 nm is formed by, for example, sputtering or MOCVD.
  • the Ir 2 O film 40b having a film thickness of 150 nm to 250 nm is formed by sputtering or MOCVD. At this time, in order to suppress the process deterioration, the oxygen composition of the IrO film 40b
  • Ratio Y force It should be higher than the oxygen composition ratio X of the IrO film 40a.
  • the upper electrode film 40 of the ferroelectric capacitor is composed of the film 40b.
  • a photoresist film 98 is formed on the entire surface by, eg, spin coating, and the photoresist film 98 is formed on the ferroelectric capacitor by photolithography. Patterning the planar shape of the partial electrode. Subsequently, the upper electrode film 40 is etched. For example, Ar gas and C1 gas are used as the etching gas. Then photoresist
  • Film 98 is removed.
  • heat treatment is performed in an oxygen atmosphere, for example, at 400 ° C. to 700 ° C. for 30 minutes to 120 minutes. This heat treatment is for preventing the occurrence of an abnormality on the surface of the upper electrode (the patterned upper electrode film 40).
  • a photoresist film 100 is formed on the entire surface by, eg, spin coating, and the photoresist film 100 is patterned into a planar shape of a capacitive insulating film by photolithography. Subsequently, the ferroelectric film 38 is etched. Thereafter, the photoresist film 100 is removed. Next, heat treatment is performed in an oxygen atmosphere, for example, at 300 ° C. to 400 ° C. for 30 minutes to 120 minutes.
  • the noria film 44 is formed by, eg, sputtering or CVD.
  • As the noria film 44 for example, an aluminum oxide film having a film thickness of 20 to 50 nm is formed.
  • heat treatment is performed in an oxygen atmosphere, for example, at 400 to 600 ° C for 30 to 120 minutes.
  • a photoresist film 102 is formed on the entire surface by, eg, spin coating, and the photoresist film 102 is formed into a planar shape of the lower electrode of the ferroelectric capacitor by photolithography. Putting on. Subsequently, the noria film 44 and the lower electrode film 36 are etched. As a result, a lower electrode is formed.
  • the patterned upper electrode film 46, the ferroelectric film 38, and the stock electrode film 36 constitute a ferroelectric capacitor 42, which corresponds to the ferroelectric capacitor 1 in FIG. Further, the barrier film 44 remains so as to cover the upper electrode film 40 and the ferroelectric film 38. Thereafter, the photoresist film 102 is removed. Next, heat treatment is performed in an oxygen atmosphere, for example, at 400 ° C. to 600 ° C. for 30 minutes to 120 minutes.
  • a barrier film 46 is formed on the entire surface by, eg, sputtering or CVD.
  • an oxide aluminum film 46a having a film thickness of, for example, 20 nm is formed by, eg, sputtering or CVD.
  • a film thickness of 20 ⁇ ! is formed on the oxide aluminum film 46a.
  • a titanium oxide film 46b having a thickness of about 30 nm is formed.
  • a titanium oxide film 46b having a thickness of 20 nm to 3 Onm is formed, and an aluminum oxide film having a thickness of 20 nm, for example, is formed thereon.
  • a film 46a may be formed.
  • the subsequent film (the acid-aluminum film 46b or the acid-aluminum film 46a) is formed.
  • heat treatment is preferably performed in an atmosphere containing oxygen, for example, at 300 ° C. to 800 ° C. (preferably, 500 ° C. to 700 ° C.) for 30 minutes to 120 minutes.
  • atmosphere containing oxygen include an atmosphere containing only oxygen, an atmosphere containing argon and oxygen, and an atmosphere containing nitrogen and oxygen.
  • annealing is performed in an oxygen atmosphere, for example, at 300 ° C to 700 ° C for 1 minute to 120 minutes.
  • the metal titanium film may be oxidized.
  • the annealing for a short time can be performed by, for example, the RTA method, and the annealing for a long time can be performed using, for example, a general vertical furnace or a horizontal furnace.
  • an interlayer insulating film 48 made of silicon oxide having a thickness of, for example, 1500 nm is formed on the entire surface by, eg, plasma TEOSCVD.
  • the surface of the interlayer insulating film 48 is planarized by, eg, CMP.
  • CMP a plasma atmosphere generated using N 2 O gas or N gas, for example
  • a contact hole reaching the source / drain diffusion layer 22 to the interlayer insulating film 48, the barrier film 46, the silicon oxide film 34, and the interlayer insulating film 27 by photolithography and etching. 50a and 50b are formed.
  • the titanium oxide film 46b is formed as a part of the noria film 46, and the titanium oxide film 46b easily reacts with an etching gas (for example, chlorine or fluorine).
  • the aluminum oxide film 46a may be thin.
  • the thin aluminum oxide film 46a can be easily sputter-etched with argon gas. Therefore, in the present embodiment, contact holes 5 Oa and 50b having a desired shape can be easily formed.
  • a Ti film (not shown) having a thickness of, for example, 20 nm is formed on the entire surface by, eg, sputtering.
  • a TiN film (not shown) having a thickness of, for example, 50 nm is formed on the entire surface by, eg, sputtering.
  • These Ti films and TiN films constitute a rare metal film (not shown).
  • a tungsten film having a thickness of, for example, 500 nm is formed on the entire surface by, eg, CVD.
  • the tungsten film and the barrier metal film are polished by CMP, for example, until the surface of the interlayer insulating film 48 is exposed. As a result, as shown in FIG.
  • the contact holes 50a and 50b are filled with the conductive plugs 54a and 54b containing tungsten, respectively.
  • plasma cleaning using argon gas is performed.
  • the natural oxide film and the like existing on the surfaces of the conductor plugs 54a and 54b are removed.
  • a SiON film 104 having a thickness of, for example, lOOnm is formed on the entire surface by, eg, CVD.
  • the contact hole 52a reaching the upper electrode 40 of the ferroelectric capacitor 42 and the ferroelectric capacitor 42 are formed in the SiON film 104, the interlayer insulating film 48, the NOR film 46 and the barrier film 44 by photolithography and dry etching.
  • a contact hole 52b reaching the lower electrode 36 is formed.
  • heat treatment is performed in an oxygen atmosphere, for example, at 400 ° C to 600 ° C for 30 minutes to 120 minutes.
  • oxygen is supplied to the ferroelectric film 38, and the electrical characteristics of the ferroelectric capacitor 42 are restored.
  • this heat treatment may be performed in an ozone atmosphere in an oxygen atmosphere. Even when heat treatment is performed in an ozone atmosphere, oxygen is supplied to the ferroelectric film 38 and the electrical characteristics of the ferroelectric capacitor 42 are restored.
  • the SiON film 104 is removed by etching.
  • a TiN film (not shown) with a film thickness of 150 nm for example, a TiN film (not shown) with a film thickness of 150 nm, an AlCu alloy film (not shown) with a film thickness of 550 nm, for example, and a Ti film (not shown) with a film thickness of 5 nm, for example.
  • a TiN film (not shown) with a film thickness of 150 nm is sequentially laminated.
  • a conductor film composed of a TiN film, an AlCu alloy film, a Ti film, and a TiN film is formed.
  • the conductor film is patterned by photolithography and dry etching.
  • the first metal wiring layers 56a, 56b and 56c are formed. That is, the wiring 56a electrically connected to the upper electrode 40 and the conductor plug 54a, the wiring 56b electrically connected to the lower electrode 36, and the wiring 56c electrically connected to the conductor plug 54b are formed.
  • heat treatment is performed in an oxygen atmosphere, for example, at 350 ° C. for 30 minutes.
  • a noria film 58 is formed on the entire surface by, eg, sputtering or CVD.
  • the noria film 58 for example, an acid aluminum film having a thickness of 20 nm to 70 nm is formed.
  • the upper surfaces and side surfaces of the wirings 56a, 56b and 56c are covered with the noria film 58.
  • a silicon oxide film 60 having a thickness of, for example, 2600 nm is formed on the entire surface by, eg, plasma TEOSCVD.
  • the surface of the silicon oxide film 60 is planarized by, eg, CMP.
  • An interlayer insulating film 66 is composed of the noria film 58 and the silicon oxide film 60.
  • a contact hole 68 reaching the wiring 56c is formed in the silicon oxide film 60 and the barrier film 58 by photolithography and dry etching.
  • heat treatment is performed in an N atmosphere at, for example, 350 ° C. for 120 minutes. Then all
  • a TiN film (not shown) having a thickness of 50 nm is formed on the surface by a sputtering method, for example. It is formed as a tall film.
  • a tungsten film having a thickness of, for example, 500 ⁇ m is formed on the entire surface by, eg, CVD.
  • the tungsten film is etched back until the surface of the TiN film is exposed, for example, by an EB (etch back) method.
  • EB etch back
  • an AlCu alloy film having a thickness of, for example, 500 nm, a Ti film having a thickness of, for example, 5 nm, and a TiN film having a thickness of, for example, 150 nm are sequentially stacked on the entire surface.
  • a conductor film composed of a TiN film, an AlCu alloy film, a Ti film, and a TiN film is formed.
  • the conductor film is patterned by photolithography and dry etching.
  • second-level metal wiring layers 72a and 72b are formed.
  • the wiring 72b is electrically connected to the conductor plug 70.
  • a nore film 74 is formed on the entire surface by, eg, sputtering or CVD.
  • As the noria film 74 for example, an acid aluminum film having a thickness of 20 to 70 nm is formed.
  • a silicon oxide film 76 having a thickness of, for example, 2200 nm is formed on the entire surface by, eg, plasma TEOSCVD.
  • the surface of the silicon oxide film 76 is planarized by, eg, CMP. It is then generated using N 2 O gas or N gas.
  • heat treatment is performed at 350 ° C. for 4 minutes in a plasma atmosphere.
  • moisture in the silicon oxide film 76 is removed, and the film quality of the silicon oxide film 76 changes, so that moisture enters the silicon oxide film 76.
  • the surface of the silicon oxide film 76 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 76.
  • An interlayer insulating film 78 is composed of the noria film 74 and the silicon oxide film 76.
  • contact holes 84a reaching the wiring 72a and contact holes 84b reaching the wiring 72b are formed in the silicon oxide film 76 and the barrier film 74 by photolithography and dry etching. Form. Then, in N atmosphere, for example
  • a TiN film (not shown) having a film thickness of 50 nm, for example, is formed as a barrier metal film on the entire surface by, eg, sputtering.
  • a tungsten film having a thickness of, eg, 500 nm is formed on the entire surface by, eg, CVD.
  • the tungsten film is etched back until the surface of the TiN film is exposed, for example, by the EB method.
  • a conductor plug containing tungsten is formed in the contact holes 84a and 84b. 86a and 86b are embedded.
  • an AlCu alloy film having a thickness of, for example, 500 nm and a TiN film having a thickness of, for example, 150 nm are sequentially stacked on the entire surface.
  • a conductor film composed of a TiN film, an AlCu alloy film, and a TiN film is formed.
  • the conductor film is patterned by photolithography and dry etching.
  • the third metal wiring layers 88a and 88b are formed. That is, the wiring 88a electrically connected to the conductor plug 86a and the wiring 88b electrically connected to the conductor plug 88b are formed.
  • a silicon oxide film 90 having a thickness of, for example, lOOnm is formed on the entire surface by, eg, plasma TEOSCVD. Then use N 2 O gas or N gas
  • heat treatment is performed at 350 ° C for 2 minutes in the plasma atmosphere generated in step 2.
  • moisture in the silicon oxide film 90 is removed and the film quality of the silicon oxide film 90 is changed so that moisture enters the silicon oxide film 90.
  • the surface of the silicon oxide film 90 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 90.
  • a silicon nitride film 92 having a thickness of, eg, 350 nm is formed by, eg, CVD.
  • the silicon nitride film 92 blocks moisture and prevents the first to third metal wiring layers and the like from being corroded by the moisture.
  • a photoresist film (not shown)
  • a wiring (bonding pad) is formed on the silicon nitride film 92 and the silicon oxide film 90.
  • a polyimide resin film 94 having a film thickness of, for example, 2 ⁇ to 6 / ⁇ ⁇ is formed by, eg, spin coating.
  • an opening 96b exposing the opening 96a is formed in the polyimide resin film 94 by photolithography.
  • An opening 96 for bonding is constituted by the openings 96a and 96b. In this way, the semiconductor device is completed.
  • the noria film 46 is composed of the acid-aluminum film 46a and the acid-aluminum titanium film 46b, while ensuring a sufficient barrier effect, The processing can be facilitated. Therefore, contact holes of the desired shape 50 a and 50b can be formed easily.
  • the force is such that the opening 96 overlaps the ferroelectric capacitor 42 in plan view.
  • the pad region including the opening 96 is the ferroelectric capacitor 42, etc. It is preferable to be provided around the region where the element is formed.
  • Example a a titanium oxide film with a thickness of 30 nm is formed on an oxide aluminum film with a thickness of 20 nm, and (sample b) an oxide with a thickness of 20 nm. ⁇ ⁇ A 20 nm thick titanium oxide film formed on an aluminum film (Sample c) A 20 nm thick aluminum oxide film on a 30 nm thick titanium oxide film (Sample d) A film with a thickness of 50 nm was used.
  • FIGS. 4A and 4B Figure 4A shows a substance with a molecular weight of 2 (H)
  • Fig. 4B shows the results of analysis of a substance with a molecular weight of 18 (H 2 O).
  • the sample (! ( ⁇ ) has water at 700 ° C or higher compared to the sample a ( ⁇ ), the sample b (A), and the sample c (country).
  • the amount of water generated increased remarkably, and the amount of water generated increased around 200 ° C in samples c (country) and sample (! ( ⁇ ), which had an aluminum oxide film on the outermost surface.
  • sample a ( ⁇ ) and sample b ( ⁇ ) where the titanium oxide film was present on the outermost surface such a phenomenon did not occur, and as a result, the noria film was formed on an oxide aluminum film. It can be said that a titanium oxide film is preferable.
  • FIGS. 5A to 5C are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the second embodiment of the present invention in the order of steps.
  • processing up to the formation of the first-layer wirings 56a, 56b, and 56c is performed in the same manner as in the first embodiment.
  • heat treatment is performed in an oxygen atmosphere, for example, at 350 ° C for 30 minutes.
  • a barrier film 58 is formed on the entire surface. As a result, the upper surfaces and side surfaces of the wirings 56a, 56b, and 56c are covered with the nore film 58.
  • an oxide aluminum film 58a having a thickness of 20 nm is formed by sputtering or CVD, for example.
  • an oxide titanium film 58b having a thickness of, for example, 20 nm is formed on the oxide aluminum film 58a by, eg, sputtering or CVD.
  • NOR film 58 In forming the NOR film 58, as shown in FIG. 6B, for example, a titanium oxide film 58b having a thickness of 20 nm to 3 Onm is formed, and an aluminum oxide film having a thickness of 20 nm, for example, is formed thereon. Um film 58a may be formed.
  • the subsequent film (the acid-aluminum film 58b or the acid-aluminum film 58a) is formed. It is preferable to perform heat treatment in an oxygen atmosphere before, for example, 500 ° C. to 700 ° C. for 30 minutes to 120 minutes.
  • annealing is performed in an oxygen atmosphere, for example, at 300 ° C to 700 ° C for 1 minute to 120 minutes.
  • the metal titanium film may be oxidized by performing the above.
  • the noria film 58 After the formation of the noria film 58, as shown in FIG. 5B, from the formation of the silicon oxide film 60 to the formation of the second-layer wirings 72a and 72b, as in the first embodiment. Perform the process. However, in this embodiment, an oxide titanium film 58b is formed as a part of the noria film 58, and this oxide titanium film 58b is likely to react with an etching gas (for example, chlorine, fluorine). Further, since the noria effect can be obtained by the acid titanium film 58b, the acid aluminum film 58a may be thin. The thin acid aluminum film 58a can be easily sparged with argon gas. It is possible to perform the etching. Therefore, in this embodiment, the contact hole 68 can be formed more easily.
  • an etching gas for example, chlorine, fluorine
  • a barrier film 74 is formed on the entire surface. As a result, the upper surfaces of the wirings 72a and 72c and the side force barrier film 74 are covered.
  • an oxide aluminum film 74a having a film thickness of, eg, 20 nm is formed by, eg, sputtering or CVD.
  • a titanium oxide film 74b having a thickness of, for example, 20 ⁇ m is formed by, eg, sputtering or CVD.
  • NOR film 74 for example, a titanium oxide film 74b having a film thickness of 20 nm to 30 nm is formed, and an oxide aluminum film 74a having a film thickness of 20 nm, for example, is formed thereon. Good.
  • the subsequent film (the acid-aluminum film 74b or the acid-aluminum film 74a) is formed. It is preferable to perform heat treatment in an oxygen atmosphere before, for example, 500 ° C. to 700 ° C. for 30 minutes to 120 minutes.
  • annealing is performed in an oxygen atmosphere, for example, at 300 ° C to 700 ° C for 1 minute to 120 minutes.
  • the metal titanium film may be oxidized by performing the above.
  • the processing from the formation of the silicon oxide film 76 to the formation of the opening 96 is performed. Complete the device.
  • an oxide titanium film 74b is formed as a part of the nore film 74, and the oxide titanium film 74b easily reacts with an etching gas (for example, chlorine, fluorine).
  • an etching gas for example, chlorine, fluorine.
  • the acid aluminum film 74a may be thin.
  • the thin aluminum oxide film 74a can be easily sputter-etched with argon gas. Therefore, in the present embodiment, it becomes easier to form the contact holes 84a and 84b.
  • the same effect as that of the first embodiment can be obtained. More Since the barrier film covering the wiring is a laminated body including a titanium oxide film, etching of the contact hole becomes easier. For this reason, contact failure is further caused. It also has a sufficient barrier effect against moisture and hydrogen.
  • the number of wiring layers is three, but the number of wiring layers may be four or more.
  • a barrier film made of a laminate may be formed only for a part of the wiring layers.
  • FIG. 7 is a cross-sectional view showing a ferroelectric memory (semiconductor device) according to a third embodiment of the present invention.
  • the wirings 72 a and 72 b are directly covered with the barrier film 74.
  • the noria film 74 is a flat film. That is, a silicon oxide film 80 is formed on the flattened silicon oxide film 76, and a barrier film 74 made of an acid aluminum film 74a and an acid titanium film 74b is formed thereon. Is formed. Further, a silicon oxide film 82 is formed on the noria film 74. Then, wirings 88a and 88b are formed on the silicon oxide film 82 !.
  • the processing up to the formation of the wirings 72a and 72b is performed in the same manner as in the second embodiment, and then, for example, the plasma TEOSCVD method is performed on the entire surface.
  • a silicon oxide film 76 having a thickness of 2200 nm is formed.
  • the surface of the silicon oxide film 76 is planarized by, eg, CMP.
  • a silicon oxide film 80 having a thickness of, for example, lOOnm is formed on the entire surface by, eg, plasma TEOSCVD. Since the silicon oxide film 80 is formed on the planarized silicon oxide film 76, the silicon oxide film 80 becomes flat.
  • N 2 O gas or N gas is a silicon oxide film 80 having a thickness of, for example, lOOnm.
  • heat treatment is performed at 350 ° C for 2 minutes in the plasma atmosphere generated. This As a result of the heat treatment, moisture in the silicon oxide film 80 is removed, and the film quality of the silicon oxide film 80 changes, so that moisture enters the silicon oxide film 80. Further, by this heat treatment, the surface of the silicon oxide film 80 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 80.
  • a barrier film 74 is formed on the flat silicon oxide film 80 by, eg, sputtering or CVD.
  • the noria film 74 after forming the aluminum oxide film 74a, the titanium oxide film 74b is formed. Since the barrier film 74 is formed on the flat silicon oxide film 80, the NOR film 74 becomes flat.
  • a silicon oxide film 82 having a thickness of, for example, lOOnm is formed on the entire surface by, eg, plasma TEO SCVD.
  • the processes from the formation of the contact holes 84a and 84b to the formation of the opening 96 are performed to complete the semiconductor device.
  • the formation of the contact holes 84 a and 84 b becomes easier.
  • the coverage of the noria film 74 is improved.
  • FIG. 8 is a cross-sectional view showing a ferroelectric memory (semiconductor device) according to a fourth embodiment of the present invention.
  • the wirings 56a, 56b and 56c are directly covered with the noria film 58 made of the aluminum oxide films 58a and 58b.
  • the barrier film 58 is made of only an aluminum oxide film, and a flat barrier film is provided between the barrier film 58 and the wirings 72a and 72b.
  • a silicon oxide film 61 is formed on the flattened silicon oxide film 60, and a barrier film 62 made of an acid aluminum film 62a and a titanium oxide film 62b is formed thereon.
  • a silicon oxide film 64 is formed on the barrier film 62. Wirings 72a and 72b and the like are formed on the silicon oxide film 64.
  • the strength of the aluminum oxide film is also increased.
  • a barrier film 58 is formed.
  • plasma TEOSCVD method For example, a silicon oxide film 60 having a thickness of 2600 nm is formed.
  • the surface of the silicon oxide film 60 is planarized by, eg, CMP. Next, use NO gas or N gas.
  • heat treatment is performed at 350 ° C for 4 minutes in the generated plasma atmosphere.
  • moisture in the silicon oxide film 60 is removed, and the film quality of the silicon oxide film 60 changes, so that moisture enters the silicon oxide film 60.
  • the surface of the silicon oxide film 60 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 60.
  • a silicon oxide film 61 having a thickness of, for example, lOOnm is formed on the entire surface by, eg, plasma TEOSCVD. Since the silicon oxide film 61 is formed on the flattened silicon oxide film 60, the silicon oxide film 61 becomes flat.
  • N 2 O gas or N gas is a silicon oxide film 61 having a thickness of, for example, lOOnm.
  • heat treatment is performed at 350 ° C for 2 minutes in the plasma atmosphere generated.
  • moisture in the silicon oxide film 61 is removed, and the film quality of the silicon oxide film 61 changes, so that moisture enters the silicon oxide film 61.
  • the surface of the silicon oxide film 61 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 61.
  • a barrier film 62 is formed on the flat silicon oxide film 61 by, eg, sputtering or CVD.
  • the titanium oxide film 62b is formed after the formation of the aluminum oxide film 62a in the same manner as the formation of the barrier film 74 in the third embodiment. Since the barrier film 62 is formed on the flat silicon oxide film 61, the barrier film 62 becomes flat.
  • a silicon oxide film 64 having a thickness of, for example, lOOnm is formed on the entire surface by, eg, plasma TEOSCVD.
  • the contact hole 68 can be formed more easily, and the Noria effect is improved. Also, the coverage of the noria film 62 is good.
  • FIG. 9 shows a fifth embodiment of the present invention.
  • 1 is a cross-sectional view showing a ferroelectric memory (semiconductor device) according to an embodiment.
  • a flat barrier film is provided between the noria film 46 and the wirings 56a, 56b and 56c. That is, a barrier film 116 made of an oxide aluminum film 116a and an oxide titanium film 116b is formed on the planarized silicon oxide film 48. Further, a silicon oxide film 118 is formed on the barrier film 116. The wirings 56a, 56b and 56c are formed with equal force on the silicon oxide film 118.
  • the semiconductor device according to the fifth embodiment after the processing up to the formation of the conductor plugs 54a and 54b is performed as in the first embodiment, for example, plasma using argon gas is used. Wash. As a result, the natural oxide film and the like existing on the surfaces of the conductor plugs 54a and 54b are removed.
  • the noria film 116 is formed on the interlayer insulating film 48 in which the conductor plugs 54a and 54b are embedded by, for example, sputtering or CVD.
  • the oxide aluminum film 116a is formed, and then the oxide titanium film 116b is formed in the same manner as the formation of the barrier film 74 in the third embodiment.
  • the barrier film 116 becomes flat.
  • a silicon oxide film 118 having a thickness of, for example, lOOnm is formed on the entire surface by, eg, plasma TEOSCVD.
  • contact holes 120a and 120b reaching the conductor plugs 54a and 54b are formed in the silicon oxide film 118 and the barrier film 116 by photolithography and dry etching, respectively.
  • a SiON film (not shown) having a thickness of, for example, lOOnm is formed on the entire surface by, eg, CVD (see FIG. 24A).
  • contact holes 52a reaching the upper electrode 40 and the lower electrode 3 are formed on the SiON film, the silicon oxide film 118, the noria film 116, the interlayer insulating film 48, the noria film 46, and the barrier film 44 by photolithography and dry etching.
  • a contact hole 52a reaching 6 is formed.
  • the processing from the formation of the wirings 56a, 56b and 56c to the formation of the opening 96 is performed, and the semiconductor device is completed. [0100] According to the fifth embodiment, it is possible to improve the Noria effect while facilitating the formation of the contact hole.
  • FIG. 10 is a sectional view showing a ferroelectric memory (semiconductor device) according to the sixth embodiment of the present invention.
  • the wirings 88 a and 88 b are directly covered with the silicon oxide film 90 and the silicon nitride film 92.
  • a flat noria film is provided between the wirings 88a and 88b, the silicon oxide film 90, and the silicon nitride film 92. That is, a planarized silicon oxide film 112 is formed so as to cover the wirings 88a and 88b.
  • a barrier composed of an oxide aluminum film 114a and a titanium oxide film 114b is formed.
  • a film 114 is formed.
  • a silicon oxide film 90 and a silicon nitride film 92 are formed on the noria film 114.
  • the processing up to the formation of the wirings 88a and 88b is performed in the same manner as in the fourth embodiment, and then, for example, the plasma TEOSCVD method is performed on the entire surface.
  • a silicon oxide film 112 having a thickness of 1500 nm is formed.
  • the surface of the silicon oxide film 112 is flattened by, eg, CMP.
  • heat treatment is performed, for example, at 350 ° C. for 4 minutes in a plasma atmosphere generated using N20 gas or N2 gas.
  • a noor film 114 is formed by, eg, sputtering or CVD.
  • the oxide aluminum film 114a is formed, and then the oxide titanium film 114b is formed. Since the barrier film 114 is formed on the flat silicon oxide film 112, the barrier film 114 becomes flat.
  • FIG. 11 is a cross-sectional view showing a ferroelectric memory (semiconductor device) according to a seventh embodiment of the present invention.
  • conductor plugs 401a and 401b similar to the conductor plugs 54a and 54b are embedded in the contact holes 52a and 52b, respectively. Except for this point, the structure below the interlayer insulating film 48 is the same as the structure of the first embodiment.
  • the dual damascene method is employed to form the wiring.
  • the barrier film 402 covering the interlayer insulating film 48 and the conductor plugs 54a, 54b, 401a and 402a is formed.
  • the noria film 402 the titanium oxide film 402b is formed after forming the aluminum oxide film 402a in the same manner as the formation of the barrier film 58 in the second embodiment.
  • a silicon oxide film 403 is formed on the noria film 402 by, for example, a plasma TEOS method.
  • the surface of the silicon oxide film 403 is flattened by, eg, CMP.
  • a plasma atmosphere generated using N 2 O gas or N gas for example, 350 ° C., 4 minutes
  • self-line grooves 404a, 404b, and 404c are formed in the silicon oxide film 403 by performing the turning of the silicon oxide film 403 while using the noria film 402 as an etching stopper. Subsequently, by etching the noria film 402, the wiring groove 404a reaches the conductor plugs 54a and 401a, the wiring groove 404b reaches the conductor plug 40lb, and the wiring groove 404c reaches the conductor plug 54b.
  • a noria metal film made of TaN force is formed in the self-grooved trenches 404a, 404b, and 404c by a notch method and a snotter method.
  • a Cu seed layer (not shown) by sputtering
  • a Cu film is formed by a plating method.
  • the Cu film, the Cu seed layer, and the barrier metal film are planarized by, for example, CMP until the silicon oxide film 403 is exposed, thereby forming the Cu-containing wirings 405a, 405b, and 405c into the wiring grooves 404a, Formed in 404b and 404c, respectively.
  • a barrier film 406 is formed to cover the silicon oxide film 403 and the wirings 405a, 405b, and 405c.
  • the noria film 406 in the same manner as the formation of the noria film 402, etc.
  • the acid titanium film 406b is formed.
  • a silicon oxide film 407 is formed on the barrier film 406, for example, by plasma TEOS.
  • the surface of the silicon oxide film 407 is flattened by, eg, CMP. Then NO gas
  • a barrier film 408 is formed on the silicon oxide film 407.
  • the oxide film aluminum film 408a is formed and then the oxide film titanium film 408b is formed in the same manner as the formation of the noria film 402 and the like.
  • a silicon oxide film 409 is formed on the noria film 408 by, for example, a plasma TEOS method.
  • the surface of the silicon oxide film 409 is flattened by, eg, CMP.
  • heat treatment is performed at 350 ° C for 4 minutes in a masculina atmosphere.
  • the silicon oxide film 409, the NOR film 408, and the silicon oxide film 407 are patterned by using the NOR film 406 as an etching stopper, thereby forming via holes in these films. 410a and 410b are formed. Subsequently, by etching the noria film 406, the via hole 410a reaches the wiring 405b, and the via hole 410b reaches the wiring 404c. Next, patterning of the silicon oxide film 409 is performed using the noria film 408 as an etching stopper, thereby forming wiring trenches 41 la, 41 lb, and 411c in the silicon oxide film 409.
  • a barrier metal film having TaN force is formed in the wiring trenches 411a, 411b and 411c and the via-holes 410a and 411b, for example, by sputtering.
  • a Cu seed layer (not shown) by sputtering
  • a Cu film is formed by a plating method. Then, by flattening the Cu film, the Cu seed layer, and the barrier metal film until the silicon oxide film 403 is exposed by, for example, CMP, the conductor layers 412a, 412b, and 412c that also serve as wirings and conductor plugs are formed. Form.
  • a barrier film 413 covering the silicon oxide film 409 and the conductor layers 412a, 412b, and 412c is formed.
  • the noria film 413 in the same manner as the formation of the noria film 402, etc., after forming the acid / aluminum film 413a, the acid / titanium film 413b is formed.
  • a silicon oxide film 414 is formed on the NOR film 413 by, for example, a plasma TEOS method. Then For example, the surface of the silicon oxide film 414 is flattened by CMP. Then NO gas
  • a barrier film 415 is formed on the silicon oxide film 414.
  • the titanium oxide film 415b is formed after forming the aluminum oxide film 415a in the same manner as the formation of the noria film 402 and the like.
  • a global wiring portion 416, a silicon oxide film 417 and a protective layer 418 are formed on the noria film 415. Then, a pad opening (not shown) is formed to complete the semiconductor device.
  • FIGS. 12A to 12D are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the eighth embodiment of the present invention in the order of steps.
  • a well 312 is formed on the surface of a semiconductor substrate 311 such as a silicon substrate.
  • an element isolation region 313 is formed on the surface of the semiconductor substrate 311 by, for example, STI (shall ow trench isolation).
  • This MOS transistor 320 corresponds to the MOS transistor 2 in FIG.
  • Each MOS transistor 320 has a force for forming two source Z drain diffusion layers 318 for the source and drain, one of which is shared between the two MOS transistors 320.
  • a silicon oxynitride film 321 (thickness: 200 nm) is covered on the entire surface, and the MOS transistor 320 is covered. Then, a silicon oxide film 322 (thickness: lOOOnm) is formed as an interlayer insulating film on the entire surface, and the silicon oxide film 322 is flattened by CMP (chemical mechanical polishing) or the like.
  • the silicon oxynitride film 321 is formed to prevent hydrogen deterioration of the gate insulating film 314 and the like when the silicon oxide film 322 is formed.
  • contact holes reaching the silicide layers 319 are formed in the silicon oxide film 322 and the silicon oxynitride film 321 to open plug contact portions. Then, after forming the glue film 323 in the contact hole, a conductive film 324 is formed by embedding a W film by, for example, the CVD method and performing flattening by CMP.
  • an iridium film 325 is formed on the silicon oxide film 322 by, eg, sputtering.
  • the conditions at this time are, for example, that the substrate temperature is 500 ° C., the film forming power is 1 kW, the flow rate of Ar gas is lOOsccm, the pressure in the chamber is 0.35 Pa, and the film forming time is 176 seconds.
  • an iridium film 325 having a thickness of about 250 nm is obtained.
  • an iridium oxide film 326 is formed on the iridium film 325 by, for example, a sputtering method.
  • the conditions at this time are, for example, that the substrate temperature is 50 ° C., the deposition rate is lkW, the Ar gas flow rate is 60 sccm, the O gas flow rate is 60 sccm, and the pressure in the chamber is 0.37 P.
  • the deposition time is 10 seconds.
  • an iridium oxide film 326 having a thickness of about 28 nm is obtained.
  • a platinum film 327 is formed on the iridium oxide film 326 by, for example, a sputtering method.
  • the conditions at this time are, for example, that the substrate temperature is 350 ° C., the deposition pressure is lkW, the Ar gas flow rate is lOOsccm, the pressure in the chamber is 0.38 Pa, and the deposition time is 8 seconds. To do. As a result, a platinum film 327 having a thickness of about 15 nm is obtained.
  • a platinum oxide film 328 is formed on the platinum film 327, for example, by sputtering.
  • the conditions at this time are, for example, that the substrate temperature is 350 ° C., the deposition rate is lkW, the Ar gas flow rate is 36 sccm, the O gas flow rate is 144 sccm, and the pressure in the chamber is 6.2 Pa.
  • the film formation time is 22 seconds.
  • a platinum oxide film 328 having a thickness of about 25 nm is formed.
  • a platinum film 329 is formed on the platinum oxide film 328 by, for example, sputtering.
  • the conditions at this time are, for example, that the substrate temperature is 100 ° C., the film forming capacity is lkW, and Ar
  • the gas flow rate is lOOsccm, the pressure in the chamber is 0.4 Pa, and the film formation time is 32 seconds.
  • a platinum film 329 having a thickness of about 50 nm is formed.
  • iridium film 325, iridium oxide film 326, platinum film 327, platinum oxide film 328 and platinum film 329 constitute a barrier metal film and a lower electrode film.
  • the following laminate may be used as the barrier metal film and the lower electrode film.
  • a laminate in which a Ti film is formed on an Ir film (b) a laminate in which a Ti film and a TiAIN film are sequentially formed on an Ir film, and (c) a Ti film is formed on a Pt film. (D) a laminate in which an IrO film is formed on a Pt film, (e
  • a laminate in which a 2 1 -X X 3 film is formed, or (g) a laminate in which a Ti film and a T1A1N film are sequentially formed on a Pt film may be used. That is, Pt, Ir, Ru, Rh, Re, Os, Pd, SrRuO and TiAIN
  • a single film or a laminated conductive film of a metal or metal oxide containing at least one selected from the group consisting of these can be used.
  • the platinum film 329 is crystallized by performing rapid heating treatment (RTA) in an Ar atmosphere for 60 seconds at, for example, 750 ° C.
  • RTA rapid heating treatment
  • a ferroelectric film such as a PLZT ((Pb, La) (Zr, Ti) 0) film 330 is formed on the platinum film 329.
  • the PLZT film 330 may be formed by, for example, the MOCVD method.
  • MOCVD method it is desirable to change the configuration of the lower electrode film to another one.
  • an upper electrode film 331 is formed on the PLZT film 330 by sputtering.
  • the upper electrode film 331 is composed of two layers of iridium oxide films having different compositions, for example.
  • the substrate temperature is set to room temperature
  • the film forming capacity is set to 2 kW
  • the Ar gas flow rate is set to lOOsccm
  • the O gas flow rate is set to 59 sccm. So
  • the first iridium oxide film is about 50 nm. After forming the first iridium oxide film, annealing is performed, and then the second iridium oxide film is formed.
  • the second-layer iridium oxide film is, for example, about 75 to 125 nm. Subsequently, the back surface (back surface) of the semiconductor substrate (wafer) 311 is cleaned.
  • an iridium adhesion film (mask adhesion film) 332 is formed on the upper electrode film 331 by, for example, a sputtering method.
  • the conditions at this time are, for example, that the substrate temperature is 400 ° C or higher, Ar
  • the gas flow rate is lOOsccm
  • the deposition power is lkW
  • the deposition time is 7 seconds.
  • an iridium adhesion film 332 having a thickness of about lOnm is formed.
  • the iridium adhesion film 332 After forming the iridium adhesion film 332, when patterning the upper electrode film 331, the PLZT film 330, the platinum film 329, the platinum oxide film 328, the platinum film 327, the iridium oxide film 326, and the iridium film 325, as a hard mask A titanium nitride film (not shown) to be used and a silicon oxide film (not shown) using TEOS are sequentially formed.
  • the titanium nitride film is formed at 200 ° C., for example, and its thickness is about 200 nm.
  • the silicon oxide film is formed at, for example, 390 ° C., and the thickness thereof is about 390 ⁇ m.
  • a hard mask is formed only in a region where a stacked ferroelectric capacitor is to be formed.
  • a hard mask is formed only in a region where a stacked ferroelectric capacitor is to be formed.
  • a patterning and etching technique using a silicon oxide film and a titanium nitride film as a node mask, an iridium adhesion film 332, an upper electrode film 331, a PLZT film 330, a platinum film 329, and platinum oxide
  • the physical film 328, the platinum film 327, the iridium oxide film 326, and the iridium film 325 are collectively covered to form a ferroelectric capacitor having a stack structure as shown in FIG. 12D.
  • This ferroelectric capacitor corresponds to the ferroelectric capacitor 1 in FIG.
  • the hard mask silicon oxide film and titanium nitride film
  • heat treatment of oxygen atmosphere [trowel, f row if300-500 ° C, 30-120 minutes [3 ⁇ 4].
  • the barrier film 335 is formed on the entire surface by, eg, sputtering or CVD.
  • an interlayer insulating film 336 is formed on the entire surface, and the flatness of the interlayer insulating film 336 is determined by CMP. Do it. Thereafter, contact holes reaching the conductor plugs 324 are formed in the interlayer insulating film 336 and the barrier film 335 using patterning and etching techniques.
  • the oxide aluminum film is formed as the noria film 335, and this oxide aluminum film is thickened to improve the moisture resistance, the oxide aluminum film is processed. Since it is difficult, it is difficult to make a contact hole into a desired shape.
  • the titanium oxide film 335b is formed as a part of the noria film 335, and this titanium oxide film 335b easily reacts with the etching gas (for example, chlorine, fluorine). .
  • the etching gas for example, chlorine, fluorine.
  • the aluminum oxide film 335a may be thin.
  • the thin aluminum oxide film 335a can be easily sputter-etched with argon gas. Therefore, in this embodiment, a contact hole having a desired shape can be easily formed.
  • the conductor plug 54c is formed in the same manner as the formation of the conductor plugs 54a and 54b in the first embodiment, and the wirings 56d, 56e and 56f are formed in the same manner as the formation of the wirings 56a, 56b and 56c.
  • a barrier film 58 covering the wirings 56d, 56e, and 56f is formed. That is, the oxide film 58a and the titanium oxide film 56b also form a noria film 58 having a force.
  • the wirings 56d and 56f connected to the ferroelectric capacitor are connected to the plate line, and the wiring connected to the MOS transistor 320 through the conductor plug 54c is connected to the bit line.
  • the processes from the formation of the silicon oxide film 60 to the formation of the opening 96 (not shown in FIGS. 12A to 12D) are performed to complete the semiconductor device.
  • a contact hole having a desired shape can be easily formed as in the first embodiment. It is also possible to obtain a sufficient barrier effect. Therefore, the yield is improved and the lifetime under more severe conditions is improved.
  • FIG. 13 is a cross-sectional view showing a ferroelectric memory (semiconductor device) according to the ninth embodiment of the present invention.
  • the element region is formed on the semiconductor substrate 210 made of, for example, silicon.
  • a delimiting element isolation region 212 is formed.
  • wells 214a and 214b are formed.
  • a gate electrode (gate wiring) 218 is formed on the semiconductor substrate 210 via a gate insulating film 216.
  • the gate electrode 218 has, for example, a polycide structure in which a metal silicide film such as a cobalt silicide film, a nickel silicide film, or a tungsten silicide film is stacked on a polysilicon film in accordance with the gate length of the transistor.
  • a silicon oxide film 219 is formed on the gate electrode 218.
  • Sidewall insulating films 220 are formed on the side walls of the gate electrode 218 and the silicon oxide film 219.
  • a source Z drain diffusion layer 222 is formed on both sides of the gate electrode 218.
  • the transistor 224 having the gate electrode 218 and the source / drain diffusion layer 222 is formed.
  • the gate length of the transistor 224 is set to 0.18 m, for example.
  • a silicon oxynitride film 225 and a silicon oxide film 226 covering the transistor 224 are sequentially formed.
  • An interlayer insulating film 227 is composed of the silicon oxynitride film 225 and the silicon oxide film 226. The surface of the interlayer insulating film 227 is planarized.
  • a noria film 228 is formed on the interlayer insulating film 227.
  • the barrier film 228 is composed of an aluminum oxide film 228a and an oxide titanium film 228b. In forming the noria film 228, as in the formation of the barrier film 58 in the second embodiment, the oxide film titanium film 228b is formed after the oxide film aluminum film 228a is formed.
  • contact holes 230a and 230b reaching the source Z drain diffusion layer 222 are formed.
  • a noria metal film (not shown) is formed in the contact holes 230a and 230b. This noria metal film is formed by forming a TiN film on a Ti film. Furthermore, contact plugs 230a and 230b and conductive plugs 232a and 232b containing tungsten are buried!
  • an Ir film 234 electrically connected to the conductor plug 232a is formed on the noria film 228, an Ir film 234 electrically connected to the conductor plug 232a is formed.
  • a lower electrode 236 is formed on the Ir film 234.
  • a ferroelectric film 238 is formed on the lower electrode 236.
  • An upper electrode 240 is formed on the ferroelectric film 238.
  • the lower electrode 236, the ferroelectric film 238, and the upper electrode 240 constitute a ferroelectric capacitor 242.
  • these The upper electrode 240, the ferroelectric film 238, the lower electrode 236 and the Ir film 234 are patterned together by etching and have substantially the same planar shape.
  • the lower electrode 236 of the ferroelectric capacitor 242 is electrically connected to the conductor plug 232a through the Ir film 234.
  • a silicon oxynitride film 244 having a film thickness comparable to or thinner than the Ir film 234 is formed on the region of the interlayer insulating film 227 where the Ir film 234 is not formed.
  • a silicon oxide film may be formed.
  • a barrier film 246 having a function of preventing the diffusion of hydrogen and moisture is formed on the ferroelectric capacitor 242 and the silicon oxynitride film 244.
  • a silicon oxide film 248 is formed on the noria film 246, and the ferroelectric capacitor 242 is embedded by the silicon oxide film 248. The surface of the silicon oxide film 248 is flattened!
  • a flat noria film 250 having a function of preventing the diffusion of hydrogen and moisture is formed on the flattened silicon oxide film 248, a flat noria film 250 having a function of preventing the diffusion of hydrogen and moisture is formed.
  • the noria film 250 is composed of an acid aluminum film 250a and an acid titanium film 250b.
  • the acid-aluminum film 250b may be formed after the acid-aluminum film 250a is formed.
  • a silicon oxide film 252 is formed on the noria film 250.
  • An interlayer insulating film 253 is composed of the silicon oxynitride film 244, the noria film 246, the silicon oxide film 248, the barrier film 250, and the silicon oxide film 252.
  • a contact hole 254a reaching the upper electrode 240 is formed in the silicon oxide film 252, the NORA film 250, the silicon oxide film 248, and the barrier film 246. Further, a contact hole 254b reaching the conductor plug 232b is formed in the silicon oxide film 252, the noria film 250, the silicon oxide film 248, the noria film 246, and the silicon oxynitride film 244. In the contact holes 254a and 254b, a rare metal film (not shown) is formed. This noria metal film is composed of only the force formed by forming a TiN film on the Ti film or the TiN film.
  • Conductor plugs 256a and 256b containing tungsten are buried in the contact holes 254a and 254b, respectively. Electricity is applied to the conductor plug 256a on the silicon oxide film 252. Wiring 258a connected electrically and wiring 258b electrically connected to conductor plug 256b are formed. On the silicon oxide film 252, a silicon oxide film 260 covering the wirings 258 a and 258 b is formed. The surface of the silicon oxide film 260 is flattened.
  • a flat noria film 262 having a function of preventing the diffusion of hydrogen and moisture is formed on the flattened silicon oxide film 260.
  • the noria film 262 is composed of an acid aluminum film 262a and an acid titanium film 262b.
  • the acid-aluminum titanium film 262b may be formed after the acid-aluminum film 262a is formed.
  • a silicon oxide film 264 is formed on the noria film 262.
  • An interlayer insulating film 265 is composed of the silicon oxide film 260, the NORA film 262, and the silicon oxide film 264.
  • a contact hole 268 reaching the wiring 258b is formed in the silicon oxide film 264, the NORA film 262, and the silicon oxide film 260.
  • a barrier metal film (not shown) is formed in the contact hole 260. This noria metal film is composed of a TiN film formed on a Ti film.
  • a contact plug 270 is embedded in the contact hole 268 and a conductor plug 270 containing tungsten.
  • a wiring 272 electrically connected to the conductor plug 268 is formed on the silicon oxide film 264.
  • a silicon oxide film 274 covering the wiring 272 is formed on the silicon oxide film 264. The surface of the silicon oxide film 274 is flattened.
  • a flat noria film 276 having a function of preventing diffusion of hydrogen and moisture is formed on the flattened silicon oxide film 274.
  • the noria film 276 is composed of an acid aluminum film 276a and an acid titanium film 276b.
  • the oxide titanium film 276b may be formed after the oxide aluminum film 276a is formed, as in the formation of the noria film 58 in the second embodiment.
  • a silicon oxide film 278 is formed on the barrier film 276. Although not shown, wirings and the like are appropriately formed on the silicon oxide film 278.
  • a contact hole having a desired shape can be easily formed as in the first embodiment. It is also possible to obtain a sufficient noria effect. Therefore, the yield is improved and the life under more severe conditions is improved. To do. Note that the use of a film made of an acid aluminum film and an acid titanium film as the noria film 246 makes it easier to process the contact hole.
  • the film constituting the noria film is not limited to the aluminum oxide film and the titanate film.
  • an A1 nitride film, an A1 oxynitride film, a Ta oxide film, a Ta nitride film, a Zr oxide film, or the like can be used.
  • the lower film is preferably an A1 oxide film, an A1 nitride film and an A1 oxynitride film.
  • the upper film is a Ti oxide film, a Ta oxide film, a Ta nitride film, and a Zr oxide film.
  • a capsule is preferred.
  • the barrier film directly covering the ferroelectric capacitor may be composed of a single film as long as the upper barrier film is a laminate.
  • the crystal structure of the substance constituting the ferroelectric film is not limited to the bevelskite structure, but may be, for example, a Bi layer structure.
  • the composition of the material constituting the ferroelectric film is not particularly limited.
  • the acceptor element may contain Pb (lead), Sr (strontium), Ca (calcium), Bi (bismuth), Ba (barium), Li (lithium) and Z or Y (yttrium).
  • Ti titanium
  • Zr zirconium
  • Hf hafnium
  • V vanadium
  • Ta tantalum
  • W tungsten
  • Mn manganese
  • A1 aluminum
  • Bi bismuth
  • Z or Sr sintrontium
  • the chemical formula of the material constituting the ferroelectric film is, for example, Pb (Zr, Ti) 2 O, (Pb, Ca)
  • the composition of the upper electrode and the lower electrode is not particularly limited.
  • the bottom electrode may also be configured with, for example, Pt (platinum), Ir (iridium), Ru (ruthenium), Rh (rhodium), Re (rhenium), Os (osmium) and Z or Pd (palladium) forces. It may be composed of these acids.
  • the upper electrode may be composed of, for example, Pt, Ir, Ru, Rh, Re, Os, and Z or Pd acid oxide. Further, the upper electrode may be configured by laminating a plurality of films.
  • the structure of the ferroelectric memory cell is not limited to the 1T1C type, but may be the 2T2C type.
  • the ferroelectric capacitor itself may be configured to serve both as a force storage unit and a switching unit.
  • the structure is such that a ferroelectric capacitor is formed instead of the gate electrode of the MOS transistor. That is, a ferroelectric capacitor is formed on a semiconductor substrate via a gate insulating film.
  • the method for forming the ferroelectric film is not particularly limited.
  • sol-gel method organometallic decomposition (MOD) method, CSD (Chemical Solution Deposition) method, chemical vapor deposition (CV D) method, epitaxial growth method, sputtering method, MOCVD (Metal Organic Chemical Vapor Deposition) Laws can be adopted.
  • MOD organometallic decomposition
  • CSD Chemical Solution Deposition
  • CV D chemical vapor deposition
  • epitaxial growth method sputtering method
  • MOCVD Metal Organic Chemical Vapor Deposition
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-176149 mentions an acid aluminum film, an aluminum nitride film, an acid titanium film, and the like as the noria film.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-176149 mentions an acid aluminum film, an aluminum nitride film, an acid titanium film, and the like as the noria film.
  • it is difficult to achieve both high processing accuracy and a sufficient noria effect.
  • Patent Document 2 Japanese Patent Laid-Open No. 2004-71932 describes an oxide-aluminum film, a silicon oxide film formed using TEOS and an acid so as to cover a ferroelectric capacitor. A structure in which a thin film film is laminated is described. In this structure, since a large amount of moisture is released from the silicon oxide film formed using TEOS, the ferroelectric capacitor may be deteriorated and peeled off.
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-111007
  • a titanium oxide film or the like covering a ferroelectric capacitor is formed by an ALD (Atomic Layer Deposition) method or the like in order to obtain good coverage.
  • ALD Atomic Layer Deposition
  • a method of forming an aluminum oxide film by an ALD method or the like is disclosed.
  • the ferroelectric capacitor deteriorates due to the occurrence of damage or chemical reaction.
  • Patent Document 3 an oxide aluminum film is formed on an acid titanium film.
  • hydrogen near 200 ° C. is used.
  • the amount of water and water is increasing.
  • the properties of water are worse than that of a single layer of aluminum oxide film.
  • an oxide titanium film is formed on an aluminum oxide film.
  • the generation amount of hydrogen and water is suppressed.
  • ferroelectric memory Since various high heat treatments such as recovery annealing exist after the formation of the noria film, the characteristics of the barrier film near 200 ° C are also generated in the course of each treatment. Suppressing the generation of water or hydrogen near 200 ° C leads to the realization of ferroelectric memories with good characteristics.
  • the above tendency is also observed in aluminum nitride films and aluminum oxynitride barrier films other than the aluminum oxide film, and the film containing A1 is the characteristic of the whole S barrier film used for the lower layer side. Will be good.
  • the upper layer film is a tantalate film other than a titanate film, a zirconate film, or a tantalum nitride film.
  • the combination of an aluminum oxide film and a titanate film was the best in noria characteristics.

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Abstract

　半導体基板（１０）の上方に強誘電体キャパシタ（４２）を形成した後、強誘電体キャパシタ（４２）を直接覆うバリア膜（４６）を形成する。その後、強誘電体キャパシタ（４２）に接続される配線（５６ａ等）を形成する。更に、配線（４２）より上方にバリア膜（５８）を形成する。そして、バリア膜（４６）を形成する際に、成分が相違し、水素又は水の拡散を防止する少なくとも２種類の拡散防止膜（４６ａ及び４６ｂ）を備えた積層体を形成する。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及び その製造方法に関する。
背景技術
[0002] 近年、デジタル技術の進展に伴!、、大容量のデータを高速に処理又は保存する傾 向が高まっている。このため、電子機器に使用される半導体装置の高集積ィ匕及び高 性能化が要求されている。
[0003] そこで、半導体記憶装置 (DRAM)の高集積化を実現するため、 DRAMを構成す る容量素子の容量絶縁膜として、珪素酸ィ匕物又は珪素窒化物に代えて、強誘電体 材料又は高誘電率材料を用いる技術にっ 、て、広く研究及び開発が行われて 、る。
[0004] また、低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性 RAMを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用 いた強誘電体メモリ (FeRAM)についても、盛んに研究及び開発が行われている。
[0005] 強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘 電体メモリには、 1対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘 電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧 に応じて分極が生じ、印加電圧が取り除かれても、自発分極が残る。また、印加電圧 の極性が反転されると、自発分極の極性も反転する。従って、自発分極を検出すれ ば情報を読み出すことができる。そして、強誘電体メモリには、動作が高速であり、消 費電力が低ぐ書き込み Z読み出しの耐久性が優れている等の特徴がある。
[0006] し力しながら、強誘電体メモリの設計及び製造に当たっては、強誘電体キャパシタ の電気的特性が外部から侵入した水素ガスや水分により劣化しやす ヽと ヽぅ性質を 克服する必要がある。 Pt膜からなる下部電極と、 PbZr Ti O (PZT)膜からなる強
1 -Χ X 3
誘電体膜と、 Pt膜からなる上部電極とを備えた従来の強誘電体キャパシタでは、水 素分圧が 40Pa (0. 3Torr)程度の雰囲気にて 200°C程度に基板を加熱すると、 Pb Zr Ti O膜の強誘電体特性がほぼ失われてしまう。また、強誘電体キャパシタが
1 -X X 3
水分を吸着した状態や、水分が強誘電体キャパシタの近傍に存在する状態で熱処 理を行うと、強誘電体膜の強誘電体特性が著しく劣化してしまう。
[0007] そこで、従来、強誘電体メモリを製造するに当たり、強誘電体膜を形成した後には、 可能な限り、水分の発生が少なぐ且つ低温で行うことが可能な処理が選択されてい る。特に、層間絶縁膜を形成する際には、水素の発生量が比較的少ない原料ガスを 用いた CVD (Chemical Vapor Deposition)法等が選択されている。
[0008] また、強誘電体キャパシタを覆うバリア膜が形成された構造、及び強誘電体キャパ シタの上方にノリア膜が形成された構造が提案されている。ノリア膜としては、主に 酸ィ匕アルミニウム膜が用いられている。これは、酸ィ匕アルミニウム膜が水素及び水分 の拡散を防止する機能を有して 、るためである。
[0009] し力しながら、酸ィ匕アルミニウム膜を貫通する所望の形状のコンタクトホールを形成 することは困難である。これは、酸ィ匕アルミニウム膜がエッチングガスとほとんど反応し ないため、スパッタエッチングを行う必要があるからである。酸ィ匕アルミニウム膜を薄く すれば加工精度を高くすることは可能である力 酸ィ匕アルミニウム膜のカバレッジは 比較的低いため、十分なバリア効果を維持することができなくなってしまう。
[0010] 特許文献 1 :特開 2002— 176149号公報
特許文献 2：特開 2004— 71932号公報
特許文献 3：特開 2001— 111007号公報
発明の開示
[0011] 本発明の目的は、ノリア効果を維持しながら、コンタクトホールの加工精度を向上 することができる半導体装置及びその製造方法を提供することにある。
[0012] 本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明 の諸態様に想到した。
[0013] 本願発明に係る第 1の半導体装置には、半導体基板の上方に形成された強誘電 体キャパシタと、前記強誘電体キャパシタを覆うバリア膜と、が設けられている。そして 、前記ノリア膜は積層体であって、下層がアルミニウム酸ィ匕膜、アルミニウム窒化膜 及びアルミニウム酸窒化膜からなる群力 選択された 1種の膜であり、上層がチタン 酸化膜、タンタル酸ィ匕膜、ジルコニウム酸ィ匕膜及びタンタル窒化膜から選択された 1 種の膜である。
[0014] 本願発明に係る第 2の半導体装置には、半導体基板の上方に形成された強誘電 体キャパシタと、前記強誘電体キャパシタの上方に形成されたバリア膜と、が設けら れている。そして、前記ノリア膜は積層体であって、下層がアルミニウム酸ィ匕膜、アル ミニゥム窒化膜及びアルミニウム酸窒化膜からなる群力 選択された 1種の膜であり、 上層がチタン酸ィ匕膜、タンタル酸ィ匕膜、ジルコニウム酸ィ匕膜及びタンタル窒化膜から 選択された 1種の膜である。
[0015] 本願発明に係る第 3の半導体装置には、半導体基板の上方に形成された強誘電 体キャパシタと、前記強誘電体キャパシタに接続された配線と、前記配線より上方に 形成されたバリア膜と、が設けられている。そして、前記ノリア膜は積層体であって、 下層がアルミニウム酸ィ匕膜、アルミニウム窒化膜及びアルミニウム酸窒化膜からなる 群カゝら選択された 1種の膜であり、上層がチタン酸ィ匕膜、タンタル酸ィ匕膜、ジルコユウ ム酸ィ匕膜及びタンタル窒化膜から選択された 1種の膜である。
[0016] 本願発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体キヤ パシタを形成した後、前記強誘電体キャパシタを直接覆う第 1のバリア膜を形成する 。次に、前記強誘電体キャパシタに接続される配線を形成する。次いで、前記配線よ り上方に第 2のノリア膜を形成する。但し、前記第 1のバリア膜の形成及び前記第 2の ノリア膜の形成の少なくとも一方において、成分が相違し、水素又は水の拡散を防 止する少なくとも 2種類の拡散防止膜を備えた積層体を形成する。
図面の簡単な説明
[0017] [図 1]図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導 体装置）のメモリセルアレイの構成を示す回路図である。
[図 2A]図 2Aは、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を工程 順に示す断面図である。
[図 2B]図 2Bは、図 2Aに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2C]図 2Cは、図 2Bに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2D]図 2Dは、図 2Cに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2E]図 2Eは、図 2Dに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2F]図 2Fは、図 2Eに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2G]図 2Gは、図 2Fに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2H]図 2Hは、図 2Gに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 21]図 21は、図 2Hに引き続き、強誘電体メモリの製造方法を工程順に示す断面図 である。
[図 2J]図 2Jは、図 21に引き続き、強誘電体メモリの製造方法を工程順に示す断面図 である。
[図 2K]図 2Kは、図 2Jに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2L]図 2Lは、図 2Kに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2M]図 2Mは、図 2Lに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2N]図 2Nは、図 2Mに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 20]図 20は、図 2Nに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2P]図 2Pは、図 20に引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2Q]図 2Qは、図 2Pに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2R]図 2Rは、図 2Qに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2S]図 2Sは、図 2Rに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
圆 2T]図 2Tは、図 2Sに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2U]図 2Uは、図 2Tに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
圆 3A]図 3Aは、バリア膜 46を形成する方法を示す断面図である。
[図 3B]図 3Bは、バリア膜 46を形成する他の方法を示す断面図である。
[図 4A]図 4Aは、分子量が 2の物質 (H )の TDS分析の結果を示すグラフである。
2
[図 4B]図 4Bは、分子量が 18の物質 (H O)の TDS分析の結果を示すグラフである。
2
圆 5A]図 5Aは、本発明の第 2の実施形態に係る強誘電体メモリの製造方法を工程 順に示す断面図である。
圆 5B]図 5Bは、図 5Aに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
圆 5C]図 5Cは、図 5Bに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 6A]図 6Aは、バリア膜 58を形成する方法を示す断面図である。
[図 6B]図 6Bは、バリア膜 58を形成する他の方法を示す断面図である。
[図 7]図 7は、本発明の第 3の実施形態に係る強誘電体メモリを示す断面図である。
[図 8]図 8は、本発明の第 4の実施形態に係る強誘電体メモリを示す断面図である。
[図 9]図 9は、本発明の第 5の実施形態に係る強誘電体メモリを示す断面図である。
[図 10]図 10は、本発明の第 6の実施形態に係る強誘電体メモリを示す断面図である
[図 11]図 11は、本発明の第 7の実施形態に係る強誘電体メモリを示す断面図である [図 12A]図 12Aは、本発明の第 8の実施形態に係る強誘電体メモリの製造方法をェ 程順に示す断面図である。
[図 12B]図 12Bは、図 12Aに引き続き、強誘電体メモリの製造方法を工程順に示す 断面図である。
[図 12C]図 12Cは、図 12Bに引き続き、強誘電体メモリの製造方法を工程順に示す 断面図である。
[図 12D]図 12Dは、図 12Cに引き続き、強誘電体メモリの製造方法を工程順に示す 断面図である。
[図 13]図 13は、本発明の第 9の実施形態に係る強誘電体メモリを示す断面図である [図 14A]図 14Aは、特許文献 3に記載の技術における分子量が 2の物質 (H )の TD
2 s分析の結果を示すグラフである。
[図 14B]図 14Bは、特許文献 3に記載の技術における分子量が 18の物質 (H O)の T
2
DS分析の結果を示すグラフである。
発明を実施するための最良の形態
[0018] 以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置） のメモリセルアレイの構成を示す回路図である。
[0019] このメモリセルアレイには、一の方向に延びる複数本のビット線 3、並びにビット線 3 が延びる方向に対して垂直な方向に延びる複数本のワード線 4及びプレート線 5が 設けられている。また、これらのビット線 3、ワード線 4及びプレート線 5が構成する格 子と整合するようにして、強誘電体メモリの複数個のメモリセルがアレイ状に配置され ている。各メモリセルには、強誘電体キャパシタ（記憶部） 1及び MOSトランジスタ (ス イッチング部） 2が設けられて 、る。
[0020] MOSトランジスタ 2のゲートはワード線 4に接続されている。また、 MOSトランジスタ 2の一方のソース ·ドレインはビット線 3に接続され、他方のソース ·ドレインは強誘電 体キャパシタ 1の一方の電極に接続されている。そして、強誘電体キャパシタ 1の他 方の電極がプレート線 5に接続されている。なお、各ワード線 4及びプレート線 5は、 それらが延びる方向と同一の方向に並ぶ複数個の MOSトランジスタ 2により共有され ている。同様に、各ビット線 3は、それが延びる方向と同一の方向に並ぶ複数個の M OSトランジスタ 2により共有されている。ワード線 4及びプレート線 5が延びる方向、ビ ット線 3が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線 3、 ワード線 4及びプレート線 5の配置は、上述のものに限定されない。
[0021] このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ 1 に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
[0022] (第 1の実施形態）
次に、本発明の第 1の実施形態について説明する。但し、ここでは、便宜上、半導 体装置の断面構造については、その製造方法と共に説明する。図 2A乃至図 2Uは、 本発明の第 1の実施形態に係る強誘電体メモリ（半導体装置)の製造方法を工程順 に示す断面図である。
[0023] 先ず、図 2Aに示すように、シリコン基板等の半導体基板 10に、例えば LOCOS (Lo cal Oxidation of Silicon)法により、素子領域を画定する素子分離領域 12を形成する 。次いで、イオン注入法により、ドーパント不純物を導入することにより、ゥエル 14a及 び 14bを形成する。次いで、素子領域に、ゲート絶縁膜 16、ゲート電極 (ゲート配線） 18、絶縁膜 19、サイドウォール絶縁膜 20及びソース/ドレイン拡散層 22を備えたト ランジスタ 24を形成する。このトランジスタ 24力 図 1中の MOSトランジスタ 2に相当 する。
[0024] 次!、で、図 2Bに示すように、全面に、例えばプラズマ CVD (Chemical Vapor Depos ition)法により、例えば膜厚が 200nmの SiON膜 25を形成する。更に、全面にプラズ マ TEOSCVD法により、例えば膜厚が 600nmのシリコン酸化膜 26を形成する。 SiO N膜 25及びシリコン酸ィ匕膜 26から層間絶縁膜 27が構成される。
[0025] 次いで、図 2Cに示すように、例えば CMP法により、層間絶縁膜 27の表面を平坦 化する。次いで、一酸化二窒素 (N O)又は窒素 (N )雰囲気にて、例えば 650°C、 3
2 2
0分間の熱処理を行う。
[0026] 次いで、図 2Dに示すように、全面に、例えばプラズマ TEOSCVD法により、例えば 膜厚が lOOnmのシリコン酸ィ匕膜 34を形成する。この結果、表面がより平坦になる。 次いで、 N Oガスを用いて発生させたプラズマ雰囲気にて、例えば 350°C、 2分間の
2
熱処理を行う。この結果、シリコン酸ィ匕膜 34の表面が若干窒化され、シリコン酸ィ匕膜 34が吸湿しにくくなる。
[0027] 次いで、図 2Eに示すように、全面に、例えばスパッタ法又は CVD法により、例えば 膜厚 20〜50nmの酸化アルミニウム膜 36aを形成する。次いで、例えば RTA (Rapid Thermal Annealing)法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例え ば 650°Cとし、熱処理時間は例えば 1〜2分とする。次いで、全面に、例えばスパッタ 法により、例えば膜厚が ΙΟΟηπ！〜 200nmの Pt膜 36bを下部電極膜として形成する 。酸ィ匕アルミニウム膜 36a及び Pt膜 36bから強誘電体キャパシタ積層膜 36が構成さ れる。
[0028] 次いで、同じく図 2Eに示すように、全面に、例えばスパッタ法により、強誘電体膜 3 8を形成する。強誘電体膜 38としては、例えば膜厚が 100nm〜250nmの PZT膜を 形成する。なお、強誘電体膜 38の形成方法はスパッタ法に限定されるものではない 。例えば、ゾル 'ゲル法、 MOD (Metal Organic Deposition)法、 MOCVD法等により 強誘電体膜 38を形成してもよ ヽ。
[0029] 次 、で、例えば RTA法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例 えば 550°C〜600°Cとし、熱処理時間は例えば 60秒間〜 120秒間とする。次!、で、 同じく図 2Eに示すように、例えばスパッタ法又は MOCVD法により、例えば膜厚が 2 5nm〜75nmの IrO膜 40aを形成する。
X
次いで、アルゴン及び酸素雰囲気にて、例えば 600°C〜800°C、 10秒間〜 100秒 間の熱処理を行う。この結果、強誘電体膜 38を構成する強誘電体材料が完全に結 晶化すると共に、強誘電体膜 38と IrO膜 40aとの界面が平滑 (フラット）になる。次い
X
で、例えばスパッタ法又は MOCVD法により、例えば膜厚が 150nm〜250nmの Ir O膜 40bを形成する。この際、工程劣化を抑えるために、 IrO膜 40bの酸素の組成
Y Y
比 Y力 IrO膜 40aの酸素の組成比 Xより高くなるようにする。 IrO膜 40a及び IrO
X X Y
膜 40bから強誘電体キャパシタの上部電極膜 40が構成される。
[0030] 次いで、図 2Fに示すように、全面に、例えばスピンコート法により、フォトレジスト膜 9 8を形成し、フォトリソグラフィ一により、フォトレジスト膜 98を強誘電体キャパシタの上 部電極の平面形状にパターユングする。続いて、上部電極膜 40をエッチングする。 エッチングガスとしては、例えば Arガス及び C1ガスを用いる。その後、フォトレジスト
2
膜 98を除去する。次いで、例えば酸素雰囲気にて、例えば 400°C〜700°C、 30分 間〜 120分間の熱処理を行う。この熱処理は、上部電極 (パターニングされた上部電 極膜 40)の表面に異常が生ずるのを防止するためのものである。
[0031] 次いで、図 2Gに示すように、全面に、例えばスピンコート法により、フォトレジスト膜 100を形成し、フォトリソグラフィ一により、フォトレジスト膜 100を容量絶縁膜の平面 形状にパターユングする。続いて、強誘電体膜 38をエッチングする。その後、フオトレ ジスト膜 100を除去する。次いで、酸素雰囲気にて、例えば 300°C〜400°C、 30分 間〜 120分間の熱処理を行う。
[0032] 次いで、図 2Hに示すように、例えばスパッタ法又は CVD法により、ノ リア膜 44を形 成する。ノ リア膜 44としては、例えば膜厚が 20〜50nmの酸ィ匕アルミニウム膜を形成 する。次いで、酸素雰囲気にて、例えば 400〜600°C、 30〜 120分間の熱処理を行
[0033] 次いで、図 21に示すように、全面に、例えばスピンコート法により、フォトレジスト膜 1 02を形成し、フォトリソグラフィ一により、フォトレジスト膜 102を強誘電体キャパシタの 下部電極の平面形状にパターユングする。続いて、ノ リア膜 44及び下部電極膜 36 をエッチングする。この結果、下部電極が形成される。パターユングされた上部電極 膜 46、強誘電体膜 38及び株電極膜 36から強誘電体キャパシタ 42が構成され、この 強誘電体キャパシタ 42が図 1中の強誘電体キャパシタ 1に相当する。また、バリア膜 4 4は、上部電極膜 40及び強誘電体膜 38を覆うように残存する。その後、フォトレジスト 膜 102を除去する。次いで、酸素雰囲気にて、例えば 400°C〜600°C、 30分間〜 1 20分間の熱処理を行う。
[0034] 次いで、図 2Jに示すように、全面に、例えばスパッタ法又は CVD法により、バリア膜 46を形成する。本実施形態では、ノ リア膜 46の形成に当たり、図 3Aに示すように、 先ず、例えばスパッタ法又は CVD法により、例えば膜厚が 20nmの酸ィ匕アルミニウム 膜 46aを形成する。次に、酸ィ匕アルミニウム膜 46a上に、例えばスパッタ法又は CVD 法により、例えば膜厚が 20ηπ！〜 30nmの酸ィ匕チタン膜 46bを形成する。 [0035] なお、ノリア膜 46の形成に当たって、図 3Bに示すように、例えば膜厚が 20nm〜3 Onmの酸化チタン膜 46bを形成し、その上に、例えば膜厚が 20nmの酸化アルミ- ゥム膜 46aを形成してもよ 、。
[0036] また、酸ィ匕アルミニウム膜 46a又は酸ィ匕チタン膜 46bのいずれを先に形成したとし ても、後の膜 (酸ィ匕チタン膜 46b又は酸ィ匕アルミニウム膜 46a)を形成する前に、酸素 を含有する雰囲気にて、例えば 300°C〜800°C (好ましくは、 500°C〜700°C)、 30 分間〜 120分間の熱処理を行うことが好ましい。酸素を含有する雰囲気としては、酸 素のみの雰囲気、アルゴン及び酸素を含有する雰囲気、並びに、窒素及び酸素を含 有する雰囲気等が挙げられる。
[0037] また、酸ィ匕チタン膜 46bの形成に当たっては、スパッタ法で金属チタン膜を形成し た後に、酸素雰囲気にて、例えば 300°C〜700°C、 1分間〜 120分間のァニールを 行うことにより、金属チタン膜を酸ィ匕させてもよい。なお、短時間のァニールは、例え ば RTA法により行うことができ、長時間のァニールは、例えば一般の縦型炉又は横 型炉を用いて行うことができる。
[0038] バリア膜 46の形成後には、酸素雰囲気にて、例えば 500°C〜700°C、 30分間〜 1 20分間の熱処理を行う。この結果、強誘電体膜 38に酸素が供給され、強誘電体キヤ パシタ 42の電気的特性が回復する。
[0039] 次いで、図 2Kに示すように、全面に、例えばプラズマ TEOSCVD法により、例えば 膜厚が 1500nmのシリコン酸ィ匕物から構成される層間絶縁膜 48を形成する。
[0040] 次いで、図 2Lに示すように、例えば CMP法により、層間絶縁膜 48の表面を平坦ィ匕 する。次いで、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例え
2 2
ば 350°C、 2分間の熱処理を行う。熱処理の結果、層間絶縁膜 48中の水分が除去さ れると共に、層間絶縁膜 48の膜質が変化し、層間絶縁膜 48中に水分が入りに《な る。また、この熱処理により、層間絶縁膜 48の表面が窒化され、層間絶縁膜 48の表 面に SiON膜 (図示せず)が形成される。
[0041] 次いで、図 2Mに示すように、フォトリソグラフィー及びエッチングにより、層間絶縁 膜 48、バリア膜 46、シリコン酸ィ匕膜 34及び層間絶縁膜 27に、ソース/ドレイン拡散 層 22まで達するコンタクトホール 50a及び 50bを形成する。 [0042] ノ リア膜 46として、酸ィ匕アルミニウム膜のみが形成され、耐湿性向上のために、この 酸ィ匕アルミニウム膜が厚くされている場合には、酸ィ匕アルミニウム膜の加工が困難で あるため、コンタクトホールを所望の形状とすることが困難である。これに対し、本実施 形態では、ノ リア膜 46の一部として酸ィ匕チタン膜 46bが形成されており、この酸化チ タン膜 46bはエッチングガス (例えば、塩素、フッ素）と反応しやすい。また、酸化チタ ン膜 46bによってもノ リア効果が得られるため、酸ィ匕アルミニウム膜 46aが薄くてもよ い。そして、薄い酸化アルミニウム膜 46aは、アルゴンガスで容易にスパッタエツチン グすることが可能である。従って、本実施形態では、所望の形状のコンタクトホール 5 Oa及び 50bを容易に形成することができる。
[0043] 次いで、全面に、例えばスパッタ法により、例えば膜厚が 20nmの Ti膜（図示せず） を形成する。続いて、全面に、例えばスパッタ法により、例えば膜厚が 50nmの TiN 膜 (図示せず)を形成する。これらの Ti膜及び TiN膜からノ リアメタル膜 (図示せず） が構成される。次いで、全面に、例えば CVD法により、例えば膜厚が 500nmのタン ダステン膜を形成する。次いで、例えば CMP法により、層間絶縁膜 48の表面が露出 するまで、タングステン膜及びバリアメタル膜を研磨する。この結果、図 2Nに示すよう に、コンタクトホール 50a及び 50b内〖こ、タングステンを含む導体プラグ 54a、 54b力 夫々埋め込まれる。次いで、例えばアルゴンガスを用いたプラズマ洗浄を行う。これ により、導体プラグ 54a及び 54bの表面に存在する自然酸化膜等が除去される。
[0044] 次いで、図 20に示すように、全面に、例えば CVD法により、例えば膜厚が lOOnm の SiON膜 104を形成する。次いで、フォトリソグラフィー及びドライエッチングにより、 SiON膜 104、層間絶縁膜 48、 ノ リア膜 46及びバリア膜 44に、強誘電体キャパシタ 42の上部電極 40まで達するコンタクトホール 52aと、強誘電体キャパシタ 42の下部 電極 36まで達するコンタクトホール 52bとを形成する。
[0045] 次いで、酸素雰囲気にて、例えば 400°C〜600°C、 30分間〜 120分間の熱処理を 行う。この結果、強誘電体膜 38に酸素が供給され、強誘電体キャパシタ 42の電気的 特性が回復する。なお、この熱処理を、酸素雰囲気中ではなぐオゾン雰囲気中で行 つてもよい。オゾン雰囲気中にて熱処理が行われた場合にも、強誘電体膜 38に酸素 が供給されて、強誘電体キャパシタ 42の電気的特性が回復する。 [0046] このようなァニールの後、図 2Pに示すように、エッチングにより SiON膜 104を除去 する。そして、全面に、例えば膜厚が 150nmの TiN膜（図示せず）と、例えば膜厚が 550nmの AlCu合金膜（図示せず）と、例えば膜厚が 5nmの Ti膜（図示せず）と、膜 厚が 150nmの TiN膜（図示せず）とを順次積層する。この結果、 TiN膜、 AlCu合金 膜、 Ti膜及び TiN膜から構成された導体膜が形成される。
[0047] 次いで、同じく図 2Pに示すように、フォトリソグラフィー及びドライエッチングにより、 導体膜をパターユングする。この結果、第 1層目の金属配線層 56a、 56b及び 56cが 形成される。即ち、上部電極 40及び導体プラグ 54aに電気的に接続された配線 56a 、下部電極 36に電気的に接続された配線 56b、及び導体プラグ 54bに電気的に接 続された配線 56cが形成される。次いで、酸素雰囲気にて、例えば 350°C、 30分間 の熱処理を行う。
[0048] 次いで、図 2Qに示すように、全面に、例えばスパッタ法又は CVD法により、ノリア 膜 58を形成する。ノリア膜 58としては、例えば膜厚が 20nm〜70nmの酸ィ匕アルミ- ゥム膜を形成する。この結果、配線 56a、 56b及び 56cの上面及び側面がノリア膜 5 8により覆われる。
[0049] 次いで、図 2Rに示すように、全面に、例えばプラズマ TEOSCVD法により、例えば 膜厚が 2600nmのシリコン酸ィ匕膜 60を形成する。次いで、例えば CMP法により、シ リコン酸化膜 60の表面を平坦化する。
[0050] 次!、で、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35
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0°C、 4分間の熱処理を行う。熱処理の結果、シリコン酸ィ匕膜 60中の水分が除去され ると共に、シリコン酸ィ匕膜 60の膜質が変化し、シリコン酸ィ匕膜 64中に水分が入りにく くなる。この熱処理により、シリコン酸ィ匕膜 64の表面が窒化され、シリコン酸ィ匕膜 64の 表面に SiON膜 (図示せず)が形成される。ノリア膜 58及びシリコン酸ィ匕膜 60から層 間絶縁膜 66が構成される。
[0051] 次いで、同じく図 2Rに示すように、フォトリソグラフィー及びドライエッチングにより、 シリコン酸ィ匕膜 60及びバリア膜 58に、配線 56cまで達するコンタクトホール 68を形成 する。次いで、 N雰囲気にて、例えば 350°C、 120分間の熱処理を行う。次いで、全
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面に、例えばスパッタ法により、例えば膜厚が 50nmの TiN膜（図示せず)をバリアメ タル膜として形成する。次いで、全面に、例えば CVD法により、例えば膜厚が 500η mのタングステン膜を形成する。次いで、例えば EB (エッチバック）法により、 TiN膜 の表面が露出するまで、タングステン膜をエッチバックする。この結果、コンタクトホー ル 68内〖こ、タングステンを含む導体プラグ 70が埋め込まれる。
[0052] 次いで、全面に、例えば膜厚が 500nmの AlCu合金膜と、例えば膜厚が 5nmの Ti 膜と、例えば膜厚が 150nmの TiN膜とを順次積層する。この結果、 TiN膜、 AlCu合 金膜、 Ti膜及び TiN膜から構成された導体膜が形成される。次いで、フォトリソグラフ ィー及びドライエッチングにより、導体膜をパターユングする。この結果、図 2Sに示す ように、第 2層目の金属配線層 72a及び 72bが形成される。配線 72bは導体プラグ 70 に電気的に接続されている。次いで、全面に、例えばスパッタ法又は CVD法により、 ノ リア膜 74を形成する。ノ リア膜 74としては、例えば膜厚が 20〜70nmの酸ィ匕アル ミニゥム膜を形成する。
[0053] 次いで、図 2Tに示すように、全面に、例えばプラズマ TEOSCVD法により、例えば 膜厚が 2200nmのシリコン酸ィ匕膜 76を形成する。次いで、例えば CMP法により、シ リコン酸化膜 76の表面を平坦化する。次いで、 N Oガス又は Nガスを用いて発生さ
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せたプラズマ雰囲気にて、例えば 350°C、 4分間の熱処理を行う。熱処理の結果、シ リコン酸ィ匕膜 76中の水分が除去されると共に、シリコン酸ィ匕膜 76の膜質が変化し、シ リコン酸ィ匕膜 76中に水分が入りに《なる。また、この熱処理により、シリコン酸ィ匕膜 7 6の表面が窒化され、シリコン酸ィ匕膜 76の表面に SiON膜 (図示せず)が形成される 。 ノ リア膜 74及びシリコン酸ィ匕膜 76から層間絶縁膜 78が構成される。
[0054] 次いで、同じく図 2Tに示すように、フォトリソグラフィー及びドライエッチングにより、 シリコン酸ィ匕膜 76及びバリア膜 74に、配線 72aまで達するコンタクトホール 84aと、配 線 72bまで達するコンタクトホール 84bとを形成する。次いで、 N雰囲気にて、例え
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ば 350°C、 120分間の熱処理を行う。次いで、全面に、例えばスパッタ法により、例え ば膜厚が 50nmの TiN膜（図示せず)をバリアメタル膜として形成する。次いで、全面 に、例えば CVD法により、例えば膜厚が 500nmのタングステン膜を形成する。次い で、例えば EB法により、 TiN膜の表面が露出するまで、タングステン膜をエッチバッ クする。この結果、コンタクトホール 84a及び 84b内に、タングステンを含む導体プラ グ 86a、 86bが夫々埋め込まれる。
[0055] 次いで、全面に、例えば膜厚が 500nmの AlCu合金膜と、例えば膜厚が 150nm の TiN膜とを順次積層する。この結果、 TiN膜、 AlCu合金膜及び TiN膜から構成さ れた導体膜が形成される。次いで、フォトリソグラフィー及びドライエッチングにより、 導体膜をパターユングする。この結果、同じく図 2Tに示すように、第 3層目の金属配 線層 88a及び 88bが形成される。即ち、導体プラグ 86aに電気的に接続された配線 8 8a、及び導体プラグ 88bに電気的に接続された配線 88bが形成される。
[0056] 次いで、図 2Uに示すように、全面に、例えばプラズマ TEOSCVD法により、例えば 膜厚が lOOnmのシリコン酸ィ匕膜 90を形成する。次いで、 N Oガス又は Nガスを用
2 2 いて発生させたプラズマ雰囲気にて、例えば 350°C、 2分間の熱処理を行う。熱処理 の結果、シリコン酸ィ匕膜 90中の水分を除去するとともに、シリコン酸ィ匕膜 90の膜質を 変化させ、シリコン酸ィ匕膜 90中に水分が入りに《するためのものである。この熱処理 により、シリコン酸ィ匕膜 90の表面は窒化され、シリコン酸ィ匕膜 90の表面には SiON膜 (図示せず)が形成される。
[0057] 次いで、同じく図 2Uに示すように、例えば CVD法により、例えば膜厚が 350nmの シリコン窒化膜 92を形成する。シリコン窒化膜 92は、水分を遮断し、水分により第 1 〜第 3層目の金属配線層等が腐食するのを防止することができる。次いで、フオトレ ジスト膜 (図示せず)を用いてシリコン窒化膜 92及びシリコン酸ィ匕膜 90をパターニン グすることにより、シリコン窒化膜 92及びシリコン酸ィ匕膜 90に、配線 (ボンディングパ ッド） 88bまで達する開口部 96aを形成する。その後、フォトレジスト膜を除去する。
[0058] 次いで、同じく図 2Uに示すように、例えばスピンコート法により、例えば膜厚が 2 πι〜6 /ζ πιのポリイミド榭脂膜 94を形成する。次いで、フォトリソグラフィ一により、ポリ イミド榭脂膜 94に、開口部 96aを露出する開口部 96bを形成する。開口部 96a及び 9 6bからボンディング用の開口部 96が構成される。このようにして、半導体装置を完成 させる。
[0059] このような本実施形態では、上述のように、ノリア膜 46が酸ィ匕アルミニウム膜 46a及 び酸ィ匕チタン膜 46bから構成されているため、十分なバリア効果を確保しながら、そ の加工を容易なものとすることができる。このため、所望の形状のコンタクトホール 50 a及び 50bを容易に形成することができる。
[0060] 従って、特に加速寿命試験の一つである PTHS (Pressure Temperature Humidity Stress)試験 (JEDEC規格等）においても、良好な試験結果を得ることができる。
[0061] なお、図 2Uでは、便宜上、開口部 96が、平面視で強誘電体キャパシタ 42と重なる 位置にある力 レイアウト上は、開口部 96を含むパッド領域は、強誘電体キャパシタ 4 2等の素子が形成された領域の周囲に設けられていることが好ましい。
[0062] 次に、 TEOSを用いて形成したシリコン酸ィ匕膜上に種々のノ リア膜を形成し、この ノ リア膜に対して行った昇温脱ガス分析（TDS : Temperature Desorption Spectrosco py分析)の結果について説明する。ここでは、ノ リア膜として、（試料 a)膜厚が 20nm の酸ィ匕アルミニウム膜上に、膜厚が 30nmの酸化チタン膜が形成されたもの、（試料 b )膜厚が 20nmの酸ィ匕アルミニウム膜上に、膜厚が 20nmの酸ィ匕チタン膜が形成され たもの、（試料 c)膜厚が 30nmの酸ィ匕チタン膜上に、膜厚が 20nmの酸ィ匕アルミ-ゥ ム膜が形成されたもの、（試料 d)膜厚が 50nmの酸ィ匕アルミニウム膜のみ力もなるも のを用いた。この結果を、図 4A及び図 4Bに示す。図 4Aは分子量が 2の物質 (H )
2 の分析結果を示し、図 4Bは分子量が 18の物質 (H O)の分析結果を示す。
2
[0063] 図 4Aに示すように、酸ィ匕アルミニウム膜のみからバリア膜が構成されて 、る試料 d ( ♦)では、 300°C以上で水素の発生量が増大した。酸ィヒアルミニウム膜だけでなく酸 化チタン膜をも含む試料 a (參）、試料 b (A)及び試料 c (國）では、 700°C未満では、 水素がほとんど増加しな力つた。この結果より、ノ リア膜 46の水素の透過をバリアす る能力は著しく高いといえる。
[0064] また、図 4Bに示すように、試料 (!（♦)では、試料 a (參）、試料 b (A)及び試料 c (國） と比較して、 700°C以上での水の発生量の増大が著しくなつた。また、最表面に酸化 アルミニウム膜が存在する試料 c (國）及び試料 (!（♦)では、 200°C近傍で水の発生 量が増カ卩したが、最表面に酸化チタン膜が存在する試料 a (參)及び試料 b (▲)では 、そのような現象は発生しな力つた。このことから、ノ リア膜としては、酸ィ匕アルミニウム 膜上に酸ィ匕チタン膜が形成されたものが好ましいといえる。
[0065] (第 2の実施形態）
次に、本発明の第 2の実施形態について説明する。但し、ここでも、便宜上、半導 体装置の断面構造については、その製造方法と共に説明する。図 5A乃至図 5Cは、 本発明の第 2の実施形態に係る強誘電体メモリ（半導体装置)の製造方法を工程順 に示す断面図である。
[0066] 本実施形態では、図 5Aに示すように、先ず、第 1の実施形態と同様にして、第 1層 目の配線 56a、 56b及び 56cの形成までの処理を行う。次に、酸素雰囲気にて、例え ば 350°C、 30分間の熱処理を行う。次いで、同じく図 5Aに示すように、全面にバリア 膜 58を形成する。この結果、配線 56a、 56b及び 56cの上面及び側面がノ リア膜 58 により覆われる。
[0067] 但し、本実施形態では、バリア膜 58の形成に当たり、図 6Aに示すように、先ず、例 えばスパッタ法又は CVD法により、例えば膜厚が 20nmの酸ィ匕アルミニウム膜 58aを 形成する。次に、酸ィ匕アルミニウム膜 58a上に、例えばスパッタ法又は CVD法により 、例えば膜厚が 20nmの酸ィ匕チタン膜 58bを形成する。
[0068] なお、ノ リア膜 58の形成に当たって、図 6Bに示すように、例えば膜厚が 20nm〜3 Onmの酸化チタン膜 58bを形成し、その上に、例えば膜厚が 20nmの酸化アルミ- ゥム膜 58aを形成してもよ 、。
[0069] また、酸ィ匕アルミニウム膜 58a又は酸ィ匕チタン膜 58bのいずれを先に形成したとし ても、後の膜 (酸ィ匕チタン膜 58b又は酸ィ匕アルミニウム膜 58a)を形成する前に、酸素 雰囲気にて、例えば 500°C〜700°C、 30分間〜 120分間の熱処理を行うことが好ま しい。
[0070] また、酸ィ匕チタン膜 58bの形成に当たっては、スパッタ法で金属チタン膜を形成し た後に、酸素の雰囲気にて、例えば 300°C〜700°C、 1分間〜 120分間のァニール を行うことにより、金属チタン膜を酸化させてもよい。
[0071] ノ リア膜 58の形成後には、図 5Bに示すように、第 1の実施形態と同様にして、シリ コン酸化膜 60の形成から、第 2層目の配線 72a及び 72bの形成までの処理を行う。 但し、本実施形態では、ノ リア膜 58の一部として酸ィ匕チタン膜 58bが形成されており 、この酸ィ匕チタン膜 58bはエッチングガス (例えば、塩素、フッ素）と反応しやすい。ま た、酸ィ匕チタン膜 58bによってもノ リア効果が得られるため、酸ィ匕アルミニウム膜 58a が薄くてもよい。そして、薄い酸ィ匕アルミニウム膜 58aは、アルゴンガスで容易にスパ ッタエッチングすることが可能である。従って、本実施形態では、コンタクトホール 68 の形成がより容易なものとなる。
[0072] 第 2層目の配線 72a及び 72bの形成後には、同じく図 5Bに示すように、全面にバリ ァ膜 74を形成する。この結果、配線 72a及び 72cの上面及び側面力バリア膜 74によ り覆われる。
[0073] 但し、本実施形態では、バリア膜 74の形成に当たり、先ず、例えばスパッタ法又は CVD法により、例えば膜厚が 20nmの酸ィ匕アルミニウム膜 74aを形成する。次に、酸 化アルミニウム膜 74a上に、例えばスパッタ法又は CVD法により、例えば膜厚が 20η mの酸化チタン膜 74bを形成する。
[0074] なお、ノ リア膜 74の形成に当たって、例えば膜厚が 20nm〜30nmの酸化チタン 膜 74bを形成し、その上に、例えば膜厚が 20nmの酸ィ匕アルミニウム膜 74aを形成し てもよい。
[0075] また、酸ィ匕アルミニウム膜 74a又は酸ィ匕チタン膜 74bのいずれを先に形成したとし ても、後の膜 (酸ィ匕チタン膜 74b又は酸ィ匕アルミニウム膜 74a)を形成する前に、酸素 雰囲気にて、例えば 500°C〜700°C、 30分間〜 120分間の熱処理を行うことが好ま しい。
[0076] また、酸ィ匕チタン膜 74bの形成に当たっては、スパッタ法で金属チタン膜を形成し た後に、酸素の雰囲気にて、例えば 300°C〜700°C、 1分間〜 120分間のァニール を行うことにより、金属チタン膜を酸化させてもよい。
[0077] ノ リア膜 74の形成後には、図 5Cに示すように、第 1の実施形態と同様にして、シリ コン酸化膜 76の形成から、開口部 96の形成までの処理を行い、半導体装置を完成 させる。但し、本実施形態では、ノ リア膜 74の一部として酸ィ匕チタン膜 74bが形成さ れており、この酸ィ匕チタン膜 74bはエッチングガス (例えば、塩素、フッ素）と反応しや すい。また、酸ィ匕チタン膜 74bによってもノ リア効果が得られるため、酸ィ匕アルミ-ゥ ム膜 74aが薄くてもよい。そして、薄い酸ィ匕アルミニウム膜 74aは、アルゴンガスで容 易にスパッタエッチングすることが可能である。従って、本実施形態では、コンタクトホ ール 84a及び 84bの形成がより容易なものとなる。
[0078] このような第 2の実施形態によれば、第 1の実施形態と同様の効果が得られる。更に 、配線を覆うバリア膜を、酸ィ匕チタン膜を含む積層体としているため、コンタクトホール のエッチングがより容易になる。このため、より一層コンタクト不良が生じに《なる。ま た、水分及び水素に対するバリア効果も十分である。
[0079] なお、第 1及び第 2の実施形態では、配線層の数を 3としているが、配線層の数を 4 以上としてもよい。また、一部の配線層に対してのみ、積層体からなるバリア膜を形成 してちよい。
[0080] (第 3の実施形態）
次に、本発明の第 3の実施形態について説明する。図 7は、本発明の第 3の実施形 態に係る強誘電体メモリ（半導体装置)を示す断面図である。
[0081] 第 2の実施形態では、配線 72a及び 72bがバリア膜 74により直接覆われている。こ れに対し、第 3の実施形態では、ノリア膜 74を平坦な膜としている。即ち、平坦化さ れたシリコン酸ィ匕膜 76上にシリコン酸ィ匕膜 80が形成され、この上に、酸ィ匕アルミ-ゥ ム膜 74a及び酸ィ匕チタン膜 74bからなるバリア膜 74が形成されている。更に、ノ リア 膜 74上にシリコン酸ィ匕膜 82が形成されている。そして、シリコン酸ィ匕膜 82上に配線 8 8a及び 88b等が形成されて!、る。
[0082] 第 3の実施形態に係る半導体装置を製造するに当たっては、第 2の実施形態と同 様にして配線 72a及び 72bの形成までの処理を行った後、全面に、例えばプラズマ T EOSCVD法により、例えば膜厚が 2200nmのシリコン酸ィ匕膜 76を形成する。次い で、例えば CMP法により、シリコン酸化膜 76の表面を平坦化する。次いで、 N Oガ
2 ス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 350°C、 4分間の熱
2
処理を行う。この熱処理の結果、シリコン酸ィ匕膜 76中の水分が除去されると共に、シ リコン酸ィ匕膜 76の膜質が変化し、シリコン酸ィ匕膜 76中に水分が入りに《なる。また、 この熱処理により、シリコン酸ィ匕膜 76の表面が窒化され、シリコン酸ィ匕膜 76の表面に SiON膜 (図示せず)が形成される。
[0083] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚が lOOnmのシ リコン酸ィ匕膜 80を形成する。平坦化されたシリコン酸ィ匕膜 76上にシリコン酸ィ匕膜 80 が形成されるため、シリコン酸ィ匕膜 80は平坦となる。次いで、 N Oガス又は Nガスを
2 2 用いて発生させたプラズマ雰囲気にて、例えば 350°C、 2分間の熱処理を行う。この 熱処理の結果、シリコン酸ィ匕膜 80中の水分が除去されると共に、シリコン酸ィ匕膜 80 の膜質が変化し、シリコン酸ィ匕膜 80中に水分が入りに《なる。また、この熱処理によ り、シリコン酸ィ匕膜 80の表面が窒化され、シリコン酸ィ匕膜 80の表面に SiON膜 (図示 せず)が形成される。
[0084] 次いで、平坦なシリコン酸ィ匕膜 80上に、例えばスパッタ法又は CVD法により、バリ ァ膜 74を形成する。ノ リア膜 74の形成に当たっては、酸ィ匕アルミニウム膜 74aを形 成した後、酸化チタン膜 74bを形成する。平坦なシリコン酸ィ匕膜 80上にバリア膜 74 が形成されるため、ノ リア膜 74は平坦となる。次いで、全面に、例えばプラズマ TEO SCVD法により、例えば膜厚が lOOnmのシリコン酸ィ匕膜 82を形成する。
[0085] その後、第 1の実施形態と同様にして、コンタクトホール 84a及び 84bの形成から、 開口部 96の形成までの処理を行い、半導体装置を完成させる。
[0086] このような第 3の実施形態によっても、第 2の実施形態と同様に、コンタクトホール 84 a及び 84bの形成がより容易なものとなる。また、ノ リア膜 74のカバレッジが向上する
[0087] (第 4の実施形態）
次に、本発明の第 4の実施形態について説明する。図 8は、本発明の第 4の実施形 態に係る強誘電体メモリ（半導体装置)を示す断面図である。
[0088] 第 3の実施形態では、配線 56a、 56b及び 56cが、酸ィ匕アルミニウム膜 58a及び 58 bからなるノ リア膜 58により直接覆われている。これに対し、第 4の実施形態では、バ リア膜 58を酸ィ匕アルミニウム膜のみ力もなるものとすると共に、バリア膜 58と配線 72a 及び 72bとの間に、平坦なノ リア膜を設けている。即ち、平坦化されたシリコン酸化膜 60上にシリコン酸ィ匕膜 61が形成され、この上に、酸ィ匕アルミニウム膜 62a及び酸ィ匕 チタン膜 62bからなるバリア膜 62が形成されている。更に、バリア膜 62上にシリコン 酸ィ匕膜 64が形成されている。そして、シリコン酸ィ匕膜 64上に配線 72a及び 72b等が 形成されている。
[0089] 第 4の実施形態に係る半導体装置を製造するに当たっては、第 1の実施形態と同 様にして配線 56a、 56b及び 56cの形成までの処理を行った後、酸ィ匕アルミニウム膜 力もなるバリア膜 58を形成する。次いで、全面に、例えばプラズマ TEOSCVD法に より、例えば膜厚が 2600nmのシリコン酸ィ匕膜 60を形成する。次いで、例えば CMP 法により、シリコン酸化膜 60の表面を平坦化する。次いで、 N Oガス又は Nガスを用
2 2 いて発生させたプラズマ雰囲気にて、例えば 350°C、 4分間の熱処理を行う。この熱 処理の結果、シリコン酸ィ匕膜 60中の水分が除去されると共に、シリコン酸ィ匕膜 60の 膜質が変化し、シリコン酸ィ匕膜 60中に水分が入りに《なる。また、この熱処理により 、シリコン酸ィ匕膜 60の表面が窒化され、シリコン酸ィ匕膜 60の表面に SiON膜 (図示せ ず)が形成される。
[0090] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚が lOOnmのシ リコン酸ィ匕膜 61を形成する。平坦化されたシリコン酸ィ匕膜 60上にシリコン酸ィ匕膜 61 が形成されるため、シリコン酸ィ匕膜 61は平坦となる。次いで、 N Oガス又は Nガスを
2 2 用いて発生させたプラズマ雰囲気にて、例えば 350°C、 2分間の熱処理を行う。この 熱処理の結果、シリコン酸ィ匕膜 61中の水分が除去されると共に、シリコン酸ィ匕膜 61 の膜質が変化し、シリコン酸ィ匕膜 61中に水分が入りに《なる。また、この熱処理によ り、シリコン酸ィ匕膜 61の表面が窒化され、シリコン酸ィ匕膜 61の表面に SiON膜 (図示 せず)が形成される。
[0091] 次いで、平坦なシリコン酸ィ匕膜 61上に、例えばスパッタ法又は CVD法により、バリ ァ膜 62を形成する。ノ リア膜 62の形成に当たっては、第 3の実施形態におけるバリ ァ膜 74の形成等と同様にして、酸ィ匕アルミニウム膜 62aを形成した後、酸化チタン膜 62bを形成する。平坦なシリコン酸ィ匕膜 61上にバリア膜 62が形成されるため、ノ リア 膜 62は平坦となる。次いで、全面に、例えばプラズマ TEOSCVD法により、例えば 膜厚が lOOnmのシリコン酸ィ匕膜 64を形成する。
[0092] その後、第 3の実施形態と同様にして、コンタクトホール 68の形成から、開口部 96 の形成までの処理を行い、半導体装置を完成させる。
[0093] このような第 4の実施形態によっても、コンタクトホール 68の形成がより容易なものと なると共に、ノ リア効果が向上する。また、ノ リア膜 62のカバレッジも良好なものとな る。
[0094] (第 5の実施形態）
次に、本発明の第 5の実施形態について説明する。図 9は、本発明の第 5の実施形 態に係る強誘電体メモリ（半導体装置)を示す断面図である。
[0095] 第 5の実施形態では、ノリア膜 46と配線 56a、 56b及び 56cとの間に、平坦なバリア 膜を設けている。即ち、平坦化されたシリコン酸化膜 48上に、酸ィ匕アルミニウム膜 11 6a及び酸ィ匕チタン膜 116bからなるバリア膜 116が形成されている。更に、バリア膜 1 16上にシリコン酸ィ匕膜 118が形成されている。そして、シリコン酸ィ匕膜 118上に配線 56a, 56b及び 56c等力形成されて!ヽる。
[0096] 第 5の実施形態に係る半導体装置を製造するに当たっては、第 1の実施形態と同 様にして導体プラグ 54a及び 54bの形成までの処理を行った後、例えばアルゴンガ スを用いたプラズマ洗浄を行う。これにより、導体プラグ 54a及び 54bの表面に存在 する自然酸化膜等が除去される。次いで、導体プラグ 54a、 54bが埋め込まれた層間 絶縁膜 48上に、例えばスパッタ法又は CVD法により、ノリア膜 116を形成する。ノ リ ァ膜 116の形成に当たっては、第 3の実施形態におけるバリア膜 74の形成等と同様 にして、酸ィ匕アルミニウム膜 116aを形成した後、酸ィ匕チタン膜 116bを形成する。平 坦なシリコン酸ィ匕膜 48上にノリア膜 116が形成されるため、バリア膜 116は平坦とな る。次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚が lOOnmの シリコン酸ィ匕膜 118を形成する。
[0097] 次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸ィ匕膜 118及びバ リア膜 116に、夫々導体プラグ 54a及び 54bまで達するコンタクトホール 120a、 120b を形成する。次いで、全面に、例えば CVD法により、例えば膜厚 lOOnmの SiON膜 (図示せず)を形成する（図 24 (a)を参照)。次いで、フォトリソグラフィー及びドライエ ツチングにより、 SiON膜、シリコン酸ィ匕膜 118、 ノリア膜 116、層間絶縁膜 48、 ノリア 膜 46及びバリア膜 44に、上部電極 40まで達するコンタクトホール 52aと、下部電極 3 6まで達するコンタクトホール 52aとを形成する。
[0098] 次いで、酸素雰囲気にて、例えば 500°C、 60分間の熱処理を行う。この結果、強誘 電体膜 38に酸素が供給され、強誘電体キャパシタ 42の電気的特性が回復する。次 いで、エッチングにより SiON膜（図示せず)を除去する。
[0099] その後、第 4の実施形態と同様にして、配線 56a、 56b及び 56cの京成から、開口 部 96の形成までの処理を行 ヽ、半導体装置を完成させる。 [0100] このような第 5の実施形態によれば、コンタクトホールの形成を容易なものにしなが ら、ノ リア効果を向上させることができる。
[0101] (第 6の実施形態）
次に、本発明の第 6の実施形態について説明する。図 10は、本発明の第 6の実施 形態に係る強誘電体メモリ（半導体装置)を示す断面図である。
[0102] 第 4の実施形態では、配線 88a及び 88bが、シリコン酸ィ匕膜 90及びシリコン窒化膜 92により直接覆われている。これに対し、第 6の実施形態では、配線 88a及び 88bと シリコン酸ィ匕膜 90及びシリコン窒化膜 92との間に、平坦なノ リア膜を設けている。即 ち、配線 88a及び 88bを覆い、平坦ィ匕されたシリコン酸ィ匕膜 112が形成され、このシリ コン酸ィ匕膜 112上に、酸ィ匕アルミニウム膜 114a及び酸化チタン膜 114bからなるバリ ァ膜 114が形成されている。そして、ノ リア膜 114上にシリコン酸ィ匕膜 90及びシリコン 窒化膜 92が形成されている。
[0103] 第 6の実施形態に係る半導体装置を製造するに当たっては、第 4の実施形態と同 様にして配線 88a及び 88bの形成までの処理を行った後、全面に、例えばプラズマ T EOSCVD法により、例えば膜厚が 1500nmのシリコン酸ィ匕膜 112を形成する。次い で、例えば CMP法により、シリコン酸ィ匕膜 112の表面を平坦ィ匕する。次いで、 N20 ガス又は N2ガスを用いて発生させたプラズマ雰囲気にて、例えば 350°C、 4分間の 熱処理を行う。この熱処理の結果、シリコン酸ィ匕膜 112中の水分が除去されると共に 、シリコン酸ィ匕膜 112の膜質が変化し、シリコン酸ィ匕膜 112中に水分が入りにくくなる 。また、この熱処理により、シリコン酸ィ匕膜 112の表面が窒化され、シリコン酸ィ匕膜 11 2の表面に SiON膜（図示せず）が形成される。
[0104] 次いで、平坦ィ匕されたシリコン酸ィ匕膜 112上に、例えばスパッタ法又は CVD法によ り、ノ リア膜 114を形成する。ノ リア膜 114の形成に当たっては、第 3の実施形態に おけるバリア膜 74の形成等と同様にして、酸ィ匕アルミニウム膜 114aを形成した後、 酸ィ匕チタン膜 114bを形成する。平坦なシリコン酸ィ匕膜 112上にバリア膜 114が形成 されるため、バリア膜 114は平坦となる。
[0105] その後、第 1の実施形態と同様にして、シリコン酸ィ匕膜 90の形成から、開口部 96の 形成までの処理を行い、半導体装置を完成させる。 [0106] (第 7の実施形態）
次に、本発明の第 7の実施形態について説明する。図 11は、本発明の第 7の実施 形態に係る強誘電体メモリ（半導体装置)を示す断面図である。
[0107] 第 7の実施形態では、コンタクトホール 52a及び 52b内に、導体プラグ 54a及び 54b と同様の導体プラグ 401a及び 401bが夫々埋め込まれている。この点を除いて、層 間絶縁膜 48以下の構造は、第 1の実施形態の構造と同様である。
[0108] 以下、層間絶縁膜 48より上方の配線構造について、その形成方法と共に説明する 。本実施形態では、デュアルダマシン法を採用して配線を形成する。先ず、層間絶 縁膜 48及び導体プラグ 54a、 54b、 401a及び 402aを覆うバリア膜 402を形成する。 ノ リア膜 402の形成に当たっては、第 2の実施形態におけるバリア膜 58の形成等と 同様にして、酸ィ匕アルミニウム膜 402aを形成した後、酸化チタン膜 402bを形成する 。次に、ノリア膜 402上に、例えばプラズマ TEOS法でシリコン酸ィ匕膜 403を形成す る。次いで、例えば CMP法により、シリコン酸ィ匕膜 403の表面を平坦ィ匕する。次いで 、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 350°C、 4分
2 2
間の熱処理を行う。
[0109] 次いで、ノリア膜 402をエッチングストッパとして用いながら、シリコン酸化膜 403の ノターニングを行うことにより、シリコン酸ィ匕膜 403に酉己線溝 404a、 404b及び 404c を形成する。続いて、ノリア膜 402をエッチングすることにより、配線溝 404aを導体プ ラグ 54a及び 401aまで到達させ、配線溝 404bを導体プラグ 40 lbまで到達させ、配 線溝 404cを導体プラグ 54bまで到達させる。
[0110] 次に、酉己線溝 404a、 404b及び 404c内に、 ί列免ば、スノッタ法により、 TaN力らなる ノリアメタル膜を形成する。次いで、スパッタ法により、 Cuシード層（図示せず)を形 成した後、メツキ法により Cu膜を形成する。そして、例えば CMP法により、シリコン酸 化膜 403が露出するまで Cu膜、 Cuシード層及びバリアメタル膜を平坦ィ匕することに より、 Cuを含有する配線 405a、 405b及び 405cを配線溝 404a、 404b及び 404c内 に夫々形成する。
[0111] その後、シリコン酸化膜 403及び配線 405a、 405b及び 405cを覆うバリア膜 406を 形成する。ノリア膜 406の形成に当たっては、ノリア膜 402の形成等と同様にして、 酸ィ匕アルミニウム膜 406aを形成した後、酸ィ匕チタン膜 406bを形成する。次に、バリ ァ膜 406上〖こ、例えばプラズマ TEOS法でシリコン酸ィ匕膜 407を形成する。次いで、 例えば CMP法により、シリコン酸ィ匕膜 407の表面を平坦ィ匕する。次いで、 N Oガス
2 又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 350°C、 4分間の熱処
2
理を行う。
[0112] 次に、シリコン酸ィ匕膜 407上にバリア膜 408を形成する。バリア膜 408の形成に当 たっては、ノ リア膜 402の形成等と同様にして、酸ィ匕アルミニウム膜 408aを形成した 後、酸ィ匕チタン膜 408bを形成する。次に、ノ リア膜 408上に、例えばプラズマ TEO S法でシリコン酸ィ匕膜 409を形成する。次いで、例えば CMP法により、シリコン酸ィ匕 膜 409の表面を平坦ィ匕する。次いで、 N Oガス又は Nガスを用いて発生させたプラ
2 2
ズマ雰囲気にて、例えば 350°C、 4分間の熱処理を行う。
[0113] 次に、ノ リア膜 406をエッチングストッパとして用いながら、シリコン酸ィ匕膜 409、 ノ リ ァ膜 408及びシリコン酸ィ匕膜 407のパターユングを行うことにより、これらの膜にビア ホール 410a及び 410bを形成する。続いて、ノ リア膜 406をエッチングすることにより 、ビアホール 410aを配線 405bまで到達させ、ビアホール 410bを配線 404cまで到 達させる。次に、ノ リア膜 408をエッチングストッパとして用いながら、シリコン酸ィ匕膜 4 09のパターユングを行うことにより、シリコン酸化膜 409に配線溝 41 la、 41 lb及び 4 11cを形成する。
[0114] 次に、配線溝 411a、 411b及び 411c並びにビアホーノレ 410a及び 411b内に、例 えばスパッタ法により、 TaN力もなるバリアメタル膜を形成する。次いで、スパッタ法に より、 Cuシード層（図示せず)を形成した後、メツキ法により Cu膜を形成する。そして、 例えば CMP法により、シリコン酸ィ匕膜 403が露出するまで Cu膜、 Cuシード層及びバ リアメタル膜を平坦ィ匕することにより、配線及び導体プラグを兼ねる導体層 412a、 41 2b及び 412cを形成する。
[0115] その後、シリコン酸化膜 409及び導体層 412a、 412b及び 412cを覆うバリア膜 413 を形成する。ノ リア膜 413の形成に当たっては、ノ リア膜 402の形成等と同様にして 、酸ィ匕アルミニウム膜 413aを形成した後、酸ィ匕チタン膜 413bを形成する。次に、ノ リ ァ膜 413上に、例えばプラズマ TEOS法でシリコン酸ィ匕膜 414を形成する。次いで、 例えば CMP法により、シリコン酸ィ匕膜 414の表面を平坦ィ匕する。次いで、 N Oガス
2 又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 350°C、 4分間の熱処
2
理を行う。続いて、シリコン酸ィ匕膜 414上にバリア膜 415を形成する。ノリア膜 415の 形成に当たっては、ノリア膜 402の形成等と同様にして、酸ィ匕アルミニウム膜 415aを 形成した後、酸化チタン膜 415bを形成する。
[0116] その後、ノリア膜 415上に、グローバル配線部 416、シリコン酸ィ匕膜 417及び保護 層 418を形成する。そして、パッド開口部（図示せず)を形成して半導体装置を完成 させる。
[0117] このようなデュアルダマシン法を採用した場合でも、高いバリア効果を得ながら、所 望の形状のビアホール等を容易に形成することができる。なお、シングルダマシン法 を採用した場合にも同様の効果を得ることができる。
[0118] (第 8の実施形態）
次に、本発明の第 8の実施形態について説明する。第 1〜第 7の実施形態では、強 誘電体キャパシタ 42の構造がプレーナ型とされている力 第 8の実施形態には、構 造がスタック型の強誘電体キャパシタが設けられている。以下、第 8の実施形態につ いて詳細に説明するが、便宜上、その断面構造については、その製造方法と共に説 明する。図 12A乃至図 12Dは、本発明の第 8の実施形態に係る強誘電体メモリ（半 導体装置)の製造方法を工程順に示す断面図である。
[0119] 本実施形態では、先ず、図 12Aに示すように、シリコン基板等の半導体基板 311の 表面にゥエル 312を形成する。次いで、半導体基板 311の表面に、例えば STI (shall ow trench isolation)により素子分離領域 313を形成する。続いて、ゲート絶縁膜 314 、ゲート電極 315、キャップ膜 316、サイドウォール 317、ソース/ドレイン拡散層 318 及びシリサイド層 319をゥエル 312の表面に形成することにより、スイッチング素子とし て MOSトランジスタ 320を形成する。この MOSトランジスタ 320が、図 1における MO Sトランジスタ 2に相当する。なお、各 MOSトランジスタ 320には、ソース及びドレイン 用に 2個のソース Zドレイン拡散層 318を形成する力 その一方は、 2個の MOSトラ ンジスタ 320間で共有させる。
[0120] 次に、全面にシリコン酸窒化膜 321 (厚さ： 200nm)を、 MOSトランジスタ 320を覆う ようにして形成し、更に全面に層間絶縁膜としてシリコン酸ィ匕膜 322 (厚さ： lOOOnm )を形成し、 CMP (化学機械的研磨)等によりシリコン酸ィ匕膜 322を平坦ィ匕する。シリ コン酸窒化膜 321は、シリコン酸ィ匕膜 322を形成する際のゲート絶縁膜 314等の水 素劣化を防止するために形成されている。その後、各シリサイド層 319まで到達する コンタクトホールをシリコン酸ィ匕膜 322及びシリコン酸窒化膜 321に形成することによ り、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜 323を形成 した後、例えば CVD法により W膜を埋め込み、 CMPを行って平坦ィ匕することにより、 導体プラグ 324を形成する。
[0121] 続いて、図 12Bに示すように、シリコン酸ィ匕膜 322上に、イリジウム膜 325を、例え ばスパッタ法で形成する。このときの条件としては、例えば基板温度を 500°Cとし、成 膜パヮを lkWとし、 Arガスの流量を lOOsccmとし、チャンバ内の圧力を 0. 35Paとし 、成膜時間を 176秒間とする。この結果、厚さが 250nm程度のイリジウム膜 325が得 られる。
[0122] 次に、イリジウム膜 325上に酸化イリジウム膜 326を、例えばスパッタ法で形成する 。このときの条件としては、例えば、基板温度を 50°Cとし、成膜パヮを lkWとし、 Arガ スの流量を 60sccmとし、 Oガスの流量を 60sccmとし、チャンバ内の圧力を 0. 37P
2
aとし、成膜時間を 10秒間とする。この結果、厚さが 28nm程度の酸化イリジウム膜 32 6が得られる。
[0123] 次いで、酸化イリジウム膜 326上に白金膜 327を、例えばスパッタ法で形成する。こ のときの条件としては、例えば、基板温度を 350°Cとし、成膜パヮを lkWとし、 Arガス の流量を lOOsccmとし、チャンバ内の圧力を 0. 38Paとし、成膜時間を 8秒間とする 。この結果、厚さが 15nm程度の白金膜 327が得られる。
[0124] その後、白金膜 327上に白金酸ィ匕物膜 328を、例えばスパッタ法で形成する。この ときの条件としては、例えば、基板温度を 350°Cとし、成膜パヮを lkWとし、 Arガスの 流量を 36sccmとし、 Oガスの流量を 144sccmとし、チャンバ内の圧力を 6. 2Paとし
2
、成膜時間を 22秒間とする。この結果、厚さが 25nm程度の白金酸ィ匕物膜 328が形 成される。そして、白金酸ィ匕物膜 328上に白金膜 329を、例えばスパッタ法で形成す る。このときの条件としては、例えば基板温度を 100°Cとし、成膜パヮを lkWとし、 Ar ガスの流量を lOOsccmとし、チャンバ内の圧力を 0. 4Paとし、成膜時間を 32秒間と する。この結果、厚さが 50nm程度の白金膜 329が形成される。
[0125] これらのイリジウム膜 325、酸化イリジウム膜 326、白金膜 327、白金酸化物膜 328 及び白金膜 329からバリアメタル膜及び下部電極膜が構成される。バリアメタル膜及 び下部電極膜として、次のような積層体を用いてもよい。例えば、（a) Ir膜上に Ti膜が 形成された積層体、（b) Ir膜上に、 Ti膜及び TiAIN膜が順次形成された積層体、（c ) Pt膜上に Ti膜が形成された積層体、（d) Pt膜上に IrO膜が形成された積層体、 (e
2
) Pt膜上に RuO膜が形成された積層体、 (f) Pt膜上に LSCO ( (La Sr ) CuO )
2 1 -X X 3 膜が形成された積層体、（g) Pt膜上に、 Ti膜及び T1A1N膜が順次形成された積層 体等を用いてもよい。つまり、 Pt、 Ir、 Ru、 Rh、 Re、 Os、 Pd、 SrRuO及び TiAINか
3
らなる群から選択された少なくとも 1種を含む金属又は金属酸化物の、単膜及び積層 導電性膜を用いることができる。
[0126] 上記の積層体を形成した後、例えば 750°Cで、 Ar雰囲気中の急速加熱処理 (RT A)を 60秒間施すことにより、白金膜 329を結晶化させる。次いで、図 12Cに示すよう に、白金膜 329上に強誘電体膜、例えば PLZT( (Pb, La) (Zr, Ti) 0 )膜 330を、
3
例えばスパッタ法で形成し、その結晶化ァニールを行う。 PLZT膜 330は、例えば M OCVD法により形成することもできる力 MOCVD法を用いる場合には、下部電極 膜の構成を他のものに変更することが望ましい。
[0127] 結晶化ァニールの後、 PLZT膜 330上に上部電極膜 331をスパッタリングにより形 成する。上部電極膜 331は、例えば互いに組成の異なる 2層の酸化イリジウム膜から 構成する。 1層目の酸化イリジウム膜の形成では、例えば基板温度を室温とし、成膜 パヮを 2kWとし、 Arガスの流量を lOOsccmとし、 Oガスの流量を 59sccmとする。そ
2
して、 1層目の酸化イリジウム膜は、例えば 50nm程度とする。 1層目の酸化イリジウム 膜を形成した後には、ァニールを行い、その後、 2層目の酸化イリジウム膜を形成す る。 2層目の酸化イリジウム膜は、例えば 75乃至 125nm程度とする。続いて、半導体 基板 (ゥエーハ） 311の背面 (裏面)の洗浄を行う。
[0128] そして、上部電極膜 331上にイリジウム密着膜 (マスク密着膜) 332を、例えばスパ ッタ法で形成する。このときの条件としては、例えば基板温度を 400°C以上とし、 Ar ガスの流量を lOOsccmとし、成膜パヮを lkWとし、成膜時間を 7秒間とする。この結 果、厚さが lOnm程度のイリジウム密着膜 332が形成される。イリジウム密着膜 332を 形成した後、上部電極膜 331、 PLZT膜 330、白金膜 329、白金酸化物膜 328、白 金膜 327、酸化イリジウム膜 326及びイリジウム膜 325をパターユングする際にハード マスクとして用いる窒化チタン膜（図示せず)及び TEOSを用いたシリコン酸ィ匕膜（図 示せず)を順次形成する。窒化チタン膜は、例えば 200°Cで形成し、その厚さは 200 nm程度である。また、シリコン酸ィ匕膜は、例えば 390°Cで形成し、その厚さは 390η m程度である。
[0129] 次に、シリコン酸ィ匕膜及び窒化チタン膜をパターユングすることにより、スタック型の 強誘電体キャパシタを形成する予定の領域のみにハードマスクを形成する。次 、で、 シリコン酸ィ匕膜及び窒化チタン膜をノヽードマスクとして用いたパター-ング及びエツ チング技術を用いて、イリジウム密着膜 332、上部電極膜 331、 PLZT膜 330、白金 膜 329、白金酸化物膜 328、白金膜 327、酸化イリジウム膜 326及びイリジウム膜 32 5を一括してカ卩ェすることにより、図 12Dに示すように、スタック構造の強誘電体キヤ パシタを形成する。この強誘電体キャパシタが、図 1における強誘電体キャパシタ 1に 相当する。その後、ハードマスク (シリコン酸ィ匕膜及び窒化チタン膜)を除去する。続 ヽて、酸素雰囲気【こて、 f列え if300〜500°C、 30〜120分[¾の熱処理を行ぅ。
[0130] 次いで、全面に、例えばスパッタ法又は CVD法により、バリア膜 335を形成する。
ノ リア膜 335の形成に当たっては、先ず、例えばスパッタ法又は CVD法により、例え ば膜厚が 20nmの酸ィ匕アルミニウム膜 335aを形成する。続いて、成膜やエッチング プロセス等による PLZT膜 330へのダメージを回復するために、回復ァニールを施す 。例えば酸素雰囲気にて、 500°C〜700°C、 30分間〜 120分間の熱処理を行う。次 に、酸ィ匕アルミニウム膜 335a上に、例えばスパッタ法又は CVD法により、例えば膜 厚が 20nm〜100nmの酸化チタン膜 335bを形成する。酸化チタン膜 335bの形成 に当たっては、スパッタ法で金属チタン膜を形成した後に、酸素雰囲気にて、例えば 300°C〜700°C、 1分間〜 120分間のァニールを行うことにより、金属チタン膜を酸 化させてもよい。
[0131] 次に、層間絶縁膜 336を全面に形成し、この層間絶縁膜 336の平坦ィ匕を CMPによ り行う。その後、パターユング及びエッチング技術を用いて導体プラグ 324まで到達 するコンタクトホールを層間絶縁膜 336及びバリア膜 335に形成する。
[0132] ノ リア膜 335として、酸ィ匕アルミニウム膜のみが形成され、耐湿性向上のために、こ の酸ィ匕アルミニウム膜が厚くされている場合には、酸ィ匕アルミニウム膜の加工が困難 であるため、コンタクトホールを所望の形状とすることが困難である。これに対し、本実 施形態では、ノ リア膜 335の一部として酸ィ匕チタン膜 335bが形成されており、この酸 化チタン膜 335bはエッチングガス (例えば、塩素、フッ素）と反応しやすい。また、酸 化チタン膜 335bによってもバリア効果が得られるため、酸ィ匕アルミニウム膜 335aが 薄くてもよい。そして、薄い酸化アルミニウム膜 335aは、アルゴンガスで容易にスパッ タエッチングすることが可能である。従って、本実施形態では、所望の形状のコンタク トホールを容易に形成することができる。
[0133] その後、第 1の実施形態における導体プラグ 54a及び 54bの形成と同様にして、導 体プラグ 54cを形成し、配線 56a、 56b及び 56cの形成と同様にして、配線 56d、 56e 及び 56fを形成する。続いて、第 2の実施形態と同様にして、配線 56d、 56e及び 56f を覆うバリア膜 58を形成する。即ち、酸ィ匕アルミニウム膜 58a及び酸ィ匕チタン膜 56b 力もなるノ リア膜 58を形成する。なお、強誘電体キャパシタに接続される配線 56d及 び 56fはプレート線に接続され、導体プラグ 54cを介して MOSトランジスタ 320に接 続される配線はビット線に接続される。その後、第 2の実施形態と同様にして、シリコ ン酸ィ匕膜 60の形成から、開口部 96 (図 12A〜図 12Dに図示せず）の形成までの処 理を行い、半導体装置を完成させる。
[0134] このようなスタック型の強誘電体キャパシタに応用した実施形態においても、第 1の 実施形態等と同様に、所望の形状のコンタクトホールを容易に形成することができる 。また、十分なバリア効果を得ることも可能である。従って、歩留まりが向上すると共に 、より厳しい条件下での寿命が向上する。
[0135] (第 9の実施形態）
次に、本発明の第 9の実施形態について説明する。図 13は、本発明の第 9の実施 形態に係る強誘電体メモリ（半導体装置)を示す断面図である。
[0136] 本実施形態においては、例えばシリコンよりなる半導体基板 210上に、素子領域を 画定する素子分離領域 212が形成されている。素子分離領域 212が形成された半 導体基板 210内には、ゥエル 214a及び 214bが形成されている。また、半導体基板 2 10上〖こは、ゲート絶縁膜 216を介してゲート電極 (ゲート配線） 218が形成されてい る。ゲート電極 218は、例えば、ポリシリコン膜上に、トランジスタのゲート長等に応じ てコバルトシリサイド膜、ニッケルシリサイド膜、タングステンシリサイド膜等の金属シリ サイド膜が積層されたポリサイド構造を有している。ゲート電極 218上には、シリコン 酸ィ匕膜 219が形成されている。ゲート電極 218及びシリコン酸ィ匕膜 219の側壁部分 には、サイドウォール絶縁膜 220が形成されている。ゲート電極 218の両側には、ソ ース Zドレイン拡散層 222が形成されている。このようにして、ゲート電極 218及びソ ース/ドレイン拡散層 222を有するトランジスタ 224が構成されている。トランジスタ 2 24のゲート長は、例えば 0. 18 mに設定されている。
[0137] 半導体基板 210上には、トランジスタ 224を覆うシリコン酸窒化膜 225及びシリコン 酸ィ匕膜 226が順次形成されて 、る。シリコン酸窒化膜 225及びシリコン酸ィ匕膜 226か ら層間絶縁膜 227が構成されて 、る。層間絶縁膜 227の表面は平坦化されて 、る。 層間絶縁膜 227上にノリア膜 228が形成されている。バリア膜 228は、酸化アルミ- ゥム膜 228a及び酸ィ匕チタン膜 228bから構成されている。ノリア膜 228の形成に当 たっては、第 2の実施形態におけるバリア膜 58の形成と同様に、酸ィ匕アルミニウム膜 228aを形成した後に酸ィ匕チタン膜 228bを形成すればょ ヽ。
[0138] ノリア膜 228及び層間絶縁膜 227に、ソース Zドレイン拡散層 222まで達するコン タクトホール 230a及び 230bが形成されている。コンタクトホール 230a及び 230b内 には、ノリアメタル膜（図示せず）が形成されている。このノリアメタル膜は、 Ti膜上に 、 TiN膜が形成されて構成されている。更に、コンタクトホール 230a及び 230b内〖こ、 タングステンを含む導体プラグ 232a及び 232bが夫々埋め込まれて!/、る。
[0139] ノリア膜 228上に、導体プラグ 232aに電気的に接続された Ir膜 234が形成されて いる。 Ir膜 234上に下部電極 236が形成されている。下部電極 236上に強誘電体膜 238が形成されている。強誘電体膜 238としては、例えば PZT膜が用いられている。 強誘電体膜 238上に上部電極 240が形成されている。下部電極 236、強誘電体膜 2 38及び上部電極 240から強誘電体キャパシタ 242が構成されている。なお、これら の上部電極 240、強誘電体膜 238、下部電極 236及び Ir膜 234は、エッチングにより 一括してパターユングされ、互いにほぼ同じ平面形状を有している。また、強誘電体 キャパシタ 242の下部電極 236は、 Ir膜 234を介して導体プラグ 232aに電気的に接 続されている。
[0140] 層間絶縁膜 227の Ir膜 234が形成されていない領域上には、 Ir膜 234と同程度の 膜厚或いは Ir膜 234よりも薄い膜厚のシリコン酸窒化膜 244が形成されている。なお 、シリコン酸窒化膜 244に代えて、シリコン酸ィ匕膜が形成されていてもよい。強誘電体 キャパシタ 242上及びシリコン酸窒化膜 244上に、水素及び水分の拡散を防止する 機能を有するバリア膜 246が形成されている。バリア膜 246としては、例えば酸化ァ ルミ-ゥム膜が用いられている。ノ リア膜 246上にシリコン酸ィ匕膜 248が形成され、シ リコン酸ィ匕膜 248により強誘電体キャパシタ 242が埋め込まれている。シリコン酸ィ匕膜 248の表面は平坦ィ匕されて!、る。
[0141] 平坦化されたシリコン酸ィ匕膜 248上に、水素及び水分の拡散を防止する機能を有 する平坦なノ リア膜 250が形成されている。ノ リア膜 250は、酸ィ匕アルミニウム膜 250 a及び酸ィ匕チタン膜 250bから構成されている。ノ リア膜 250の形成に当たっては、第 2の実施形態におけるノ リア膜 58の形成と同様に、酸ィ匕アルミニウム膜 250aを形成 した後に酸ィ匕チタン膜 250bを形成すればよい。そして、ノ リア膜 250上に、シリコン 酸ィ匕膜 252が形成されている。シリコン酸窒化膜 244、 ノ リア膜 246、シリコン酸ィ匕膜 248、バリア膜 250及びシリコン酸ィ匕膜 252から層間絶縁膜 253が構成されている。
[0142] シリコン酸ィ匕膜 252、 ノ リア膜 250、シリコン酸ィ匕膜 248及びバリア膜 246には、上 部電極 240まで達するコンタクトホール 254aが形成されている。また、シリコン酸化 膜 252、 ノ リア膜 250、シリコン酸ィ匕膜 248、 ノ リア膜 246及びシリコン酸窒化膜 244 には、導体プラグ 232bまで達するコンタクトホール 254bが形成されている。コンタク トホール 254a及び 254b内には、ノ リアメタル膜（図示せず）が形成されている。この ノ リアメタル膜は、 Ti膜上に TiN膜が形成されて構成されている力 又は TiN膜のみ から構成されている。
[0143] コンタクトホール 254a及び 254b内には、タングステンを含む導体プラグ 256a及び 256bが夫々埋め込まれている。シリコン酸化膜 252上に、導体プラグ 256aに電気 的に接続された配線 258aと、導体プラグ 256bに電気的に接続された配線 258bと が形成されている。シリコン酸ィ匕膜 252上には、配線 258a及び 258bを覆うシリコン 酸ィ匕膜 260が形成されて 、る。シリコン酸ィ匕膜 260の表面は平坦ィ匕されて 、る。
[0144] 平坦化されたシリコン酸ィ匕膜 260上に、水素及び水分の拡散を防止する機能を有 する平坦なノ リア膜 262が形成されている。ノ リア膜 262は、酸ィ匕アルミニウム膜 262 a及び酸ィ匕チタン膜 262bから構成されている。ノ リア膜 262の形成に当たっては、第 2の実施形態におけるノ リア膜 58の形成と同様に、酸ィ匕アルミニウム膜 262aを形成 した後に酸ィ匕チタン膜 262bを形成すればよい。更に、ノ リア膜 262上に、シリコン酸 化膜 264が形成されている。シリコン酸ィ匕膜 260、 ノ リア膜 262及びシリコン酸ィ匕膜 2 64から層間絶縁膜 265が構成されて 、る。
[0145] シリコン酸ィ匕膜 264、 ノ リア膜 262、及びシリコン酸ィ匕膜 260には、配線 258bまで 達するコンタクトホール 268が形成されている。コンタクトホール 260内には、バリアメ タル膜 (図示せず)が形成されている。このノ リアメタル膜は、 Ti膜上に TiN膜が形成 されて構成されている。更に、コンタクトホール 268内〖こ、タングステンを含む導体プ ラグ 270が埋め込まれている。また、シリコン酸ィ匕膜 264上に、導体プラグ 268に電 気的に接続された配線 272が形成されている。更に、シリコン酸ィ匕膜 264上に、配線 272を覆うシリコン酸ィ匕膜 274が形成されている。シリコン酸ィ匕膜 274の表面は平坦 化されている。
[0146] 平坦化されたシリコン酸ィ匕膜 274上に、水素及び水分の拡散を防止する機能を有 する平坦なノ リア膜 276が形成されている。ノ リア膜 276は、酸ィ匕アルミニウム膜 276 a及び酸ィ匕チタン膜 276bから構成されている。ノ リア膜 276の形成に当たっては、第 2の実施形態におけるノ リア膜 58の形成と同様に、酸ィ匕アルミニウム膜 276aを形成 した後に酸ィ匕チタン膜 276bを形成すればよい。更に、バリア膜 276上に、シリコン酸 化膜 278が形成されている。そして、図示しないが、シリコン酸ィ匕膜 278上に、適宜 配線等が形成されている。
[0147] このような第 9の実施形態においても、第 1の実施形態等と同様に、所望の形状の コンタクトホールを容易に形成することができる。また、十分なノ リア効果を得ることも 可能である。従って、歩留まりが向上すると共に、より厳しい条件下での寿命が向上 する。なお、ノ リア膜 246として、酸ィ匕アルミニウム膜及び酸ィ匕チタン膜からなるもの を用いれば、より一層コンタクトホールの加工が容易になる。
[0148] なお、本発明においては、ノ リア膜を構成する膜は、アルミニウム酸化膜及びチタ ン酸ィ匕膜に限定されない。例えば、 A1窒化膜、 A1酸窒化膜、 Ta酸ィ匕膜、 Ta窒化膜 及び Zr酸ィ匕膜等を用いることができる。但し、下側の膜としては、 A1酸ィ匕膜、 A1窒化 膜及び A1酸窒化膜が好ましぐ上側の膜としては、 Ti酸化膜、 Ta酸ィ匕膜、 Ta窒化膜 及び Zr酸ィ匕膜が好ましい。また、強誘電体キャパシタを直接覆うバリア膜は、上方の ノ リア膜が積層体となって ヽれば、単一の膜から構成されて ヽてもよ ヽ。
[0149] また、強誘電体膜を構成する物質の結晶構造は、ベロブスカイト型構造に限定され るものではなぐ例えば Bi層状構造であってもよい。また、強誘電体膜を構成する物 質の組成も特に限定されるものではない。例えば、ァクセプタ元素として、 Pb (鉛）、 S r (ストロンチウム）、 Ca (カルシウム）、 Bi (ビスマス）、 Ba (バリウム）、 Li (リチウム）及び Z又は Y (イットリウム）が含有されていてもよぐドナー元素として、 Ti (チタン）、 Zr (ジ ルコ-ゥム）、 Hf (ハフニウム）、 V (バナジウム）、 Ta (タンタル）、 W (タングステン）、 M n (マンガン）、 A1 (アルミニウム）、 Bi (ビスマス）及び Z又は Sr (ストロンチウム）が含有 されていてもよい。
[0150] 強誘電体膜を構成する物質の化学式としては、例えば、 Pb (Zr, Ti) O、（Pb, Ca)
3
(Zr, Ti) 0、 (Pb, Ca) (Zr, Ti, Ta) 0、 (Pb, Ca) (Zr, Ti, W) 0、 (Pb, Sr) (Zr
3 3 3
, Ti) 0、 (Pb, Sr) (Zr, Ti, W) 0、（Pb, Sr) (Zr, Ti, Ta) 0、（Pb, Ca, Sr) (Zr
3 3 3
, Ti) 0、 (Pb, Ca, Sr) (Zr, Ti, W) 0、（Pb, Ca, Sr) (Zr, Ti, Ta) 0、 SrBi Ta
3 3 3 2 2
O、 Bi Ti O、及び BaBi Ta Oが挙げられる力 これらに限定されない。また、これ
9 4 3 9 2 2 9
らに Siが添カ卩されて!/、てもよ!/、。
[0151] また、上部電極及び下部電極の組成も特に限定されな ヽ。下部電極は、例えば、 P t (プラチナ）、 Ir (イリジウム）、 Ru (ルテニウム）、 Rh (ロジウム）、 Re (レニウム）、 Os ( オスミウム)及び Z又は Pd (パラジウム)力も構成されていてもよぐこれらの酸ィ匕物か ら構成されていてもよい。上部電極は、例えば、 Pt、 Ir、 Ru、 Rh、 Re、 Os及び Z又 は Pdの酸ィ匕物カゝら構成されていてもよい。また、上部電極は、複数の膜が積層され て構成されていてもよい。 [0152] 更に、強誘電体メモリのセルの構造は、 1T1C型に限定されるものでなぐ 2T2C型 であってもよい。また、強誘電体メモリにおいては、強誘電体キャパシタ自体力 記憶 部及びスイッチング部を兼用する構成となっていてもよい。この場合、 MOSトランジス タのゲート電極の代わりに強誘電体キャパシタが形成されたような構造となる。即ち、 半導体基板上にゲート絶縁膜を介して強誘電体キャパシタが形成される。
[0153] また、強誘電体膜の形成方法は特に限定されない。例えば、ゾル—ゲル法、有機 金属分解（MOD)法、 CSD (Chemical Solution Deposition)法、化学気相蒸着（CV D)法、ェピタキシャル成長法、スパッタ法、 MOCVD (Metal Organic Chemical Vapo r Deposition)法等を採用することができる。
[0154] なお、特許文献 1 (特開 2002— 176149号公報）には、ノ リア膜として、酸ィ匕アルミ ニゥム膜、窒化アルミニウム膜及び酸ィ匕チタン膜等が挙げられている。しかし、これら の膜を単独で用いても、高い加工精度と十分なノ リア効果とを両立させることは困難 である。
[0155] また、特許文献 2 (特開 2004— 71932号公報）には、強誘電体キャパシタを覆うよ うにして、酸ィ匕アルミニウム膜、 TEOSを用いて形成したシリコン酸ィ匕膜及び酸ィ匕ァ ルミ-ゥム膜が積層された構造が記載されている。この構造では、 TEOSを用いて形 成したシリコン酸ィ匕膜から大量の水分が放出されるため、強誘電体キャパシタの劣化 及び剥がれの発生の虞がある。
[0156] また、特許文献 3 (特開 2001— 111007号公報）には、良好なカバレッジを得るた めに、強誘電体キャパシタを覆う酸化チタン膜等を ALD (Atomic Layer Deposition) 法等で形成した後に、 ALD法等で酸化アルミニウム膜を形成する方法が開示されて いる。し力しながら、 ALD法でこれらの膜を形成すると、ダメージの発生や化学反応 により強誘電体キャパシタが劣化してしまう。
[0157] また、特許文献 3では酸ィ匕チタン膜上に酸ィ匕アルミニウム膜が形成されているが、こ の構成では、図 14A及び図 14Bに示すように、 200°C近傍での水素や水の増加量 が多くなつている。特に、水についてはアルミニウム酸ィ匕膜の単層よりも特性が悪くな つている。これに対し、本発明では、アルミニウム酸ィ匕膜上に酸ィ匕チタン膜が形成さ れている。このため、水素及び水の発生量が抑えられている。強誘電体メモリでは、 ノ リア膜の形成後に、回復ァニール等、様々な高熱処理が存在するために、その各 処理の過程で 200°C近傍のバリア膜の特性も発生する。この 200°C近傍での水又は 水素の発生を抑えることが、特性の良い強誘電体メモリの実現につながる。
[0158] 以上の傾向はアルミニウム酸ィ匕膜以外のアルミニウム窒化膜及びアルミニウム酸窒 化膜バリア膜にも見られ、 A1を含む膜は下層側に用いた方力 Sバリア膜全体の特性と しては良好となる。上層側の膜がチタン酸ィ匕膜以外のタンタル酸ィ匕膜、ジルコニウム 酸ィ匕膜及びタンタル窒化膜の場合も同様である。但し、アルミニウム酸ィ匕膜とチタン 酸ィ匕膜との組合せが最もノ リア特性としては良好であった。
産業上の利用可能性
[0159] 以上詳述したように、本発明によれば、ノ リア効果を維持しながら、コンタクトホール の加工精度を向上することができる。従って、歩留まりを向上することができ、また、長 寿命化及び使用が可能な温度範囲を拡大することが可能となる。

Claims

請求の範囲
[1] 半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタを覆うバリア膜と、
を有する半導体装置であって、
前記ノリア膜は積層体であって、下層がアルミニウム酸ィ匕膜、アルミニウム窒化膜 及びアルミニウム酸窒化膜からなる群力 選択された 1種の膜であり、上層がチタン 酸化膜、タンタル酸ィ匕膜、ジルコニウム酸ィ匕膜及びタンタル窒化膜から選択された 1 種の膜であることを特徴とする半導体装置。
[2] 半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタの上方に形成されたバリア膜と、
を有する半導体装置であって、
前記ノリア膜は積層体であって、下層がアルミニウム酸ィ匕膜、アルミニウム窒化膜 及びアルミニウム酸窒化膜からなる群力 選択された 1種の膜であり、上層がチタン 酸化膜、タンタル酸ィ匕膜、ジルコニウム酸ィ匕膜及びタンタル窒化膜から選択された 1 種の膜であることを特徴とする半導体装置。
[3] 半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタに接続された配線と、
前記配線より上方に形成されたバリア膜と、
を有する半導体装置であって、
前記ノ リア膜は積層体であって、下層がアルミニウム酸ィ匕膜、アルミニウム窒化膜 及びアルミニウム酸窒化膜からなる群力 選択された 1種の膜であり、上層がチタン 酸化膜、タンタル酸ィ匕膜、ジルコニウム酸ィ匕膜及びタンタル窒化膜から選択された 1 種の膜であることを特徴とする半導体装置。
[4] 前記積層体を構成する膜の厚さは、 lnm乃至 lOOnmであることを特徴とする請求 項 1に記載の半導体装置。
[5] 前記ノリア膜は、前記配線を直接覆う前記積層体であることを特徴とする請求項 3 に記載の半導体装置。
[6] 前記配線の少なくとも一部は、銅を含有すると共に、ダマシン構造を有することを特 徴とする請求項 3に記載の半導体装置。
[7] 前記配線と前記バリア膜との間に形成され、表面が平坦化された絶縁膜を有し、 少なくとも前記ノリア膜は、前記絶縁膜上に形成された前記積層体であることを特 徴とする請求項 3に記載の半導体装置。
[8] 前記配線は、複数の配線層にわたって形成され、
前記ノリア膜は、前記配線層間の 1又は 2以上の高さ位置に形成され、 1又は 2以上の前記第 2のノリア膜のうちの少なくとも一部は、前記積層体であるこ とを特徴とする請求項 3に記載の半導体装置。
[9] 半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを直接覆う第 1のバリア膜を形成する工程と、
前記強誘電体キャパシタに接続される配線を形成する工程と、
前記配線より上方に第 2のバリア膜を形成する工程と、
を有し、
前記第 1のノリア膜を形成する工程及び前記第 2のノリア膜を形成する工程の少な くとも一方は、
成分が相違し、水素又は水の拡散を防止する少なくとも 2種類の拡散防止膜を備え た積層体を形成する工程を有することを特徴とする半導体装置の製造方法。
[10] 前記拡散防止膜として、アルミニウム酸ィ匕膜、チタン酸化膜、タンタル酸ィ匕膜、ジル コニゥム酸ィ匕膜、アルミニウム窒化膜、タンタル窒化膜及びアルミニウム酸窒化膜から なる群から選択された 1種を形成することを特徴とする請求項 9に記載の半導体装置 の製造方法。
[11] 前記積層体を形成する工程は、
アルミニウム酸ィ匕膜、アルミニウム窒化膜及びアルミニウム酸窒化膜からなる群から 選択された 1種の膜を形成する工程と、
この膜より上方にチタン酸ィ匕膜、タンタル酸ィ匕膜、ジルコニウム酸ィ匕膜及びタンタル 窒化膜からなる群から選択された 1種の膜を形成する工程と、
を有することを特徴とする請求項 9に記載の半導体装置の製造方法。
[12] 前記拡散防止膜の厚さを、 lnm乃至 lOOnmとすることを特徴とする請求項 9に記 載の半導体装置の製造方法。
[13] 前記第 2のバリア膜として、前記配線を直接覆う前記積層体を形成することを特徴と する請求項 9に記載の半導体装置の製造方法。
[14] 前記第 1のバリア膜として、前記積層体を形成し、
前記第 2のバリア膜として、前記配線を直接覆う前記積層体を形成することを特徴と する請求項 9に記載の半導体装置の製造方法。
[15] 前記配線の少なくとも一部を、 Cuを用いたダマシン法により形成することを特徴と する請求項 9に記載の半導体装置の製造方法。
[16] 前記第 2のノリア膜をエッチングストツバ膜として用いる工程を有することを特徴とす る請求項 15に記載の半導体装置の製造方法。
[17] 前記配線を形成する工程と前記第 2のバリア膜を形成する工程との間に、表面が平 坦化された絶縁膜を形成する工程を有し、
前記第 2のバリア膜として、前記絶縁膜上に前記積層体を形成することを特徴とす る請求項 9に記載の半導体装置の製造方法。
[18] 前記配線を、複数の配線層にわたって形成し、
前記第 2のバリア膜を、前記配線層間の 1又は 2以上の高さ位置に形成し、 1又は 2以上の前記第 2のノリア膜のうちの少なくとも一部として、前記積層体を形 成することを特徴とする請求項 9に記載の半導体装置の製造方法。
[19] 前記積層体を形成する工程は、
第 1の拡散防止膜を形成する工程と、
酸素を含有する雰囲気中で熱処理を行う工程と、
前記第 1の拡散防止膜より上方に第 2の拡散防止膜を形成する工程と、 を有することを特徴とする請求項 9に記載の半導体装置の製造方法。
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