JP3331334B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体キャパ
シタを持つ半導体装置とその製造方法に関する。

【０００２】

【従来の技術】従来より、強誘電体キャパシタの自発分
極を利用して不揮発にデータを記憶する不揮発性半導体
メモリ（以下、ＦＲＡＭ）が知られている。ＦＲＡＭ
は、バッテリーレスでの使用が可能で且つ高速動作が可
能であるため、非接触カード（ＲＦ−ＩＤ：Radio Fre
quency-Identification）への展開が始まりつつある
他、既存のＳＲＡＭ，ＤＲＡＭ，フラッシュメモリ等と
の置き換え、更にロジック混載メモリ等への期待も大き
い。強誘電体キャパシタは、代表的には、上下電極に白
金（Ｐｔ）膜を用い、強誘電体膜にＰＺＴ（ＰｂＺｒ1-
xＴｉＯx）膜を用いて形成される。シリコン基板を用い
たＬＳＩプロセスでＦＲＡＭを作る場合は、トランジス
タ等が形成されたシリコン基板の表面をシリコン酸化膜
等の絶縁膜で覆い、この絶縁膜上に下部Ｐｔ電極、ＰＺ
Ｔ膜、及び上部Ｐｔ電極をパターン形成して、強誘電体
キャパシタが作られる。通常下部Ｐｔ電極の下地には、
密着性をよくするためにＴｉＯx膜等を介在させる。

【０００３】

【発明が解決しようとする課題】上述した従来の強誘電
体キャパシタでは、Ｓｉ−ＬＳＩプロセス中に含まれる
水素等の還元性ガスにより、強誘電体特性が劣化するこ
と、具体的には自発分極量の低下が生じることが知られ
ている。この水素還元による強誘電体キャパシタの特性
劣化対策として、水素等のキャパシタ部への侵入を防止
する保護対策が従来よりいくつか提案されているが、こ
れまでのところ、簡便且つ確実なものは未だない。水素
還元による特性劣化の他に、強誘電体キャパシタでは、
加工プロセスダメージによる特性劣化等、解決すべき問
題が多い。例えば、ＰＺＴ等の強誘電体キャパシタとＳ
ｉＯ2絶縁膜との相互拡散を防止するために、これらが
直接接触しないように、強誘電体キャパシタを拡散防止
膜で覆う方法は、特開平８−３３５６７３号公報に開示
されている。拡散防止膜としては、ＴｉＯ2、ＺｒＯ2、
Ａｌ2Ｏ3等が有効であるとされている。しかし、ここで
問題としているのは、相互拡散によるキャパシタ強誘電
体膜の剥離現象であり、加工プロセスで生じる水素拡散
による強誘電体キャパシタ特性の劣化は問題とされてい
ない。一方、最近の本発明者等の研究によると、強誘電
体キャパシタとＳｉＯ2絶縁膜との密着層としてＴｉＯx
膜を用いることは、いくつかの不都合をもたらすことが
明らかになっている。例えば、ＰＺＴ膜中へＴｉが拡散
することによる強誘電特性の劣化が生じることが明らか
になっている。

【０００４】この発明は、上記事情を考慮してなされた
もので、優れた特性の強誘電体キャパシタを持つ半導体
装置とその製造方法を提供することを目的としている。

【０００５】

【課題を解決するための手段】この発明は、半導体基板
と、この半導体基板上に絶縁膜を介して順次積層された
下部電極、強誘電体膜及び上部電極を有する強誘電体キ
ャパシタとを備えた半導体装置において、前記強誘電体
キャパシタを構成する上部若しくは下部電極の少なくと
も一方の電極の表面にチタンを含まない水素バリア膜が
形成されていることを特徴とする。具体的に水素バリア
膜は、下部電極と絶縁膜の間、或いは上部電極の上側表
面の少なくとも一方に形成される。この発明において、
チタンを含まない水素バリア膜は好ましくは、水素の拡
散定数が１Ｅ−５ｃｍ２／ｓ以下の金属酸化物膜とす
る。またチタンを含まない水素バリア膜は、強誘電体キ
ャパシタの上下電極を短絡する状態に形成される場合に
は高抵抗であることが必要で、この場合好ましくは、比
抵抗が１ｋΩｃｍ以上の金属酸化物膜とする。この様な
水素バリア膜を下部電極の下地又は上部電極の上面の少
なくとも一方に設けることより、強誘電体膜の水素還元
による特性劣化が防止される。また水素バリア膜の材料
を選択することにより、これが密着層として作用し、絶
縁膜上に形成されるキャパシタの剥離が防止される。

【０００６】なおこの明細書において、“水素バリア
膜”は、水素ガス以外のフッ素等の還元性ガスの拡散に
対する障壁膜としての意味をも有するものとし、強誘電
体膜に対する加工プロセスのダメージを抑制する作用を
持つものとして用いている。またこの明細書において、
“強誘電体キャパシタ”は、１トランジスタ／１キャパ
シタ型メモリセル構造のＦＲＡＭにおけるようにトラン
ジスタとは独立に形成されるキャパシタの他、１トラン
ジスタ型のＦＲＡＭメモリセルのようにトランジスタの
ゲート部にトランジスタと一体に形成されるキャパシタ
をも含む。この発明において、下部電極下に水素バリア
膜を介在させる場合には、下部電極と共にパターン形成
されるものとする、また、強誘電体キャパシタの強誘電
体膜及び下部電極が上部電極より大きい面積に加工され
る構造においては、水素バリア膜は、上部電極の上側表
面から側面を経て強誘電体膜の上側表面に延在するよう
に形成されるのとする。或いはまた、強誘電体キャパシ
タの下部電極が上部電極及び強誘電体膜より大きい面積
に加工される場合に、水素バリア膜は、上部電極の上側
表面から側面、更に強誘電体膜の側面を経て下部電極の
上側表面に延在するように形成されるものとする。

【０００７】この発明において、強誘電体キャパシタ
が、下部電極から少なくとも強誘電体膜までが絶縁膜に
形成された溝に埋め込まれる構造とすることができる。
この場合、水素バリア膜は強誘電体キャパシタの底面及
び側面を覆うように溝に埋め込まれるようにする。水素
バリア膜は、強誘電体キャパシタに直接接触してもよい
し、直接接触しない状態で埋め込まれるようにしてもよ
い。またこの場合、強誘電体キャパシタの上面にも水素
バリア膜を形成することが好ましい。この発明はまた、
半導体基板と、この半導体基板上に絶縁膜を介して順次
積層された下部電極、強誘電体膜及び上部電極を有する
強誘電体キャパシタと、この強誘電体キャパシタを覆っ
て形成された層間絶縁膜とを備えた半導体装置におい
て、前記層間絶縁膜が少なくとも第１及び第２の層間絶
縁膜の積層構造により構成され、第１及び第２の層間絶
縁膜の間に水素バリア膜が埋め込まれていることを特徴
とする。即ち水素バリア膜は、強誘電体キャパシタに直
接接触させる必要はなく、強誘電体キャパシタを覆う層
間絶縁膜の内部に水素バリア膜を埋め込むことによって
も、強誘電体キャパシタへの水素拡散を抑制することが
でき、強誘電体特性の劣化を防止することができる。こ
の場合、層間絶縁膜のうち、水素バリア膜と強誘電体キ
ャパシタの間に挟まれる部分の厚みは、強誘電体キャパ
シタの厚みの０．０５倍以上で３倍以下とすることが好
ましく、この部分は水素バリア膜と強誘電体キャパシタ
とが直接接触することによる反応を防止する働きをす
る。

【０００８】更にこの発明において、下部電極とその下
の絶縁膜の間に水素バリア膜を介在させる場合には、水
素バリア膜は強誘電体膜及び下部電極と自己整合されて
ドライエッチング加工される。この場合、エッチング面
が垂直に近い加工面となる場合には、加工された強誘電
体膜と下部電極の側面には、エッチングされた水素バリ
ア膜の再堆積が生じ、これがキャパシタ側面の有効な水
素バリア膜となる。水素バリア膜は前述のように、比抵
抗の大きいものであることが望ましいが、具体的にそれ
が使用される箇所に応じて、次のような材料が用いられ
る。まず、強誘電体キャパシタの下部電極と絶縁膜の間
に形成される水素バリア膜はとしては、抵抗の小さいも
のであっても許容されるため、Ａｌ2Ｏ3，ＡｌxＯy，Ａ
ｌＮ，ＷＮ，ＳｒＲｕＯ3，ＩｒＯx，ＺｒＯx，ＲｕＯ
x，ＳｒＯx，ＲｅＯx，ＯｓＯx，ＭｇＯx等の金属酸化
物から少なくとも一種選ばれる。強誘電体キャパシタの
上部電極表面に形成される水素バリア膜も同様である。
強誘電体キャパシタの上部電極の上側表面から側面を経
て強誘電体膜の側面、更に下部電極の上面のまで延在さ
せる水素バリア膜としては、高抵抗であること、具体的
には１ｋΩｃｍ以上の比抵抗のものが必要であり、Ａｌ
2Ｏ3，ＡｌxＯy，ＺｒＯx，ＭｇＯx等の金属酸化物から
少なくとも一種が選ばれる。

【０００９】また、キャパシタを覆う層間絶縁膜に埋め
込まれる水素バリア膜は、Ａｌ2Ｏ3，ＡｌxＯy，ＴｉＯ
x，ＺｒＯx，ＭｇＯx，ＭｇＴｉＯx等の金属酸化物から
少なくとも一種選ばれる。この発明はまた、半導体基板
と、この半導体基板上に絶縁膜を介して順次積層された
下部電極、強誘電体膜及び上部電極を有する強誘電体キ
ャパシタとを備えた半導体装置において、前記強誘電体
膜と前記下部電極との間に第１のＳｒxＲｕyＯz膜が、
前記強誘電体膜と前記上部電極との間に第２のＳｒxＲ
ｕyＯz膜がそれぞれ形成され、且つ前記第１及び第２の
ＳｒxＲｕyＯz膜の各厚みＴsro(BE)（ｎｍ）及びＴsro
(TE)（ｎｍ）が、前記強誘電体膜の厚みＴpzt（ｎｍ）
に対して、１０≦Ｔsro(BE)＋Ｔsro(TE)≦（２／１２）
Ｔpztの範囲に設定されていることを特徴とする。この
様に、強誘電体膜の上下界面に、ＳｒxＲｕyＯz膜をそ
の合計厚みが強誘電体膜厚との関係で一定範囲に入るよ
うに介在させることにより、強誘電体キャパシタの疲労
特性が大きく改善される。特にその合計厚みを、Ｔsro
≦（２／１５）Ｔpztの範囲に設定すると、一層好まし
いことが実験的に確認されている。

【００１０】この発明は更に、トランジスタが形成され
た半導体基板と、この半導体基板を覆い且つ前記トラン
ジスタの拡散層に接続されるコンタクトプラグが埋め込
まれた絶縁膜と、この絶縁膜上に形成されて前記コンタ
クトプラグを介して前記トランジスタに接続された強誘
電体キャパシタとを有する半導体装置において、前記強
誘電体キャパシタは、下部電極と、この下部電極上に下
部電極と同じ面積で形成された強誘電体膜と、この強誘
電体膜上に強誘電体膜より小さい面積をもって形成され
た上部電極と、前記上部電極の側壁に自己整合されて形
成されて前記強誘電体膜の表面を覆う保護膜とを有する
ことを特徴とする。この様に、コンタクトプラグ上に強
誘電体キャパシタを形成するＣＯＰ（Capacitor On P
lug）構造において、上部電極側壁に自己整合された保
護膜を形成することにより、一回のリソグラフィ工程で
強誘電体膜にフリンジを持たせた構造が得られる。そし
てこのフリンジ構造により、加工プロセスでの強誘電体
特性の劣化が防止される。この発明は更に、半導体基板
と、この半導体基板上に絶縁膜を介して順次積層された
下部電極、強誘電体膜及び上部電極を有する強誘電体キ
ャパシタと、この強誘電体キャパシタ上に層間絶縁膜を
介して形成されて前記上部電極に接続される配線と備え
た半導体装置において、前記配線の前記上部電極に対す
るコンタクトの面積が前記上部電極の面積に対して５０
％以上となるように設定されていることを特徴とする。

【００１１】上述のように、上部電極に対するコンタク
トを大きく設定することにより、コンタクト孔を開けた
段階での回復熱処理による強誘電体膜特性の回復が効果
的に行われ、優れた強誘電体キャパシタが得られる。こ
の発明は更に、キャパシタ上に形成された水素バリア膜
は、前記水素バリア膜上層間絶縁膜平坦化時の、ストッ
パーにする事も可能である。また、前記水素バリア膜上
にＳｉｘＮｙあるいはＳｉｘＯｙＮｚを堆積させた膜構
造でＣＭＰの際のストッパーをより完全にできる。

【００１２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１乃至図５は、実施の形態１による
ＦＲＡＭの強誘電体キャパシタの製造工程を示す。図１
に示すように、シリコン基板１にトランジスタ（図示せ
ず）を形成した後、その表面をシリコン酸化膜等の層間
絶縁膜２で覆い平坦化する。層間絶縁膜２上に密着層を
兼ねた水素バリア膜として約１０ｎｍの酸化アルミニウ
ム膜（以下、Ａｌ2Ｏ3膜）１０１を例えばスパッタによ
り堆積し、その上に更に約１００ｎｍの下部Ｐｔ電極膜
３0を例えばスパッタにより堆積する。下部Ｐｔ電極膜
３0上に更に、約１５０ｎｍのＰＺＴ膜４を例えばスパ
ッタ法又はゾルゲル法により堆積する。その後ＰＺＴ膜
４は、例えば６５０℃の酸素雰囲気中でのＲＴＡ（Rapi
d Thermal Anneal）処理により結晶化させる。上記結
晶化処理において、Ａｌ2Ｏ3膜１０１がＰＺＴ膜４中の
Ｐｂの下地層間絶縁膜２への拡散を抑制する。これによ
り、ＰＺＴ膜４のＰｂ濃度の制御が容易になり、またＰ
ｂの層間絶縁膜２への拡散によるトランジスタ特性の劣
化が防止される。

【００１３】結晶化処理したＰＺＴ膜４上には更に、５
０ｎｍ程度の上部Ｐｔ電極膜５0をスパッタにより堆積
し、更にこの上に密着層を兼ねた水素バリア膜としてＡ
ｌ2Ｏ3膜１０２を約１０ｎｍ堆積する。Ａｌ2Ｏ3膜１０
２上には更に、図２に示すように、ハードマスク材料膜
としてＳｉＯ2膜（又はＳｉＮx膜）１０３をプラズマＣ
ＶＤにより堆積し、レジストパターン（図示せず）を形
成してこれをパターン加工し、引き続き上部Ｐｔ電極５
をパターン加工する。ここで、ＳｉＯ2膜１０３の膜厚
は、上部Ｐｔ電極５の１．２倍乃至４倍程度とする。Ａ
ｌ2Ｏ3膜１０２は、ハードマスク材料膜の密着層として
のみならず、ハードマスク材料膜堆積工程でのキャパシ
タ材料膜のダメージを防止する働きをする。本発明者の
実験によると、下部Ｐｔ電極膜３0の下地の水素バリア
膜及び上部Ｐｔ電極上の水素バリア膜は、水素の拡散定
数が１Ｅ−５ｃｍ２／ｓ以下の金属酸化物膜がよく、Ａ
ｌ2Ｏ3膜の他、ＡｌxＯy膜、ＡｌＮ膜、ＷＮ膜、ＳｒＲ
ｕＯ3膜、ＩｒＯｘ膜、ＲｕＯｘ膜、ＲｅＯx膜、ＯｓＯ
x膜、ＺｒＯx膜、ＭｇＯx膜等の金属酸化物膜の少なく
とも一種を用いて同様の効果が得られること、その膜厚
は少なくとも１ｎｍ以上で効果が得られることが確認さ
れている。

【００１４】次に、図３に示すように、酸化膜１０３を
除去し、パターニングされた上部Ｐｔ電極５及び露出し
たＰＺＴ膜４を覆って、再度水素バリア膜となるＡｌ2
Ｏ3膜１０４を１０ｎｍ程度堆積する。その後、図４に
示すように、ＳｉＯ2膜（又はＳｉＮx膜）１０５をプラ
ズマＣＶＤにより堆積し、これを上部Ｐｔ電極５を覆う
ハードマスクとしてパターン形成する。このときもＡｌ
2Ｏ3膜１０４は、ハードマスクであるＳｉＯ2膜１０５
との密着層としてのみならず、その膜堆積工程でのキャ
パシタ材料膜のダメージを防止する働きをする。このＡ
ｌ2Ｏ3膜１０４の他、ＡｌxＯy膜、ＡｌＮ膜、ＷＮ膜、
ＳｒＲｕＯ3膜、ＩｒＯｘ膜、ＲｕＯｘ膜、ＲｅＯx膜、
ＯｓＯx膜、ＺｒＯx膜、ＭｇＯx膜等の金属酸化物膜の
少なくとも一種を用いることができる。しかしここは高
抵抗であることが必要であり、好ましくは比抵抗が１ｋ
Ωｃｍ以上の金属酸化物として、Ａｌ2Ｏ3の他に、Ａｌ
xＯy，ＺｒＯx，ＭｇＯx膜等の少なくとも一種を用いる
ことが好ましい。そして、ＳｉＯ2膜１０５をマスクと
して、Ａｌ2Ｏ3膜１０４、ＰＺＴ膜４及び下部Ｐｔ電極
３をパターン加工して強誘電体キャパシタＣを得る。こ
のとき、下部Ｐｔ電極３の下地のＡｌ2Ｏ3膜１０１をも
パターン加工する。強誘電体キャパシタＣは、図示のよ
うに、上部Ｐｔ電極５より大きい面積のＰＺＴ膜４と下
部Ｐｔ電極３を持つようにパターン加工される。この
後、ＳｉＯ2膜１０５を除去し、或いは残したまま、図
５に示すように層間絶縁膜６を堆積し、コンタクト孔を
開口して端子配線７を形成する。層間絶縁膜６の堆積に
先立って、強誘電体キャパシタＣ全体を覆うように、再
度Ａｌ2Ｏ3膜を堆積してもよい。

【００１５】この実施の形態によると、密着層兼水素バ
リア膜として、チタンを含まないＡｌ2Ｏ3等の金属酸化
物膜を用いることにより、ＴｉＯx，ＴｉＮ等のチタン
を含む材料膜を用いた場合に比べて、強誘電体特性やト
ランジスタ特性の劣化が少なく、優れた特性のＦＲＡＭ
を得ることができる。即ち、Ａｌ2Ｏ3膜の水素バリア膜
によりキャパシタ領域への水素拡散が効果的にブロック
される。また、ＰＺＴ膜は層間絶縁膜との接触が殆どな
く、Ｐｂの外方拡散が抑制され、更にＴｉを用いないこ
とからＰＺＴ膜へのチタン拡散のなく、優れた特性が得
られる。更に、Ａｌ2Ｏ3膜１０２を設けることは、この
上にマスク材１０３を形成する際のダメージ防止の作用
を持つ。但し、この実施の形態において、水素バリア膜
は、強誘電体キャパシタの上下、更に上部電極から強誘
電体膜の側面に延在するように、３層用いているが、こ
れらのうちいずれか一層のみ或いは二層を用いることに
よっても効果がある。 ［実施の形態２］図６乃至図１１は、実施の形態２によ
るＦＲＡＭの強誘電体キャパシタ製造工程を示す。この
実施の形態では、強誘電体キャパシタの上部電極の上側
表面にのみ水素バリア膜を形成する。まず図６に示すよ
うに、シリコン基板１にトランジスタ（図示せず）を形
成した後、その表面をシリコン酸化膜等の層間絶縁膜２
で覆い平坦化する。層間絶縁膜２上にチタンを含まない
密着層を介して約１００ｎｍの下部Ｐｔ電極膜３0を例
えばスパッタにより堆積する。下部Ｐｔ電極膜３0上に
更に、約１５０ｎｍのＰＺＴ膜４を例えばスパッタ法又
はゾルゲル法により堆積する。その後ＰＺＴ膜４は、例
えば６５０℃の酸素雰囲気中でのＲＴＡ（Rapid Therm
al Anneal）処理により結晶化させる。

【００１６】ＰＺＴ膜４上には、上部Ｐｔ電極膜５0を
５０ｎｍ程度堆積し、この上に更に水素バリア膜２０２
を１０ｎｍ程度堆積する。水素バリア膜２０２として
は、水素の拡散定数が１Ｅ−５ｃｍ２／ｓ以下の金属酸
化物膜がよく、代表的にはアルミニウム酸化物（Ａｌ2
Ｏ3）膜であるが、その他ＡｌxＯy膜、ＡｌＮ膜、ＷＮ
膜、ＳｒＲｕＯ3膜、ＩｒＯｘ膜、ＲｕＯｘ膜、ＲｅＯx
膜、ＯｓＯx膜、ＭｇＯx膜、ＺｒＯx膜等の中の少なく
とも一種を用い得る。図７に示すように、水素バリア膜
２０２上には、ハードマスク材としてシリコン窒化膜
（ＳｉｘＮｙ膜）２０３（又はＳｉｘＯｙＮｚ膜）をプ
ラズマＣＶＤ法により堆積する。この絶縁膜堆積の工程
で水素バリア膜２０２は、プラズマＣＶＤ法による下地
のプラズマダメージを防止すると共に、絶縁膜の密着性
を向上させる働きをする。次いで、ＳｉｘＮｙ膜２０３
上にレジストパターン（図示せず）を形成し、このレジ
ストパターンを用いてＳｉｘＮｙ膜２０３をエッチング
加工する。得られたＳｉｘＮｙ膜２０３をマスクとし
て、図７に示すように、Ａｌ2Ｏ3膜２０２及び上部Ｐｔ
電極５をエッチング加工する。更に、図８に示すよう
に、ＳｉＯ2等のハードマスク２０４を上部Ｐｔ電極５
を覆うようにパターン形成し、これを用いてＰＺＴ膜４
及び下部Ｐｔ電極膜３0をエッチングして、ＰＺＴ膜４
と下部Ｐｔ電極３が上部Ｐｔ電極５より大きい面積を持
って自己整合された強誘電体キャパシタＣが得られる。
またその後、全面にＡｌ2Ｏ3膜を形成してもよい（図示
せず）。

【００１７】その後、図９に示すように、強誘電体キャ
パシタを覆うＳｉＯ2膜からなる層間絶縁膜６を堆積す
る。そして、ＣＭＰ処理により層間絶縁膜６を平坦化す
る。このとき、ＳｉｘＮｙ膜２０３が平坦化処理のスト
ッパとなり、図１０に示す平坦化構造が得られる。その
後、図１１に示すようにコンタクト孔を開口して、上部
Ｐｔ電極５に接続される端子配線７を形成する。この実
施の形態によっても、上部Ｐｔ電極を覆う水素バリア膜
により、ＰＺＴ膜への水素拡散が抑制されて、優れた強
誘電体キャパシタ特性が得られる。またこの実施の形態
の場合、水素バリア膜はその上に形成されたハードマス
クであるＳｉＮ膜により上部Ｐｔ電極と共にパターン加
工される。そして、ハードマスクはそのまま残されて、
後の平坦化処理のストッパとして用いられ、キャパシタ
形成後の確実な平坦化が図られる。更にＴｉを用いない
ことからＰＺＴ膜へのチタン拡散のなく、優れた特性が
得られる。 ［実施の形態３］図１２乃至図１６は、実施の形態３に
よるＦＲＡＭの強誘電体キャパシタ製造工程を示す。こ
の実施の形態では、強誘電体キャパシタの上側表面から
側面、更に強誘電体膜の側面を経て、下部電極の上側表
面に延在するように水素バリア膜を形成する。図１２に
示すように、シリコン基板１にトランジスタ（図示せ
ず）を形成した後、その表面をシリコン酸化膜等の層間
絶縁膜２で覆い平坦化する。層間絶縁膜２上にチタンを
含まない密着層３０１を介して約１００ｎｍの下部Ｐｔ
電極膜３0をスパッタにより堆積する。下部Ｐｔ電極膜
３0上に更に、約１５０ｎｍのＰＺＴ膜４をスパッタ法
又はゾルゲル法により堆積する。その後ＰＺＴ膜４は、
６５０℃の酸素雰囲気中でのＲＴＡ（Rapid Thermal
Anneal）処理により結晶化させる。ＰＺＴ膜４上には、
上部Ｐｔ電極膜５0を５０ｎｍ程度堆積する。

【００１８】上部Ｐｔ電極膜５0上には、ＳｉＯ2膜３０
２をプラズマＣＶＤ法により堆積し、このＳｉＯ2膜３
０２をハードマスクとしてパターン形成する。そして、
図１３に示すように、上部Ｐｔ電極膜５及びＰＺＴ膜４
を順次エッチング加工する。このエッチング加工は、下
部Ｐｔ電極膜３0の表面を一部エッチングするまで行
う。そしてマスクとして用いたＳｉＯ2膜３０２を除去
した後、図１４に示すように、水素バリア膜３０３を堆
積する。この水素バリア膜３０３は、水素の拡散定数が
１Ｅ−５ｃｍ２／ｓ以下の膜であるとが好ましく、代表
的にはアルミニウム酸化物（Ａｌ2Ｏ3）膜であるが、そ
の他ＡｌxＯy膜、ＡｌＮ膜、ＷＮ膜、ＳｒＲｕＯ3膜、
ＩｒＯｘ膜、ＲｕＯｘ膜、ＲｅＯx膜、ＯｓＯx膜、Ｍｇ
Ｏx膜、ＺｒＯx膜等の中の少なくとも一種を用い得る。
但し、この実施の形態の水素バリア膜は高抵抗であるこ
とが必要であり、この点から好ましくは比抵抗が１ｋΩ
−ｃｍ以上の金属酸化物膜として、ＡｌxＯy，ＺｒＯ
x、ＭｇＯx膜等の少なくとも一種を用い得ることができ
る。その後、図１５に示すように、キャパシタ領域を覆
うＳｉＯ2膜３０４のハードマスクを再度パターン形成
し、このマスクを用いて、水素バリア膜３０３、下部Ｐ
ｔ電極膜３及び密着層３０１をエッチング加工して、強
誘電体キャパシタＣを形成する。そして、マスクを除去
して、図１６に示すように、層間絶縁膜６を堆積し、コ
ンタクト孔を開口して端子配線７を形成する。

【００１９】この実施の形態によると、上部Ｐｔ電極５
とＰＺＴ膜４が自己整合されたパターン形成され、下部
Ｐｔ電極３がこれらより大きい面積をもって形成され
る。そして上部Ｐｔ電極５の上面から、上部Ｐｔ電極５
と自己整合的にパターン形成されるＰＺＴ膜の側面、及
び下部Ｐｔ電極の表面にまで延在して水素バリア膜３０
３が形成される。これにより、その後の工程でのＰＴＺ
膜４の下部電極界面への水素拡散が抑制され、優れた強
誘電体特性が得られる。また、ＰＺＴ膜は層間絶縁膜と
接触せず、Ｐｂの拡散が防止される。更にＴｉ密着層を
用いないから、ＰＺＴ膜へのＴｉ拡散がなく、優れた特
性が得られる。 ［実施の形態４］図１７乃至図２０は、実施の形態４に
よるＦＲＡＭの強誘電体キャパシタ製造工程を示す。こ
の実施の形態では、強誘電体キャパシタを覆う層間絶縁
膜内部に強誘電体キャパシタを囲むように水素バリア膜
を介在させる。図１７に示すように、シリコン基板１に
トランジスタ（図示せず）を形成した後、その表面をシ
リコン酸化膜等の層間絶縁膜２で覆い平坦化する。この
層間絶縁膜２上に密着層４０１を介して、下部Ｐｔ電極
３、ＰＺＴ膜４及び上部Ｐｔ電極５からなる強誘電体キ
ャパシタＣを形成する。

【００２０】具体的には、約１００ｎｍの下部Ｐｔ電極
膜３をスパッタにより堆積し、その上に約１５０ｎｍの
ＰＺＴ膜４をスパッタ法又はゾルゲル法により堆積し
て、６５０℃の酸素雰囲気中でのＲＴＡ（Rapid Therm
al Anneal）処理により結晶化させる。ＰＺＴ膜４上に
は、上部Ｐｔ電極膜５を５０ｎｍ程度堆積する。そして
これらの積層膜を順次エッチング加工して、強誘電体キ
ャパシタＣを形成する。このとき、図示しないが、第１
のマスク材を用いて上部Ｐｔ電極膜５をエッチングし、
更に第１のマスク材より大きい面積の第２のマスク材を
用いてＰＺＴ膜４及び下部Ｐｔ電極膜３のエッチングを
行う。この様にパターン形成された強誘電体キャパシタ
Ｃを覆って、図１８に示すように、薄い層間絶縁膜６ａ
を堆積する。この層間絶縁膜６ａ上に、図１９に示すよ
うに水素バリア膜４０２を堆積し、更に層間絶縁膜６ｂ
を堆積する。即ち、中間部に水素バリア膜４０２を介在
させた層間絶縁膜６ａ，６ｂを形成する。なおこの実施
の形態の場合、層間絶縁膜６ａの厚みを上部Ｐｔ電極
５、ＰＺＴ膜４、下部Ｐｔ電極３等の厚みの０．２倍以
上から２倍以下にすることにより、或いは強誘電体キャ
パシタＣの厚みに対して、０．０５倍以上から３倍以下
にすることにより、水素バリア膜４０２はカバレージよ
く堆積することができる。最後に、図２０に示すように
コンタクト孔を開けて、上部Ｐｔ電極５に接続される端
子配線７を形成する。

【００２１】この実施の形態においても、水素バリア膜
４０２としては、水素の拡散定数が１Ｅ−５ｃｍ２／ｓ
以下の膜であり、好ましくは比抵抗が１ｋΩ−ｃｍ以上
の金属酸化物膜がよく、代表的にはアルミニウム酸化物
（Ａｌ2Ｏ3）膜である。この様に、水素バリア膜を層間
絶縁膜中に挿入することにより、強誘電体キャパシタの
性能劣化が防止される。またこの層間絶縁膜中の水素バ
リア膜は、最終的に素子上面を覆うパシベーション膜
（通常ＳｉＮ膜）を堆積する工程での強誘電体キャパシ
タのダメージを抑制する。更に、層間絶縁膜６ａの部分
は、水素バリア膜と強誘電体キャパシタＣが直接接触す
ることによる反応を防止する働きをする。更に、ＰＺＴ
膜のＰｂ拡散防止の効果、Ｔｉを用いないことによるＰ
ＺＴ膜へのＴｉ拡散防止の効果が得られる。また、Ａｌ
2Ｏ3膜は絶縁膜であるから、パターン加工することな
く、層間絶縁膜中全体に全面に入れることができ、拡散
層に対するコンタクトの短絡も生じない。更に、水素バ
リア膜を層間絶縁膜を一層介して形成することにより、
水素バリア膜の応力緩和が図られる。この実施の形態の
場合、水素バリア膜として、Ａｌ2Ｏ3の他、ＡｌxＯy，
ＴｉＯx，ＺｒＯx，ＭｇＯx，ＭｇＴｉＯx等の中の少な
くとも一種が有効である。

【００２２】［実施の形態５］図２１は、上記実施の形
態４により得られた構造に、更に層間絶縁膜６ｃ，６ｄ
を積層し、ＳｉＮ膜からなるパシベーション膜８を形成
する際に、層間絶縁膜６ｃ，６ｄの間に水素バリア膜４
０３を介在させたものである。この様に層間絶縁膜に多
層に水素バリア膜を介在させることにより、より一層の
水素拡散防止の効果が期待できる。またこの構造によ
り、ＳｉＮからなるパシベーション膜堆積のダメージが
効果的に低減することが確認されている。図２２は、図
２１の構造を基本として、層間絶縁膜６ｂを平坦化して
配線７を形成した構造を示している。図２３は更に、図
２２における層間絶縁膜６ａを平坦化して、水素バリア
膜４０２をその平坦面に形成した構造を示している。 ［実施の形態６］図２４は、実施の形態４により得られ
る構造を変形した実施の形態である。即ちこの実施の形
態では、層間絶縁膜６ａ，６ｂの間に挿入される水素バ
リア膜４０２の底部が、強誘電体キャパシタＣの下部Ｐ
ｔ電極３の底部より更に、Δｔだけ低くなるようにして
いる。この様な構造とすることにより、水素バリア膜４
０２の下の層間絶縁膜中を通って強誘電体キャパシタＣ
の領域まで供給される水素ガスの拡散経路を狭めること
ができ、より効果的な水素拡散防止が図られる。更に実
施の形態５と同様の効果が得られることはいうまでもな
い。

【００２３】図２５は、図２４の構造を基本として、水
素バリア膜４０２を強誘電体キャパシタＣの領域を覆う
一定範囲にパターニングした構造を示している。水素バ
リア膜４０２をキャパシタ周辺で下部Ｐｔ電極３の底部
より下に配置することにより水素拡散防止の効果が大き
くなっているため、層間絶縁膜内に全面に入れることな
く、この様に部分的に水素バリア膜４０２を入れても十
分な水素拡散防止の効果が期待できる。また、図２５で
は、層間絶縁膜６ｂを平坦化している。図２６は、図２
１の構造を基本として、水素バリア膜４０２を強誘電体
キャパシタＣの領域を覆う一定範囲にパターニングした
構造を示している。図２７乃至図２９は実施の形態４に
より得られる構造を変形した実施の形態である。すなわ
ちこの実施の形態では、水素バリア膜４０２を層間絶縁
膜６ｂのＣＭＰ工程での平坦化の際のストッパ膜として
用いている。図１８に示すように、層間絶縁膜６ａを堆
積した後、この層間絶縁膜６ａ上に、図２７に示すよう
に、水素バリア膜４０２を堆積し、更に層間絶縁膜６ｂ
を堆積する。なおこの実施の形態の場合、層間絶縁膜の
厚みが強誘電体キャパシタＣの厚みに対して約０．１５
倍になるように堆積する。そして図２８に示すように、
ＣＭＰ工程の際に水素バリア膜４０２をストッパ膜とし
て用いて層間絶縁膜６ｂを平坦化する。更に図２９に示
すように、層間絶縁膜６ｂ上に層間絶縁膜６ｃを形成す
る。最後にコンタクト孔を開けて、上部Ｐｔ電極５に接
続される端子配線７を形成する。

【００２４】この実施の形態において、水素バリア膜４
０２は、水素の拡散定数が１Ｅ−５ｃｍ２／Ｓ以下の膜
であり、代表的にはアルミニウム酸化膜（Ａｌ２Ｏ３）
膜である。その他、ＡｌxＯy膜、ＴｉＯｘ膜、ＭｇＯx
膜、ＺｒＯx膜、あるいはその組み合わせ、あるいは前
記元素を一種類以上含む複合金属酸化物を用いることに
より効果がある。この実施の形態によると、キャパシタ
Ｃと端子配線７との間の層間絶縁膜を所望の膜厚に形成
することができる。また、水素バリア膜を層間絶縁膜中
に挿入することにより、強誘電体キャパシタの性能劣化
が防止される。更に実施の形態４と同様の効果が得られ
ることはいうまでもない。なお、この実施の形態は、図
２２及び図２５に示した実施の形態に用いることも可能
である。すなわち、図２２及び図２５の水素バリア膜４
０２をストッパ膜として用いて層間絶縁間６ｂを平坦化
し、その上に層間絶縁膜６ｃを形成して、キャパシタＣ
と端子配線７との間の層間絶縁膜を所望の膜厚に形成す
るものである。また、この実施の形態は、図１６の層間
絶縁膜６を所望の膜厚に形成する場合に用いることが可
能であることはいうまでもない。図１６中の水素バリア
膜３０３をストッパーとして用いている。また、他の実
施例と組み合わせて用いることも可能である。

【００２５】ここで、水素バリア膜４０２がストッパ膜
として不充分な場合、図３０に示すように前記４０２水
素バリア膜上にＳｉｘＮｙ（もしくはＳｉｘＮｙＯｚ）
からなるストッパ膜４０２ｂを１００Å程度形成する方
法も考えられる。この場合は図３１に示されるように、
ストッパ膜４０２ｂを活用して層間絶縁膜６ｂを平坦化
する。更に図３２に示すように、層間絶縁膜６ｂ上に層
間絶縁膜６ｃを形成する。最後にコンタクト孔を開け
て、上部Ｐｔ電極５に接続される端子配線７を形成す
る。この水素バリア膜上のストッパーＳｉｘＮｙ（もし
くはＳｉｘＮｙＯｚ）膜は、図１１、１６、２２、２５
においても同様な使用方法が可能である。 ［実施の形態７］図３３乃至図３６は、実施の形態７に
よるＦＲＡＭの強誘電体キャパシタ製造工程を示す。図
３３に示すように、シリコン基板１にトランジスタ（図
示せず）を形成した後、その表面をシリコン酸化膜等の
層間絶縁膜２で覆い平坦化する。この層間絶縁膜２上の
強誘電体キャパシタ形成領域には溝７０１を加工する。
そして、図３４に示すように、水素バリア膜７０２を２
０ｎｍ程度堆積し、続いて下部Ｐｔ電極膜３0を約１０
０ｎｍ、ＰＺＴ膜４を約１５０ｎｍ堆積する。その後Ｐ
ＺＴ膜４は、６５０℃の酸素雰囲気中でのＲＴＡ（Rapi
d Thermal Anneal）処理により結晶化させる。

【００２６】続いて、図３５に示すように、ＣＭＰ処理
を行って、溝７０１の外側では水素バリア膜７０２が除
去され、ＰＺＴ膜４が溝７０１にのみ埋め込まれた状態
になるように平坦化する。そして、図３６に示すよう
に、ＰＺＴ膜４上に水素バリア膜７０３を堆積し、これ
に上部電極開口を開けた後、上部Ｐｔ電極５をパターン
形成する。水素バリア膜７０３は上部Ｐｔ電極５と共に
パターン加工する。こうして強誘電体キャパシタＣが得
られる。この後は図示しないが、層間絶縁膜を堆積し、
コンタクト孔を開けて端子配線を形成する。この実施の
形態において、水素バリア膜７０２，７０３としては、
水素の拡散定数が１Ｅ−５ｃｍ２／ｓ以下の膜であり、
好ましくは比抵抗が１ｋΩ−ｃｍ以上の金属酸化物膜が
よく、代表的にはアルミニウム酸化物（Ａｌ2Ｏ3）膜で
ある。またこの実施の形態の場合水素バリア膜７０２，
７０３として、Ａｌ2Ｏ3の他、ＳｒＲｕＯ3，ＺｒＯx，
ＲｕＯx，ＳｒＯx，ＭｇＯx等が用いられるが、上側の
水素バリア膜７０３は上下電極を短絡することになるた
め、できるだけ高抵抗膜を用いることが好ましい。この
実施の形態によると、特に下部Ｐｔ電極３に対する水素
拡散が効果的に抑制され、優れた強誘電体キャパシタ特
性が得られる。更に、ＰＺＴ膜へのＴｉ拡散がなく、Ｐ
ＺＴ膜のＰｂの外方拡散がなく、優れた特性が得られ
る。更に、水素バリア膜７０２、下部電極４、ＰＺＴ膜
４は、溝７０１内に自己整合的に形成することができ
る。また、水素バリア膜７０２、下部電極膜３0、ＰＺ
Ｔ膜４をエッチング加工によらず、ＣＭＰ処理により加
工している。このため、水素バリア膜７０２や下部電極
３０等の側面に段差が形成されず、信頼性のよい強誘電
体キャパシタが得られる。

【００２７】［実施の形態８］図３７は、上記実施の形
態７の構造を変形した実施の形態である。この実施の形
態では、層間絶縁膜２に形成した溝７０１の底面及び側
面に水素バリア膜７０２を形成した後、下部Ｐｔ電極
３、ＰＺＴ膜４及び上部Ｐｔ電極５を順次溝７０１に埋
め込んでいる。そして、更に水素バリア膜７０７でキャ
パシタＣの領域を覆い、層間絶縁膜６を堆積した後、コ
ンタクト孔を開口して端子配線７を形成している。この
実施の形態によると、ＰＺＴ膜に対する水素拡散がより
効果的に抑制され、優れた強誘電体キャパシタ特性が得
られる。更に、ＰＺＴ膜へのＴｉ拡散がなく、ＰＺＴ膜
のＰｂの外方拡散がなく、優れた特性が得られる。更
に、強誘電体キャパシタ全体が溝７０１内に自己整合的
に形成される。 ［実施の形態９］図３８は、実施の形態８を更に進め
て、上部の水素バリア層７０３まで溝７０１に埋め込む
ようにした実施の形態である。これらの実施の形態によ
ると、強誘電体キャパシタの全体を水素バリア膜で覆っ
た状態になり、水素拡散に影響を一層効果的に低減する
ことができる。更に、ＰＺＴ膜へのＴｉ拡散がなく、Ｐ
ＺＴ膜のＰｂの外方拡散がなく、優れた特性が得られ、
強誘電体キャパシタ全体が溝７０１内に自己整合的に形
成されるという効果が得られる。

【００２８】［実施の形態１０］図３９乃至図４１及び
図４２乃至図４３は、下部Ｐｔ電極の下に水素バリア膜
を形成する実施の形態において、その製造工程で自動的
にＰＺＴ膜側面にも水素バリア膜を形成するようにした
ＦＲＡＭのキャパシタ製造工程を示す。図３９に示すよ
うに、トランジスタが形成されたシリコン基板１に層間
絶縁膜２を形成した後、この上に水素バリア膜８０１を
介して、下部Ｐｔ電極膜３0、ＰＺＴ膜４及び上部電極
膜５0を順次堆積する。ＰＺＴ膜４に対して結晶化熱処
理を行うことは、先の各実施の形態と同様である。水素
バリア膜８０１としては、水素の拡散定数が１Ｅ−５ｃ
ｍ２／ｓ以下の金属酸化物膜がよく、代表的にはアルミ
ニウム酸化物（Ａｌ2Ｏ3）膜である。またこの実施の形
態の場合水素バリア膜８０１として、Ａｌ2Ｏ3の他、Ｓ
ｒＲｕＯ3，ＺｒＯx，ＲｕＯx，ＳｒＯx，ＭｇＯx等の
少なくとも一種が用いられる。この後、図４０に示すよ
うに、上部Ｐｔ電極５をパターン形成する。その後、図
４１に示すように、ＳｉＯ2膜８０２を堆積し、レジス
トパターン８０３を用いてこれを上部Ｐｔ電極５を覆う
ようにパターン形成する。こうしてパターン形成された
ＳｉＯ2膜８０２をマスクとして、ＰＺＴ膜４、下部Ｐ
ｔ電極膜３0及び水素バリア膜８０１に対して、ＲＩＥ
等のドライエッチングを行い、ＰＺＴ膜４と下部Ｐｔ電
極３を上部Ｐｔ電極５より大きい面積をもってパターン
加工する。これにより、図４２に示すように強誘電体キ
ャパシタＣが得られる。

【００２９】上述のＰＺＴ膜４、下部Ｐｔ電極膜３及び
水素バリア膜８０１のドライエッチング工程では、ＰＺ
Ｔ膜４及び下部Ｐｔ電極膜３0が垂直に近い側壁、具体
的には７５°以上の急傾斜面となるようにエッチングさ
れる条件を用いる。この様なエッチング条件を用いる
と、図４２に示すように、加工されたＰＺＴ膜４及び下
部Ｐｔ電極３の側面には再堆積膜８０４が形成される。
この再堆積膜８０４は、水素バリア膜８０１の材料のほ
か、ＰＺＴ膜４、Ｐｔ膜、ＳｉＯ2膜等のエッチングさ
れたものを含むが、水素バリア膜材料膜を含むために一
定の水素バリア効果を示すものとなる。その後、図４３
に示すように、層間絶縁膜６を堆積し、コンタクト孔を
開けて端子配線７を形成する。この実施の形態による
と、強誘電体キャパシタＣの側面に自動的に水素バリア
効果を持つ保護膜を形成することができる。ＰＺＴ膜へ
のＴｉ拡散、ＰＺＴ膜のＰｂの外方拡散がなく、優れた
特性が得られる。更に、上部電極５を絶縁膜で覆った状
態でＰＺＴ膜４及び下部電極３を大きい面積で加工して
おり、上下電極の短絡自己も確実に防止される。 ［実施の形態１１］図４４は、実施の形態１１によるＦ
ＲＡＭの強誘電体キャパシタ構造を示す。従来のＰｔ／
ＰＺＴ／Ｐｔ構造の強誘電体キャパシタでは、多層配線
工程を経ることにより、水素還元作用等により、強誘電
体特性の劣化が認められる。具体的には、１Ｅ５から１
Ｅ８回の自発分極スイッチにより、自発分極量は大きく
低下する。この実施の形態においては、図４４に示すよ
うに、上下電極５，３とＰＺＴ膜４の間にＳｒxＲｕyＯ
z膜（但し、組成比ｘ，ｙは零の場合を含み、以下で単
にＳＲＯ膜という）９０１，９０２を介在させ、且つそ
の厚みをＰＺＴ膜４の厚みとの関係で所定範囲に設定す
ることにより、疲労特性の改善を図る。

【００３０】具体的な製造工程は、層間絶縁膜２上に下
部Ｐｔ電極３とＳＲＯ膜９０１をスパッタにより堆積し
て、結晶化アニールを行う。次いでＰＺＴ膜４をガス圧
２〜４．５Ｐａの条件で厚スパッタにより堆積し、続け
てＳＲＯ膜９０２を堆積して、この段階で結晶化アニー
ルを行う。更に上部Ｐｔ電極５をスパッタにより堆積し
て再度、結晶化アニールを行う。この後、キャップ材と
なるシリコン酸化膜を堆積し、リソグラフィ工程及びＲ
ＩＥ工程を経て、上部Ｐｔ電極をパターン形成する。続
いて、別のリソグラフィ工程とＲＩＥ工程により、ＰＺ
Ｔ膜及び下部Ｐｔ電極をパターン形成する。この段階で
６５０℃の回復アニールを行う。この後図示しないが、
層間絶縁膜を堆積し、上部Ｐｔ電極に対するコンタクト
孔を開け、再度６５０℃の回復アニールを行い、配線を
形成する。実際の工程では、ＰＺＴ膜４の膜厚Ｔpzt
（ｎｍ）、ＳＲＯ膜９０１，９０２の各膜厚Ｔsro(BE)
（ｎｍ），Ｔsro(TE)（ｎｍ）、ＰＺＴ膜４の結晶化温
度（℃）等をパラメータとして種々のテストサンプルを
作り、特性の評価を行った。下記表１は、そのテストサ
ンプルの条件と評価結果を示している。各サンプルで
は、Ｔsro(BE)＝Ｔsro(TE)とし、これを以下では単にＴ
sroとして示す。但し、サンプルＮｏ．１２は、下部電
極側にのみＳＲＯ膜を設けた例、Ｎｏ．１３はいずれに
もＳＲＯ膜を設けない例である。評価結果は、自発分極
量ＱSW（μＣ／ｃｍ２）と、総合評価（○は良、△はや
や良、×は不良）を示した。

【００３１】 なお、リーク特性については直流５Ｖを印加したときの
リーク電流が、１０−４Ａ／ｃｍ２を超えるものを不良
と判定し、また総合評価はリーク特性の他、自発分極特
性の角形比を含めて判定を行った。

【００３２】以上の結果から、主要なテストサンプルの
データに基づいて、ＰＺＴ膜の厚みＴpztとＳＲＯ膜の
厚みＴsroの関係で特性の良否を示したのが、図４５で
ある。サンプルＮｏ．７から明らかなように、ＳＲＯ膜
の厚みＴsroが５ｎｍ、従って上下ＳＲＯ膜の合計膜厚
１０ｎｍ未満では、良好な結果が得られていない。そし
て図４５の一点鎖線ＡとＳＲＯ膜の厚みＴsroの現在の
技術で形成可能な最小値５ｎｍで区切られる斜線の範囲
で、ほぼ良好な結果が得られる。この斜線の範囲はほ
ぼ、１０≦Ｔsro(BE)＋Ｔsro(RE)≦（３／２０）Ｔpzt
−２と表される。概略的にはこの範囲は、１０≦Ｔsro
(BE)＋Ｔsro(TE)≦（２／１２）Ｔpztで近似される。特
に好ましくは、実線Ｂ以下の範囲であり、これは概略、
１０≦Ｔsro(BE)＋Ｔsro(TE)≦（２／１５）Ｔpztとな
る。結晶化温度については、７５０℃のサンプルＮｏ．
３ではリークが大きく、これは結晶化アニールが過大で
あることを示している。図４６は、上述のテストサンプ
ルＮｏ．４について、疲労テスト（交流５Ｖのストレス
をパルス幅２０μＳで３Ｅ１０回印加）を行った後の自
発分極量（実線）を初期状態（破線）と共に示したもの
である。図４７は、同じく疲労テスト回数と自発分極量
の大きさの関係を示している。図４６から、初期状態で
約２０μＣ／ｃｍ２であるのに対し、疲労後は３０μＣ
／ｃｍ２となっており、初期状態に比べて特性が改善さ
れていることが分かる。

【００３３】即ち、図に示したような、Ｐｔ／ＳＲＯ／
ＰＺＴ／ＳＲＯ／Ｐｔ構造の強誘電体キャパシタを形成
した場合、前述の不等式を満たす範囲内でＰＺＴ膜とＳ
ＲＯ膜の厚みを選択すれば、疲労特性の向上した強誘電
体キャパシタが得られる。つまり、書き換え回数が増加
するほど、特性がよくなる強誘電体キャパシタを得るこ
とができる。 ［実施の形態１２］ＰＺＴ膜を用いた強誘電体キャパシ
タを持つＦＲＡＭは、キャパシタの加工プロセスダメー
ジによる特性劣化が問題になる。通常この加工プロセス
ダメージに対しては、キャパシタ形成後、金属配線形成
前に、酸素雰囲気中の高温熱処理によるダメージ回復処
理が行われる。金属配線形成後は、高温熱処理ができな
い。しかしながら、このダメージ回復過程については、
これまで十分な検討がなされておらず、回復不完全であ
る場合が多い。そして、ダメージ回復が不完全である
と、それ以降のプロセスでのダメージに対する耐性も低
下し、最終的なＦＲＡＭの電気的特性、信頼性及び歩留
まりの低下をもたらす。この実施の形態では、強誘電体
キャパシタのコンタクト構造の改良により、ダメージ回
復を確実なものとする。

【００３４】図４８は、この実施の形態によるＦＲＡＭ
の構造を示す。シリコン基板１には、強誘電体キャパシ
タＣと共にメモリセルを構成するトランジスタＱが形成
されている。トランジスタＱは、シリコン基板１にゲー
ト絶縁膜１１を介して形成されたゲート電極１２と、こ
れに自己整合されて形成されたｎ型拡散層１３とから構
成される。このトランジスタＱが形成された基板は、層
間絶縁膜２で覆われて平坦化される。層間絶縁膜２には
ｎ型拡散層１３に対するコンタクトプラグ１４が埋め込
まれる。層間絶縁膜２上に、下部Ｐｔ電極３、ＰＺＴ膜
４及び上部電極５からなる強誘電体キャパシタＣが形成
されている。この強誘電体キャパシタＣが形成された基
板には更に層間絶縁膜６が形成され、この層間絶縁膜６
上にキャパシタＣの上部電極５とトランジスタＱのｎ型
拡散層１３を接続する第１層金属配線７が形成される。
ここでこの実施の形態では、金属配線７の強誘電体キャ
パシタＣに対するコンタクト２１は、その上部電極面積
Ｘに対するコンタクト面積Ｙが、Ｙ／Ｘ≧０．５満たす
ように設定したことを特徴としている。通常コンタクト
の大きさは、デザインルールに従って一定とされ、金属
配線７のｎ型拡散層１３に対するコンタクト２２と、強
誘電体キャパシタＣに対するコンタクト２１を同じ大き
さとなるのが一般的である。これに対しこの実施の形態
では、キャパシタＣに対するコンタクト２１を拡散層１
３に対するコンタクト２２に比べて大きく設定してい
る。そして、このキャパシタＣに対するコンタクト２１
の大きさが、金属配線形成前のダメージ回復処理におい
て有効になる。

【００３５】図４９乃至図５１はこの実施の形態におい
て、キャパシタＣに着目した製造工程を示している。層
間絶縁膜２上に密着層としてＴｉ膜をスパッタにより約
２０ｎｍ堆積し、その上に約１５０ｎｍの下部Ｐｔ電極
膜３0をスパッタにより堆積する。下部Ｐｔ電極膜３0上
に更に、約２００ｎｍのＰＺＴ膜４をスパッタ法又はゾ
ルゲル法により堆積する。その後ＰＺＴ膜４は、６５０
℃の酸素雰囲気中でのＲＴＡ（Rapid Thermal Annea
l）処理により結晶化させる。ＰＺＴ膜４上には、上部
電極膜５0を堆積する。上部電極膜５0は、１７５ｎｍ程
度のＰｔ膜又は、ＳｒＲｕＯx（１ｎｍ）／Ｐｔ（１７
５ｎｍ）の積層膜とする。上部電極膜５0を図示しない
マスク材を用いてエッチングし、パターン形成された上
部電極５を覆うマスク材を用いて更にＰＺＴ膜４、下部
Ｐｔ電極膜３0及びＴｉ膜をエッチング加工する。この
状態で、６５０℃の酸素雰囲気中でダメージ回復のため
の熱処理を行う。更に層間絶縁膜６を堆積し、コンタク
ト孔２１を開ける。このとき上述のように、強誘電体キ
ャパシタＣに対するコンタクト２１は、その上部電極面
積Ｘに対するコンタクト面積Ｙが、Ｙ／Ｘ≧０．５満た
すように設定する。この状態で、再度、６５０℃の酸素
雰囲気中でダメージ回復のための熱処理を行う。その
後、Ｔｉ／Ａｌ膜による配線を形成する。

【００３６】図５２及び図５３はそれぞれ、上部電極と
してＰｔ膜、ＳＲＯ／Ｐｔ膜を用いた場合について、上
部電極コンタクト面積の大きさと、分極量の関係を測定
した結果を示している。各図の実線は、上部電極コンタ
クト孔を開口した状態での分極量であり、一点鎖線はそ
の状態で回復アニールを行い、配線を形成した後の分極
量である。従来の一般的な上部コンタクト面積比は、
０．１程度であり、このとき図５２では、コンタクト孔
形成後の分極量に比べて配線形成後の分極量が小さい。
上部電極コンタクト面積比を０．５以上にすると、コン
タクト孔形成後の分極量に比べて、回復アニールを行っ
て配線形成した後の分極量が顕著に大きくなっている。
図５３でも同様の傾向が認められる。これらの図から明
らかに、上部電極コンタクト面積比を０．５以上とする
ことにより、顕著な回復特性を示している。 ［実施の形態１３］図５４は、ＣＯＰ構造のＦＲＡＭの
実施の形態であり、一回のリソグラフィ工程でセルフア
ラインされた微細な強誘電体キャパシタを形成する実施
の形態である。以下に、図５５乃至図６１を参照して具
体的に製造工程を説明する。シリコン基板１にはまず、
ＳＴＩ（Shallow Trench Isolation）により素子分離
絶縁膜３１を形成する。素子分離絶縁膜３１はＬＯＣＯ
Ｓ法によって形成してもよい。その後シリコン基板には
しきい値調整のためのイオン注入を行った後、ゲート酸
化膜１１を形成し、ｎ型多結晶シリコンとＷＳｉ等のシ
リサイド膜の積層構造からなるゲート電極１２を形成す
る。ゲート電極１２はリソグラフィによりワード線とし
てパターン形成する。このゲート電極形成にセルフアラ
インシリサイド（サリサイド）工程を用いることもでき
る。ゲート電極１２の周囲には熱酸化により保護膜３２
を形成する。この保護膜３２として堆積膜を用いてもよ
い。その後イオン注入により、ソース、ドレイン領域に
ｎ型拡散層１３を形成する（図５５）。

【００３７】次いで、第１の層間絶縁膜２を堆積し、平
坦化した後、ｎ型拡散層１３に対するコンタクト孔を開
口し（図５６）、このコンタクト孔にコンタクトプラグ
１６を埋め込む（図５７）。このコンタクトプラグ１４
の埋め込みは、導電性材料例えばタングステンをスパッ
タ或いは気相成長法で堆積し、これをＣＭＰ処理により
平坦化することで行われる。タングステンの選択成長法
等によりコンタクトプラグ１４を埋め込んでもよい。こ
の後、コンタクトプラグ１４が埋め込まれた層間絶縁膜
２上に、キャパシタ形成用の下部Ｐｔ電極膜３0、ＰＺ
Ｔ膜４及び上部Ｐｔ電極膜５0を順次堆積する。ＰＺＴ
膜４は堆積後、６５０℃〜７００℃で結晶化アニールを
行う。下部Ｐｔ電極３0及び上部Ｐｔ電極５0とＰＺＴ膜
４の間には、先の実施の形態１１で説明したように、Ｓ
ＲＯ膜を介在させることが好ましい。以上の積層膜形成
後、シリコン酸化膜或いはシリコン窒化膜等のハードマ
スク材３３を堆積し、その上にレジストパターン３５を
パターン形成する（図５８）。そして、異方性エッチン
グによりハードマスク材３３をパターン加工し、レジス
トパターンをアッシング除去した後、上部電極材料膜５
0をエッチングして、上部電極５をパターン加工する
（図５９）。

【００３８】次いで、再度ハードマスク材３４を堆積す
る（図６０）。このハードマスク材３４は、先のハード
マスク材３３と同じ材料が好ましいが、異なる材料膜で
あってもよい。このハードマスク材３４の厚みは、ＰＺ
Ｔ膜４の厚みと同程度から２倍以下のものとする。これ
は、上部電極５の端部から下部電極へと抜ける電気力線
がおよそＰＺＴ膜４の膜厚分外側に延びるため、その分
の側壁厚を必要とするためである。またプロセスダメー
ジの緩和を考えると、十分な側壁膜厚を確保することが
好ましいが、微細化との兼ね合いから、この程度の膜厚
とすることが最適である。そして、ハードマスク材３４
を異方性ドライエッチングによりエッチバックして、第
１のハードマスク３３と上部電極５の側壁のみに保護膜
として残す（図６１）。この後、ハードマスク３３，３
４をマスクとして用いてＰＺＴ膜４と下部Ｐｔ電極膜３
0を異方性エッチングによりパターン加工する（図５
４）。これにより、ＰＺＴ膜４と下部Ｐｔ電極３が、上
部Ｐｔ電極５より一定の面積の広がりを持つ構造、即ち
フリンジ構造の強誘電体キャパシタＣが得られる。なお
この実施の形態においても、先に実施の形態１以下で説
明したような水素バリア膜を設けることが、信頼性上好
ましい。

【００３９】以上のようにこの実施の形態によれば、１
回のリソグラフィ工程で上部電極に対して強誘電体膜に
フリンジを持たせた強誘電体キャパシタが得られる。こ
の様なフリンジがあることにより、後のプロセスでのダ
メージから強誘電体キャパシタを保護することができ
る。また下部電極が上部電極より外側に延在すること
で、下部電極をエッチング加工するときにＰＺＴ膜側面
に生じる堆積膜（フェンス）が上部電極に接触する事態
を防止することができる。更に、上部電極端部と下部電
極の間の電気力線が強誘電体膜を通ることになり、上部
電極が大きな面積を持つ場合と等価の作用が得られる。
以上の実施の形態では、図５４で説明したＣＯＰ構造の
実施の形態を除き、上部電極が各強誘電体キャパシタの
個別端子となる。従って下部電極については、複数のメ
モリセルで共通にプレートに接続する必要がある。これ
は説明を省略したが、例えば各図の素子断面に直交する
方向に下部電極を連続的にパターン形成することにより
プレートとすればよい。図５４の実施の形態の場合に
は、上部電極を連結するプレートが設けられることにな
る。また、ここまでの実施の形態では、強誘電体膜とし
てＰＺＴ膜を用いたが、他のペロブスカイト型結晶構造
を持つ層状酸化物強誘電体、例えばＰＬＺＴ（（Ｐｂ，
Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）や、ＳＢＴ（ＳｒＢｉ2Ｔａ
2Ｏ9）を用いた場合にも同様にこの発明を適用すること
ができる。

【００４０】更に、実施の形態１１は、Ｐｔ電極の代わ
りにＩｒ等の他の金属電極を用いた場合も有効であり、
それ以外の実施の形態は、Ｐｔ電極の他、Ｉｒ電極や金
属酸化物ＩｒＯx，ＲｕＯx，ＳｒＲｕＯX等の電極、或
いはそれらの複合電極を用いた場合にも有効である。

【００４１】

【発明の効果】以上述べたようにこの発明によれば、加
工プロセスで生じる水素還元作用による強誘電体キャパ
シタの特性劣化を抑制して、優れた特性の強誘電体キャ
パシタを持つ半導体装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図２】この発明の実施の形態１によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図３】この発明の実施の形態１によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図４】同実施の形態による強誘電体キャパシタの製造
工程を示す図である。

【図５】同実施の形態による強誘電体キャパシタの製造
工程を示す図である。

【図６】この発明の実施の形態２によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図７】この発明の実施の形態２によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図８】この発明の実施の形態２によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図９】同実施の形態による強誘電体キャパシタの製造
工程を示す図である。

【図１０】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図１１】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図１２】この発明の実施の形態３によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図１３】この発明の実施の形態３によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図１４】この発明の実施の形態３によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図１５】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図１６】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図１７】この発明の実施の形態４によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図１８】この発明の実施の形態４によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図１９】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図２０】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図２１】この発明の実施の形態５によるＦＲＡＭの強
誘電体キャパシタの構造を示す図である。

【図２２】同実施の形態の構造を変形した構造を示す図
である。

【図２３】図２２の実施の形態の構造を変形した構造を
示す図である。

【図２４】この発明の実施の形態６によるＦＲＡＭの強
誘電体キャパシタの構造を示す図である。

【図２５】同実施の形態の構造を変形した構造を示す図
である。

【図２６】図２１の実施の形態の構造を変形した構造を
示す図であるる

【図２７】この発明の実施の形態４によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図２８】この発明の実施の形態４によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図２９】この発明の実施の形態４によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図３０】この発明の実施の形態４変形例によるＦＲＡ
Ｍの強誘電体キャパシタの製造工程を示す図である。

【図３１】この発明の実施の形態４変形例によるＦＲＡ
Ｍの強誘電体キャパシタの製造工程を示す図である。

【図３２】この発明の実施の形態４変形例によるＦＲＡ
Ｍの強誘電体キャパシタの製造工程を示す図である。

【図３３】この発明の実施の形態７によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図３４】この発明の実施の形態７によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図３５】この発明の実施の形態７によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図３６】この発明の実施の形態７によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図３７】この発明の実施の形態８によるＦＲＡＭの強
誘電体キャパシタの構造を示す図である。

【図３８】この発明の実施の形態９によるＦＲＡＭの強
誘電体キャパシタの構造を示す図である。

【図３９】この発明の実施の形態１０によるＦＲＡＭの
強誘電体キャパシタの製造工程を示す図である。

【図４０】この発明の実施の形態１０によるＦＲＡＭの
強誘電体キャパシタの製造工程を示す図である。

【図４１】この発明の実施の形態１０によるＦＲＡＭの
強誘電体キャパシタの製造工程を示す図である。

【図４２】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図４３】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図４４】この発明の実施の形態１１によるＦＲＡＭの
強誘電体キャパシタの構造を示す図である。

【図４５】同実施の形態でのテストサンプルの膜厚と特
性の関係を示す図である。

【図４６】同じく良品テストサンプルでの初期特性と疲
労特性を示す図である。

【図４７】同じく良品サンプルの疲労特性を示す図であ
る。

【図４８】この発明の実施の形態１２によるＦＲＡＭの
強誘電体キャパシタ構造を示す図である。

【図４９】同実施の形態でのキャパシタの製造工程を示
す図である。

【図５０】同実施の形態でのキャパシタの製造工程を示
す図である。

【図５１】同実施の形態でのキャパシタの製造工程を示
す図である。

【図５２】同実施の形態でのサンプルの強誘電体キャパ
シタの上部電極コンタクト面積比と回復特性を示す図で
ある。

【図５３】同実施の形態でのサンプルの強誘電体キャパ
シタの上部電極コンタクト面積比と回復特性を示す図で
ある。

【図５４】この発明の実施の形態１３によるＦＲＡＭの
構造を示す図である。

【図５５】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図５６】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図５７】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図５８】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図５９】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図６０】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図６１】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【符号の説明】

１…シリコン基板、２…層間絶縁膜、３0…下部Ｐｔ電
極膜、３…上部Ｐｔ電極、４…ＰＺＴ膜、５0…上部Ｐ
ｔ電極膜、５…上部Ｐｔ電極、６…層間絶縁膜、７…配
線、１０１，１０２，１０４，２０２，３０３，４０
２，４０３，７０２，７０３，８０１…水素バリア膜、
９０１，９０２…ＳＲＯ膜、３４…側壁保護膜、Ｃ…強
誘電体キャパシタ、Ｑ…トランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792 (72)発明者 國島 巌 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝 横浜事業所内 (72)発明者 岩元 剛 神奈川県横浜市磯子区新磯子町33番地 株式会社東芝 生産技術研究所内 審査官 井原 純 (56)参考文献 特開 平７−111318（ＪＰ，Ａ) 特開 平９−331031（ＪＰ，Ａ) 特開 平10−12830（ＪＰ，Ａ) 特開 平４−102367（ＪＰ，Ａ) 国際公開97／35341（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/10 451 C23C 14/08 C23C 16/40 H01L 21/8242 H01L 21/8247 H01L 27/108 H01L 29/788 H01L 29/792

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に絶縁膜を介して、チタン
   を含まない第１の水素バリア膜、下部電極材料膜及び強
   誘電体膜、上部電極材料膜及びチタンを含まない第２の
   水素バリア膜を順次堆積する工程と、 第１のマスクを用いて前記上部電極材料膜及び前記第２
   の水素バリア膜をエッチングして上部電極をパターン形
   成する工程と、 前記第１のマスクを除去する工程と、 前記第２の水素バリア膜上及び露出した強誘電体膜上を
   含む表面上にチタンを含まない第３の水素バリア膜を形
   成する工程と、 前記第３の水素バリア膜上に、前記上部電極及び第２の
   水素バリア膜を覆う範囲に形成された第２のマスクを用
   いて前記強誘電体膜及び下部電極材料膜を順次エッチン
   グして、強誘電体膜とこれに自己整合された下部電極を
   パターン形成する工程とを有することを特徴とする半導
   体装置の製造方法。
2. 【請求項２】 半導体基板上に絶縁膜を介して、チタン
   を含まない第１の水素バリア膜、下部電極材料膜及び強
   誘電体膜、上部電極材料膜及びチタンを含まない第２の
   水素バリア膜を順次堆積する工程と、 第１のマスクを用いて前記第２の水素バリア膜及び上部
   電極材料膜を順次エッチングして上部電極をパターン形
   成する工程と、 前記上部電極の領域を覆い前記第１のマスク上及び露出
   した強誘電体膜上に形成された第２のマスクを用いて前
   記強誘電体膜及び下部電極材料膜を順次エッチングし
   て、強誘電体膜とこれに自己整合された下部電極をパタ
   ーン形成する工程とを有することを特徴とする半導体装
   置の製造方法。
3. 【請求項３】 半導体基板上に絶縁膜を介して、下部電
   極材料膜及び強誘電体膜、上部電極材料膜を順次堆積す
   る工程と、 第１のマスクを用いて前記上部電極材料膜をエッチング
   して上部電極をパターン形成する工程と、 前記第１のマスクを除去する工程と、 前記上部電極及び露出した前記強誘電体膜上を含む表面
   上にチタンを含まない水素バリア膜を堆積する工程と、 前記水素バリア膜上に前記上部電極の領域を覆うように
   形成された第２のマスクを用いて前記水素バリア膜、前
   記強誘電体膜及び下部電極材料膜を順次エッチングし
   て、強誘電体膜とこれに自己整合された下部電極をパタ
   ーン形成する工程とを有することを特徴とする半導体装
   置の製造方法。
4. 【請求項４】 半導体基板上に絶縁膜を介して、下部電
   極材料膜、強誘電体膜、上部電極材料膜及びチタンを含
   まない水素バリア膜を順次堆積する工程と、 前記水素バリア膜上にシリコン窒化膜マスクをパターン
   形成する工程と、 前記シリコン窒化膜マスクを用いて前記水素バリア膜及
   び上部電極材料膜をエッチングして上部電極をパターン
   形成する工程と、 前記シリコン窒化膜マスク上に前記上部電極の領域を覆
   うように形成された第２のマスクを用いて前記強誘電体
   膜及び下部電極材料膜を前記上部電極より大きい面積を
   もってパターン加工して強誘電体キャパシタを形成する
   工程と、 前記強誘電体キャパシタを覆う層間絶縁膜を堆積し、前
   記シリコン窒化膜マスクをストッパとする研磨処理によ
   り前記層間絶縁膜を平坦化する工程とを有することを特
   徴とする半導体装置の製造方法。
5. 【請求項５】 半導体基板上に絶縁膜を介して、下部電
   極材料膜、強誘電体膜及び上部電極材料膜を順次堆積す
   る工程と、 第１のマスクを用いて前記上部電極材料膜及び強誘電体
   膜を順次エッチングして上部電極とこれに自己整合され
   た強誘電体膜をパターン形成する工程と、 前記第１のマスクを除去して前記上部電極及び露出した
   下部電極材料膜上を含む表面上にチタンを含まない水素
   バリア膜を堆積する工程と、 前記水素バリア膜上に前記上部電極の領域を覆って形成
   された第２のマスクを用いて水素バリア膜及び下部電極
   材料膜エッチングして下部電極をパターン形成する工程
   とを有することを特徴とする半導体装置の製造方法。
6. 【請求項６】 半導体基板を覆う絶縁膜のキャパシタ形
   成領域に溝を形成する工程と、 前記溝内にチタンを含まない水素バリア膜を形成する工
   程と、 前記溝内に前記水素バリア膜により底面及び側面が保護
   された状態で下部電極、強誘電体膜及び上部電極の積層
   構造からなる強誘電体キャパシタを埋め込み形成する工
   程とを有することを特徴とする半導体装置の製造方法。
7. 【請求項７】 半導体基板に絶縁膜を介して、下部電
   極、強誘電体膜及び上部電極の積層構造からなる強誘電
   体キャパシタを形成する工程と、 前記強誘電体キャパシタを覆って、少なくとも第１及び
   第２の層間絶縁膜の積層構造により構成され、第１及び
   第２の層間絶縁膜の間に前記強誘電体キャパシタに対す
   る水素拡散を抑制する少なくとも一層の水素バリア膜が
   埋め込まれている層間絶縁膜を形成する工程と、 前記層間絶縁膜上に前記強誘電体キャパシタに接続され
   る配線を形成する工程とを有することを特徴とする半導
   体装置の製造方法。
8. 【請求項８】 半導体基板に絶縁膜を介して、チタンを
   含まない水素バリア膜、下部電極材料膜、強誘電体膜及
   び上部電極材料膜を順次堆積する工程と、 第１のマスクを用いて前記上部電極材料膜をエッチング
   して上部電極をパターン形成する工程と、 前記上部電極を覆うように絶縁膜からなる第２のマスク
   を形成し、前記強誘電体膜、下部電極材料膜及び水素バ
   リア膜を順次ドライエッチングして、前記強誘電体キャ
   パシタとこれに整合された下部電極をパターン形成する
   と同時に、前記下部電極及び強誘電体膜の側面に前記水
   素バリア膜材料を含む再堆積膜を形成する工程と、 前記第２のマスク上を含む表面上に層間絶縁膜を堆積す
   る工程とを有することを特徴とする半導体装置の製造方
   法。
9. 【請求項９】 前記水素バリア膜あるいは前記第１乃至
   第３の水素バリア膜は、水素の拡散定数が１Ｅ−５ｃｍ
   ２／ｓ以下の金属酸化物であることを特徴とする請求項
   １乃至請求項８のいずれかに記載の半導体装置の製造方
   法。
10. 【請求項１０】 前記水素バリア膜は、比抵抗が１ｋΩ
    ｃｍ以上の金属酸化物であることを特徴とする請求項
    ３、５、６、７のいずれかに記載の半導体装置の製造方
    法。