JP3267555B2

JP3267555B2 - 強誘電体キャパシタ、強誘電体メモリ、及び、強誘電体キャパシタの製造方法

Info

Publication number: JP3267555B2
Application number: JP18108398A
Authority: JP
Inventors: 谷宏行金; 島巌國; 月博望; 元剛岩
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-06-26
Filing date: 1998-06-26
Publication date: 2002-03-18
Anticipated expiration: 2018-06-26
Also published as: JP2000022090A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体膜をキャ
パシタ膜として用いた不揮発性強誘電体メモリを含む半
導体集積回路及びその製造方法に関する。

【０００２】

【従来の技術】強誘電体をキャパシタ部に用いた不揮発
性メモリ（以下、ＦＲＡＭという）は、バッテリーレス
で、高速動作での使用が可能なため、非接触カード（Ｒ
Ｆ−ＩＤ：Radio Frequency-Identification）への展開
が始まりつつある。また、既存のＳＲＡＭ、フラッシュ
メモリ、ＤＲＡＭとの置き換え、ロジック混載等、ＦＲ
ＡＭへの期待は、大変大きなものとなっている。

【０００３】ここで、ＦＲＡＭは、下部電極（Ｐｔ）
と、上部電極（Ｐｔ）と、これらの電極の間に挟まれた
強誘電体膜（ＰｂＺｒ_1-xＴｉ_xＯ₃：以下、ＰＺＴとい
う）とから、構成されている。このように強誘電体膜の
上下にあるＰｔ電極材料の加工は技術的に難しい。この
ようなＦＲＡＭにおける従来の製造工程を、図２５及び
図２６に示す。

【０００４】図２５（ａ）からわかるように、Ｐｔから
なる下部電極用膜２００と、ＰＺＴからなる強誘電体用
膜２０２と、Ｐｔからなる上部電極用膜２０４とを、形
成する。続いて、フォトレジストを塗布してパターニン
グすることにより、フォトレジストマスク２０６を形成
する。

【０００５】次に、図２５（ｂ）からわかるように、フ
ォトレジストマスク２０６を用いて、ＲＩＥ法により上
部電極用膜２０４をドライエッチングする。これによ
り、上部電極２０４Ａを形成する。但し、このドライエ
ッチングの際にに、Ｐｔから構成された残さ２０８が形
成されてしまう。続いて、図２５（ｃ）からわかるよう
に、フォトレジストマスク２０６をアッシングにより除
去する。また、残さ２０８はウェット処理により除去す
る。

【０００６】次に、図２６（ａ）からわかるように、フ
ォトレジストを塗布してパターニングすることにより、
フォトレジストマスク２１０を形成する。続いて、図２
６（ｂ）からわかるように、強誘電体用膜２０２をエッ
チングして、強誘電体膜２０２Ａを形成する。但し、こ
のエッチングの際に、ＰＺＴ及びＰｔから構成された残
さ２１２が形成されてしまう。続いて、アッシングによ
りフォトレジストマスク２１０を除去する。また、主と
してＰＺＴからなる残さ２１２は、塩酸を用いた処理等
で除去することが可能であるので、塩酸処理で除去す
る。

【０００７】次に、図２６（ｃ）からわかるように、フ
ォトレジストを塗布してパターニングすることにより、
フォトレジストマスク２１３を形成する。続いて、この
フォトレジストマスク２１３を用いて、下部電極用膜２
００をエッチングすることにより、下部電極２００Ａを
形成する。但し、このエッチングの際に、Ｐｔから構成
された残さ２１４が形成されてしまう。次に、図２６
（ｄ）からわかるように、フォトレジストマスク２１３
をアッシングにより除去する。

【０００８】また、既存のＦＲＡＭデバイスは、ＤＲＡ
Ｍ、ロジックデバイス等の他のデバイスとの混載に不可
欠となる技術は未だ確立していない状況である。さら
に、高集積化に不可欠となる技術も確立していない状況
である。

【０００９】ＦＲＡＭキャパシタの例を図２７に示す。
この図２７からわかるように、上部電極３００形成用の
第１のフォトレジストマスクを形成し、ＲＩＥを行うこ
とにより、上部電極３００を形成する。続いて、強誘電
体膜３０２形成用の第２のフォトレジストマスクを形成
し、ＲＩＥを行うことにより、強誘電体膜３０２を形成
する。次に、下部電極３０４形成用の第３のフォトレジ
ストマスクを形成し、ＲＩＥを行うことにより、下部電
極３０４を形成する。この下部電極３０４のうち、図中
左側部分はプレート線３０４ａとして使用され、図中右
側の部分は本来的な下部電極３０４ｂとして使用され
る。

【００１０】

【発明が解決しようとする課題】上述したところからわ
かるように、第１の従来技術においては、図２５（ｃ）
からわかるように、エッチング後にＰｔからなる残さ２
０８が形成されてしまう。この残さ２０８は、ＥＫＣ−
２６５溶液により除去できる場合もあるが、完全には除
去できない場合も多い。このため、生産歩留まりを下げ
る要因となる。また、ＥＫＣ−２６５溶液は高価である
ため、コストの増加を招くことにもなる。さらに、図２
６（ｂ）からわかるように、強誘電体用膜２０２をエッ
チングする際にも、このような残さ２１２は形成され
る。この残さ２１２は主としてＰＺＴから構成されるた
め、塩酸処理等により比較的簡単に除去できるが、強誘
電体キャパシタ特性の劣化、特に信頼性の劣化が、懸念
される。

【００１１】また、図２６（ｃ）からわかるように、下
部電極用膜２００をエッチングする際にも、このような
残さ２１４は形成される。この残さ２１４は、図２６
（ｄ）に示すように、上部電極２０４Ａ側に倒れる場合
があり、このように倒れると上部電極２０４Ａと下部電
極２００Ａとの間で電気的ショートが発生してしまう。
このような残さをなるべく無くすためには、フォトレジ
ストマスクのテーパー角を例えば５０度以下に低く抑え
る必要がある。しかし、このようにテーパー角を設ける
と、下部電極２００Ａ、強誘電体膜２０２Ａ、上部電極
２０４Ａもテーパー形状となるため、下部側に向かって
面積が広くなり、微細化には不適切である。

【００１２】そこで、本発明は上記課題に鑑みてなされ
たものであり、強誘電体キャパシタ部分における加工に
おける問題を解決することを目的とする。すなわち、上
部電極や下部電極を形成する際に残さが生じたとして
も、これにより、両電極間が電気的にショートしないよ
うにした強誘電体キャパシタを提供することを目的とす
る。

【００１３】さらに、図２６（ｄ）に示す強誘電体キャ
パシタ上には、一般的にＳｉＯ₂からなるパッシベーシ
ョン膜が堆積される。このようなパッシベーション膜が
堆積された後、熱処理工程を付加すると、ＰＺＴからな
る強誘電体膜２０２Ａ中のＰｂがＰｔからなる上部電極
２０４Ａを介して、ＳｉＯ₂からなるパッシベーション
膜中に拡散する。このようにＰｂがパッシベーション膜
中に拡散すると、上部電極２０４Ａとパッシベーション
膜との接合が悪くなり、パッシベーション膜の剥がれ等
の問題が発生することが発明者の研究によりわかった。
このような問題が発生すると製品の歩留まりが悪くなる
という問題がある。

【００１４】そこで、本発明は上記課題に鑑みてなされ
たものであり、上部電極とパッシベーション膜とが剥が
れにくくした強誘電体キャパシタを提供することを目的
とする。すなわち、強誘電体膜中に含まれているＰｂが
上部電極を介してパッシベーション膜中に拡散するのを
抑制して、上部電極とパッシベーション膜との接合性を
向上させた強誘電体キャパシタを提供することを目的と
する。

【００１５】さらに図２７からわかるように、強誘電体
キャパシタを形成するに当たり、３枚のフォトレジスト
マスクを使用する必要があり、ＰＥＰも３回行う必要が
あった。また、強誘電体膜３０２を形成するためのエッ
チングの際に、プレート線３０４ａとして用いる下部電
極３００までもが必要以上にオーバーエッチングされて
しまうという問題があった。このようにプレート線３０
４ａ部分がオーバーエッチングされると、プレート線３
０４ａの抵抗が大きくなり、ＦＲＡＭ特性が劣化すると
いう問題があった。

【００１６】また、ＦＲＡＭデバイスを搭載した半導体
集積回路の、高集積化、多層配線化が難しい原因とし
て、前記強誘電体キャパシタに用いる強誘電体膜３０２
が、還元雰囲気、特に水素雰囲気に弱いという問題もあ
った。既存のＬＳＩ製造工程では、水素が混入するプロ
セスが殆どであり、ＦＲＡＭ作成上、大きな問題であっ
た。このような水素雰囲気の製造工程の一例として、多
層配線構造におけるビアホールを埋める工程が挙げられ
る。特に、アスペクト比が大きなビアを埋める方法とし
て、ＣＶＤ法によるＷの埋め込みが主として用いられ
る。しかし、このＷを埋め込む工程では、水素基が多く
発生するため、強誘電体膜３０２に大きなダメージを与
えてしまう。

【００１７】そこで、本発明は上記課題に鑑みてなされ
たものであり、少ないフォトレジストマスク数で製造可
能な強誘電体キャパシタを提供することを目的とする。
また、還元雰囲気で強誘電体がダメージを受けにくい構
造の強誘電体キャパシタを提供することを目的とする。

【００１８】

【課題を解決するための手段】上記課題を解決するため
本発明に係る強誘電体キャパシタは、下部電極と、この
下部電極上に形成された強誘電体膜と、この強誘電体膜
上に形成され、かつ、この強誘電体膜及び前記下部電極
よりも小さい面積の上部電極と、前記上部電極上に形成
された第１絶縁膜と、前記第１絶縁膜と前記上部電極と
を覆うように、且つ、前記強誘電体膜の上面と接するよ
うに、前記第１絶縁膜上と前記強誘電体膜上とに、前記
第１絶縁膜と同一材料で形成された第２絶縁膜と、を備
えることを特徴とする。

【００１９】また、本発明に係る強誘電体キャパシタの
製造方法は、導電性材料から構成された下部電極用薄膜
を形成する工程と、前記下部電極用薄膜上に、強誘電性
材料から構成された強誘電体用薄膜を形成する工程と、
前記強誘電体用薄膜上に、導電性材料からなる上部電極
用薄膜を形成する工程と、前記上部電極用薄膜上に第１
絶縁膜用薄膜を形成し、この第１絶縁膜用薄膜をパター
ニングすることにより第１絶縁膜を形成する工程と、前
記第１絶縁膜をマスクとして用いて、前記上部電極用薄
膜をエッチングすることにより、上部電極を形成する工
程と、前記第１絶縁膜上と前記強誘電体用薄膜上とに、
前記第１絶縁膜用薄膜と同一材料で第２絶縁膜用薄膜を
形成し、この第２絶縁膜用薄膜をパターニングすること
により、前記第１絶縁膜と前記上部電極とを覆うよう
に、前記第１絶縁膜よりも大きい面積の第２絶縁膜を形
成する工程と、前記強誘電体用薄膜をエッチングして、
前記第２絶縁膜と接する上面を有する強誘電体膜を形成
する工程と、前記第２絶縁膜をマスクとして用いて、前
記下部電極用薄膜をエッチングすることにより、下部電
極を形成する工程と、を備えたことを特徴とする。

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【発明の実施の形態】〔第１実施形態〕本実施形態は、
上部電極を形成する際にマスクとして用いた絶縁膜をそ
のまま残存させるとともに、下部電極を形成する際にマ
スクとして用いた絶縁膜もそのまま残存させることによ
り、下部電極を形成する際に生じた残さが、上部電極と
接触しないようにしたものである。より詳しくを、以
下、図面に基づいて説明する。

【００２６】図１及び図２は本実施形態に係る強誘電体
キャパシタの製造工程を説明するための工程断面図であ
る。

【００２７】図１（ａ）からわかるように、絶縁性下地
層上に、導電性材料であるＰｔからなる下部電極用薄膜
１０と、ＰＺＴからなる強誘電体用薄膜１２と、導電性
材料であるＰｔからなる上部電極用薄膜１４とを、順
次、スパッタリング等により形成する。続いて、上部電
極用薄膜１４上にプラズマＣＶＤ法により酸化膜（第１
絶縁膜用薄膜）１６を３０００オングストロームの厚さ
で形成する。次に、この酸化膜１６上にフォトレジスト
を塗布してパターニングすることにより、上部電極形成
用のフォトレジストマスク１８を形成する。

【００２８】次に、図１（ｂ）からわかるように、ＲＩ
Ｅ等により酸化膜１６をエッチングして、酸化膜マスク
（第１絶縁膜）１６Ａを形成する。続いて、フォトレジ
ストマスク１８をアッシングにより除去する。

【００２９】次に、図１（ｃ）からわかるように、酸化
膜マスク１６Ａを用いて、上部電極用薄膜１４をＲＩＥ
等によりドライエッチングすることにより、上部電極１
４Ａを形成する。このエッチングの際には、酸化膜マス
ク１６Ａの側壁にＰｔからなる若干の残さ２０が残るこ
ともある。

【００３０】次に、図１（ｄ）からわかるように、上部
電極１４Ａ上と強誘電体用薄膜１２上とに、プラズマＣ
ＶＤ法により酸化膜（第２絶縁膜用薄膜）２２を３００
０オングストロームの厚さで形成する。続いて、フォト
レジストを塗布してパターニングすることにより、強誘
電体膜形成用のフォトレジストマスク２４を形成する。

【００３１】次に、図２（ａ）からわかるように、フォ
トレジストマスク２４を用いて、酸化膜２２をエッチン
グすることにより、酸化膜マスク（第２絶縁膜）２２Ａ
を形成する。このエッチングの際に、ＰＺＴからなる残
さ２６が生じるが、これは塩酸処理により比較的容易に
除去できるので、これにより除去する。

【００３２】次に、図２（ｂ）からわかるように、この
フォトレジストマスク２４を用いて、強誘電体用薄膜１
２をＲＩＥによりエッチングすることにより、強誘電体
膜１２Ａを形成する。このエッチング際に、Ｐｔ及びＰ
ＺＴからなる残さ２８が形成される。残さ２８のうちＰ
ＺＴからなる部分は、塩酸処理により比較的容易に除去
できるので、これにより除去する。残さ２８のうちＰｔ
からなる部分は、次工程である下部電極を形成する工程
で、下部電極用薄膜１０をエッチングする際に同時に除
去する。

【００３３】次に、図２（ｃ）からわかるように、フォ
トレジストマスク２４をアッシングにより除去する。続
いて、酸化膜マスク２２Ａを用いて、下部電極用薄膜１
０をＲＩＥによりドライエッチングすることにより、下
部電極１０Ａを形成する。このエッチングの際に、Ｐｔ
からなる残さ２９が生じる。但し、上部電極１４Ａ形成
時に生じた残さ２０と、下部電極１０Ａ形成時に生じた
残さ２９とは、酸化膜マスク１６Ａ、２２Ａにより遮断
されているため、電気的にはショートしない。以上のよ
うに、本実施形態に係る強誘電体キャパシタによれば、
酸化膜マスク１６Ａ、２２Ａを絶縁膜として残存させて
用いることとしたので、上部電極１４Ａや下部電極１０
Ａを形成する際に残さ２０、２９が生じたとしても、従
来のように上部電極１４Ａと下部電極１０Ａとの間で電
気的ショートが起きるのを防止することができる。この
ように電気的ショートを防止することにより、製品の歩
留まりを向上させることができる。

【００３４】また、従来のようにＰｔからなる残さ２
０、２９を除去するためにＥＫＣ−２６５等の高価な溶
液を使う必要がなくなる。このため、製造原価の低減を
図ることができる。

【００３５】しかも、Ｐｔからなる残さ２０、２９を残
存させてもよい構造であるので、この強誘電体キャパシ
タのプロファイルを急峻にすることができ、この強誘電
体キャパシタを有する半導体集積回路の微細化に寄与す
ることができる。

【００３６】なお、本発明はこの実施形態に限定される
ものではなく、種々に変形可能である。例えば、強誘電
体キャパシタ用の上部電極１４Ａ又は下部電極１０Ａの
材料としては、Ｐｔばかりでなく、Ｉｒ、ＩｒＯ_x、Ｉ
ｒＯ₂、ＲｕＯ_x、ＲｕＯ₂等を用いて形成することもで
き、また、上部電極１４Ａと下部電極１０Ａの材料が異
なるものであってもよい。

【００３７】また、強誘電体膜１２Ａの材料としては、
ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃）ばかりでなく、ＰＬ
ＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ₃）、ＳＢＴ
（ＳｒＢｉ₂Ｔａ₂Ｏ₉）等の強誘電体材料を用いて形成
することもできる。

【００３８】また、残さ用の絶縁膜としての酸化膜マス
ク１６Ａ、２２Ａは、材料として酸化膜（ＳｉＯ₂）を
用いたが、窒化膜（ＳｉＮ）等の絶縁膜を用いることも
できる。また、残さ用の絶縁膜１６Ａ、２２Ａの材料と
して、互いに異なるものを用いることもできる。

【００３９】さらに、酸化膜マスク２２Ａをマスクとし
て用いて、強誘電体用薄膜１２をエッチングすることも
できる。すなわち、図２（ａ）に示す状態でフォトレジ
ストマスク２４を除去し、酸化膜マスク２２Ａをマスク
にして強誘電体用薄膜１２と下部電極用薄膜１０とをエ
ッチングして、強誘電体膜１２Ａと下部電極１０Ａとを
形成することもできる。但し、この場合は酸化膜マスク
２２Ａの膜厚を厚くする必要がある。

【００４０】〔第２実施形態〕本実施形態は強誘電体キ
ャパシタを構成する上部電極を第１上部電極と第２上部
電極と第３上部電極の３層構造とし、第１上部電極と第
３上部電極のうちの少なくとも一方を、第２上部電極と
は異なる大きさの結晶粒界を有する材料で形成すること
により、熱処理により強誘電体膜からパッシベーション
膜へＰｂが拡散しないようにしたものである。より詳し
くを、以下、図面に基づいて説明する。図３乃至図６は
本実施形態に係る強誘電体キャパシタの製造工程を説明
するための工程断面図であり、図７は図３（ｂ）の状態
における下部電極と強誘電体膜の結晶粒界の様子を示す
図であり、図８は図３（ｄ）の状態における強誘電体キ
ャパシタの結晶粒界の様子を示す図である。

【００４１】図３（ａ）からわかるように、絶縁性下地
層としてのＳｉＯ₂層３０上に、Ｔｉ層３２とＰｔ層３
４とを、スパッタリングにより堆積する。本実施形態に
おいては、Ｔｉ層３２は２００オングストロームの厚さ
で堆積し、Ｐｔ層３４は２０００オングストロームの厚
さで堆積する。続いて、ＰＺＴ（膜強誘電体用薄膜）３
６をゾルゲル法あるいはスパッタリングにより堆積す
る。本実施形態においては、ＰＺＴ膜３６は３０００オ
ングストロームの厚さで堆積する。

【００４２】次に、図３（ｂ）からわかるように、酸素
中で６５０℃の熱処理を行って、ＰＺＴ膜３６を結晶化
させる。この際には、Ｔｉ層３２も酸化されて、ＴｉＯ
_x膜３２Ａに変化する。図７はこの状態におけるＰＺＴ
層３６とＰｔ層３４とＴｉＯ_x層３２の断面を拡大して
詳細に示す図である。この図７からわかるように、Ｐｔ
のグレイン中にＴｉＯ_xが入り込んでいる。つまり、Ｔ
ｉＯ_xによりＰｔのグレインがつまっているのがわか
る。

【００４３】次に、図３（ｃ）からわかるように、ＰＺ
Ｔ膜３６上に、Ｐｔ層３８とＴｉ層４０とＰｔ層４２と
を、スパッタリングにより堆積する。本実施形態におい
ては、Ｐｔ層３８は１０００オングストロームの厚さで
堆積し、Ｔｉ層４０は１００オングストロームの厚さで
堆積し、Ｐｔ層４２は５００オングストロームの厚さで
堆積する。

【００４４】次に、図３（ｄ）からわかるように、酸素
中で６５０℃の熱処理を行う。この際、Ｔｉ層４０は凝
集して酸化し、ＴｉＯ_x層４０Ａとなる。図８はこの状
態における断面を拡大して示す図である。この図８から
わかるように、Ｐｔ層３８とＰｔ層４２とは、ＴｉＯ_x
層４０Ａを介さずに、直接的に導通する部分が生じる。
この熱処理の際にＰＺＴ膜３６から拡散されるＰｂは、
このＴｉＯ_x層４０Ａに吸収される。また、Ｐｔ層４２
とＴｉＯ_x層４０ＡとＰｔ層３８とは、それぞれ、独立
の粒界を有する。

【００４５】次に、図４（ａ）からわかるように、Ｐｔ
層４２上にプラズマＣＶＤ法により酸化膜４４を５００
０オングストロームの厚さで形成する。次に、この酸化
膜４４上にフォトレジストを塗布してパターニングする
ことにより、上部電極形成用のフォトレジストマスク４
６を形成する。

【００４６】次に、図４（ｂ）からわかるように、ＲＩ
Ｅ等により酸化膜４４をエッチングして、酸化膜マスク
４４Ａを形成する。続いて、フォトレジストマスク４６
をアッシングにより除去する。

【００４７】次に、図４（ｃ）からわかるように、酸化
膜マスク４４Ａを用いて、Ｐｔ層４２とＴｉＯ_x層４０
ＡとＰｔ層３８とを、ＲＩＥ等によりドライエッチング
することにより、上部電極４８を形成する。このエッチ
ングの際には、酸化膜マスク４４Ａの側壁にＰｔからな
る若干の残さ５０が残ることもある。

【００４８】次に、図４（ｄ）からわかるように、上部
電極４８の加工後の強誘電体キャパシタ上に、プラズマ
ＣＶＤ法により酸化膜５２を５００〜５０００オングス
トロームの厚さで形成する。続いて、フォトレジストを
塗布してパターニングすることにより、強誘電体膜用の
フォトレジストマスク５４を形成する。

【００４９】次に、図５（ａ）からわかるように、フォ
トレジストマスク５４を用いて、酸化膜５２をエッチン
グすることにより、酸化膜マスク５２Ａを形成する。こ
のエッチングの際に、ＰＺＴからなる残さ５６が生じる
が、これは塩酸処理により比較的容易に除去できるの
で、これにより除去する。

【００５０】次に、図５（ｂ）からわかるように、この
フォトレジストマスク５４を用いて、ＲＩＥによりＰＺ
Ｔ層３６をエッチングすることにより、強誘電体膜５８
を形成する。このエッチング際に、ＰＺＴからなる残さ
が形成されるが、塩酸処理により比較的容易に除去でき
るので、これにより除去する。

【００５１】次に、図５（ｃ）からわかるように、フォ
トレジストマスク５４をアッシングにより除去する。続
いて、酸化膜マスク５２Ａを用いて、Ｐｔ層３４とＴｉ
Ｏ_x層３２Ａとを、ＲＩＥによりドライエッチングする
ことにより、下部電極６０を形成する。このエッチング
の際に、Ｐｔからなる残さ６２が生じることがあるが、
上部電極４８形成時に生じた残さ５０と、下部電極６０
形成時に生じた残さ６２とは、酸化膜マスク４４Ａ、５
２Ａにより遮断されているため、電気的にはショートし
ない。

【００５２】次に、図６（ａ）からわかるように、この
強誘電体キャパシタの上に、プラズマＣＶＤ法により、
ＳｉＯ₂からなるパッシベーション膜６４を５０００オ
ングストロームの厚さで形成する。

【００５３】次に、図６（ｂ）からわかるように、上述
した上部電極４８上に、コンタクト開孔形成用のフォト
レジストマスク６６を形成する。

【００５４】次に、図６（ｃ）からわかるように、Ｓｉ
Ｏ₂からなるパッシベーション膜６４をドライエッチン
グ法によりエッチングして、コンタクト開孔６８を形成
する。ＳｉＯ₂からなるパッシベーション膜６４と、上
部電極４８のＰｔ層との、エッチング選択比は大きいた
め、上部電極４８のＰｔ層のオーバーエッチ量は少なく
てすむ。このため、上部電極４８のＰｔ層の膜厚は薄く
ても足りる。

【００５５】次に、図６（ｄ）からわかるように、フォ
トレジストマスク６６をアッシングにより除去する。続
いて、ＴｉＮ／Ａｌを堆積して、ＲＩＥによりパターニ
ングすることにより、配線７０を形成する。

【００５６】以上のように、本実施形態に係る強誘電体
キャパシタによれば、図３（ｄ）からわかるように、熱
処理によりＰＺＴ膜３６から拡散されるＰｂはＴｉＯ_x
膜４０Ａにより吸収されるので、この後堆積されるＳｉ
Ｏ₂からなるパッシベーション膜へＰｂが拡散しないよ
うにすることができる。このため、ＳｉＯ₂膜の剥がれ
を防止でき、製品レベルでの歩留まりの低下を抑制する
ことができる。

【００５７】また、Ｐｔ膜４２表面上での触媒による水
素の活性化を生じないようにすることができるので、強
誘電体膜形成用のＰＺＴ膜３６の還元を生じにくくする
ことができる。このため、還元雰囲気下での強誘電体膜
形成用のＰＺＴ膜３６の分極量低下も抑制することがで
きる。

【００５８】しかも、図６（ｂ）からわかるように、パ
ッシベーション膜６４にコンタクト開孔６８を形成する
ためのプロセスを容易にして、生産性を向上させること
ができる。より詳しくは、上部電極の構造としてＴｉＯ
_x膜がＰｔ膜上に存在すると、このＴｉＯ_x膜をコンタク
ト開孔形成の際にエッチングする必要が生じる。しか
し、ＴｉＯ_x膜はエッチングレートが遅いため、コンタ
クト開孔を形成するのに時間がかかり、生産性が低下す
る。これに対して、本実施形態のように、Ｐｔ膜４２を
ＴｉＯ_x膜４０Ａ上に形成すれば、Ｐｔ膜４２にコンタ
クト開孔を形成する必要はないので、パッシベーション
膜６４にのみコンタクト開孔を形成すれば足りる。した
がって、コンタクト開孔の形成に要する時間を短縮する
ことができる。

【００５９】また、上部電極の構造としてＴｉＯ_x膜が
Ｐｔ膜上に存在すると、ＴｉＯ_xとＰｔ膜のエッチング
選択比が小さいので、ＴｉＯ_x膜をエッチングしてコン
タクト開孔を形成する際に、Ｐｔ膜もオーバーエッチン
グしてしまうおそれがある。これに対して、本実施形態
によれば、ＳｉＯ₂からなるパッシベーション膜６４
と、上部電極４８のＰｔ膜４２との、エッチング選択比
は大きいので、パッシベーション膜６４にコンタクト開
孔６８を形成する際に、Ｐｔ膜４２をオーバーエッチン
グしてしまう量を少なくすることができる。

【００６０】次に、図９乃至図１１に基づいて、第２実
施形態の変形例を説明する。

【００６１】図９は本変形例にかかる強誘電体キャパシ
タの製造工程を説明するための工程断面図の一部であ
り、図１０は本変形例に係る強誘電体キャパシタを示す
図であり、図１１はその結晶粒界の様子を示す図であ
る。

【００６２】図９（ａ）からわかるように、絶縁性下地
層としてのＳｉＯ２層３０上に、Ｐｔ層７２とＴｉ層７
４とＰｔ層７６とを、スパッタリングにより堆積する。
本実施形態においては、Ｐｔ層７２は１０００オングス
トロームの厚さで堆積し、Ｔｉ層７４は２００オングス
トロームの厚さで堆積し、Ｐｔ層７６は１０００オング
ストロームの厚さで堆積する。

【００６３】次に、図９（ｂ）からわかるように、Ｐｔ
層７６上に、強誘電体用薄膜としてのＰＺＴ膜３６をゾ
ルゲル法あるいはスパッタリングにより堆積する。本実
施形態においては、ＰＺＴ膜３６は３０００オングスト
ロームの厚さで堆積する。

【００６４】次に、図９（ｃ）からわかるように、酸素
中で６５０℃の熱処理を行って、ＰＺＴ膜３６を結晶化
させる。この際には、Ｔｉ層７４も酸化されて、ＴｉＯ
_x膜７４Ａに変化する。

【００６５】以降の工程は、上述した実施形態と同様の
ものであるので、ここでは、その詳しい説明は省略す
る。図１０は配線７０を形成した後の図であり、図６
（ｄ）に相当する図である。図１１に、この状態におけ
る上部電極４８とＰＺＴ膜３６と下部電極７８のグレイ
ンの様子を詳細に示す。この図１１からわかるように、
下部電極７８においても上部電極４８と同様に、Ｐｔの
グレイン中にＴｉＯ_xが入り込んでいる。つまり、Ｔｉ
Ｏ_xによりＰｔのグレインがつまっているのがわかる。

【００６６】本発明は、上記実施形態に限定されず種々
に変形可能である。例えば、Ｔｉ層４０、７４の材料と
しては、Ｔｉの他、Ｌａ、Ｓｒ、Ｚｒ、Ｉｒ、Ｒｕ、Ｒ
ｅ、Ｒｈ、Ｔｌ、Ｏｓ、Ｗ、Ｃａ等を用いても、同様の
効果が得られる。この場合は、Ｐｔ膜における粒界部
に、それぞれ、ＬａＯ_x、ＳｒＯ_x、ＺｒＯ_x、ＩｒＯ_x、
ＲｕＯ_x、ＲｅＯ_x、ＲｈＯ_x、ＴｌＯ_x、ＯｓＯ_x、Ｗ
Ｏ_x、ＣａＯ_xが存在し、これが強誘電体膜５８から拡散
するＰｂを吸収する役割を果たす。すなわち、Ｐｔ層３
８の有する結晶粒界の大きさ（結晶の大きさ）よりも、
その上下層に形成される層の結晶粒界の大きさの方が小
さければ、中間層であるＰｔ層３８の結晶の間に、小さ
い結晶が入り込み、本実施形態と同様の作用を奏するこ
とができる。また、これら上下層を形成する結晶粒界の
方が、これら上下層の間に形成された中間層の結晶粒界
よりも大きい場合でも、本実施形態と同様の作用を奏す
ることができる。さらに、上下層を形成する材料は、互
いに異なる材料であってもよく、その場合、上層の有す
る結晶粒界の大きさと下層の有する結晶粒界の大きさ
は、異なるものとなる。つまり、極言すれば、３層構造
からなる上部電極の中間層で結晶の連続性が遮断され、
強誘電体膜５８から拡散するＰｂのストッパとしての機
能が発揮されれば足りる。

【００６７】また、強誘電体膜５８の材料としては、Ｐ
ＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃）ばかりでなく、ＰＬＺ
Ｔ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ₃）、ＳＢＴ（Ｓ
ｒＢｉ₂Ｔａ₂Ｏ₉）等の強誘電体材料を用いて形成する
こともできる。

【００６８】さらに、上部電極４８を構成するＴｉ層７
４の膜厚としては、１ｎｍ（１０オングストローム）以
上であればＰｂ拡散を抑制する効果があることがわかっ
た。また、このＴｉ層７４の膜圧が１００ｎｍ（１００
０オングストローム）を超えるとＴｉＯ₂による抵抗の
増大が大きくなって、Ｐｔ層４２とＰｔ層３８間の抵抗
も大きくなり、実用性がないこともわかった。実用レベ
ルとしてより好ましいＴｉ層７４の膜厚としては、５ｎ
ｍ〜１０ｎｍの範囲である。

【００６９】〔第３実施形態〕本実施形態は、上部電極
形成用のマスクを用いて、保護絶縁膜用薄膜と強誘電体
用薄膜と下部電極用薄膜とを、一括してエッチングする
ことにより、必要なマスク数の削減を図ったものであ
る。より詳しくを、以下、図面に基づいて説明する。

【００７０】図１２乃至図１６は本実施形態にかかる強
誘電体キャパシタを有する半導体集積回路の製造工程を
説明するための工程断面図である。これら図１２乃至図
１６においては、図中左側が強誘電体キャパシタの形成
される領域であり、図中右側がその他の混載デバイスの
形成される領域である。図１７は図１６における強誘電
体キャパシタ部分を拡大して示す断面図である。図１８
及び図１９は強誘電体キャパシタの製造工程をより詳細
に説明するための工程断面図である。

【００７１】図１２（ａ）からわかるように、ＳＴＩ
（shallow trench isolation）又はロコス酸化膜等によ
り、半導体基板８１上にフィールド酸化膜８０を形成す
る。次に、スイッチングＭＯＳトランジスタ８２を作成
後、第１層間絶縁膜（ＢＰＳＧ）８４を形成し、ＣＭＰ
（chemical mechanical polishing）により平坦化す
る。

【００７２】次に、図１２（ｂ）からわかるように、第
１層間絶縁膜８４にコンタクト開孔８４Ｈを形成する。
続いて、スパッタリング法によりＴｉ、ＴｉＮを蒸着
し、ＣＶＤ法によりＷを堆積し、これらをコンタクト開
孔８４Ｈに埋め込んで、コンタクトプラグ用薄膜８３を
形成する。次に、エッチバック又はＣＭＰを行って、コ
ンタクトプラグ用薄膜８３をエッチングするとともに、
第１層間絶縁膜８４の表面を露出して、平坦化し、コン
タクトプラグ８６を形成する。

【００７３】次に、図１３（ａ）からわかるように、こ
の上に、ＣＶＤ法等により、ＳｉＮ膜８８と酸化膜（絶
縁性下地層）９０とを順次堆積する。次に、図１３
（ｂ）からわかるように、この酸化膜９０上に、スパッ
タリング等により、Ｔｉ層９２とＰｔ層９４とを蒸着す
る。これらＴｉ層９２とＰｔ層９４とにより下部電極用
薄膜９６が形成される。続いて、Ｐｔ層９４上にスパッ
タリング等により、ＰＺＴからなる強誘電体用薄膜９８
を形成する。次に、この強誘電体用薄膜９８上に、スパ
ッタリング等によりＰｔ層を蒸着して、上部電極用薄膜
１００を形成する。次に、図１４（ａ）からわかるよう
に、上部電極用薄膜１００をＲＩＥによりパターニング
して、上部電極１００Ａを形成する。続いて、この上
に、プラズマＣＶＤ又はスパッタリングにより、ＴｉＯ
_x又はＳｉ_xＮ_y又は誘電体等からなる保護絶縁膜用薄膜
１０２を堆積する。本実施形態では、この保護絶縁膜用
薄膜１０２は１０００オングストロームの膜厚で堆積す
る。保護絶縁膜用薄膜１０２は、強誘電体用薄膜９８を
水素から守るバリア膜として働く。

【００７４】次に、図１４（ｂ）からわかるように、下
部電極形成用にパターニングされたフォトレジストマス
クを形成し、ＲＩＥにより、保護絶縁膜用薄膜１０２と
強誘電体用薄膜９８とＰｔ層９４とＴｉ層９２とを、一
括してエッチングする。これにより、保護絶縁膜１０２
Ａと、強誘電体膜９８Ａと、下部電極９６Ａとが形成さ
れ、強誘電体キャパシタが形成される。

【００７５】次に、図１５（ａ）からわかるように、こ
の上に、プラズマＣＶＤにより、第２層間絶縁膜１０４
を堆積し、平坦化する。続いて、パターニングされたフ
ォトレジストマスクを形成し、ＲＩＥにより、第２層間
絶縁膜１０４にコンタクト開孔１０４Ｈを形成する。次
に、Ｔｉ／ＴｉＮをスパッタリングにより蒸着し、さら
に、ＣＶＤによりＷを埋め込んで、コンタクト開孔１０
４Ｈを埋め込む。これにより、Ｔｉ／ＴｉＮ／Ｗからな
る配線層用薄膜１０６を形成する。その後、この配線層
用薄膜１０６をＣＭＰによりエッチングして、平坦化す
る。なお、Ｗの代わりに、Ａｌ、ＡｌＳｉ、Ｃｕ、Ａｌ
Ｃｕ、Ｐｔ等を用いてもかまわない。

【００７６】次に、図１５（ｂ）からわかるように、配
線層用薄膜１０６をパターニングして、トランジスタ部
と強誘電体キャパシタの上部電極との間を結ぶ配線１０
６Ａや、強誘電体キャパシタの下部電極の引き出し配線
１０６Ｂを形成する。この際には、ＦＲＡＭ以外の混載
用デバイスの第１層配線１０６Ｃも同様に形成する。続
いて、プラズマＣＶＤにより、第３層間絶縁膜１０８を
堆積し、平坦化する。次に、図１６からわかるように、
第３層間絶縁膜１０８にビット線引き出し電極用のコン
タクト開孔１０８Ｈを形成する。続いて、この上に、ス
パッタリングによりＴｉ／ＴｉＮを堆積し、さらに、Ｃ
ＶＤによりＷをコンタクト開孔１０８Ｈに埋め込む。な
お、Ｗの代わりに、Ａｌ、ＡｌＳｉ、Ｃｕ、ＡｌＣｕ、
Ｐｔ等を用いてもかまわない。次に、Ａｌをスパッタリ
ングにより堆積し、パターニングすることにより、ＦＲ
ＡＭ部とＦＲＡＭ部以外の混載デバイスに関して、第２
配線１１０を形成する。この状態における強誘電体キャ
パシタ部分を拡大すると、図１７に示すようになる。

【００７７】次に図１８及び図１９に基づいて、強誘電
体キャパシタ部分の製造過程をより詳細に説明する。

【００７８】図１８（ａ）からわかるように、酸化膜
（絶縁性下地層）９０上に、Ｔｉ層９２とＰｔ層９４と
強誘電体用薄膜９８と上部電極用薄膜１００を形成す
る。Ｔｉ層９２とＰｔ層９４とで、下部電極用薄膜９６
が形成される。

【００７９】次に、図１８（ｂ）からわかるように、上
部電極用薄膜１００を第１のフォトレジストマスクを用
いＲＩＥによりパターニングして、上部電極１００Ａを
形成する。この際には、上部電極１００Ａ以外の部分の
強誘電体用薄膜９８表面側もエッチングされる。このた
め、上部電極１００Ａ下側の強誘電体用薄膜９８Ｃの膜
厚は、それ以外の部分の強誘電体用薄膜９８Ｌ、９８Ｒ
の膜よりも、厚くなる。また、上部電極１００Ａ下側の
強誘電体用薄膜９８Ｃの飽和分極量は、それ以外の部分
の強誘電体用薄膜９８Ｌ、９８Ｒの飽和分極量よりも大
きくなる。なぜなら、強誘電体用薄膜９８Ｌ、９８Ｒに
は、上部電極１００Ａの加工時にＲＩＥにより直接的に
ダメージが入るためである。

【００８０】次に、図１８（ｃ）からわかるように、保
護絶縁膜用薄膜１０２を堆積する。次に、図１９（ａ）
からわかるように、保護絶縁膜用薄膜１０２と強誘電体
用薄膜９８とＰｔ層９４とＴｉ層９２とを、第２のフォ
トレジストマスクを用い一括してエッチングする。平面
視におけるこの第２のフォトレジストマスクの大きさ
は、前述した第１のフォトレジストマスクの大きさより
も、大きいものである。これにより、保護絶縁膜１０２
Ａと、強誘電体膜９８Ａと、下部電極９６Ａとが形成さ
れ、強誘電体キャパシタが形成される。なお、上部電極
１００Ａ上の保護絶縁膜１０２Ｃの膜厚と、これ以外の
部分の保護絶縁膜１０２Ｌ、１０２Ｒの膜厚とは、ほぼ
同程度のものである。

【００８１】次に、図１９（ｂ）からわかるように、第
２層間絶縁膜１０４を形成する。続いて、第２層間絶縁
膜１０４の上部電極１００Ａ上と下部電極９６Ａ上と
に、コンタクト開孔１０４Ｈを形成する。すなわち、上
部電極１００Ａに対しては、第２層間絶縁膜１０４と保
護絶縁膜１０２Ｃを貫通するコンタクト開孔１０４Ｈ
を、ドライエッチングにより形成する。下部電極９６Ａ
に対しては、第２層間絶縁膜１０４と保護絶縁膜１０２
Ｌと強誘電体膜９８Ａを貫通するコンタクト開孔１０４
Ｈを、ドライエッチングにより形成する。これらコンタ
クト開孔１０４Ｈを形成する際には、強誘電体膜９８Ａ
や保護絶縁膜１０２Ａによる残さ１１２ができやすい。
但し、図１９（ｃ）からわかるように、この残さ１１２
は塩酸処理などで除去することが可能である。これ以降
は、上述したところからわかるように、図１５（ａ）に
示す配線層用薄膜１０６を形成する工程以下を行ってい
く。

【００８２】以上のように、本実施形態に係る強誘電体
キャパシタによれば、２枚のフォトレジストマスクで強
誘電体キャパシタを製造することとしたので、従来と比
べて少ないフォトレジストマスク数で製造することがで
きる。すなわち、従来においては３枚のフォトレジスト
マスクを必要としていたのに対し、本実施形態によれば
２枚のフォトレジストマスクで強誘電体キャパシタを製
造することができる。具体的には、図１９（ａ）からわ
かるように、保護絶縁膜用薄膜１０２と強誘電体用薄膜
９８とＰｔ層９４とＴｉ層９２とを、第２のフォトレジ
ストマスクを用い一括してエッチングして、保護絶縁膜
１０２Ａと強誘電体膜９８Ａと下部電極９６Ａとを形成
することとしたので、従来よりフォトレジストマスク数
を１枚削減することができる。このようにフォトレジス
トマスク数を削減することにより、ＰＥＰ数を削減する
ことができ、製造コストの低減を図ることができる。

【００８３】しかも、強誘電体膜９８Ａは保護絶縁膜１
０２で覆われているので、還元雰囲気であっても強誘電
体膜９８Ａはダメージを受けにくくすることができる。
これにより強誘電体キャパシタの特性の劣化を防止する
ことができる。

【００８４】なお、本発明はこの実施形態に限定される
ものではなく、種々に変形可能である。例えば、強誘電
体キャパシタ用の上部電極１００Ａ又は下部電極９６Ａ
の材料としては、Ｐｔばかりでなく、Ｉｒ、ＩｒＯ_x、
ＩｒＯ₂、ＲｕＯ_x、ＲｕＯ₂等を用いて形成することも
でき、また、上部電極１００Ａと下部電極９６Ａの材料
が異なるものであってもよい。

【００８５】また、強誘電体膜９８Ａの材料としては、
ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃）ばかりでなく、ＰＬ
ＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ₃）、ＳＢＴ
（ＳｒＢｉ₂Ｔａ₂Ｏ₉）等の強誘電体材料を用いて形成
することもできる。

【００８６】〔第４実施形態〕本実施形態は強誘電体キ
ャパシタを他の混載デバイス用の最上層配線層の形成が
完了した後に形成することにより、他の混載デバイス用
の配線層形成時における熱処理による強誘電体キャパシ
タへのダメージを回避するとともに、これら配線層を高
融点金属で構成することにより、その熱処理にも配線層
が耐え得るようにしたものである。より詳しくを、以
下、図面に基づいて説明する。

【００８７】図２０乃至２４は、本実施形態に係る強誘
電体キャパシタを有する半導体集積回路の製造工程を説
明するための工程断面図である。

【００８８】図２０（ａ）からわかるように、ＳＴＩ
（shallow trench isolation）又はロコス酸化膜等によ
り、半導体基板上１１０にフィールド酸化膜１１２を形
成する。次に、スイッチングＭＯＳトランジスタ１１４
を作成後、第１層間絶縁膜（ＢＰＳＧ）１１６を形成
し、ＣＭＰ（chemical mechanical polishing）により
平坦化する。

【００８９】次に、図２０（ｂ）からわかるように、第
１層間絶縁膜１１６にコンタクト開孔１１６Ｈを形成す
る。続いて、スパッタリング法によりＴｉ、ＴｉＮを蒸
着し、ＣＶＤ法によりＷを堆積し、これらをコンタクト
開孔１１６Ｈに埋め込んで、コンタクトプラグ層１１８
を形成する。

【００９０】次に、図２１（ａ）からわかるように、Ｃ
ＤＥ（chemical dry etching）により、表面上に堆積さ
れたＷをエッチバックする。この際、Ｔｉ／ＴｉＮはエ
ッチングされずに残る。これにより、コンタクト開孔１
１６Ｈにコンタクトプラグ１１８Ａが形成される。

【００９１】次に、図２１（ｂ）からわかるように、Ｃ
ｕをスパッタリングにより堆積した後、ＲＩＥ加工する
ことにより、第１層配線１２０を形成する。ここで第１
層配線１２０の材料として、ＡｌではなくＣｕを用いた
のは、後の工程で強誘電体膜を形成する温度が５５０℃
程度であるため、この温度で溶解しない材質のものを使
用する必要があるからである。続いて、第２層間絶縁膜
１２２を堆積して、ＣＭＰにより平坦化する。次に、こ
の第２層間絶縁膜１２２にＲＩＥ等によりコンタクト開
孔１２２Ｈを形成する。続いて、この上に減圧ＣＶＤに
よりＷを堆積して、このＷをコンタクト開孔１２２Ｈに
埋め込んで、エッチバックすることにより、コンタクト
プラグ１２４を形成する。

【００９２】次に、図２２（ａ）からわかるように、ス
パッタリングでＴｉ／ＴｉＮ／Ｃｕ／ＴｉＮを蒸着し、
ＲＩＥにより加工することにより、第２層配線１２６を
形成する。ここで第２層配線１２６の材料として、Ａｌ
ではなくＣｕを用いたのは、後の工程で強誘電体膜を形
成する温度が５５０℃程度であるため、この温度で溶解
しない材質のものを使用する必要があるからである。本
実施形態においては、この第２層配線１２６が最上層配
線層である。次に、第３層間絶縁膜１２８を堆積し、Ｃ
ＭＰにより平坦化する。続いて、この第３層間絶縁膜１
２８上に、プラズマＣＶＤ法等により、ＳｉＮ膜１３０
と酸化膜１３２とを順次堆積する。次に、この酸化膜１
３２上に、スパッタリング等により、ＴｉとＰｔとを順
次蒸着して、下部電極用薄膜１３４を形成する。続い
て、この下部電極用薄膜１３４上にスパッタリング等に
より、ＰＺＴからなる強誘電体用薄膜１３６を形成す
る。次に、この強誘電体用薄膜１３６上に、スパッタリ
ング等によりＰｔ層を蒸着して、上部電極用薄膜１３８
を形成する。

【００９３】次に、図２２（ｂ）からわかるように、上
部電極用の第１のフォトレジストマスクを形成し、ＲＩ
Ｅにより上部電極用薄膜１３８をパターニングして、上
部電極１３８Ａを形成する。

【００９４】次に、図２３（ａ）からわかるように、下
部電極用の第２のフォトレジストマスクを形成し、ＲＩ
Ｅにより強誘電体用薄膜１３６と下部電極用薄膜１３４
とを一括してエッチングする。これにより強誘電体膜１
３６Ａと下部電極１３４Ａとを形成する。

【００９５】次に、図２３（ｂ）からわかるように、こ
の上にプラズマＣＶＤにより、第４層間絶縁膜１４０を
形成する。本実施形態においては、この第４層間絶縁膜
１４０は４０００オングストロームの膜厚で形成する。
続いて、第４層間絶縁膜１４０の上部電極１３８Ａ上に
コンタクト開孔１４０Ｈを形成するとともに、第３層間
絶縁膜１２８とＳｉＮ膜１３０と酸化膜１３２との第２
層配線１２６上にコンタクト開孔１４２を形成する。こ
れにより、上部電極１３８Ａと第２層配線１２６とが露
出する。次に、スパッタリングによりＴｉＮを蒸着し、
ＲＩＥによりパターニングすることにより、上部電極１
３８Ａと第２層配線１２６とを接続する配線１４４を形
成する。

【００９６】次に、図２４からわかるように、第５層間
絶縁膜１４６を堆積する。続いて、この第５層間絶縁膜
１４６にＲＩＥによりコンタクト開孔１４６Ｈを形成す
る。その後、ＴｉＮ／Ａｌ／ＴｉＮをスパッタリングに
より蒸着してパターニングすることにより、下部電極１
３４Ａの引き出し配線１４８を形成する。

【００９７】以上のように、本実施形態に係る強誘電体
キャパシタによれば、必要な配線層である第１層配線１
２０と第２層配線１２６とを形成した後、これらの上方
に強誘電体キャパシタを形成することとしたので、混載
デバイス製造時における還元雰囲気中での熱処理によ
り、強誘電体キャパシタの強誘電体膜１３６Ａにダメー
ジが与えられるのを回避することができる。すなわち、
混載デバイスの製造工程が終了した後、つまり、最上層
配線層の製造が終了した後に、強誘電体キャパシタを製
造することとしたので、混載デバイス形成時の還元雰囲
気に強誘電体キャパシタを曝さないようにすることがで
き、強誘電体膜１３６Ａにダメージを与えるのを回避す
ることができる。

【００９８】また、第１層配線１２０と第２層配線１２
６とを、５５０℃以上の融点を有する高融点金属の一例
であるＣｕを用いて形成したので、強誘電体用薄膜１３
６を形成する際の５５０℃の温度において、高融点金属
からなる第１層配線１２０と第２層配線１２６とが溶解
するのを回避することができる。

【００９９】しかも、強誘誘電体キャパシタの絶縁性下
地層にＳｉＮ膜１３０を含んで形成したので、このＳｉ
Ｎ膜１３０がバリアとして働いて、酸素を通さないよう
にすることができる。すなわち、ＳｉＮ膜１３０の働き
により、ＰＺＴからなる強誘電体用薄膜１３６を形成す
る際の酸素アニールの際に、酸素が第２層配線１２６よ
り下側に入り込むのを防止することができる。

【０１００】なお、本発明はこの実施形態に限定される
ものではなく、種々に変形可能である。例えば、強誘電
体キャパシタ用の上部電極１３８Ａ又は下部電極１３４
Ａの材料としては、Ｐｔばかりでなく、Ｉｒ、Ｉｒ
Ｏ_x、ＩｒＯ₂、ＲｕＯ_x、ＲｕＯ₂等を用いて形成するこ
ともでき、また、上部電極１３８Ａと下部電極１３４Ａ
の材料が異なるものであってもよい。

【０１０１】また、強誘電体膜１３６Ａの材料として
は、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃）ばかりでなく、
ＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ₃）、ＳＢ
Ｔ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）等の強誘電体材料を用いて形
成することもできる。

【０１０２】さらに、コンタクトプラグ１１８Ｈ、第１
層配線１２０，コンタクトプラグ１２４、第２層配線１
２６の材料としては、Ｃｕ、Ｗ以外に、Ｐｔ（プラチ
ナ）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｓｒ
（ストロンチウム）、Ｒｅ（レニウム）、Ｐｄ（パラジ
ウム）等の高融点金属であってもよく、また、これらを
含む化合物からなる高融点金属であってもよい。

【０１０３】

【発明の効果】以上のように、本発明に係る強誘電体キ
ャパシタによれば、その信頼性の向上と製造コストの低
減を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。

【図２】本発明の第１実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。

【図３】本発明の第２実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。

【図４】本発明の第２実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。

【図５】本発明の第２実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。

【図６】本発明の第２実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。

【図７】下部電極と強誘電体膜のグレインの状態を示す
断面図。

【図８】下部電極と強誘電体膜と上部電極のグレインの
状態を示す断面図。

【図９】本発明の第２実施形態の変形例に係る強誘電体
キャパシタの製造工程の一部を示す工程断面図。

【図１０】本発明の第２実施形態の変形例に係る強誘電
体キャパシタを示す図。

【図１１】下部電極と強誘電体膜と上部電極のグレイン
の状態を示す断面図。

【図１２】本発明の第３実施形態に係る強誘電体キャパ
シタを有する半導体集積回路の製造工程を示す工程断面
図の一部。

【図１３】本発明の第３実施形態に係る強誘電体キャパ
シタを有する半導体集積回路の製造工程を示す工程断面
図の一部。

【図１４】本発明の第３実施形態に係る強誘電体キャパ
シタを有する半導体集積回路の製造工程を示す工程断面
図の一部。

【図１５】本発明の第３実施形態に係る強誘電体キャパ
シタを有する半導体集積回路の製造工程を示す工程断面
図の一部。

【図１６】本発明の第３実施形態に係る強誘電体キャパ
シタを有する半導体集積回路の製造工程を示す工程断面
図の一部。

【図１７】強誘電体キャパシタ部分を拡大して示す図。

【図１８】本発明の第３実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。

【図１９】本発明の第３実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。

【図２０】本発明の第４実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。

【図２１】本発明の第４実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。

【図２２】本発明の第４実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。

【図２３】本発明の第４実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。

【図２４】本発明の第４実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。

【図２５】従来の強誘電体キャパシタの製造工程を説明
するための工程断面図の一部。

【図２６】従来の強誘電体キャパシタの製造工程を説明
するための工程断面図の一部。

【図２７】従来における別の強誘電体キャパシタの断面
図。

【符号の説明】

１０下部電極用薄膜１０Ａ下部電極１２強誘電体用薄膜１２Ａ強誘電体膜１４上部電極用薄膜１４Ａ上部電極１６酸化膜１６Ａ酸化膜マスク２２酸化膜２２Ａ酸化膜マスク

フロントページの続き (72)発明者岩元剛神奈川県横浜市磯子区新磯子町33 株式会社東芝生産技術研究所内 (56)参考文献特開平８−17822（ＪＰ，Ａ) 特開平９−266200（ＪＰ，Ａ) 国際公開97／35341（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/105 H01L 21/8242 H01L 27/108

Claims

(57)【特許請求の範囲】

【請求項１】下部電極と、この下部電極上に形成された強誘電体膜と、この強誘電体膜上に形成され、かつ、この強誘電体膜及
び前記下部電極よりも小さい面積の上部電極と、前記上部電極上に形成された第１絶縁膜と、前記第１絶縁膜と前記上部電極とを覆うように、且つ、
前記強誘電体膜の上面と接するように、前記第１絶縁膜
上と前記強誘電体膜上とに、前記第１絶縁膜と同一材料
で形成された第２絶縁膜と、を備えることを特徴とする強誘電体キャパシタ。
【請求項２】前記第１絶縁膜の側壁の少なくとも一部に
は、前記上部電極と同一材料からなる残さが形成されて
おり、前記第２絶縁膜の側壁の少なくとも一部には、前記下部
電極と同一材料からなる残さが形成されている、ことを特徴とする請求項１に記載の強誘電体キャパシ
タ。
【請求項３】前記第１絶縁膜及び前記第２絶縁膜はとも
に、酸化膜又は窒化膜から構成されている、ことを特徴とする請求項１又は請求項２に記載の強誘電
体キャパシタ。
【請求項４】請求項１に記載の強誘電体キャパシタを含
む強誘電体メモリであって、前記強誘電体メモリには、
５５０℃以上の融点を有する金属の配線層が含まれてい
ることを特徴とする強誘電体メモリ。
【請求項５】導電性材料から構成された下部電極用薄膜
を形成する工程と、前記下部電極用薄膜上に、強誘電性材料から構成された
強誘電体用薄膜を形成する工程と、前記強誘電体用薄膜上に、導電性材料からなる上部電極
用薄膜を形成する工程と、前記上部電極用薄膜上に第１絶縁膜用薄膜を形成し、こ
の第１絶縁膜用薄膜をパターニングすることにより第１
絶縁膜を形成する工程と、前記第１絶縁膜をマスクとして用いて、前記上部電極用
薄膜をエッチングすることにより、上部電極を形成する
工程と、前記第１絶縁膜上と前記強誘電体用薄膜上とに、前記第
１絶縁膜用薄膜と同一材料で第２絶縁膜用薄膜を形成
し、この第２絶縁膜用薄膜をパターニングすることによ
り、前記第１絶縁膜と前記上部電極とを覆うように、前
記第１絶縁膜よりも大きい面積の第２絶縁膜を形成する
工程と、前記強誘電体用薄膜をエッチングして、前記第２絶縁膜
と接する上面を有する強誘電体膜を形成する工程と、前記第２絶縁膜をマスクとして用いて、前記下部電極用
薄膜をエッチングすることにより、下部電極を形成する
工程と、を備えたことを特徴とする強誘電体キャパシタの製造方
法。
【請求項６】前記第２絶縁膜を形成する工程では、フォ
トレジストをマスクとして前記第２絶縁膜用薄膜をエッ
チングすることにより、前記第２絶縁膜を形成し、前記強誘電体膜を形成する工程では、前記フォトレジス
トをそのままマスクとして用いて前記強誘電体用薄膜を
エッチングすることにより、前記強誘電体膜を形成す
る、ことを特徴とする請求項５に記載の強誘電体キャパシタ
の製造方法。
【請求項７】前記上部電極を形成する際には、前記第１
絶縁膜の側壁の位置に、前記上部電極用薄膜の残さが形
成され、前記下部電極を形成する際には、前記第２絶縁膜の側壁
の位置に、前記下部電極用薄膜の残さが形成される、ことを特徴とする請求項５又は請求項６に記載の強誘電
体キャパシタの製造方法。
【請求項８】前記第１絶縁膜用薄膜及び前記第２絶縁膜
薄膜をともに、酸化膜又は窒化膜により形成する、ことを特徴とする請求項５乃至請求項７のいずれかに記
載の強誘電体キャパシタの製造方法。