KR100668881B1 - 커패시터 및 그 제조방법 - Google Patents

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KR100668881B1 KR1020017009738A KR20017009738A KR100668881B1 KR 100668881 B1 KR100668881 B1 KR 100668881B1 KR 1020017009738 A KR1020017009738 A KR 1020017009738A KR 20017009738 A KR20017009738 A KR 20017009738A KR 100668881 B1 KR100668881 B1 KR 100668881B1
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Abstract

하부전극(4), 강유전성 재료 혹은 고유전율 재료로 된 유전체층(5) 및 상부전극(6)을 절연막(2) 상에 순서대로 형성한다. 유전체층(5)은 하부전극(4)과 겹쳐진다. 유전체층(5)와 절연막(2)의 중복부분 사이에 Si 혹은 실리콘 질화물을 함유한 2종 이상의 복합금속 산화물로 된 절연차단층(3)을 삽입한다. 또다른 방식으로, 접촉 플러그를 절연막에 제공하고 접착층을 플러그와 하부전극 사이에 제공한다. 접착층과 동일한 재료인 산화물로 된 절연차단층은 유전체층과 절연막 사이에 제공된다. 결과로써, 강유전체 재료 혹은 고유전율 재료의 구성원소인 Ti 및 Pb는 SiO2 막 및 반도체층 속으로 확산 혹은 들어가지 않고 차단층을 용이하게 형성하게 된다.

Description

커패시터 및 그 제조방법{CAPACITOR AND METHOD OF ITS MANUFACTURE}
본 발명은 강유전체 재료 또는 고유전율 재료를 유도체 층으로 하여 기판표면의 절연막 위에 형성되는 커패시터 및 그의 제조방법에 관계한다. 더 구체적으로 설명하면, 하부전극이 패턴처리되고 커패시터의 유전체층이 직접 절연막에 접촉함으로써 강유전체 재료의 금속성분이 절연막이나 반도체층에 확산되거나, 유전체 재료에 균열이 발생하지 않도록 하며 또한 동시에 절연막에 형성된 접촉호올 내에 플러그를 형성하여 전극의 반도체층 등과 전기적으로 접촉하는 경우라도 전극의 밀착성이나 상호 확산에 따른 영향을 방지할 수 있는 커패시터에 관계한다.
반도체 기판 및 동일 기판 상에 복수의 유전체 커패시터를 형성하는 경우, 막이 형성된 전극이나 유전체층을 패턴처리할 필요가 있다. 이 방법에 의하면, 도 8(a)에 개시된 바와 같이, 상부전극(6), 유전체층(5) 및 하부전극(4)을 일체되게 가공처리하는 방법이 이용된다. 도 8(a)에 도시된 예에 따르면, 반도체 기판(1) 위에 형성된 절연막(2) 위에, 역시 절연막(2)에 형성된 접촉호올(11) 속에 폴리실리콘 등으로 된 유전체층으로 만든 플러그(7)를 삽입한 절연막(2)의 아래에 반도체층 등과 전기적으로 접촉하는 것을 설명적으로 보여준다. 이 방법은 3개층을 동일한 마스크에서부터 순차적으로 에칭처리하여야 하고, 에칭조건의 선택 등 가공이 어렵다는 점 이외에도 에칭되는 측벽부분에 에칭에 따른 손상이 가해져 커패시터의 특성을 열화시킬 것이다.
이 에칭 손상을 피하기 위해, 도 8(b)에 도시된 바와 같이 하부전극(4), 유도체층(5) 및 상부전극(6) 의 3개층을 각각 별도로 패턴처리하는 방법이 있다. 3개층을 각각 별도로 패턴처리하면 각개층에 마스크 소자가 필요하게 되고, 그 에칭패턴의 중복정도에 따라 소자길이의 한계(A) 및 (B)가 요구된다. 이에 따라, 실제의 커패시터 면적보다 큰 면적이 필요하며 셀면적(칩면적)이 증대된다.
이러한 문제점을 해결하기 위해, 도 8(c)에 개시된 바와 같이 유전체층(5)을 형성하기에 앞서서 하부전극(4)을 패터닝하고, 유전체층을 에칭하지 않거나 하부전극(5)보다 큰 면적에서 에칭처리를 하여 상부전극(6)을 형성하는 방법이 이용되고 있다. 이 방법에 의하면, 소자길이의 한계도 감소하고, 에칭 손상도 일어나기 어렵게 된다. 그러나, 통상적으로 커패시터의 베이스인 기판 상에 있는 절연막(2)은 SiO2 이 사용되므로 이 방법에 의하면 하부전극(4)의 엣지부에 유전체층(5)이 얇은 위크포인트(weak point)(C점 참조)가 발생한다. 이경우, 상부전극(6)이 하부전극(4)과 같은 크기로 대향하도록 패턴처리되면 바람직하지만 그 경우 공통의 플레이트로써 이용되는 경우도 있어서 상하 양전극 (4),(6)의 단락 불량 등이 발생하기 쉽다는 것이 문제이다.
커패시터의 유전체층이 강유전체 재료 또는 고유전율 재료로 된 경우 그 강유전체층 등이 직접 SiO 와 접촉하면 강유전체층의 Pb 나 Ti 등이 SiO2 막에 확산되 고, 더욱더 그 밑의 반도체층에 분포된 커패시터 뿐만아니라 반도체 소자의 소자특성을 열화시키기도 하고 경우에 따라서는 유전체층에 균열이 발생하는 문제도 있다.
한편, 특개평 7-99290호 공보에는 강유전체 커패시터의 강유전체층이 실리콘 함유층과 접촉함으로써 일어나는 상호반응을 방지하기 위해, 강유전체층과 접촉되는 부분에 2산화티탄층, 또는 마그네슘, 지르코늄, 탄탈륨 등의 산화물을 제공하는 것이 제안되어 있다. 그러나, 티탄, 마그네슘, 지르코늄, 탄탈륨 등의 산화물은 가공성이 아주 나쁘며 드라이에칭 처리에 의해 가공할 경우 시간이 많이 걸리거나 그 구성원소인 중금속이 유리되는 에칭단면에 부착하기도 하여 정밀한 패턴처리가 어려워진다는 문제가 있다. 그러므로, 특히 도 8(a)에서 보는 바와 같이, 커패시터가 설치되는 절연막에 접촉호올을 형성하면 그 속에 제공되는 플러그와 전기적 접촉하는 경우는 사용할 수 없다는 문제가 있다.
또한, 전술한 바와 같이 반도체층과 하부전극을 절연막의 접촉호올에 제공할 플러그를 삽입하여 접속하는 강유전체 커패시터를 제조하는 경우, 강유전체층의 배형성시 바람직한 Pt를 하부전극에 이용하면 강유전체층의 Pb, Zr, O 등의 구성원소를 투과시키기 쉽고, 강유전체층과 플러그 재료로 통상 이용되는 폴리실리콘 간에 상호반응이 일어나며, 커패시터 특성을 열화시키거나 반도체 소자의 소자특성을 열활시키는 문제 등이 있다. 더욱더, 강유전체막을 형성함에도 불구하고 적절한 Pt의 하부전극과 플러그 간의 밀착성이 항상 양호하다고는 할 수 없으며 오옴접촉성이 저하되는 것도 문제이다.
본 발명은 이러한 문제를 해결하기 위해 고안된 것으로써, 강유전체 재료나 고유전율 재료의 구성원소인 Ti나 Pb 등의 구성원소가 SiO2 막이나 반도체층에 확산되어 침입하는 것을 방지하는 동시에, 드라이에칭에 의해 가공성을 향상시킨 커패시터 및 그의 제조방법을 제공하는 것에 목적이 있다.
또다른 본 발명의 목적은, 유전체층에 위크포인트이 발생하기 어려운 구조의 커패시터 및 그의 제조방법을 제공하는 것이다.
그 밖의 또다른 목적으로써, 본 발명은 커패시터의 하부전극과 절연막의 접촉호올 내에 설치된 플러그 간의 밀착성을 향상시키고, 하부전극을 통과한 유전체층과 플러그 간의 상호작용을 방지하면서 또한 유전체층과 SiO2 막 혹은 반도체층과의 상호작용을 방지할 수 있는 구조의 커패시터를 제공함에 있다.
본 발명의 다른 추가의 목적은 하부전극을 접촉호올을 형성한 하층과 전기적 접촉 시키는 경우에도 강유전체층에 대한 차단효과가 큰 Ti, Ta, Zr 등의 고융점 금속산화물을 패터닝하지 않고 강유전체로 된 유전체층과 SiO2 로된 절연막 간의 차단층으로써 삽입할 수 있는 커패시터를 제조하는 방법을 제공하는 것이다.
본 발명에 의한 커패시터는 실리콘산화막 위에 형성된 하부전극 및 이 하부전극 위에 설치된 강유전체 재료 또는 고유전율 재료로 된 유전체층과 당해 유전체층 위에 설치된 상부전극으로 구성되고, 상기 하부전극은 패턴처리된 상기 유전체층이 하부전극으로부터 초과하여 형성되고, 또한 하부전극으로부터 초과된 부분의 유전체층과 실리콘산화막 사이에 2종 이상의 금속을 함유한 복합금속 산화물 또는 실리콘 질화물계 화합물로 된 절연차단층이 삽입되어 있다.
여기에서 커패시터는 통상의 유전체층의 양면에서 금속전극에서보다 협소한 커패시터 이외에도, 강유전체 메모리(FRAM) 같이 MOS 트랜지스터 게이트 전극과 커패시터 하부전극이 공통되는 MFMIS 구조의 FET형 구조로 된 것도 포함한다. 또는, 실리콘 질화물계 화합물로서, 실리콘 질화물 이외에 실리콘 질화물에 산소원가가 함유된 형태로 수득되는 SiOuNx (0≤u, 0＜x, 여기서 u 및 x 는 Si을 1 이라고 했을 때의 함유비율을 나타낸다).
이 구성으로부터, 절연차단층은 SiO2 과 비교할 때 Ti나 Pb 등과 같은 강유전체 구성원소의 확산계수가 작거나(SiOuNx의 경우), 동종의 금속이 존재하는 차단층이 되기 때문에(2종 이상의 금속을 함유한 복합금속산화물 경우) 확산현상을 방지한다. 한편, Si를 함유하므로 용이한 에칭처리를 위한 가공성이 우수하다.
상기 절연차단층에 유전체층의 구성원소를 함유시키는 것은, 차단층인 강유전체층 밖으로 상기 원소가 확산되는 것을 방지하기 위해 특히 바람직하다.
절연차단층의 복합금속 산화물이 SiZryOz (0＜y, 0＜z, 여기서 y 및 z은 Si를 1로 했을 때의 함유비율을 표시한다.), SiTiyOz (0＜y, 0＜z, 여기서 y 및 z은 Si를 1로 했을 때의 함유비율을 표시한다.) 또는 SiTayOz (0＜y, 0＜z, 여기서 y 및 z은 Si를 1로 했을 때의 함유비율을 표시한다.)이면 강유전체의 Ti나 Zr의 확산을 방지 하면서 드라이에칭 가공성을 향상시키는데 바람직하다.
상술한 절연차단층이 하부전극과 대체로 동일면을 이루도록 형성되면, 유전체층에 위크포인트가 생기기 어렵게 만드는데 유리하다.
본 발명에 의한 커패시터의 또다른 형태는, 절연막 위에 형성된 접촉호올 내에 설치된 접속용 플러그, 이 플러그와 전기적 접촉하도록 형성된 하부전극, 하부전극위에 설치된 유전체층, 유전체층 위에 설치된 상부전극, 플러그 및 하부전극 사이에 삽입되는 고융점 전극 또는 고융점금속의 질화물로 된 밀착층과 또한 상기 유전체층이 상기 하부전극으로부터 초과하는 절연막 위로 연신되는 부분이 상기 유전체층 및 절연막 사이에 삽입되고 상기 밀착층과 동일한 재료의 산화물로 된 절연차단층으로 구성된다.
이 구성에 있어서, 플러그와 하부전극 간에 밀착층이 형성되고 또한 하부전극의 패턴으로부터 초과되는 절연막 위로 연신되는 유전체 부분과 절연막 사이에는 절연차단층이 삽입됨으로써 어떤 것을 삽입해도 유전체층의 구성원소가 절연막 혹은 반도체층 등에서 확산되는 것을 방지할 수 있게 된다. 그러나, 절연차단층은 고융점금속의 산화물로 되어있기 때문에 동시형성된 층의 선택적 산화처리를 통해형성할 수 있고, 에칭 같은 가공처리가 곤란한 고융점금속 산화물의 패턴처리없이 절연차단층으로 이용될 수 있다. 결과적으로, 특별히 양호한 절연차단층으로 이용되는 것과 함께 밀착성이 접합층 역할을 하고, 하부전극과 플러그 간의 전기적 접촉이 각별히 양호하게 유지된다.
상술한 유전체층이 강유전체 또는 고유전율의 유전체로 된 경우에 특히, 효 과가 크다. 또한, 상기 밀착층은 고융점금속, 이 고융점금속의 질화물 또는 질화물에 추가로 Si가 함유된 도전체로 제조할 수 있다.
본 발명에 의한 커패시터의 제조방법은, (a) 반도체 기판상의 절연막에 하층과 전기적 접속하기 위한 접촉호올을 형성하고, (b) 상기 접촉호올 내에 도전성 재료를 충진하여 플러그를 형성하고, (c) 플러그 및 상기 절연막 위에 고융점금속을 함유하는 도전체층을 형성하고, (d) 도전체층 위에 전극재료를 막형성하고, 패턴처리함으로써 하부전극을 형성하고, (e) 하부전극을 마스크로 하여 하부전극에서 노출되는 부분의 도전체층을 선택적으로 산화처리함으로써 하부전극 하측에 밀착층을 그 외주부에는 절연차단층을 형성하고, (f) 절연차단층 위로 연신하도록 상기 하부전극 위에 유전체층을 막형성하고, (g) 유전체층 위에 상부전극을 형성하는 것을 특징으로 한다.
이 방법을 이용함에 따라, 고융점금속의 산화물에 의해 중금속을 차단하는 특성이 우수한 절연차단층을 접척호올부의 패턴처리없이 각별히 용이하게 형성할 수 있게 된다.
상술한 밀착층의 선택적 산화처리는 산소분위기 중에서 열처리를 함으로써 진행할 수 있고, 산소이온의 투입과 함께 진행시킬 수도 있다.
본 발명에 의한 커패시터 제조방법의 또다른 형태는, (a) 반도체 기판상의 절연막 위에 Si 함유 2종 이상의 금속을 함유한 복합금속 산화물층을 막형성함으로써 절연차단층을 형성하고, (b) 절연차단층의 표면에서 절연막을 관통하여 상기 절연막 하층을 노출시키는 접촉호올을 형성하고, (c) 접촉호올 내에 도전성 재료를 충진하여 플러그를 형성하고, (d) 플러그와 접촉하여 하부전극을 형성하고, (e) 하부전극 위에 유전체층 및 상부전극을 형성하는 것을 특징으로 한다.
이 방법에 의하면, 플러그와 접촉하는 커패시터를 절연차단층을 삽입시켜 형성하는 경우라도 절연차단층에 Si 가 함유되므로 에칭가공이 수월하게 실행되기 때문에 간단하게 접촉호올을 형성할 수 있다.
유전체층에 위크포인트가 형성되지 않도록, 상기 상부전극을 형성하기 전에 유전체층의 표면을 평탄화 처리하면 바람직하다.
도 1은 본 발명에 따른 커패시터의 제조공정의 한가지 실시형태를 도시하고;
도 2는 도 1의 커패시터의 변형예를 도시하는 단면도이고;
도 3은 본 발명의 커패시터에 있어서 또다른 구조예의 제조공정을 도시하고;
도 4는 본 발명의 커패시터에 있어서 제조공정의 또다른 실시형태를 도시하고;
도 5는 도 4에 도시된 커패시터의 또다른 구조예를 도시하고;
도 6은 본 발명에 따른 커패시터에 있어서 제조공정의 또다른 실시형태를 도시하고;
도 7은 강유전체 커패시터를 이용한 메모리를 도시하고;
도 8은 종래의 커패시터의 구조예를 도시한다.
본 발명에 의하 커패시터의 제1형태는 도 1(c)에서 그 실시형태의 단면도를 나타낸 바와 같이, 예를들어 반도체기판(1) 상의 실리콘 산화막 SiOu (예, SiO2) (2) 위에, 후술하는 유전체층(5)으로부터 나온 원소의 확산을 방지하고, 예를들어 SiNx (예, Si3N4)으로된 절연차단층(3)을 형성하고, 그 위에 원하는 크기로 패턴처리를 한 하부전극(4), 강유전체 재료 혹은 고유전율 재료로 된 것으로써 하부전극(4)으로부터 크게 초과하여 형성된 유전체층(5) 및 상부전극(6)이 순차적으로 설치됨으로써 형성하는 것이다. 그 결과, 하부전극(4)이 없는 부분에서 유전체층(5)이 하부전극(4)으로부터 초과하는 경우는 절연차단층(3) 위에 유전체층(5)을 직접적층한 구조로 되고 또한 유전체층(5) 및 SiO2 등의 SiOu막(2) 사이에 절연차단층(3)이 삽입된 구조로 되는 특징을 갖는다.
즉, 상술한 바와 같이 유전체층(5)과 SiOu막(2)이 직접접촉함에 따른 확산문제나 유전체층(5)과 SiOu막(2) 사이에 TiO2막 혹은 ZrO2막을 삽입함으로써 발생되는 드라이에칭 문제를 해결하기 위하여 본 발명자는 예의 검토를 거듭한 결과, SiNx 같이 Si를 함유하는 한편 Pb나 Ti의 확산계수가 축소되거나, Si 함유 2종 이상의 금속을 함유한 복합금속 산화물에 의한 유전체층의 구성원소 확산을 방해하는 금속을 함유한 절연차단층(3)을 유전체(5)와 SiOu막(2) 사이에 삽입함으로써 유전체층(5)의 구성원소의 확산을 방지하면서 절연차단층(3)의 패턴처리 역시 SiOu과 동일한 방식으로 간단히 수행할 수 있음을 발견하게 되었다.
절연차단층(3)은 전술한 Si3N4의 실리콘 질화물막(SiNx) 이외에 예컨대, 실리콘산화 질화막(SiOuNx)을 함유하는 실리콘 질화물계 화합물 또는 SiZryO x, SiTiyOx, SiTayOx 등과 같이 Si를 함유하고 또한, 유전체층의 구성원소나 그 구성원소의 확산차단물이 되는 Pb나 Ti 를 함유하는 2종 이상의 금속산화물이 사용된다. 이 절연차단층(3)은 단일층이어도 좋으며 복수종류의 상기 재료로 된 다층 형태로 형성되어도 좋다.
유전체층(5)으로는, 강유전체 메모리 FET나 D램(RAM)용 커패시터로서 예컨대 강유전체 재료인 티탄산지르콘산아연 PZT(Pb(Zr, TI)O3), 티탄산지르콘산란탄아연 PLZT((Pb, La)(Zr, Ti)O3), SBT(SrBi2Ta2O9), 고유전율 재료인 BST(Ba, St, Ti, O) 등이 사용된다. 이러한 유전체 재료는 중금속을 함유하며 그 중금속이 확산하여 전술한 문제를 발생하지만 본 발명에서는 절연차단층(3)에 의해 이러한 확산을 방지하게 된다.
또한, 하부전극(4) 및 상부전극(6)으로서는, 상술한 유전체층(5)을 막형성한 후 산화분위기 하에서 650 내지 850℃ 정도의 고온으로 열처리하는 결정화 공정이 필요하므로, 고온의 산화분위기에서도 표면에 비도전성 산화물이형성되는 전기적 특성을 손상시키지 않도록, Pt, Ir, Ru 등의 귀금속 혹은 귀금속의 산화물으로서 도전성이 있는 산화이리듐이나 산화루테늄 등이 사용되고 있다. 이러한 귀금속에 Re가 첨가되면 전극의 패턴처리도 용이해진다는 장점이 있다. Ir 의 물성은 Pt의 물성과 대체로 동등하다. 또한, Ir의 저항율은 Pt보다 다소 작으며 산소 등을 방지하는 차단성도 Pt보다 우수하므로, 전극으로서 바람직한 재료이다. 또한, 산화이리듐의 저항율은 49 x 10-6 Ω.cm 으로서 전극재료로 사용하기에 문제가 없으며 산소에 대한 차단성은 더욱 향상되므로 바람직하다. 특히, 후술하는 예의 하부전극을 마스크로 하고 그 하층의 고융점금속층 등을 선택적으로 산화하는 경우에는 산소 등을 방지할 수 있으므로 바람직하다.
계속해서, 도1(a)-(c)를 참조하여 본 발명에 따른 커패시터의 제조방법에 관한 한가지 실시형태에 대해 설명한다.
먼저, 도 1(a)에서 도시하는 바와 같이 SiO2막(2) 위에 예컨대, CVD법에 따른 Si3N4을 퇴적하고 절연차단층(3)을 500-2000Å 정도로 형성하며 더하여 진공증착 등에 따라 예컨대 Pt막(4a)을 퇴적한다. 계속해서, 도 1(b)에서 도시하는 바와 같이, Pt막(4a)을 소정의 패턴으로 에칭처리함으로써 하부전극(4)을 형성한다. 그 후, 도 1(c)에서 보는 바와 같이, 스퍼터링법 등을 이용하여 PZT을 막형성하여 유전체층(5)을 형성하고, 더하여 상술한 것과 동일한 방식으로 Pt막을 막형성하여 패턴처리 함으로써 상부전극(6)을 형성한다. 그 후, 산화분위기하에 650-850℃ 정도의 고온에서 열처리를 행함에 따라 강유전체층의 결정화가 진행된다. 이 결과로써 도 1(c)에서 도시한 구조의 커패시터가 수득된다.
본 발명의 커패시터에 의하여, Zr 이나 Ti 같은 소확산계수의 SiOuNx (u가 0 인 경우를 포함한다, 0＜x) 또는 SiZryOx 나 SiTiyOx 등과 같이 Si 함유 2종 이상의 금속을 함유한 복합금속 산화물을 유전체층 및 실리콘산화막(SiOu 막)사이에 삽입시키므로, 확산계수가 작거나 중금속 차단된 Ti나 Zr 같은 금속이 포함됨으로써 중금속 확산을 방지할 수 있고 또한 유전체층의 Pt 나 Ti 등의 확산을 방지할 수 있다. 그 결과, 유전체층의 균열발생이 방지될 수 있다. 한편, 이 절연차단층은 Si를 함유하므로 드라이에칭의 반응기체인 CH4CHF3 등과 Si가 특히 반응하기 쉽고, 그럼에도 이 화합물은 융점이 낮기 때문에 화합물 상태 그대로 제거된다. 이 때문에, Si가 없는 Ti 나 Zr 등도 분리가 용이한 반응기체와의 혼합물 형태로 제거 및 쉽게 에칭처리할 수 있게 된다. 그 결과, 세밀한 패턴처리가 가능해진다.
도 2는 도 1의 변형예를 도시하는 동일한 방식의 단면도이고, 예컨대 유전체층(5)을 졸겔법에 따라 형성함으로써 유전체층(5)의 표면을 평탄면으로 만드는 것이다. 다시말하여, 도 1에서 도시한 구조에는 하부전극(4)의 에지부분의 유전체층(5)이 얇아져 위크포인트가 되는 상하의 전극(4),(6)이 접착될 위험성이 생기지만, 도 2에 도시된 구조에 따르면 하부전극(4)의 에지부분에서도 위크보인트가 생기지 않기 때문에 이러한 염려가 없다.
이 구조에 있어서는, 졸겔법을 사용하지 않고 스퍼터링 등에 의해 두꺼운 유전체층을 형성하고 표면으로부터 화학적, 기계적 광택처리(CMP)에 의해 표면을 연마함으로써 표면을 평탄화 처리해도 좋다. 더욱더, 유전체층(5)의 표면을 평탄화하지 않고 상부전극(6)을 하부전극(4)보다 작게 만들어 패턴처리하면 위크포인트 발생을 방지할 수 있다.
도 3은, 본 발명에 따른 커패시터의 또다른 실시형태의 제조공정을 도시한 것이다. 즉, 이 예는 접촉호올을 플러그로 막고 그 위에 커패시터를 형성하는 스택형 커패시터의 예이다.
또한, 앞서의 예와 동일한 방식으로, 도 3(a)에서 보는 바와 같이 SiO2막(2) 위에 예컨대 CVD 법 등에 따라 Si3N4을 퇴적하고 절연차단층(3)을 500-2000Å 정도로 형성한다. 이에 따라, 도 3(b)에서 보는 바와 같이, 절연차단층(3) 및 SiO2막(2)을 에칭하여 접촉호올(11)을 형성한다. 그 후 도 3(c)에서 보는 바와 같이, 폴리실리콘이나 W 등을 접촉호올(11) 내에 메워넣은 플러그(7)를 형성한다. 이에 따라, 도 1의 예와 마찬가지로 진공증착 등에 따라 Pt막을 퇴적하고 소정의 패턴으로 에칭처리하는 것으로써 하부전극(4)을 형성한다. 더욱더, 스퍼터링법에 의해 PZT을 막형성하여 유전체층(5)을 형성하고, 더하여 상부전극(6)을 형성하여 고온열처리를 실행함으로써 강유전체층의 결정화를 행한다. 이 결과, 도 3(d)에서 도시한 스택형 커패시터를 수득하게 된다.
도 4에서 도시한 예는, 도 2에 도시한 예와 마찬가지로, 위크포인트를 없애기 위한 다른 제조방법의 예를 설명한다. 이 예에서, 먼저 도 4(a)에 나타낸 바와 같이 SiO2 막(2) 위에 예컨대 Pt막(4)을 형성하고 뒤이어 패턴처리를 함으로써 하부전극(4)을 형성하고 (도 4(b) 참조), 이 위에 하부전극(4)보다 두껍게 절연차단막(3a)을 스퍼터링법 등으로 형성한다 (도 4(c) 참조). 따라서, CMP법에 의해 표면을 연마하여 하부전극(4)의 표면과 절연차단층(3)의 표면이 서로 떨어지도록 한다 (도 4(d) 참조). 그 후, 상술한 각 예와 마찬가지로 유전체층(5) 및 상부전극(6)을 형성한다. 이 방법에 의해, 하부전극(4)의 에지부에서 유전체층(5)에 위크포인트가 발생하는 것을 방지할 수 있다.
도 5(a)-(e)는 도 4와 마찬가지로 스택형 커패시터의 유전체층(5)에 위크포인트가 발생하지 않도록 제조하는 공정도이다. 도 3 및 도 4와 동일한 부분은 동일한 부호로 표기하므로 이에 대한 설명은 생략한다. 이 방법에 의하면 스택형 커패시터에 있어서, 유전체층에 위크포인트가 발생하지 않고 신뢰성이 우수한 스택형 커패시터를 얻을 수 있게 된다.
이상의 발명에 의하면, 유전체층과 실리콘산화막 사이에 강유전체층 재료의 구성원소인 Pb나 Ti 등이 확산하는 경우가 적은(즉 확산계수가 작은) 재료 또는 확산차단층인 절연차단층이 설치됨으로써 확산에 수반하는 소자특성의 열화현상이나 유전체층의 균열현상 등이 생기지 않는다. 한편으로, 절연차단층은 Si를 함유하므로 드라이에칭 등의 가공처리가 용이하다. 이 결과, 적은 제조비용으로 고성능의 커패시터를 수득하게 된다.
이상의 각 예는 SiO2 막 위에 하부전극, 유전체층, 상부전극이 순차적으로 적층된 커패시터의 예를 든 것이나, 강유전체 메모리FET(FRAM)에 의해 MOSFET의 게이트 전극과 병용하여 하부전극이 설치되고 이 위에 강유전체층 및 상부전극이 설치되는 MFMIS구조의 강유전체 메모리FET에 의한 커패시터도 역시 마찬가지이다.
상술한 각 예는 유전체층(5)과 절연막(2) 사이의 중금속 이동을 방지하는 절연차단층 만의 바람직한 예이나 상기 도 3 및 도 5에서 보는 바와 같은 스택형 커패시터에서는 특히 Pt 등으로 된 하부전극(4)과 플러그의 밀착성이 좋아지고, 오옴접촉성이 저하되는 것, 하부전극(4)을 삽입하여 플러그(7) 측에서 유전체층을 구성하는 원서가 확산하는 것 등의 문제가 있다. 즉, 하부전극(4)에 상술한 바와 같이 Pt나 Ir(Pt보다 차단성이 우수함) 등을 사용하고 강유전체의 배향성을 양호하게 유지하는 반면, 주상 다결정이기 때문에 유전체층의 구성원소를 투과하기 쉬운 성질을 갖는다. 도 6은 이와 같은 문제를 해결하는 커패시터의 동일한 제조공정을 보여준다.
이 예에서, 도 6(e)에 나타낸 바와 같이 하부전극(4)과 플러그(7) 사이에 Ti막으로된 밀착층(8)이 개재되고 하부전극(4)과 플러그(7)의 밀착성을 개량 및 상호확산을 방지하게 된다. 더욱더, 밀착층(8)으로서 Ti, Ta 등의 고융점금속이 사용되므로 상술한 절연차단층(3) 대신, 이러한 전도체를 선택산화하여 절연화함으로써 절연차단층(8S)을 만들 수 있으며, 밀착층(8)과 동일한 재료의 산화물을 절연차단층(8S)으로 사용한다. 이결과, 접촉부를 패턴처리 할 필요없이 차단성이 큰 절연차단층(8S)을 밀착층(8)과 함께 1개층으로 형성할 수 있으며, 간단한 제조공정으로 하부전극(4)을 삽입한 유전체층(5)으로부터의 확산 및 절연막(2) 상의 유도체층(5)으로부터의 확산을 모두 동시에 저지할 수 있고 고특성의 커패시터가 수득된다. 더 나아가, 밀착층(8) 및 절연차단층(8S) 이외의 부분은 도1에 나타낸 예와 마찬가지로, 동일한 부호로 표기하기 때문에 설명을 생략한다.
밀착층(8)으로는 Ti, Ta, Zr, W, Nb, Cr, Mo, V 등으로 된 고융점금속, 이들 고융점금속의 질화물 또는 이들 질화물에 Al 이나 Si를 더 포함시킨 TaAlN, TaSiN 등의 합금을 사용할 수 있다.
Ti는 Si 및 산화실리콘의 밀착성이 양호하고 하부전극 및 강유전체층의 밀착성 향상을 보여줄 수 있다. 즉, 하부전극(4)의 재료인 Pt 나 Ir와 플러그(7)의 재료인 Si 또는 SiO2 막(2)의 밀착성은 그리 좋지 않다. 그러므로, 부분적인 박리나 강유전특성을 떨어뜨릴 우려가 있으나 밀착층(8)인 Ti층을 사용함으로써 접합층으로 작용하여 밀착성을 향상시킨다.
혹은, Ti층은 플러그(7)를 구성할 다결정 실리콘층과 하부전극(4) 사이의 차단층으로서 기능하기도 한다. 하부전극(4)로서 Pt나 Ir이 사용되면 이들의 주상 결정형 때문에 예컨대, PZT의 O, Pb, Zr 등의 구성원소가 확산되기 쉬우나 Ti층이 개재됨으로써 특히 이러한 확산현상이 저지되고 이러한 원소가 밖으로 빠져나오는 일이 없으며, 경시변화(시간에 따른 변화) 및 분극반전이 반복되어도 변화가 없고, 양호한 강유전성을 유지할 수 있게 된다. 또는, 플러그(7)가 다경정실리콘으로서, 이것의 불순물 농도가 클 경우 도판트가 하부전극(4) 측으로 확산할 가능성이 있으나 이 Ti층에 의해 확산이 저지된다. 더우기, Ti층에 의해 하부전극(4)의 원주부분이 산화하여 산화티탄층으로 됨에 따라 절연막(5) 위로 연장된 유전체층(5)으로부터 절연막(2)에로 확산하는 것을 저지하는 절연차단층(8S)으로 기능하고, 밀착성을 향상시킴과 동시에 강유전특성을 개선할 수 있게 된다.
Ta은, 이의 산화물인 산화탄탈륨도 마찬가지로서, 확산차단효과가 높기 때문에 확산방지기능이 크다는 특징을 갖는다.
W는 저항성이 낮아서 밀착성, 오옴접촉성 등에 의해 다결정실리콘과 양호한 조합물 형태로 수득된다.
질화티타늄은 Ti보다 더 차단성이 우수한 도전체이므로, 플러그가 고농도로 도프된 다결정실리콘 층인 경우에도 플러그의 불순물이 하부전극에 확산되는 것을 방지할 수 있고, 그 한편으로 산화티탄층은 절연층과 유전체층 사이에서 절연차단물로서 유효한 차단성을 발휘한다. 또한, Ti는 전술한 바와 같이, 밀착성이 양호하므로 Si와 반응하여 TiSi를 형성하고 오옴접촉성이 향상된다. 따라서, Ti와 질화티타늄의 2층구조로서 사용되는 것이 좋다.
Ti, Ta, Zr, W 등의 질화물에 추가로 Al 이나 Si를 함유시킨 TaAlN, TaSiN 같은 합금도 마찬가지로 접합층 및 차단층으로서 기능함과 동시에, 가공성이 양호하게 되는 이점이 있다. 예를들어, TaN에 Al을 첨가한 TaAlN은 에칭이 용이하고 가공성이 양호하기 때문에 패턴처리가 필요한 경우에 특히 유효하다. 또한, TaN에 Si을 첨가한 TaSiN은 실리콘을 함유하고 있기 때문에 산화실리콘으로부터 Si의 확산 방지효과가 높고 또한 TaN에 비하여 에칭이 용이하고 가공성이 양호하므로 이것도 패턴처리가 필요한 경우에 효과적이다. 더욱더, TaSiN은 Si의 첨가에 의해 미세결정 혹은 비정질 물질이 되며 차단성이 더욱 향상된다.
절연차단층(8S)는 전술한 밀착층(8)과 동일한 재료의 산화물이 사용된다. 즉, Ti, Ta, Zr, W, Nb, Cr, Mo, V 등으로 된 고융점금속 또는 이것의 질화물 혹은 추가로 Si를 포함시킨 것들, 또는 이들 각각의 산화물이 사용된다. 이들의 산화물은 어느 것이나 강유전체 재료의 구성원소인 Ti, Pb의 확산을 저지하는 우수한 차단기능을 갖고 있기 때문에 유전체층(5)과 절연막(2) 사이에 개재되어 유전체층(50을 구성하는 원소가 절연막(2)이나 반도체층(1)에 침입하는 것을 방지할 수 있다. 그렇지만, 밀착층(8)과 동일한 재료로 형성되기 때문에 밀착층(8)을 절연차단층(8S)의 형성부분에서도 동시에 형성되어 선택적으로 산화처리하므로 절연차단층(8S)를 간단히 형성할 수 있고, 또한 차단성이 우수한 패턴처리 등의 가공성이 나쁜 고융점금속을 패턴처리하지 않고 유전체층과 절연막 사이에 개재시킬 수 있다.
이 선택적 산화는 예컨대, Ir이나 산화이리듐으로된 하부전극(4)을 마스크로서 사용하여 하부전극(4)에서 노출하는 부분을 산소분위기 하에 열처리함으로써 되는 것이다. Pt는 이것만 산소를 쉽게 통과하기 때문에 마스크로서 바람직하지 않다. 이 산소분위기하에 열처리하면 산화막을 간단하게 선택적으로 형성할 수 있다. 그러나, 산소분위기 중에서 열처리하는 것 대신 하부전극(4)을 마스크로 하여 산소를 이온주입하고, 담금처리를 행하여도 선택적인 산화가 가능하다. 이에 따른 방법을 이용하면 고온열처리를 피할 수 있고 또한 산소이온의 주입영역의 하부지역은 절연막이므로 산소이온이 이 하부지역까지 도달해도 특성에 영향을 미치지 않는다. 그러므로, 하층에 Al 배선 같은 저융점 재료를 사용하는 경우에도 채용될 수 있다.
다음은, 도 6(a)-(e)를 참조하면서 이 커패시터 제조방법을 더 구체적으로 설명한다. 먼저, Si기판(1)의 표면을 열산화하여 막두께가 600nm 정도인 SiO2 막 (절연막)(2)을 형성한 후 이 절연막(2)에 접촉호올(11)을 형성한다. 그리하여, 도 6(a)에서 보는 바와 같이 접촉호올(11) 내에 고농도로 도프된 다결정 실리콘층을 채워넣은 플러그(7)를 형성한다. 그 뒤, 기판(10의 표면 전체에 스퍼터링법에 따라 막두께 10-100nm 정도의 Ti층(도전체층)(8a)를 막형성한다.
계속해서, 도 6(b)를 보면 진공상태를 유지한 상태에서 Ir을 타겟으로 하여 Ar과 산소의 혼합가스를 사용하여 산화이리듐층을 Ti층(8a) 위에 50nm 정도로 막형성한다. 계속해서, 추가로 이 위에 Pt를 타겟으로 하여 Pt층을 200nm 정도로 막형성하고 산화이리듐층 및 Pt층의 2개층 구조(4a)를 형성한다.
그 후 2개층 구조(4a)를 자동리소그래피 공정에 따라 패턴처리하면 도 6(c)에서 보는 바와 같이 하부전극(4)을 형성하게 된다. 더욱더, 이 하부전극(4)을 마스크로 하여 600-800℃ 정도의 산소분위기 중에서 30-60분 정도 열처리함에 따라 도 6(d)에서와 같이 하부전극(4)의 패턴으로부터 노출되는 Ti층(8a)이 선택적으로 산화하여 산화티탄으로된 절연차단층(8S)을 형성하게 된다. 이 때 하부전극(4)의 하부에 있는 Ti층(8a)은 산화되지 않고 그대로 밀착층(8)이 된다.
계속해서, 이 하부전극(4)의 위에 졸겔법으로 예컨대, PZT로된 강유전체의 유전체층(5)을 형성한다. 구체적으로, 원재료의 Pb(CH3COO)2.3H20, Zr(t-OC 4H9)4 및 Ti(i-OC3H7)4 의 혼합용액을 사용하여 상술한 하부전극(4) 및 절연차단층(8S) 위에 스핀코트(spin coat)하고, 150℃ 정도로 건조시킨 뒤 추가로 건조공기의 분위기하 에 두고 400℃ 정도에서 30분간 가소성처리했다. 이것을 5회 반복한 후, O2 분위기 에서 70℃ 이상의 온도로 열처리 하였다. 이에 의하여 250nm 정도 두께의 강유전체로된 유전체층(5)이 형성되었다. 여기에서는, PbZrvTi1-vO3 의 v 를 0.52로 한 PZT 막을 형성했다.
더욱더, 유전체층(5) 위에 스퍼터링법에 의해 산화이리듐과 Ir의 적층막을 형성하고 패턴처리함으로써 도 6(e)에서 보는 바와 같이, 상부전극(6)을 형성했다. 여기에서는, Ir층과 산화이리듐층을 합쳐 200nm 정도의 두께를 갖도록 형성되었다. 이 결과 도 6(e)에서 보는 것 같은 구조의 커패시터가 수득되었다.
이 커패시터는 예컨대 도 7에서 보는 바와 같은 MOSFET 소스 드레인 영역(10)의 한 편과 플러그(7)를 삽입한 하부전극(4)이 접촉함으로써 기판(1) 표면을 중복하여 설치된 절연막(2) 위에 형성된다. 덧붙여, WL은 게이트 절연막을 삽입한 반도체기판(1)의 표면에 형성된 게이트전극이 연결된 워드라인, BL은 비트라인이다.
이러한 구성에 의하여, 플러그(7)와 하부전극(4) 사이에는 Ti로된 밀착층(8)이 개재되어 있고, 유전체층(5)과 절연막(2) 사이에는 산화티탄으로된 절연차단층(8S)이 개재되어 있다. 이때문에, 플러그(7)과 하부전극(4) 간의 밀착성이 좋고, 낮은 저항에서 접촉함과 동시에 유전체층(5)과 플러그(7) 사이에서 이러한 구성원소가 상호확산하지 않게 되고, 본래의 특성을 저하시키는 일도 없다. 결과적으로, 신뢰성이 높은 강유전체 커패시터가 수득된다. 한편, 절연차단층(8S) 은 밀착층(8)과 동시에 막형성한 도전체막을 선택적으로 산화하는 것만으로 형성되기 때문에, 가공성이 좋지 못한 고융점금속에도 불구하고 가공처리없이 아주 간단히 형성된다.
이 예에서는, 유전체층(5)으로서, PZT로된 강유전체막이 사용되었으나 SBT 로된 강유전체, BST로된 고유전율 유전체 등을 사용하는 경우도 마찬가지이다.
이 도 6에서 도시한 발명에 의하면, 제조가 용이하여 미세화, 고집적화가 가능하고 신뢰성이 높은 커패시터를 수득하게 된다. 또한, 하부전극과 플러그 간의 밀착성을 향상시키고 또한 하부전극을 삽입한 유전체층과 플러그 간의 상호확산을 방지함과 아울러서, 유전체층과 절연막 간의 확산을 방지하는 절연차단층도 차단력이 큰 고융점금속의 산화물로써 형성될 수 있고 장기에 걸쳐, 양호하게 강유전체의 특성을 유지할 수 있다. 이때문에 경시변화 및 분극반전에 따른 열화가 적은 강유전체커패시터를 수득할 수 있다.
본 발명에 의하면, 강유전체나 고유전율 유전체를 이용한 커패시터를 포함하는 반도체장치를 아주 작게 및 고성능으로 제작할 수 있으므로 강유전체 메모리, 디램(DRAM)(Dynamic Random Access Memory) 등에 이용될 수 있고 컴퓨터의 고성능화에 기여한다.

Claims (12)

  1. 실리콘산화막 위에 형성되는 하부전극과, 상기 하부전극 위에 형성되는 강유전체 재료 또는 고유전율 재료로 된 유전체층과, 상기 유전체층 위에 설치되는 상부전극으로 이루어지고, 상기 하부전극은 패턴처리되어 상기 유전체층이 상기 하부전극보다 넓은 범위에 걸쳐 하부전극 상부영역을 초과하여 형성되고, 또한 상기 하부전극 상부영역을 초과한 부분의 상기 유전체층과 상기 실리콘산화막 사이에 Si을 함유하는 2종 이상의 복합금속 산화물로 된 절연차단층이 개재된 것을 특징으로 하는 커패시터.
  2. 제1항에 있어서,
    상기 절연차단층이 상기 유전체층의 구성원소를 함유하는 것을 특징으로 하는 커패시터.
  3. 제1항에 있어서,
    상기 절연차단층의 복합금속 산화물이 SiZryOz (0＜y, 0＜z, y 및 z는 Si를 1로 했을 때의 함유비율을 나타낸다.) 또는 SiTiyOz (0＜y, 0＜z, y 및 z는 Si를 1로 했을 때의 함유비율을 나타낸다.) 또는 SiTayOz (0＜y, 0＜z, y 및 z은 Si를 1로 했을 때의 함유비율을 나타낸다.)인 것을 특징으로 하는 커패시터.
  4. 제1항에 있어서,
    상기 절연차단층이 상기 하부전극과 동일면이 되도록 형성되는 것을 특징으로 하는 커패시터.
  5. 절연막에 형성되는 접촉호올 내에 설치되는 접속용 플러그, 이 플러그와 전기적으로 접속되도록 형성되는 하부전극, 이 하부전극 위에 제공되는 유전체층, 이 유전체층 위에 설치되는 상부전극, 상기 플러그 및 하부전극 사이에 개재되는 밀착층, 및 상기 유전체층이 상기 하부전극보다 넓은 범위에 걸쳐 하부전극 상부영역을 초과하여 상기 절연막 위로 연장되는 부분의 상기 유전체층 및 절연막 사이에 개재되는 상기 밀착층과 동일한 재료의 산화물로 된 절연차단층으로 구성된 것을 특징으로 하는 커패시터.
  6. 제5항에 있어서,
    상기 유전체층이 강유전체층 또는 고유전율의 유전체층으로 된 것을 특징으로 하는 커패시터.
  7. 제5항에 있어서,
    상기 밀착층이 고융점금속, 상기 고융점금속의 질화물 또는 상기 질화물에 추가로 Si이 함유되는 도전체로 구성된 것을 특징으로 하는 커패시터.
  8. (a) 반도체 기판상의 절연막에 하층과 전기적 접속을 하기 위한 접촉호올을 형성하고, (b) 상기 접촉호올 내에 도전성 재료를 충전하여 플러그를 형성하고, (c) 상기 플러그 및 상기 절연막 위에 고융점금속을 함유하는 도전체층을 막형성하고, (d) 상기 도전체층 위에 전극재료를 막형성하여 패턴처리함으로써 하부전극을 형성하고, (e) 상기 하부전극을 마스크로 하여, 그 하부전극에서 노출되는 부분의 상기 도전체층을 선택적으로 산화처리함으로써, 상기 하부전극의 하부측에 밀착층을, 또한 그 외주부에는 절연차단층을 형성하고, (f) 상기 절연차단층 위로 연장되도록 상기 하부전극 위에 유전체층을 막형성하고, (g) 상기 유전체층 위에 상부전극을 형성하는 것을 특징으로 하는 커패시터의 제조방법.
  9. 제8항에 있어서,
    상기 도전체층의 선택적인 산화처리를 산소분위기 하에서 열처리함으로써 행하는 것을 특징으로 하는 커패시터의 제조방법.
  10. 제8항에 있어서,
    상기 차단층의 선택적인 산화처리를 산소이온를 채워넣음으로써 행하는 것을 특징으로 하는 커패시터의 제조방법.
  11. (a) 반도체 기판상의 절연막 위에 Si을 함유한 2종 이상의 금속을 함유하는 복합금속 산화물층을 막형성 함으로써 절연차단층을 형성하고, (b) 상기 절연차단 층의 표면으로부터 상기 절연막을 관통하여 그 절연막의 하층을 노출시키는 접촉호올을 형성하고, (c) 상기 접촉호올 내에 도전성 재료를 충전시켜 플러그를 형성하고, (d) 상기 플러그와 접촉하도록 하부전극을 형성하고, (e) 상기 하부전극 위에 유전체층 및 상부전극을 형성하는 것을 특징으로 하는 커패시터의 제조방법.
  12. 제11항에 있어서,
    상기 상부전극을 형성하기 전에 상기 유전체층의 표면을 평탄화처리하는 것을 특징으로 하는 커패시터 제조방법.
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