JPH1022457A - 容量装置及び半導体装置並びにそれらの製造方法 - Google Patents
容量装置及び半導体装置並びにそれらの製造方法Info
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- JPH1022457A JPH1022457A JP8174013A JP17401396A JPH1022457A JP H1022457 A JPH1022457 A JP H1022457A JP 8174013 A JP8174013 A JP 8174013A JP 17401396 A JP17401396 A JP 17401396A JP H1022457 A JPH1022457 A JP H1022457A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 239000002184 metal Substances 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims description 81
- 238000000034 method Methods 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 50
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 48
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 46
- 150000001875 compounds Chemical class 0.000 claims description 28
- 239000003990 capacitor Substances 0.000 claims description 26
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 25
- 238000000992 sputter etching Methods 0.000 claims description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 21
- 238000000206 photolithography Methods 0.000 claims description 18
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 16
- 238000007740 vapor deposition Methods 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 238000004544 sputter deposition Methods 0.000 claims description 13
- 239000007789 gas Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 10
- 239000001257 hydrogen Substances 0.000 claims description 10
- 229910052739 hydrogen Inorganic materials 0.000 claims description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 claims 1
- 239000010408 film Substances 0.000 description 791
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 44
- 239000010931 gold Substances 0.000 description 39
- 230000000694 effects Effects 0.000 description 23
- 239000004020 conductor Substances 0.000 description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 13
- 229910052737 gold Inorganic materials 0.000 description 11
- 239000010409 thin film Substances 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 230000001965 increasing effect Effects 0.000 description 7
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 4
- 230000002708 enhancing effect Effects 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000008020 evaporation Effects 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 238000007790 scraping Methods 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
Abstract
(57)【要約】
【課題】 寿命低下を招くことがないような容量装置、
及び、この容量装置を備えた半導体装置を得る。 【解決手段】 金属膜からなる下部電極３上に誘電体膜
４を設け、誘電体膜４上に、この誘電体膜４表面に開口
する穴５ａを有する第２の絶縁膜５を設け、又、第２の
絶縁膜５上に、この第２の絶縁膜５表面において内縁が
穴５ａの内縁を囲み、かつ第２の絶縁膜５表面に開口す
る穴６ａを有する第３の絶縁膜６を設け、更に、誘電体
膜４表面から、穴５ａを介して第２の絶縁膜５上に延在
する金属膜からなる上部電極８を設ける。
及び、この容量装置を備えた半導体装置を得る。 【解決手段】 金属膜からなる下部電極３上に誘電体膜
４を設け、誘電体膜４上に、この誘電体膜４表面に開口
する穴５ａを有する第２の絶縁膜５を設け、又、第２の
絶縁膜５上に、この第２の絶縁膜５表面において内縁が
穴５ａの内縁を囲み、かつ第２の絶縁膜５表面に開口す
る穴６ａを有する第３の絶縁膜６を設け、更に、誘電体
膜４表面から、穴５ａを介して第２の絶縁膜５上に延在
する金属膜からなる上部電極８を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は化合物半導体系モ
ノリシックＩＣ内に配置する容量装置の構造及び半導体
装置の構造並びにそれらの製造方法に関するものであ
る。
ノリシックＩＣ内に配置する容量装置の構造及び半導体
装置の構造並びにそれらの製造方法に関するものであ
る。
【０００２】
【従来の技術】ＧａＡｓＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉ
ｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔｓ）を初めとする化合物半導体系モノリシッ
クＩＣは、化合物半導体材料の優れた電子輸送特性を、
ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）素子の高速化実現に最も有効に利用できるデバイ
スであるため、衛星用・移動体マイクロ波・ミリ波集積
回路といった分野への応用が図られており、近年の移動
体無線の発展によりさらに需要が見込まれている。ま
た、その用途は、衛星用などの過酷な環境下で長期の使
用に耐えなければならず、その信頼性には特に厳しいも
のが要求されるのが常である。
ｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔｓ）を初めとする化合物半導体系モノリシッ
クＩＣは、化合物半導体材料の優れた電子輸送特性を、
ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）素子の高速化実現に最も有効に利用できるデバイ
スであるため、衛星用・移動体マイクロ波・ミリ波集積
回路といった分野への応用が図られており、近年の移動
体無線の発展によりさらに需要が見込まれている。ま
た、その用途は、衛星用などの過酷な環境下で長期の使
用に耐えなければならず、その信頼性には特に厳しいも
のが要求されるのが常である。
【０００３】ここで、上記ＧａＡｓＭＭＩＣの回路は、
ＦＥＴ素子、抵抗素子、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｍｅｔａｌ）キャパシタ、スパイラルイン
ダクタ等の能動・受動素子、ならびに前記の各能動・受
動素子を結ぶ配線等から構成されている。中でも、ＭＩ
ＭキャパシタはＧａＡｓＭＭＩＣの製品寿命を決定する
キーパーツであり、その寿命の確保を図るため種々の工
夫がなされている。例えば、良く知られている技術で、
ＭＩＭキャパシタの上部電極から配線を引き出すために
エアーブリッジを用い、配線が直接ＭＩＭキャパシタの
誘電体に接触しないように構造上の工夫がなされている
のはその一例である。
ＦＥＴ素子、抵抗素子、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｍｅｔａｌ）キャパシタ、スパイラルイン
ダクタ等の能動・受動素子、ならびに前記の各能動・受
動素子を結ぶ配線等から構成されている。中でも、ＭＩ
ＭキャパシタはＧａＡｓＭＭＩＣの製品寿命を決定する
キーパーツであり、その寿命の確保を図るため種々の工
夫がなされている。例えば、良く知られている技術で、
ＭＩＭキャパシタの上部電極から配線を引き出すために
エアーブリッジを用い、配線が直接ＭＩＭキャパシタの
誘電体に接触しないように構造上の工夫がなされている
のはその一例である。
【０００４】ＭＩＭキャパシタに用いられる誘電体には
プラズマＣＶＤで作製したＳｉＮ膜、ＳｉＯＮ膜が用い
られる。これは、化合物半導体であるＧａＡｓ、ＩｎＰ
では酸化することで良好な膜質の絶縁膜を得ることがで
きず、シリコンデバイスで実績のあるシリコン熱酸化膜
（ＳｉＯ2 ）を絶縁膜として用いることが難しいためで
ある。通常、ＧａＡｓＭＭＩＣのＭＩＭキャパシタの作
製方法は、蒸着リフトオフ法で形成した下部電極上に、
プラズマＣＶＤで作製したＳｉＮ膜、ＳｉＯＮ膜をデポ
し、さらに、その上層に蒸着リフトオフ法で形成した上
部電極を形成したＭＩＭ構造が用いられている。
プラズマＣＶＤで作製したＳｉＮ膜、ＳｉＯＮ膜が用い
られる。これは、化合物半導体であるＧａＡｓ、ＩｎＰ
では酸化することで良好な膜質の絶縁膜を得ることがで
きず、シリコンデバイスで実績のあるシリコン熱酸化膜
（ＳｉＯ2 ）を絶縁膜として用いることが難しいためで
ある。通常、ＧａＡｓＭＭＩＣのＭＩＭキャパシタの作
製方法は、蒸着リフトオフ法で形成した下部電極上に、
プラズマＣＶＤで作製したＳｉＮ膜、ＳｉＯＮ膜をデポ
し、さらに、その上層に蒸着リフトオフ法で形成した上
部電極を形成したＭＩＭ構造が用いられている。
【０００５】ここで、蒸着リフトオフ法とは、図１０に
示すように、まず、化合物半導体基板２０上に、通常の
写真製版技術を用い、レジストを所望の形状にパターニ
ングしたマスク２１を形成し、次に、金属膜２２を蒸着
し、この後、レジストマスク２１を除去することによ
り、電極を形成する方法である。
示すように、まず、化合物半導体基板２０上に、通常の
写真製版技術を用い、レジストを所望の形状にパターニ
ングしたマスク２１を形成し、次に、金属膜２２を蒸着
し、この後、レジストマスク２１を除去することによ
り、電極を形成する方法である。
【０００６】しかしながら、この蒸着リフトオフ法を用
いた場合、電極を構成する金属薄膜表面に傷が入ってし
まうという問題が発生する。この傷はリフトオフで除去
すべき金属が、ちょうどウエハ上をたわしのようにこす
って剥がれていくために発生するもので、ＭＩＭキャパ
シタの絶縁耐圧や信頼性の低下を招く原因となる。そこ
で近年、金属薄膜表面に傷が入ることを防止するため
に、蒸着リフトオフの代わりに、以下に示す、配線スパ
ッタ法を用いイオンミリングで配線加工する方法が用い
られてきている。
いた場合、電極を構成する金属薄膜表面に傷が入ってし
まうという問題が発生する。この傷はリフトオフで除去
すべき金属が、ちょうどウエハ上をたわしのようにこす
って剥がれていくために発生するもので、ＭＩＭキャパ
シタの絶縁耐圧や信頼性の低下を招く原因となる。そこ
で近年、金属薄膜表面に傷が入ることを防止するため
に、蒸着リフトオフの代わりに、以下に示す、配線スパ
ッタ法を用いイオンミリングで配線加工する方法が用い
られてきている。
【０００７】ここで、配線スパッタ法を用いイオンミリ
ングで配線加工する方法とは、図１１に示すように、ま
ず、スパッタ法により、化合物半導体基板２０上に金属
膜２２を形成し、次に、通常の写真製版技術を用い、レ
ジストを所望の形状にパターニングしたマスク２３を形
成し、この後、このマスク２３を用いたイオンミリング
により、金属膜２２を加工して電極を形成する方法であ
る。
ングで配線加工する方法とは、図１１に示すように、ま
ず、スパッタ法により、化合物半導体基板２０上に金属
膜２２を形成し、次に、通常の写真製版技術を用い、レ
ジストを所望の形状にパターニングしたマスク２３を形
成し、この後、このマスク２３を用いたイオンミリング
により、金属膜２２を加工して電極を形成する方法であ
る。
【０００８】図１２は、配線スパッタ法を用いイオンミ
リングで配線加工する方法を用いて製造されたＭＩＭキ
ャパシタを示す要部断面図である。図１２において１は
半導体基板であり、２は化合物半導体基板１との絶縁性
を高めるために、この半導体基板１上に形成された絶縁
膜であり、３は絶縁膜２上に形成されている下部電極で
あり、４は下部電極３上に形成された誘電体膜であり、
例えば、膜厚が１０００〜２０００Å程度のＳｉＮ膜で
あり、８は誘電体膜４上に形成された上部電極であり、
例えば、膜厚が１〜２μｍであるＡｕ膜であり、９は上
部電極の周囲に形成された絶縁膜であり、９ａは絶縁膜
９に形成され、上部電極８表面に開口する穴であり、１
４は穴９ａを介して上部電極８と電気的に接続する給電
層であり、１５は給電層１４上に形成されるエアーブリ
ッジである。
リングで配線加工する方法を用いて製造されたＭＩＭキ
ャパシタを示す要部断面図である。図１２において１は
半導体基板であり、２は化合物半導体基板１との絶縁性
を高めるために、この半導体基板１上に形成された絶縁
膜であり、３は絶縁膜２上に形成されている下部電極で
あり、４は下部電極３上に形成された誘電体膜であり、
例えば、膜厚が１０００〜２０００Å程度のＳｉＮ膜で
あり、８は誘電体膜４上に形成された上部電極であり、
例えば、膜厚が１〜２μｍであるＡｕ膜であり、９は上
部電極の周囲に形成された絶縁膜であり、９ａは絶縁膜
９に形成され、上部電極８表面に開口する穴であり、１
４は穴９ａを介して上部電極８と電気的に接続する給電
層であり、１５は給電層１４上に形成されるエアーブリ
ッジである。
【０００９】上記のように、配線スパッタ法を用いイオ
ンミリングで配線加工する方法を用いた場合において
は、電極を構成する金属薄膜表面に傷が入ることがな
い。しかしながら、この場合においても、図１２に示す
ように、誘電体膜４の内、上部電極８の端部の周辺にあ
たる部分が、上部電極８を形成するためのイオンミリン
グで削れてしまうという問題が発生してしまう。
ンミリングで配線加工する方法を用いた場合において
は、電極を構成する金属薄膜表面に傷が入ることがな
い。しかしながら、この場合においても、図１２に示す
ように、誘電体膜４の内、上部電極８の端部の周辺にあ
たる部分が、上部電極８を形成するためのイオンミリン
グで削れてしまうという問題が発生してしまう。
【００１０】具体的には、図１２に示した構造のＭＩＭ
キャパシタでは、上部電極８を例えば金で作製した場
合、その膜厚は１〜２μｍ程度が導体損失を防ぐために
必要になる。特に、誘電体膜４がＳｉＮ膜であるならイ
オンミリングによるエッチングレートの比は５：１位で
あるので、上部電極８である金に対し１０％のオーバー
エッチングを行っただけで、２００から４００Åの誘電
体膜４が削られることとなる。したがって、誘電体膜４
の膜厚は１０００〜２０００Åなので、実質６００から
１８００Åの膜厚しか確保されないこととなる。
キャパシタでは、上部電極８を例えば金で作製した場
合、その膜厚は１〜２μｍ程度が導体損失を防ぐために
必要になる。特に、誘電体膜４がＳｉＮ膜であるならイ
オンミリングによるエッチングレートの比は５：１位で
あるので、上部電極８である金に対し１０％のオーバー
エッチングを行っただけで、２００から４００Åの誘電
体膜４が削られることとなる。したがって、誘電体膜４
の膜厚は１０００〜２０００Åなので、実質６００から
１８００Åの膜厚しか確保されないこととなる。
【００１１】図１３は上部電極８の周辺の誘電体膜４の
削れ深さとＭＩＭキャパシタの寿命の関係を示す図であ
る。誘電体膜４の膜厚は２０００Åで、印加電圧は１０
Ｖを仮定している。この図より、誘電体膜４の削れ深さ
とともに急激に寿命低下が起こることがわかり、この結
果、誘電体膜４が削れない方法でＭＩＭキャパシタを作
製することが、寿命低下を防止するために必須であるこ
とが分かる。
削れ深さとＭＩＭキャパシタの寿命の関係を示す図であ
る。誘電体膜４の膜厚は２０００Åで、印加電圧は１０
Ｖを仮定している。この図より、誘電体膜４の削れ深さ
とともに急激に寿命低下が起こることがわかり、この結
果、誘電体膜４が削れない方法でＭＩＭキャパシタを作
製することが、寿命低下を防止するために必須であるこ
とが分かる。
【００１２】
【発明が解決しようとする課題】以上のように、従来の
ＭＩＭキャパシタの製造時においては、このＭＩＭキャ
パシタの上部電極８の表面や周辺に傷が入ったり、上部
電極８の周辺の誘電体薄膜４が削られること等により、
当該ＭＩＭキャパシタの寿命低下を引き起こす結果とな
っていた。
ＭＩＭキャパシタの製造時においては、このＭＩＭキャ
パシタの上部電極８の表面や周辺に傷が入ったり、上部
電極８の周辺の誘電体薄膜４が削られること等により、
当該ＭＩＭキャパシタの寿命低下を引き起こす結果とな
っていた。
【００１３】この発明は上記した点に鑑みてなされたも
のであり、寿命低下を招くことがないような容量装置及
びこの容量装置を備えた半導体装置を得ることを目的と
するものである。
のであり、寿命低下を招くことがないような容量装置及
びこの容量装置を備えた半導体装置を得ることを目的と
するものである。
【００１４】
【課題を解決するための手段】この発明に係る容量装置
は、下部電極上に形成された第１の絶縁膜と、上記第１
の絶縁膜上に形成され、上記下部電極上の第１の絶縁膜
表面に開口する第１の穴を有する第２の絶縁膜と、上記
第２の絶縁膜上に形成され、上記第２の絶縁膜表面にお
いて内縁が上記第１の穴の内縁を囲み、上記第２の絶縁
膜表面に開口する第２の穴を有する第３の絶縁膜と、上
記第１の絶縁膜表面から、上記第１の穴を介して上記第
２の絶縁膜上に延在する上部電極とを備えたものであ
る。
は、下部電極上に形成された第１の絶縁膜と、上記第１
の絶縁膜上に形成され、上記下部電極上の第１の絶縁膜
表面に開口する第１の穴を有する第２の絶縁膜と、上記
第２の絶縁膜上に形成され、上記第２の絶縁膜表面にお
いて内縁が上記第１の穴の内縁を囲み、上記第２の絶縁
膜表面に開口する第２の穴を有する第３の絶縁膜と、上
記第１の絶縁膜表面から、上記第１の穴を介して上記第
２の絶縁膜上に延在する上部電極とを備えたものであ
る。
【００１５】又、第２の穴が、第２の絶縁膜表面におけ
る内縁が第１の絶縁膜表面に開口する部分の内縁より広
く形成されていることを特徴とするものである。
る内縁が第１の絶縁膜表面に開口する部分の内縁より広
く形成されていることを特徴とするものである。
【００１６】又、第２の穴が側面の傾斜角が９０°未満
であることを特徴とするものである。
であることを特徴とするものである。
【００１７】又、第１の絶縁膜がシリコンと窒素の組成
比が３対４となるシリコン窒化膜であり、第２の絶縁膜
がシリコンの割合が窒素の割合に比べ高いシリコン窒化
膜であり、第３の絶縁膜がシリコン酸化膜であることを
特徴とするものである。
比が３対４となるシリコン窒化膜であり、第２の絶縁膜
がシリコンの割合が窒素の割合に比べ高いシリコン窒化
膜であり、第３の絶縁膜がシリコン酸化膜であることを
特徴とするものである。
【００１８】又、第３の絶縁膜のエッチングレートが第
２の絶縁膜のエッチングレートより高いことを特徴とす
るものである。
２の絶縁膜のエッチングレートより高いことを特徴とす
るものである。
【００１９】又、下部電極上に形成されたシリコン窒化
膜からなる第１の絶縁膜と、上記第１の絶縁膜上に形成
され、上記下部電極上の第１の絶縁膜表面に開口する穴
を有する第１の絶縁膜よりエッチングレートの高いシリ
コン窒化膜からなる第２の絶縁膜と、上記第１の絶縁膜
表面から、上記穴を介して上記第２の絶縁膜上に延在す
る上部電極とを備えたものである。
膜からなる第１の絶縁膜と、上記第１の絶縁膜上に形成
され、上記下部電極上の第１の絶縁膜表面に開口する穴
を有する第１の絶縁膜よりエッチングレートの高いシリ
コン窒化膜からなる第２の絶縁膜と、上記第１の絶縁膜
表面から、上記穴を介して上記第２の絶縁膜上に延在す
る上部電極とを備えたものである。
【００２０】又、第２の絶縁膜が第１の絶縁膜より水素
含有量が多いことを特徴とするものである。
含有量が多いことを特徴とするものである。
【００２１】又、エッチングレートが、バッファードフ
ッ酸に対するエッチングレートであることを特徴とする
ものである。
ッ酸に対するエッチングレートであることを特徴とする
ものである。
【００２２】又、上部電極及び下部電極が金属膜からな
ることを特徴とするものである。
ることを特徴とするものである。
【００２３】又、上部電極上に形成され、この上部電極
に電気的に接続されている配線を備えたものである。
に電気的に接続されている配線を備えたものである。
【００２４】又、配線が上部電極よりも厚く形成されて
いることを特徴とするものである。
いることを特徴とするものである。
【００２５】この発明に係る半導体装置は、上記容量装
置が半導体基板上に形成されていることを特徴とするも
のである。
置が半導体基板上に形成されていることを特徴とするも
のである。
【００２６】又、半導体基板が化合物半導体を用いて形
成されていることを特徴とするものである。
成されていることを特徴とするものである。
【００２７】この発明に係る容量装置の製造方法は、下
部電極上に第１の絶縁膜を形成する工程と、上記第１の
絶縁膜上に第２の絶縁膜を形成する工程と、上記第２の
絶縁膜上に第３の絶縁膜を形成する工程と、上記第３の
絶縁膜上にレジストを塗布する工程と、写真製版技術に
より上記レジストをパターニングすることにより、開口
部を有するマスクを形成する工程と、上記マスクを用い
てエッチングすることにより、上記第３の絶縁膜に、上
記第３の絶縁膜表面において上記マスクの開口部より広
く、上記下部電極上の第２の絶縁膜表面に開口する第２
の穴を形成する工程と、上記マスクを用いてエッチング
することにより、上記第２の絶縁膜に、上記第２の絶縁
膜表面において上記第２の穴より狭く、上記第１の絶縁
膜表面に開口する第１の穴を形成する工程と、蒸着によ
り、導電膜を上記第１の穴の内部に充填するとともに、
上記第２の穴の内部及び上記レジスト上に形成する工程
と、上記レジストを除去することにより、上記導電膜か
ら上部電極を形成する工程とを含むものである。
部電極上に第１の絶縁膜を形成する工程と、上記第１の
絶縁膜上に第２の絶縁膜を形成する工程と、上記第２の
絶縁膜上に第３の絶縁膜を形成する工程と、上記第３の
絶縁膜上にレジストを塗布する工程と、写真製版技術に
より上記レジストをパターニングすることにより、開口
部を有するマスクを形成する工程と、上記マスクを用い
てエッチングすることにより、上記第３の絶縁膜に、上
記第３の絶縁膜表面において上記マスクの開口部より広
く、上記下部電極上の第２の絶縁膜表面に開口する第２
の穴を形成する工程と、上記マスクを用いてエッチング
することにより、上記第２の絶縁膜に、上記第２の絶縁
膜表面において上記第２の穴より狭く、上記第１の絶縁
膜表面に開口する第１の穴を形成する工程と、蒸着によ
り、導電膜を上記第１の穴の内部に充填するとともに、
上記第２の穴の内部及び上記レジスト上に形成する工程
と、上記レジストを除去することにより、上記導電膜か
ら上部電極を形成する工程とを含むものである。
【００２８】又、下部電極となる導電膜上に第１の絶縁
膜を形成する工程と、上記第１の絶縁膜上に第２の絶縁
膜を形成する工程と、上記第２の絶縁膜上に第３の絶縁
膜を形成する工程と、上記第３の絶縁膜上にレジストを
塗布する工程と、写真製版技術により上記レジストをパ
ターニングすることにより、開口部を有する第１のマス
クを形成する工程と、上記第１のマスクを用いてエッチ
ングすることにより、上記第３の絶縁膜に、上記第３の
絶縁膜表面において上記第１のマスクの開口部より広
く、上記下部電極上の第２の絶縁膜表面に開口する第２
の穴を形成する工程と、上記第１のマスクを用いてエッ
チングすることにより、上記第２の絶縁膜に、上記第２
の絶縁膜表面において上記第２の穴より狭く、上記第１
の絶縁膜表面に開口する第１の穴を形成する工程と、蒸
着により、上部電極となる導電膜を上記第１の穴の内部
に充填するとともに、上記第２の穴の内部及び上記レジ
スト上に形成する工程と、上記レジストを除去すること
により、上記上部電極となる導電膜から上部電極を形成
する工程と、上記上部電極上及び上記第２及び第３の絶
縁膜上に第４の絶縁膜を形成する工程と、写真製版技術
によりパターニングされたレジストを第２のマスクとし
て用い、上記上部電極を囲むように上記複数の絶縁膜を
エッチングする工程と、上記第２のマスクを用いて、上
記下部電極となる導電膜をイオンミリングすることによ
り下部電極を形成する工程と、エッチングにより、上記
第４の絶縁膜に上記上部電極表面に開口する接続孔を形
成する工程と、上記上部電極表面から、上記接続孔を介
して上記上部電極に電気的に接続される配線を形成する
工程とを含むものである。
膜を形成する工程と、上記第１の絶縁膜上に第２の絶縁
膜を形成する工程と、上記第２の絶縁膜上に第３の絶縁
膜を形成する工程と、上記第３の絶縁膜上にレジストを
塗布する工程と、写真製版技術により上記レジストをパ
ターニングすることにより、開口部を有する第１のマス
クを形成する工程と、上記第１のマスクを用いてエッチ
ングすることにより、上記第３の絶縁膜に、上記第３の
絶縁膜表面において上記第１のマスクの開口部より広
く、上記下部電極上の第２の絶縁膜表面に開口する第２
の穴を形成する工程と、上記第１のマスクを用いてエッ
チングすることにより、上記第２の絶縁膜に、上記第２
の絶縁膜表面において上記第２の穴より狭く、上記第１
の絶縁膜表面に開口する第１の穴を形成する工程と、蒸
着により、上部電極となる導電膜を上記第１の穴の内部
に充填するとともに、上記第２の穴の内部及び上記レジ
スト上に形成する工程と、上記レジストを除去すること
により、上記上部電極となる導電膜から上部電極を形成
する工程と、上記上部電極上及び上記第２及び第３の絶
縁膜上に第４の絶縁膜を形成する工程と、写真製版技術
によりパターニングされたレジストを第２のマスクとし
て用い、上記上部電極を囲むように上記複数の絶縁膜を
エッチングする工程と、上記第２のマスクを用いて、上
記下部電極となる導電膜をイオンミリングすることによ
り下部電極を形成する工程と、エッチングにより、上記
第４の絶縁膜に上記上部電極表面に開口する接続孔を形
成する工程と、上記上部電極表面から、上記接続孔を介
して上記上部電極に電気的に接続される配線を形成する
工程とを含むものである。
【００２９】又、配線を上部電極よりも厚く形成するこ
とを特徴とするものである。
とを特徴とするものである。
【００３０】又、第２の穴を、第３の絶縁膜表面におけ
る内縁が、第２の絶縁膜表面に開口する部分の内縁より
広くなるように形成することを特徴とするものである。
る内縁が、第２の絶縁膜表面に開口する部分の内縁より
広くなるように形成することを特徴とするものである。
【００３１】又、第２の穴を側面の傾斜角が９０°未満
となるように形成することを特徴とするものである。
となるように形成することを特徴とするものである。
【００３２】又、第１の絶縁膜をシリコンと窒素の組成
比が３対４となるシリコン窒化膜により、第２の絶縁膜
をシリコンの割合が窒素の割合に比べ高いシリコン窒化
膜により、第３の絶縁膜をシリコン酸化膜により形成す
ることを特徴とするものである。
比が３対４となるシリコン窒化膜により、第２の絶縁膜
をシリコンの割合が窒素の割合に比べ高いシリコン窒化
膜により、第３の絶縁膜をシリコン酸化膜により形成す
ることを特徴とするものである。
【００３３】又、第１、第２及び第３の絶縁膜をプラズ
マＣＶＤ法を用いて形成することを特徴とするものであ
る。
マＣＶＤ法を用いて形成することを特徴とするものであ
る。
【００３４】又、プラズマＣＶＤ法により第２の絶縁膜
を形成する場合において、第１の絶縁膜を形成する場合
よりも、ＳｉＨ４のＮＨ３に対する流量比を高くするこ
とを特徴とするものである。
を形成する場合において、第１の絶縁膜を形成する場合
よりも、ＳｉＨ４のＮＨ３に対する流量比を高くするこ
とを特徴とするものである。
【００３５】又、第２の穴を形成するためのエッチング
はバッファードフッ酸を用いて行うことを特徴とするも
のである。
はバッファードフッ酸を用いて行うことを特徴とするも
のである。
【００３６】又、第１の穴を形成するためのエッチング
には異方性ドライエッチングを用いることを特徴とする
ものである。
には異方性ドライエッチングを用いることを特徴とする
ものである。
【００３７】又、第３の絶縁膜を第２の絶縁膜よりエッ
チングレートが高くなるように形成することを特徴とす
るものである。
チングレートが高くなるように形成することを特徴とす
るものである。
【００３８】又、下部電極上にシリコン窒化膜からなる
第１の絶縁膜を形成する工程と、上記第１の絶縁膜上
に、この第１の絶縁膜よりエッチングレートの高いシリ
コン窒化膜からなる第２の絶縁膜を形成する工程と、エ
ッチングにより、上記第２の絶縁膜に上記下部電極上の
第１の絶縁膜表面に開口する穴を形成する工程と、上記
第１の絶縁膜表面から、上記穴を介して上記第２の絶縁
膜上に延在するように上部電極を形成する工程とを含む
ものである。
第１の絶縁膜を形成する工程と、上記第１の絶縁膜上
に、この第１の絶縁膜よりエッチングレートの高いシリ
コン窒化膜からなる第２の絶縁膜を形成する工程と、エ
ッチングにより、上記第２の絶縁膜に上記下部電極上の
第１の絶縁膜表面に開口する穴を形成する工程と、上記
第１の絶縁膜表面から、上記穴を介して上記第２の絶縁
膜上に延在するように上部電極を形成する工程とを含む
ものである。
【００３９】又、下部電極となる導電膜上にシリコン窒
化膜からなる第１の絶縁膜を形成する工程と、上記第１
の絶縁膜上に、この第１の絶縁膜よりエッチングレート
の高いシリコン窒化膜からなる第２の絶縁膜を形成する
工程と、エッチングにより、上記第２の絶縁膜に上記導
電膜上の第１の絶縁膜表面に開口する穴を形成する工程
と、上記第１の絶縁膜表面から、上記穴を介して上記第
２の絶縁膜上に延在するように上部電極を形成する工程
と、上記上部電極上及び上記第２の絶縁膜上に第４の絶
縁膜を形成する工程と、写真製版技術によりパターニン
グされたレジストをマスクとして用い、上記上部電極を
囲むように上記複数の絶縁膜をエッチングする工程と、
上記マスクを用いて、上記導電膜をイオンミリングする
ことにより下部電極を形成する工程と、エッチングによ
り、上記第４の絶縁膜に上記上部電極表面に開口する接
続孔を形成する工程と、上記上部電極表面から、上記接
続孔を介して上記上部電極に電気的に接続される配線を
形成する工程とを含むものである。
化膜からなる第１の絶縁膜を形成する工程と、上記第１
の絶縁膜上に、この第１の絶縁膜よりエッチングレート
の高いシリコン窒化膜からなる第２の絶縁膜を形成する
工程と、エッチングにより、上記第２の絶縁膜に上記導
電膜上の第１の絶縁膜表面に開口する穴を形成する工程
と、上記第１の絶縁膜表面から、上記穴を介して上記第
２の絶縁膜上に延在するように上部電極を形成する工程
と、上記上部電極上及び上記第２の絶縁膜上に第４の絶
縁膜を形成する工程と、写真製版技術によりパターニン
グされたレジストをマスクとして用い、上記上部電極を
囲むように上記複数の絶縁膜をエッチングする工程と、
上記マスクを用いて、上記導電膜をイオンミリングする
ことにより下部電極を形成する工程と、エッチングによ
り、上記第４の絶縁膜に上記上部電極表面に開口する接
続孔を形成する工程と、上記上部電極表面から、上記接
続孔を介して上記上部電極に電気的に接続される配線を
形成する工程とを含むものである。
【００４０】又、配線を上部電極よりも厚く形成するこ
とを特徴とするものである。
とを特徴とするものである。
【００４１】又、第１の絶縁膜表面から、穴を介して第
２の絶縁膜上に延在するように上部電極を形成する工程
が、スパッタ法により、上部電極となる導電膜を上記穴
の内部に充填するとともに、上記第２の絶縁膜上に形成
する工程と、写真製版技術によりパターニングされたレ
ジストをマスクとして用いてイオンミリングすることに
より、上記第２の絶縁膜表面において、上記導電膜の外
縁が上記穴の内縁を囲むように加工して、上記上部電極
を形成する工程とを含むことを特徴とするものである。
２の絶縁膜上に延在するように上部電極を形成する工程
が、スパッタ法により、上部電極となる導電膜を上記穴
の内部に充填するとともに、上記第２の絶縁膜上に形成
する工程と、写真製版技術によりパターニングされたレ
ジストをマスクとして用いてイオンミリングすることに
より、上記第２の絶縁膜表面において、上記導電膜の外
縁が上記穴の内縁を囲むように加工して、上記上部電極
を形成する工程とを含むことを特徴とするものである。
【００４２】又、第１の絶縁膜表面から、穴を介して第
２の絶縁膜上に延在するように上部電極を形成する工程
が、上記第２の絶縁膜上にレジストを塗布する工程と、
写真製版技術により上記レジストをパターニングするこ
とにより、上記第２の絶縁膜表面において、開口部の内
縁が上記穴の内縁を囲むようにマスクを形成する工程
と、蒸着により、上部電極となる導電膜を上記穴の内部
に充填するとともに、上記マスクの開口部の内部及び上
記レジスト上に形成する工程と、上記レジストを除去す
ることにより、上記導電膜から上記上部電極を形成する
工程とを含むことを特徴とするものである。
２の絶縁膜上に延在するように上部電極を形成する工程
が、上記第２の絶縁膜上にレジストを塗布する工程と、
写真製版技術により上記レジストをパターニングするこ
とにより、上記第２の絶縁膜表面において、開口部の内
縁が上記穴の内縁を囲むようにマスクを形成する工程
と、蒸着により、上部電極となる導電膜を上記穴の内部
に充填するとともに、上記マスクの開口部の内部及び上
記レジスト上に形成する工程と、上記レジストを除去す
ることにより、上記導電膜から上記上部電極を形成する
工程とを含むことを特徴とするものである。
【００４３】又、第２の絶縁膜が第１の絶縁膜より水素
含有量が多くなるように形成すること特徴とするもので
ある。
含有量が多くなるように形成すること特徴とするもので
ある。
【００４４】又、第１及び第２の絶縁膜をプラズマＣＶ
Ｄ法を用いて形成することを特徴とするものである。
Ｄ法を用いて形成することを特徴とするものである。
【００４５】又、プラズマＣＶＤ法により第２の絶縁膜
を形成する場合において、第１の絶縁膜を形成する場合
よりも、低い成膜温度、高いガス圧力、及び、低いＲＦ
パワーを用いることを特徴とするものである。
を形成する場合において、第１の絶縁膜を形成する場合
よりも、低い成膜温度、高いガス圧力、及び、低いＲＦ
パワーを用いることを特徴とするものである。
【００４６】又、プラズマＣＶＤ法による第２の絶縁膜
の形成条件として、２５０°Ｃの成膜温度、２．０Ｔｏ
ｒｒのガス圧力、１００ＷのＲＦパワーを用いることを
特徴とするものである。
の形成条件として、２５０°Ｃの成膜温度、２．０Ｔｏ
ｒｒのガス圧力、１００ＷのＲＦパワーを用いることを
特徴とするものである。
【００４７】又、エッチングレートが、バッファードフ
ッ酸に対するエッチングレートであることを特徴とする
ものである。
ッ酸に対するエッチングレートであることを特徴とする
ものである。
【００４８】又、上部電極及び下部電極を金属膜により
形成することを特徴とするものである。
形成することを特徴とするものである。
【００４９】この発明に係る半導体装置の製造方法は、
上記容量装置の製造方法における各工程と、下部電極又
は下部電極となる導電膜を半導体基板上に形成する工程
とを含むものである。
上記容量装置の製造方法における各工程と、下部電極又
は下部電極となる導電膜を半導体基板上に形成する工程
とを含むものである。
【００５０】又、半導体基板を化合物半導体を用いて形
成することを特徴とするものである。
成することを特徴とするものである。
【００５１】
実施の形態１．以下に、この発明の実施の形態１につい
て、図１ないし図３に基づいて説明する。図１はこの発
明の実施の形態１を示す要部断面図であり、図１におい
て、１は半導体基板であり、本実施の形態においては例
えばＧａＡｓからなる化合物半導体基板を用いている。
２は化合物半導体基板１との絶縁性を高めるために、こ
の半導体基板１上に形成された絶縁膜であり、本実施の
形態においては、例えば膜厚が７５０ÅのＳｉＯ膜を用
いている。ここで、絶縁膜２は、プラズマＣＶＤを用い
て形成された、膜厚が５００〜１０００Å程度のＳｉＯ
膜、ＳｉＯＮ膜又はＳｉＮ膜等を用いても良い。
て、図１ないし図３に基づいて説明する。図１はこの発
明の実施の形態１を示す要部断面図であり、図１におい
て、１は半導体基板であり、本実施の形態においては例
えばＧａＡｓからなる化合物半導体基板を用いている。
２は化合物半導体基板１との絶縁性を高めるために、こ
の半導体基板１上に形成された絶縁膜であり、本実施の
形態においては、例えば膜厚が７５０ÅのＳｉＯ膜を用
いている。ここで、絶縁膜２は、プラズマＣＶＤを用い
て形成された、膜厚が５００〜１０００Å程度のＳｉＯ
膜、ＳｉＯＮ膜又はＳｉＮ膜等を用いても良い。
【００５２】３は絶縁膜２上に形成されている下部電極
であり、本実施の形態においては、例えば３０００Åの
膜厚を有するシート抵抗の小さいＴｉ／Ｍｏ／Ａｕの積
層膜を用いている。ここで、下部電極３はＴｉ／Ａｕ／
Ｍｏの積層膜、又は、耐熱性に優れたＴｉ／Ｐｔの積層
膜等の金属薄膜を数千Å堆積したものを用いても良い。
４は下部電極３上に形成された誘電体膜（第１の絶縁
膜）であり、本実施の形態においては、例えば膜厚が２
０００Åであり、組成比がＳｉ／Ｎ＝３／４となるＳｉ
Ｎ膜（Ｓｉ3 Ｎ4 膜）を用いている。ここで、誘電体膜
４は、プラズマＣＶＤを用いて形成された、膜厚が１０
００〜２０００Å程度のＳｉＯＮ膜、ＳｉＮ膜等を用い
ても良い。
であり、本実施の形態においては、例えば３０００Åの
膜厚を有するシート抵抗の小さいＴｉ／Ｍｏ／Ａｕの積
層膜を用いている。ここで、下部電極３はＴｉ／Ａｕ／
Ｍｏの積層膜、又は、耐熱性に優れたＴｉ／Ｐｔの積層
膜等の金属薄膜を数千Å堆積したものを用いても良い。
４は下部電極３上に形成された誘電体膜（第１の絶縁
膜）であり、本実施の形態においては、例えば膜厚が２
０００Åであり、組成比がＳｉ／Ｎ＝３／４となるＳｉ
Ｎ膜（Ｓｉ3 Ｎ4 膜）を用いている。ここで、誘電体膜
４は、プラズマＣＶＤを用いて形成された、膜厚が１０
００〜２０００Å程度のＳｉＯＮ膜、ＳｉＮ膜等を用い
ても良い。
【００５３】５は誘電体膜４上に形成された第２の絶縁
膜であり、本実施の形態においては、例えば膜厚が５０
０Åであり、誘電体膜４より水素含有量が多く、バッフ
ァードフッ酸に対するエッチングレートの高い、プラズ
マＣＶＤを用いて形成されたＳｉＮ膜を用いている。こ
こで、第２の絶縁膜５は、プラズマＣＶＤを用いて形成
されたＳｉＯ膜等を用いても良い。５ａは第２の絶縁膜
５に形成され、下部電極３上の誘電体膜４表面に開口す
る穴である。
膜であり、本実施の形態においては、例えば膜厚が５０
０Åであり、誘電体膜４より水素含有量が多く、バッフ
ァードフッ酸に対するエッチングレートの高い、プラズ
マＣＶＤを用いて形成されたＳｉＮ膜を用いている。こ
こで、第２の絶縁膜５は、プラズマＣＶＤを用いて形成
されたＳｉＯ膜等を用いても良い。５ａは第２の絶縁膜
５に形成され、下部電極３上の誘電体膜４表面に開口す
る穴である。
【００５４】８は誘電体膜４表面から穴５ａを介して第
２の絶縁膜５上に延在する上部電極であり、その端部は
必ず第２の絶縁膜５上にあるように形成されており、本
実施の形態においては、例えば、膜厚が２μｍであるＡ
ｕ膜を用いて形成されている。ここで、上部電極８は配
線と共通で用いているため、上記のように、例えば金で
作製した場合、その膜厚は１〜２μｍ程度が導体損失を
防ぐために必要である。
２の絶縁膜５上に延在する上部電極であり、その端部は
必ず第２の絶縁膜５上にあるように形成されており、本
実施の形態においては、例えば、膜厚が２μｍであるＡ
ｕ膜を用いて形成されている。ここで、上部電極８は配
線と共通で用いているため、上記のように、例えば金で
作製した場合、その膜厚は１〜２μｍ程度が導体損失を
防ぐために必要である。
【００５５】９は上部電極の周囲に形成された絶縁膜で
あり、本実施の形態においては、例えば膜厚が１０００
ÅであるＳｉＯ膜を用いており、これにより寄生容量の
低減が図られる。ここで、絶縁膜９は、膜厚が５０００
Å程度のＳｉＮ膜等を用いても良く、この場合、耐湿性
の向上が図られることとなる。ここで、絶縁膜２及び絶
縁膜９はいずれも、ＧａＡｓＭＭＩＣの能動素子や本半
導体装置内に形成されるキャパシタを、その製造時にお
いて用いられるアッシャーや除去処理等から守るための
ものである。９ａは絶縁膜９に形成され、上部電極８表
面に開口する穴である。１４は穴９ａを介して上部電極
８と電気的に接続する給電層であり、１５は給電層１４
上に形成されるエアーブリッジである。
あり、本実施の形態においては、例えば膜厚が１０００
ÅであるＳｉＯ膜を用いており、これにより寄生容量の
低減が図られる。ここで、絶縁膜９は、膜厚が５０００
Å程度のＳｉＮ膜等を用いても良く、この場合、耐湿性
の向上が図られることとなる。ここで、絶縁膜２及び絶
縁膜９はいずれも、ＧａＡｓＭＭＩＣの能動素子や本半
導体装置内に形成されるキャパシタを、その製造時にお
いて用いられるアッシャーや除去処理等から守るための
ものである。９ａは絶縁膜９に形成され、上部電極８表
面に開口する穴である。１４は穴９ａを介して上部電極
８と電気的に接続する給電層であり、１５は給電層１４
上に形成されるエアーブリッジである。
【００５６】図１に示されているように、本発明では上
部電極８の周辺の誘電体膜４の削れはすべて、第２の絶
縁膜５に吸収されている。つまり、図１３で示した誘電
体膜４の削れ深さが０と考えればよく、寿命の低下は起
こらない。又、上部電極８の周辺の誘電体膜４の削れだ
けでなく、上部電極８の表面やその周辺に入る傷につい
ても、第２の絶縁膜５が吸収してくれるため、寿命低下
は起こらないといえる。
部電極８の周辺の誘電体膜４の削れはすべて、第２の絶
縁膜５に吸収されている。つまり、図１３で示した誘電
体膜４の削れ深さが０と考えればよく、寿命の低下は起
こらない。又、上部電極８の周辺の誘電体膜４の削れだ
けでなく、上部電極８の表面やその周辺に入る傷につい
ても、第２の絶縁膜５が吸収してくれるため、寿命低下
は起こらないといえる。
【００５７】つぎに、このように構成された半導体装置
の製造方法について図２を用いて説明する。図２（ａ）
ないし図２（ｈ）は本実施の形態１を工程順に示したも
のである。まず図２（ａ）に示されるように、化合物半
導体基板１上に絶縁膜２を形成する。このときの絶縁膜
２には化合物半導体基板１との絶縁性を高める目的で挿
入するものなので、プラズマＣＶＤで作製したＳｉＯ、
ＳｉＯＮ、又はＳｉＮ膜などを５００から１０００Å程
度被着しておけばよく、本実施の形態においては、上記
のように、膜厚が７５０ÅのＳｉＯ膜を用いている。
の製造方法について図２を用いて説明する。図２（ａ）
ないし図２（ｈ）は本実施の形態１を工程順に示したも
のである。まず図２（ａ）に示されるように、化合物半
導体基板１上に絶縁膜２を形成する。このときの絶縁膜
２には化合物半導体基板１との絶縁性を高める目的で挿
入するものなので、プラズマＣＶＤで作製したＳｉＯ、
ＳｉＯＮ、又はＳｉＮ膜などを５００から１０００Å程
度被着しておけばよく、本実施の形態においては、上記
のように、膜厚が７５０ÅのＳｉＯ膜を用いている。
【００５８】次に、図２（ｂ）に示すように、通常の写
真製版技術を用い、絶縁膜２表面の所望の位置に開口す
るレジストマスク７を形成し、下部電極３となる金属膜
３ａを蒸着しリフトオフする。このときの金属膜３ａ
は、耐熱性に優れたＴｉ／Ｐｔやシート抵抗の小さいＴ
ｉ／Ｍｏ／Ａｕ又はＴｉ／Ａｕ／Ｍｏ等の金属薄膜を数
千Å被着して作製するればよく、本実施の形態において
は、上記のように、３０００Åの膜厚を有するＴｉ／Ｍ
ｏ／Ａｕの積層膜を用いている。
真製版技術を用い、絶縁膜２表面の所望の位置に開口す
るレジストマスク７を形成し、下部電極３となる金属膜
３ａを蒸着しリフトオフする。このときの金属膜３ａ
は、耐熱性に優れたＴｉ／Ｐｔやシート抵抗の小さいＴ
ｉ／Ｍｏ／Ａｕ又はＴｉ／Ａｕ／Ｍｏ等の金属薄膜を数
千Å被着して作製するればよく、本実施の形態において
は、上記のように、３０００Åの膜厚を有するＴｉ／Ｍ
ｏ／Ａｕの積層膜を用いている。
【００５９】次に、図２（ｃ）の様に、レジスト７を除
去することにより、金属膜３ａからなる下部電極３を絶
縁膜２上に形成する。なお、ここでは、蒸着リフト法を
用いているが、配線スパッタ法を用いて下部電極３を形
成しても良い。
去することにより、金属膜３ａからなる下部電極３を絶
縁膜２上に形成する。なお、ここでは、蒸着リフト法を
用いているが、配線スパッタ法を用いて下部電極３を形
成しても良い。
【００６０】さらに、図２（ｄ）に示すように、プラズ
マＣＶＤを用いて、下部電極３上に誘電体膜４を形成す
る。ここで、誘電体膜４は、プラズマＣＶＤを用いて形
成された、膜厚が１０００から２０００Å程度のＳｉＯ
Ｎ又はＳｉＮ膜を用いることが好ましく、本実施の形態
においては、上記のように、膜厚が２０００Å、組成比
がＳｉ／Ｎ＝３／４となるＳｉＮ膜（Ｓｉ3 Ｎ4 膜）を
用いている。このときの誘電体膜４は、プラズマＣＶＤ
で作製する際の条件を、ＳｉＨ4 の流量とＮＨ3 流量を
制御することにより、ＳｉＮ膜の組成比がＳｉ／Ｎ＝３
／４となるように形成する。
マＣＶＤを用いて、下部電極３上に誘電体膜４を形成す
る。ここで、誘電体膜４は、プラズマＣＶＤを用いて形
成された、膜厚が１０００から２０００Å程度のＳｉＯ
Ｎ又はＳｉＮ膜を用いることが好ましく、本実施の形態
においては、上記のように、膜厚が２０００Å、組成比
がＳｉ／Ｎ＝３／４となるＳｉＮ膜（Ｓｉ3 Ｎ4 膜）を
用いている。このときの誘電体膜４は、プラズマＣＶＤ
で作製する際の条件を、ＳｉＨ4 の流量とＮＨ3 流量を
制御することにより、ＳｉＮ膜の組成比がＳｉ／Ｎ＝３
／４となるように形成する。
【００６１】次に、図２（ｅ）に示すように、プラズマ
ＣＶＤを用いて、誘電体膜４上に第２の絶縁膜５を形成
する。本実施の形態においては、絶縁膜５として、誘電
体膜４より水素含有量が多く、バッファードフッ酸に対
するエッチングレートの高い、例えば膜厚が５００Åで
あるＳｉＮ膜を用いている。
ＣＶＤを用いて、誘電体膜４上に第２の絶縁膜５を形成
する。本実施の形態においては、絶縁膜５として、誘電
体膜４より水素含有量が多く、バッファードフッ酸に対
するエッチングレートの高い、例えば膜厚が５００Åで
あるＳｉＮ膜を用いている。
【００６２】具体的には、このＳｉＮ膜５は、誘電体膜
４であるＳｉＮ膜の形成条件に対して、（１）成膜温度
を下げ、（２）ガス圧力を上げ、（３）ＲＦパワーを下
げることにより形成できる。たとえば、（１）成膜温度
を３００℃から２５０℃に下げ、（２）ガス圧力を０．
５Ｔｏｒｒから２．０Ｔｏｒｒに上げ、（３）ＲＦパワ
ーを２００Ｗから１００Ｗに下げることで、バッファー
ドフッ酸によるＳｉＮ膜のエッチングレートを、８０Å
／ｍｉｎから１０００Å／ｍｉｎに増加させることがで
きる。又、このような形成条件を用いることにより、誘
電体膜４であるＳｉＮ膜よりも水素含有量が多くなる。
なお、ここで、バッファードフッ酸はＨＦ／ＮＨ４Ｆ＝
１／３０のものを用いている。
４であるＳｉＮ膜の形成条件に対して、（１）成膜温度
を下げ、（２）ガス圧力を上げ、（３）ＲＦパワーを下
げることにより形成できる。たとえば、（１）成膜温度
を３００℃から２５０℃に下げ、（２）ガス圧力を０．
５Ｔｏｒｒから２．０Ｔｏｒｒに上げ、（３）ＲＦパワ
ーを２００Ｗから１００Ｗに下げることで、バッファー
ドフッ酸によるＳｉＮ膜のエッチングレートを、８０Å
／ｍｉｎから１０００Å／ｍｉｎに増加させることがで
きる。又、このような形成条件を用いることにより、誘
電体膜４であるＳｉＮ膜よりも水素含有量が多くなる。
なお、ここで、バッファードフッ酸はＨＦ／ＮＨ４Ｆ＝
１／３０のものを用いている。
【００６３】次に、図２（ｆ）に示すように誘電体膜４
をエッチングしない様に、バッファードフッ酸を用い
て、第２の絶縁膜５だけを選択的に除去することによ
り、第２の絶縁膜５に穴５ａを形成する。ここで、上記
のように、誘電体膜４がＳｉＮ膜であり、第２の絶縁膜
５がエッチングレートの高いＳｉＮ膜なので、選択比は
１２程度が確保できるため選択的除去が可能となる。
をエッチングしない様に、バッファードフッ酸を用い
て、第２の絶縁膜５だけを選択的に除去することによ
り、第２の絶縁膜５に穴５ａを形成する。ここで、上記
のように、誘電体膜４がＳｉＮ膜であり、第２の絶縁膜
５がエッチングレートの高いＳｉＮ膜なので、選択比は
１２程度が確保できるため選択的除去が可能となる。
【００６４】次に、図２（ｇ）に示すように、例えば配
線スパッタ法を用いイオンミリングで配線加工する方法
を用いて、当該第２の絶縁膜５上に端部が形成されるよ
うに、すなわち第２の絶縁膜上に延在するように、例え
ば膜厚が２μｍであるＡｕ膜を用いて上部電極８を形成
する。又、この上部電極８の形成には、蒸着リフトオフ
法を用いても良い。
線スパッタ法を用いイオンミリングで配線加工する方法
を用いて、当該第２の絶縁膜５上に端部が形成されるよ
うに、すなわち第２の絶縁膜上に延在するように、例え
ば膜厚が２μｍであるＡｕ膜を用いて上部電極８を形成
する。又、この上部電極８の形成には、蒸着リフトオフ
法を用いても良い。
【００６５】ここで、上部電極８は配線と共通で用いて
いるため、上記のように、例えば金で作製した場合、そ
の膜厚は１〜２μｍ程度が導体損失を防ぐために必要で
あるので、第２の絶縁膜５が上記のようにＳｉＮ膜であ
るなら、イオンミリングよるエッチングレートの比は約
５：１なので、金に対して１０％のオーバーエッチング
を行っただけでも、２００から４００Åの上部電極８の
周囲の第２の絶縁膜５が削られることとなる。そこで、
本実施の形態においては、第２の絶縁膜５の膜厚を、上
記のように、マージンを見込んで５００Åとしている。
いるため、上記のように、例えば金で作製した場合、そ
の膜厚は１〜２μｍ程度が導体損失を防ぐために必要で
あるので、第２の絶縁膜５が上記のようにＳｉＮ膜であ
るなら、イオンミリングよるエッチングレートの比は約
５：１なので、金に対して１０％のオーバーエッチング
を行っただけでも、２００から４００Åの上部電極８の
周囲の第２の絶縁膜５が削られることとなる。そこで、
本実施の形態においては、第２の絶縁膜５の膜厚を、上
記のように、マージンを見込んで５００Åとしている。
【００６６】次に、図２（ｈ）の様に、例えば膜厚が１
０００ÅであるＳｉＯ膜９を被着する。その後、このＳ
ｉＯ膜９に上部電極８表面に開口するコンタクトホール
９ａを形成し、このコンタクトホール９ａを介して上部
電極８と電気的に接続する給電層１４を形成し、この給
電層１４上にエアーブリッジ１５を形成することによ
り、図１に示す半導体装置を製造する。
０００ÅであるＳｉＯ膜９を被着する。その後、このＳ
ｉＯ膜９に上部電極８表面に開口するコンタクトホール
９ａを形成し、このコンタクトホール９ａを介して上部
電極８と電気的に接続する給電層１４を形成し、この給
電層１４上にエアーブリッジ１５を形成することによ
り、図１に示す半導体装置を製造する。
【００６７】上記半導体装置においては、第２の絶縁膜
５は誘電体膜４よりエッチングレートが高いので、穴５
ａを形成するためのエッチングの後における誘電体膜４
の膜厚を、製品間において同一に形成し易く、そのた
め、製品間における容量値のばらつきを少なく抑えるこ
とができる。
５は誘電体膜４よりエッチングレートが高いので、穴５
ａを形成するためのエッチングの後における誘電体膜４
の膜厚を、製品間において同一に形成し易く、そのた
め、製品間における容量値のばらつきを少なく抑えるこ
とができる。
【００６８】又、上部電極８を、誘電体膜４の表面から
穴５ａを介して、第２の絶縁膜５上に延在するように形
成しているので、当該上部電極８の形成時において、上
部電極８の周辺の誘電体膜４が削られることがなく、そ
のため、寿命低下を招くことがないという効果を有す
る。
穴５ａを介して、第２の絶縁膜５上に延在するように形
成しているので、当該上部電極８の形成時において、上
部電極８の周辺の誘電体膜４が削られることがなく、そ
のため、寿命低下を招くことがないという効果を有す
る。
【００６９】又、誘電体膜４と第２の絶縁膜５をその組
成比は異なるものの、どちらもＳｉＮ膜としているの
で、形成条件を変えるのみで、同様の製造装置を用い
て、かつ、同様のガスを用いて形成することができるの
で、当該半導体装置を安価にしかも効率よく生産するこ
とが可能となる。
成比は異なるものの、どちらもＳｉＮ膜としているの
で、形成条件を変えるのみで、同様の製造装置を用い
て、かつ、同様のガスを用いて形成することができるの
で、当該半導体装置を安価にしかも効率よく生産するこ
とが可能となる。
【００７０】なお、上記では上部電極８の端部が誘電体
４の上に載るのではなく、絶縁膜５の上に載るようにし
て寿命を向上させたが、図３に示す様に、第２の絶縁膜
５を下部電極３の上層に形成し、上記穴５ａに対応する
形状の穴を形成してから、その上に誘電体膜４を形成し
ても、上記と同様の効果を奏する半導体装置を形成でき
る。
４の上に載るのではなく、絶縁膜５の上に載るようにし
て寿命を向上させたが、図３に示す様に、第２の絶縁膜
５を下部電極３の上層に形成し、上記穴５ａに対応する
形状の穴を形成してから、その上に誘電体膜４を形成し
ても、上記と同様の効果を奏する半導体装置を形成でき
る。
【００７１】実施の形態２．以下に、この発明の実施の
形態２について、図４及び図５に基づいて説明する。図
４はこの発明の実施の形態２を示す要部断面図であり、
図４において、１は半導体基板であり、本実施の形態に
おいては例えばＧａＡｓからなる化合物半導体基板を用
いている。２は化合物半導体基板１との絶縁性を高める
ために、この半導体基板１上に形成された絶縁膜であ
り、本実施の形態においては、例えば膜厚が７５０Åの
ＳｉＯ膜を用いている。ここで、絶縁膜２は、プラズマ
ＣＶＤを用いて形成された、膜厚が５００〜１０００Å
程度のＳｉＯ膜、ＳｉＯＮ膜又はＳｉＮ膜等を用いても
良い。
形態２について、図４及び図５に基づいて説明する。図
４はこの発明の実施の形態２を示す要部断面図であり、
図４において、１は半導体基板であり、本実施の形態に
おいては例えばＧａＡｓからなる化合物半導体基板を用
いている。２は化合物半導体基板１との絶縁性を高める
ために、この半導体基板１上に形成された絶縁膜であ
り、本実施の形態においては、例えば膜厚が７５０Åの
ＳｉＯ膜を用いている。ここで、絶縁膜２は、プラズマ
ＣＶＤを用いて形成された、膜厚が５００〜１０００Å
程度のＳｉＯ膜、ＳｉＯＮ膜又はＳｉＮ膜等を用いても
良い。
【００７２】３は絶縁膜２上に形成されている下部電極
であり、本実施の形態においては、例えば３０００Åの
膜厚を有するシート抵抗の小さいＴｉ／Ｍｏ／Ａｕの積
層膜を用いている。ここで、下部電極３はＴｉ／Ａｕ／
Ｍｏの積層膜、又は、耐熱性に優れたＴｉ／Ｐｔの積層
膜等の金属薄膜を数千Å堆積したものを用いても良い。
４は下部電極３上に形成された誘電体膜（第１の絶縁
膜）であり、本実施の形態においては、例えば膜厚が２
０００Åであり、組成比がＳｉ／Ｎ＝３／４となるＳｉ
Ｎ膜（Ｓｉ3 Ｎ4 膜）を用いている。ここで、誘電体膜
４は、プラズマＣＶＤを用いて形成された、膜厚が１０
００〜２０００Å程度のＳｉＯＮ膜又はＳｉＮ膜等を用
いても良い。
であり、本実施の形態においては、例えば３０００Åの
膜厚を有するシート抵抗の小さいＴｉ／Ｍｏ／Ａｕの積
層膜を用いている。ここで、下部電極３はＴｉ／Ａｕ／
Ｍｏの積層膜、又は、耐熱性に優れたＴｉ／Ｐｔの積層
膜等の金属薄膜を数千Å堆積したものを用いても良い。
４は下部電極３上に形成された誘電体膜（第１の絶縁
膜）であり、本実施の形態においては、例えば膜厚が２
０００Åであり、組成比がＳｉ／Ｎ＝３／４となるＳｉ
Ｎ膜（Ｓｉ3 Ｎ4 膜）を用いている。ここで、誘電体膜
４は、プラズマＣＶＤを用いて形成された、膜厚が１０
００〜２０００Å程度のＳｉＯＮ膜又はＳｉＮ膜等を用
いても良い。
【００７３】５は誘電体膜４上に形成された第２の絶縁
膜であり、本実施の形態においては、例えば膜厚が１０
０Åであり、誘電体膜４より水素含有量が多く、バッフ
ァードフッ酸に対するエッチングレートの高い、プラズ
マＣＶＤを用いて形成されたＳｉＮ膜を用いている。こ
こで、第２の絶縁膜５は、プラズマＣＶＤを用いて形成
されたＳｉＯ膜等を用いても良い。５ａは第２の絶縁膜
５に形成され、下部電極３上の誘電体膜４表面に開口す
る穴である。
膜であり、本実施の形態においては、例えば膜厚が１０
０Åであり、誘電体膜４より水素含有量が多く、バッフ
ァードフッ酸に対するエッチングレートの高い、プラズ
マＣＶＤを用いて形成されたＳｉＮ膜を用いている。こ
こで、第２の絶縁膜５は、プラズマＣＶＤを用いて形成
されたＳｉＯ膜等を用いても良い。５ａは第２の絶縁膜
５に形成され、下部電極３上の誘電体膜４表面に開口す
る穴である。
【００７４】８は誘電体膜４表面から穴５ａを介して第
２の絶縁膜５上に延在する上部電極であり、その端部は
必ず第２の絶縁膜５上にあるように形成されており、本
実施の形態においては、例えば、膜厚が２０００Åであ
るＡｕ膜を用いて形成されている。
２の絶縁膜５上に延在する上部電極であり、その端部は
必ず第２の絶縁膜５上にあるように形成されており、本
実施の形態においては、例えば、膜厚が２０００Åであ
るＡｕ膜を用いて形成されている。
【００７５】９は上部電極８の周囲に形成された絶縁膜
であり、本実施の形態においては、例えば膜厚が１００
０ÅであるＳｉＯ膜を用いており、これにより寄生容量
の低減が図られる。ここで、絶縁膜９は、膜厚が５００
０Å程度のＳｉＮ膜等を用いても良く、この場合、耐湿
性の向上が図られることとなる。ここで、半導体基板１
に対し垂直な方向から当該半導体装置を見下ろした場合
における、ＳｉＯ膜２、下部電極３、誘電体膜４、第２
の絶縁膜５、及び、上記ＳｉＯ膜９の外周は同一の輪郭
を有している。９ａは絶縁膜９に形成され、上部電極８
表面に開口する穴である。
であり、本実施の形態においては、例えば膜厚が１００
０ÅであるＳｉＯ膜を用いており、これにより寄生容量
の低減が図られる。ここで、絶縁膜９は、膜厚が５００
０Å程度のＳｉＮ膜等を用いても良く、この場合、耐湿
性の向上が図られることとなる。ここで、半導体基板１
に対し垂直な方向から当該半導体装置を見下ろした場合
における、ＳｉＯ膜２、下部電極３、誘電体膜４、第２
の絶縁膜５、及び、上記ＳｉＯ膜９の外周は同一の輪郭
を有している。９ａは絶縁膜９に形成され、上部電極８
表面に開口する穴である。
【００７６】１１は上記ＳｉＯ膜２、下部電極３、誘電
体膜４、第２の絶縁膜５、及び、ＳｉＯ膜９の周囲を囲
む絶縁膜であり、本実施の形態においては、例えば膜厚
が１０００ÅであるＳｉＯ膜を用いており、これにより
寄生容量の低減が図られる。ここで、絶縁膜１１は膜厚
が５０００Å程度のＳｉＮ膜等を用いても良く、この場
合、耐湿性の向上が図られることとなる。１１ａは絶縁
膜１１に形成され、穴９ａとほぼ同一の大きさを有し、
穴９ａと一体のコンタクトホールを構成する穴である。
体膜４、第２の絶縁膜５、及び、ＳｉＯ膜９の周囲を囲
む絶縁膜であり、本実施の形態においては、例えば膜厚
が１０００ÅであるＳｉＯ膜を用いており、これにより
寄生容量の低減が図られる。ここで、絶縁膜１１は膜厚
が５０００Å程度のＳｉＮ膜等を用いても良く、この場
合、耐湿性の向上が図られることとなる。１１ａは絶縁
膜１１に形成され、穴９ａとほぼ同一の大きさを有し、
穴９ａと一体のコンタクトホールを構成する穴である。
【００７７】１２は上部電極８上に形成され、この上部
電極８と電気的に接続されている配線であり、本実施の
形態においては、例えば膜厚が１．５μｍであるＡｕ膜
を用いて形成されている。ここで、配線１２は導体損失
を少なくするため１〜２μｍの膜厚とすることが望まし
い。１３は配線１２の周囲に形成された絶縁膜であり、
本実施の形態においては、例えば膜厚が１０００Åであ
るＳｉＯ膜を用いており、これにより寄生容量の低減が
図られる。ここで、絶縁膜１３は、膜厚が５０００Å程
度のＳｉＮ膜等を用いても良く、この場合、耐湿性の向
上が図られることとなる。
電極８と電気的に接続されている配線であり、本実施の
形態においては、例えば膜厚が１．５μｍであるＡｕ膜
を用いて形成されている。ここで、配線１２は導体損失
を少なくするため１〜２μｍの膜厚とすることが望まし
い。１３は配線１２の周囲に形成された絶縁膜であり、
本実施の形態においては、例えば膜厚が１０００Åであ
るＳｉＯ膜を用いており、これにより寄生容量の低減が
図られる。ここで、絶縁膜１３は、膜厚が５０００Å程
度のＳｉＮ膜等を用いても良く、この場合、耐湿性の向
上が図られることとなる。
【００７８】ここで、絶縁膜２、絶縁膜９、絶縁膜１
１、絶縁膜１３はいずれも、ＧａＡｓＭＭＩＣの能動素
子や本半導体装置内に形成されるキャパシタを、その製
造時において用いられるアッシャーや除去処理等から守
るためのものである。又、１３ａは絶縁膜１３に形成さ
れ、上部電極８表面に開口する穴である。１４は穴１３
ａを介して上部電極８と電気的に接続する給電層であ
り、１５は給電層１４上に形成されるエアーブリッジで
ある。
１、絶縁膜１３はいずれも、ＧａＡｓＭＭＩＣの能動素
子や本半導体装置内に形成されるキャパシタを、その製
造時において用いられるアッシャーや除去処理等から守
るためのものである。又、１３ａは絶縁膜１３に形成さ
れ、上部電極８表面に開口する穴である。１４は穴１３
ａを介して上部電極８と電気的に接続する給電層であ
り、１５は給電層１４上に形成されるエアーブリッジで
ある。
【００７９】つぎに、このように構成された半導体装置
の製造方法について図５を用いて説明する。図５（ａ）
ないし図５（ｇ）は本実施の形態１を工程順に示したも
のである。まず図５（ａ）に示されるように、化合物半
導体基板１上に絶縁膜２を被着する。このときの絶縁膜
２には化合物半導体基板１との絶縁性を高める目的で挿
入するものなので、プラズマＣＶＤで作製したＳｉＯ、
ＳｉＯＮ、又はＳｉＮ膜などを５００から１０００Å程
度被着しておけばよく、本実施の形態においては、上記
のように、膜厚が７５０ÅのＳｉＯ膜を用いている。
の製造方法について図５を用いて説明する。図５（ａ）
ないし図５（ｇ）は本実施の形態１を工程順に示したも
のである。まず図５（ａ）に示されるように、化合物半
導体基板１上に絶縁膜２を被着する。このときの絶縁膜
２には化合物半導体基板１との絶縁性を高める目的で挿
入するものなので、プラズマＣＶＤで作製したＳｉＯ、
ＳｉＯＮ、又はＳｉＮ膜などを５００から１０００Å程
度被着しておけばよく、本実施の形態においては、上記
のように、膜厚が７５０ÅのＳｉＯ膜を用いている。
【００８０】又、上記ＳｉＯ膜２上に下部電極３となる
金属膜３ａを形成する。このときの金属膜３ａは、耐熱
性に優れたＴｉ／Ｐｔやシート抵抗の小さいＴｉ／Ｍｏ
／Ａｕ又はＴｉ／Ａｕ／Ｍｏ等の金属薄膜を数千Å被着
して作製するればよく、本実施の形態においては、上記
のように、３０００Åの膜厚を有するＴｉ／Ｍｏ／Ａｕ
の積層膜を用いている。
金属膜３ａを形成する。このときの金属膜３ａは、耐熱
性に優れたＴｉ／Ｐｔやシート抵抗の小さいＴｉ／Ｍｏ
／Ａｕ又はＴｉ／Ａｕ／Ｍｏ等の金属薄膜を数千Å被着
して作製するればよく、本実施の形態においては、上記
のように、３０００Åの膜厚を有するＴｉ／Ｍｏ／Ａｕ
の積層膜を用いている。
【００８１】さらに、プラズマＣＶＤを用いて、金属膜
３ａ上に誘電体膜４を形成する。ここで、誘電体膜４
は、プラズマＣＶＤを用いて形成された、膜厚が１００
０から２０００Å程度のＳｉＯＮ又はＳｉＮ膜を用いる
ことが好ましく、本実施の形態においては、膜厚が２０
００Å、組成比がＳｉ／Ｎ＝３／４となるＳｉＮ膜（Ｓ
ｉ３Ｎ４膜）を用いている。このときの誘電体４である
ＳｉＮ膜は、プラズマＣＶＤで作製する際の条件を、Ｓ
ｉＨ４の流量とＮＨ３流量を制御することにより、Ｓｉ
Ｎ膜の組成比がＳｉ／Ｎ＝３／４となるように決めてい
る。
３ａ上に誘電体膜４を形成する。ここで、誘電体膜４
は、プラズマＣＶＤを用いて形成された、膜厚が１００
０から２０００Å程度のＳｉＯＮ又はＳｉＮ膜を用いる
ことが好ましく、本実施の形態においては、膜厚が２０
００Å、組成比がＳｉ／Ｎ＝３／４となるＳｉＮ膜（Ｓ
ｉ３Ｎ４膜）を用いている。このときの誘電体４である
ＳｉＮ膜は、プラズマＣＶＤで作製する際の条件を、Ｓ
ｉＨ４の流量とＮＨ３流量を制御することにより、Ｓｉ
Ｎ膜の組成比がＳｉ／Ｎ＝３／４となるように決めてい
る。
【００８２】加えて、プラズマＣＶＤを用いて、上記誘
電体膜４上に第２の絶縁膜５を形成する。本実施の形態
においては、絶縁膜５として、バッファードフッ酸に対
するエッチングレートの高い、例えば膜厚が１００Åで
あり、誘電体膜４より水素含有量が多いＳｉＮ膜を用い
ている。
電体膜４上に第２の絶縁膜５を形成する。本実施の形態
においては、絶縁膜５として、バッファードフッ酸に対
するエッチングレートの高い、例えば膜厚が１００Åで
あり、誘電体膜４より水素含有量が多いＳｉＮ膜を用い
ている。
【００８３】具体的には、このＳｉＮ膜５は、誘電体膜
４であるＳｉＮ膜の形成条件に対して、（１）成膜温度
を下げ、（２）ガス圧力を上げ、（３）ＲＦパワーを下
げることにより形成できる。たとえば、（１）成膜温度
を３００℃から２５０℃に下げ、（２）ガス圧力を０．
５Ｔｏｒｒから２．０Ｔｏｒｒに上げ、（３）ＲＦパワ
ーを２００Ｗから１００Ｗに下げることで、バッファー
ドフッ酸によるＳｉＮ膜のエッチングレートを、８０Å
／ｍｉｎから１０００Å／ｍｉｎに増加させることがで
きる。又、このような形成条件を用いることにより、誘
電体膜４であるＳｉＮ膜よりも水素含有量が多くなる。
なお、ここで、バッファードフッ酸はＨＦ／ＮＨ４Ｆ＝
１／３０のものを用いている。
４であるＳｉＮ膜の形成条件に対して、（１）成膜温度
を下げ、（２）ガス圧力を上げ、（３）ＲＦパワーを下
げることにより形成できる。たとえば、（１）成膜温度
を３００℃から２５０℃に下げ、（２）ガス圧力を０．
５Ｔｏｒｒから２．０Ｔｏｒｒに上げ、（３）ＲＦパワ
ーを２００Ｗから１００Ｗに下げることで、バッファー
ドフッ酸によるＳｉＮ膜のエッチングレートを、８０Å
／ｍｉｎから１０００Å／ｍｉｎに増加させることがで
きる。又、このような形成条件を用いることにより、誘
電体膜４であるＳｉＮ膜よりも水素含有量が多くなる。
なお、ここで、バッファードフッ酸はＨＦ／ＮＨ４Ｆ＝
１／３０のものを用いている。
【００８４】又ここで、誘電体膜４をエッチングしない
様に、バッファードフッ酸を用いて、第２の絶縁膜５だ
けを選択的に除去するすることにより、第２の絶縁膜５
に穴５ａを形成する。上記のように、誘電体膜４がＳｉ
Ｎ膜であり、第２の絶縁膜５がエッチングレートの大き
いＳｉＮ膜なので、選択比は１２程度が確保できるため
選択的除去が可能となる。
様に、バッファードフッ酸を用いて、第２の絶縁膜５だ
けを選択的に除去するすることにより、第２の絶縁膜５
に穴５ａを形成する。上記のように、誘電体膜４がＳｉ
Ｎ膜であり、第２の絶縁膜５がエッチングレートの大き
いＳｉＮ膜なので、選択比は１２程度が確保できるため
選択的除去が可能となる。
【００８５】次に図５（ｂ）に示すように、レジストを
通常の写真製版技術を用いパターニングすることによ
り、下部電極３上の第２の絶縁膜５表面に、この第２の
絶縁膜５に形成した穴５ａを囲み、穴５ａより大きく開
口する開口部１０ａを有するマスク１０を形成し、例え
ば膜厚が２０００ÅであるＡｕ膜である上部電極となる
金属膜８ａを蒸着する。この後、レジスト１０を除去す
ることにより、当該第２の絶縁膜５上に端部が形成され
るように、すなわち第２の絶縁膜上に延在するように、
上部電極８を形成する。この上部電極８の形成には、配
線スパッタ法を用いオンミリングで配線加工する方法を
用いても良い。
通常の写真製版技術を用いパターニングすることによ
り、下部電極３上の第２の絶縁膜５表面に、この第２の
絶縁膜５に形成した穴５ａを囲み、穴５ａより大きく開
口する開口部１０ａを有するマスク１０を形成し、例え
ば膜厚が２０００ÅであるＡｕ膜である上部電極となる
金属膜８ａを蒸着する。この後、レジスト１０を除去す
ることにより、当該第２の絶縁膜５上に端部が形成され
るように、すなわち第２の絶縁膜上に延在するように、
上部電極８を形成する。この上部電極８の形成には、配
線スパッタ法を用いオンミリングで配線加工する方法を
用いても良い。
【００８６】本実施の形態においては、上部電極８と配
線１２を独立して形成できるので、配線１２の膜厚は、
例えば金で作製した場合、１〜２μｍ程度が導体損失を
防ぐために必要であるが、上部電極８の膜厚は、上記の
ように２０００Å程度で良い。そのため、上部電極８の
形成に配線スパッタ法を用いイオンミリングで配線加工
する方法を用いても、上部電極８の周辺の第２の絶縁膜
５が削られる厚さは数十Å程度に低減される。そのた
め、本実施の形態においては、第２の絶縁膜５の膜厚
を、上記のように、マージンを見込んで１００Åとして
いる。
線１２を独立して形成できるので、配線１２の膜厚は、
例えば金で作製した場合、１〜２μｍ程度が導体損失を
防ぐために必要であるが、上部電極８の膜厚は、上記の
ように２０００Å程度で良い。そのため、上部電極８の
形成に配線スパッタ法を用いイオンミリングで配線加工
する方法を用いても、上部電極８の周辺の第２の絶縁膜
５が削られる厚さは数十Å程度に低減される。そのた
め、本実施の形態においては、第２の絶縁膜５の膜厚
を、上記のように、マージンを見込んで１００Åとして
いる。
【００８７】次に図５（ｃ）に示すように、上部電極８
の周囲を絶縁膜９でカバーし、半導体基板１に対し垂直
な方向から見た場合において、上部電極８の周縁部を囲
むような平面形状に形成されたレジストマスク１６を用
い、上記複数の絶縁膜２、誘電体膜４、第２の絶縁膜
５、絶縁膜９をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）によりパターニングするとともに、イオ
ンミリングにより金属膜３ａを上記複数の絶縁膜とほぼ
同様の形状にパターニングすることにより下部電極３を
形成する。
の周囲を絶縁膜９でカバーし、半導体基板１に対し垂直
な方向から見た場合において、上部電極８の周縁部を囲
むような平面形状に形成されたレジストマスク１６を用
い、上記複数の絶縁膜２、誘電体膜４、第２の絶縁膜
５、絶縁膜９をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）によりパターニングするとともに、イオ
ンミリングにより金属膜３ａを上記複数の絶縁膜とほぼ
同様の形状にパターニングすることにより下部電極３を
形成する。
【００８８】その後、図５（ｄ）に示すように、レジス
ト１０をＯ２アッシャー等の方法で除去する。さらに、
図５（ｅ）に示すように、絶縁膜１１を半導体基板１上
に形成し、これを用いてパッシベーションする。
ト１０をＯ２アッシャー等の方法で除去する。さらに、
図５（ｅ）に示すように、絶縁膜１１を半導体基板１上
に形成し、これを用いてパッシベーションする。
【００８９】次に、図５（ｆ）に示すように、上部電極
８及び下部電極３表面にそれぞれ開口する複数のコンタ
クトホールを形成する。このとき、上部電極８と下部電
極３では形成するコンタクトホールの深さに差があるの
で、ＣＦ４、ＳＦ６等のフッ素系のガスを用いたドライ
エッチングを行い、エッチングされる絶縁膜の膜厚の薄
い上部電極８に開口するコンタクトホール（９ａ、１１
ａ）のサイズが広がらないようにしている。コンタクト
ホール（９ａ、１１ａ）形成後、上部電極８に電気的に
接続する配線１２を蒸着リフトオフ法で形成する。この
ときの配線１２の膜厚は導体損失を小さくするために１
〜２μｍが必要であるが、本実施の形態においては、例
えば膜厚が１．５μｍであるＡｕ膜を用いて形成されて
いる。ここで、配線１２は導体損失を少なくするため１
〜２μｍの膜厚とすることが望ましい。
８及び下部電極３表面にそれぞれ開口する複数のコンタ
クトホールを形成する。このとき、上部電極８と下部電
極３では形成するコンタクトホールの深さに差があるの
で、ＣＦ４、ＳＦ６等のフッ素系のガスを用いたドライ
エッチングを行い、エッチングされる絶縁膜の膜厚の薄
い上部電極８に開口するコンタクトホール（９ａ、１１
ａ）のサイズが広がらないようにしている。コンタクト
ホール（９ａ、１１ａ）形成後、上部電極８に電気的に
接続する配線１２を蒸着リフトオフ法で形成する。この
ときの配線１２の膜厚は導体損失を小さくするために１
〜２μｍが必要であるが、本実施の形態においては、例
えば膜厚が１．５μｍであるＡｕ膜を用いて形成されて
いる。ここで、配線１２は導体損失を少なくするため１
〜２μｍの膜厚とすることが望ましい。
【００９０】次に、図５（ｇ）に示すように、配線１２
の形成後、配線１２上に絶縁膜１３を形成し、これを用
いてパッシベーションする。その後、この絶縁膜１３に
配線１２表面に開口するコンタクトホール１３ａを形成
し、このコンタクトホール１３ａを介して配線１２と電
気的に接続する給電層１４を形成し、この給電層１４上
にエアーブリッジ１５を形成することにより、図４に示
す半導体装置を製造する。
の形成後、配線１２上に絶縁膜１３を形成し、これを用
いてパッシベーションする。その後、この絶縁膜１３に
配線１２表面に開口するコンタクトホール１３ａを形成
し、このコンタクトホール１３ａを介して配線１２と電
気的に接続する給電層１４を形成し、この給電層１４上
にエアーブリッジ１５を形成することにより、図４に示
す半導体装置を製造する。
【００９１】上記半導体装置においては、第２の絶縁膜
５は誘電体膜４よりエッチングレートが高いので、穴５
ａを形成するためのエッチングの後における誘電体膜４
の膜厚を、製品間において同一に形成し易く、そのた
め、製品間における容量値のばらつきを少なく抑えるこ
とができる。
５は誘電体膜４よりエッチングレートが高いので、穴５
ａを形成するためのエッチングの後における誘電体膜４
の膜厚を、製品間において同一に形成し易く、そのた
め、製品間における容量値のばらつきを少なく抑えるこ
とができる。
【００９２】又、上部電極８を、誘電体膜４の表面から
穴５ａを介して、第２の絶縁膜５上に延在するように形
成しているので、当該上部電極８の形成時において、上
部電極８の周辺の誘電体膜４が削られることがなく、そ
のため、寿命低下を招くことがないという効果を有す
る。
穴５ａを介して、第２の絶縁膜５上に延在するように形
成しているので、当該上部電極８の形成時において、上
部電極８の周辺の誘電体膜４が削られることがなく、そ
のため、寿命低下を招くことがないという効果を有す
る。
【００９３】又、誘電体膜４と第２の絶縁膜５をその組
成比は異なるものの、どちらもＳｉＮ膜としているの
で、形成条件を変えるのみで、同様の製造装置を用い
て、かつ、同様のガスを用いて形成することができるの
で、当該半導体装置を安価にしかも効率よく生産するこ
とが可能となる。
成比は異なるものの、どちらもＳｉＮ膜としているの
で、形成条件を変えるのみで、同様の製造装置を用い
て、かつ、同様のガスを用いて形成することができるの
で、当該半導体装置を安価にしかも効率よく生産するこ
とが可能となる。
【００９４】又、上部電極８と配線１２を独立して形成
できるので、配線１２の膜厚は、例えば金で作製した場
合、１〜２μｍ程度が導体損失を防ぐために必要である
が、上部電極８の膜厚は２０００Å程度でよいため、上
部電極８の周辺の第２の絶縁膜５が削られる厚さは数十
Å程度に低減される。従って、第２の絶縁膜５の膜厚を
薄くすることができ、そのため、穴５ａの形成が容易と
なると同時に、穴５ａの形成に要する時間も短縮でき、
結果として当該半導体装置を効率よく生産することが可
能となるという効果を有する。
できるので、配線１２の膜厚は、例えば金で作製した場
合、１〜２μｍ程度が導体損失を防ぐために必要である
が、上部電極８の膜厚は２０００Å程度でよいため、上
部電極８の周辺の第２の絶縁膜５が削られる厚さは数十
Å程度に低減される。従って、第２の絶縁膜５の膜厚を
薄くすることができ、そのため、穴５ａの形成が容易と
なると同時に、穴５ａの形成に要する時間も短縮でき、
結果として当該半導体装置を効率よく生産することが可
能となるという効果を有する。
【００９５】なお、上記では上部電極８の端部が誘電体
４の上に載るのではなく、絶縁膜５の上に載るようにし
て寿命を向上させたが、そのかわりに、第２の絶縁膜５
を下部電極３の上層に形成し、上記穴５ａに対応する形
状の穴を形成してから、その上に誘電体膜４を形成して
も、上記と同様の効果を奏する半導体装置を形成でき
る。
４の上に載るのではなく、絶縁膜５の上に載るようにし
て寿命を向上させたが、そのかわりに、第２の絶縁膜５
を下部電極３の上層に形成し、上記穴５ａに対応する形
状の穴を形成してから、その上に誘電体膜４を形成して
も、上記と同様の効果を奏する半導体装置を形成でき
る。
【００９６】実施の形態３．以下に、この発明の実施の
形態３について、図６及び図７に基づいて説明する。図
６はこの発明の実施の形態３を示す要部断面図であり、
図６において、１は半導体基板であり、本実施の形態に
おいては例えばＧａＡｓからなる化合物半導体基板を用
いている。２は化合物半導体基板１との絶縁性を高める
ために、この半導体基板１上に形成された絶縁膜であ
り、本実施の形態においては、例えば膜厚が７５０Åの
ＳｉＯ膜を用いている。ここで、絶縁膜２は、プラズマ
ＣＶＤを用いて形成された、膜厚が５００〜１０００Å
程度のＳｉＯ膜、ＳｉＯＮ膜又はＳｉＮ膜等を用いても
良い。
形態３について、図６及び図７に基づいて説明する。図
６はこの発明の実施の形態３を示す要部断面図であり、
図６において、１は半導体基板であり、本実施の形態に
おいては例えばＧａＡｓからなる化合物半導体基板を用
いている。２は化合物半導体基板１との絶縁性を高める
ために、この半導体基板１上に形成された絶縁膜であ
り、本実施の形態においては、例えば膜厚が７５０Åの
ＳｉＯ膜を用いている。ここで、絶縁膜２は、プラズマ
ＣＶＤを用いて形成された、膜厚が５００〜１０００Å
程度のＳｉＯ膜、ＳｉＯＮ膜又はＳｉＮ膜等を用いても
良い。
【００９７】３は絶縁膜２上に形成されている下部電極
であり、本実施の形態においては、例えば３０００Åの
膜厚を有するシート抵抗の小さいＴｉ／Ｍｏ／Ａｕの積
層膜を用いている。ここで、下部電極３はＴｉ／Ａｕ／
Ｍｏの積層膜、又は、耐熱性に優れたＴｉ／Ｐｔの積層
膜等の金属薄膜を数千Å堆積したものを用いても良い。
４は下部電極３上に形成された誘電体膜（第１の絶縁
膜）であり、本実施の形態においては、例えば膜厚が２
０００Åであり、組成比がＳｉ／Ｎ＝３／４となるＳｉ
Ｎ膜（Ｓｉ3 Ｎ4 膜）を用いている。ここで、誘電体膜
４は、プラズマＣＶＤを用いて形成された、膜厚が１０
００〜２０００Å程度のＳｉＯＮ膜、ＳｉＮ膜等を用い
ても良い。
であり、本実施の形態においては、例えば３０００Åの
膜厚を有するシート抵抗の小さいＴｉ／Ｍｏ／Ａｕの積
層膜を用いている。ここで、下部電極３はＴｉ／Ａｕ／
Ｍｏの積層膜、又は、耐熱性に優れたＴｉ／Ｐｔの積層
膜等の金属薄膜を数千Å堆積したものを用いても良い。
４は下部電極３上に形成された誘電体膜（第１の絶縁
膜）であり、本実施の形態においては、例えば膜厚が２
０００Åであり、組成比がＳｉ／Ｎ＝３／４となるＳｉ
Ｎ膜（Ｓｉ3 Ｎ4 膜）を用いている。ここで、誘電体膜
４は、プラズマＣＶＤを用いて形成された、膜厚が１０
００〜２０００Å程度のＳｉＯＮ膜、ＳｉＮ膜等を用い
ても良い。
【００９８】５は誘電体膜４上に形成された第２の絶縁
膜であり、本実施の形態においては、例えば膜厚が５０
０Åであり、組成比がＳｉリッチ（Ｓｉ／Ｎが１．２）
である、プラズマＣＶＤを用いて形成されたＳｉＮ膜を
用いている。ここで、当該第２の絶縁膜５として、組成
比Ｓｉ／Ｎが１以上１．４以下のＳｉＮ膜を用いても良
い。なお、第２の絶縁膜５は、プラズマＣＶＤを用いて
形成されたＳｉＯ膜等を用いても良い。５ａは第２の絶
縁膜５に形成され、下部電極３上の誘電体膜４表面に開
口する穴である。
膜であり、本実施の形態においては、例えば膜厚が５０
０Åであり、組成比がＳｉリッチ（Ｓｉ／Ｎが１．２）
である、プラズマＣＶＤを用いて形成されたＳｉＮ膜を
用いている。ここで、当該第２の絶縁膜５として、組成
比Ｓｉ／Ｎが１以上１．４以下のＳｉＮ膜を用いても良
い。なお、第２の絶縁膜５は、プラズマＣＶＤを用いて
形成されたＳｉＯ膜等を用いても良い。５ａは第２の絶
縁膜５に形成され、下部電極３上の誘電体膜４表面に開
口する穴である。
【００９９】６は第２の絶縁膜５上に形成された第３の
絶縁膜であり、本実施の形態においては、例えば膜厚が
４０００Åであり、プラズマＣＶＤを用いて形成された
ＳｉＯ膜を用いている。ここで、第３の絶縁膜６は、プ
ラズマＣＶＤを用いて形成されたＳｉＮ膜等を用いても
良い。６ａは、第３の絶縁膜６に形成されているととも
に、第２の絶縁膜５表面において、周縁が穴５ａの周縁
を囲むように形成された穴であり、例えば、当該穴６ａ
の加工断面における、側面の半導体基板１に対する傾斜
角θが９０°未満となるように形成されている。
絶縁膜であり、本実施の形態においては、例えば膜厚が
４０００Åであり、プラズマＣＶＤを用いて形成された
ＳｉＯ膜を用いている。ここで、第３の絶縁膜６は、プ
ラズマＣＶＤを用いて形成されたＳｉＮ膜等を用いても
良い。６ａは、第３の絶縁膜６に形成されているととも
に、第２の絶縁膜５表面において、周縁が穴５ａの周縁
を囲むように形成された穴であり、例えば、当該穴６ａ
の加工断面における、側面の半導体基板１に対する傾斜
角θが９０°未満となるように形成されている。
【０１００】８は誘電体膜４表面から穴５ａを介して第
２の絶縁膜５上に延在する上部電極であり、その端部は
第２の絶縁膜５又は第３の絶縁膜６の上にあるように形
成されており、本実施の形態においては、例えば、膜厚
が２μｍであるＡｕ膜を用いて形成されている。ここ
で、上部電極８は配線と共通で用いているため、上記の
ように、例えば金で作製した場合、その膜厚は１〜２μ
ｍ程度が導体損失を防ぐために必要である。
２の絶縁膜５上に延在する上部電極であり、その端部は
第２の絶縁膜５又は第３の絶縁膜６の上にあるように形
成されており、本実施の形態においては、例えば、膜厚
が２μｍであるＡｕ膜を用いて形成されている。ここ
で、上部電極８は配線と共通で用いているため、上記の
ように、例えば金で作製した場合、その膜厚は１〜２μ
ｍ程度が導体損失を防ぐために必要である。
【０１０１】９は上部電極の周囲に形成された絶縁膜で
あり、本実施の形態においては、例えば膜厚が１０００
ÅであるＳｉＯ膜を用いており、これにより寄生容量の
低減が図られる。ここで、絶縁膜９は、膜厚が５０００
Å程度のＳｉＮ膜等を用いても良く、この場合、耐湿性
の向上が図られることとなる。ここで、絶縁膜２及び絶
縁膜９はいずれも、ＧａＡｓＭＭＩＣの能動素子や本半
導体装置内に形成されるキャパシタを、その製造時にお
いて用いられるアッシャーや除去処理等から守るための
ものである。
あり、本実施の形態においては、例えば膜厚が１０００
ÅであるＳｉＯ膜を用いており、これにより寄生容量の
低減が図られる。ここで、絶縁膜９は、膜厚が５０００
Å程度のＳｉＮ膜等を用いても良く、この場合、耐湿性
の向上が図られることとなる。ここで、絶縁膜２及び絶
縁膜９はいずれも、ＧａＡｓＭＭＩＣの能動素子や本半
導体装置内に形成されるキャパシタを、その製造時にお
いて用いられるアッシャーや除去処理等から守るための
ものである。
【０１０２】９ａは絶縁膜９に形成され、上部電極８表
面に開口する穴である。又、１４は穴９ａを介して上部
電極８と電気的に接続する給電層であり、１５は給電層
１４上に形成されるエアーブリッジである。
面に開口する穴である。又、１４は穴９ａを介して上部
電極８と電気的に接続する給電層であり、１５は給電層
１４上に形成されるエアーブリッジである。
【０１０３】ここで、本発明では上部電極８の周辺の削
れはすべて第２の絶縁膜５又は第３の絶縁膜６に吸収さ
れており、すなわち、誘電体膜４の削れ深さが０となる
ので、寿命の低下は全く起こらない。また、上部電極８
周辺の誘電体膜４の削れだけでなく、上部電極８の表面
やその周辺に入る傷についても、第２の絶縁膜５又は第
３の絶縁膜６が吸収してくれるため寿命低下は全く起こ
らないといえる。
れはすべて第２の絶縁膜５又は第３の絶縁膜６に吸収さ
れており、すなわち、誘電体膜４の削れ深さが０となる
ので、寿命の低下は全く起こらない。また、上部電極８
周辺の誘電体膜４の削れだけでなく、上部電極８の表面
やその周辺に入る傷についても、第２の絶縁膜５又は第
３の絶縁膜６が吸収してくれるため寿命低下は全く起こ
らないといえる。
【０１０４】つぎに、このように構成された半導体装置
の製造方法について図７を用いて説明する。図７（ａ）
ないし図７（ｊ）は本実施の形態３を工程順に示したも
のである。まず図７（ａ）に示されるように、化合物半
導体基板１上に絶縁膜２を形成する。このときの絶縁膜
２には化合物半導体基板１との絶縁性を高める目的で挿
入するものなので、プラズマＣＶＤで作製したＳｉＯ、
ＳｉＯＮ、又はＳｉＮ膜などを５００から１０００Å程
度被着しておけばよく、本実施の形態においては、上記
のように、膜厚が７５０ÅのＳｉＯ膜を用いている。
の製造方法について図７を用いて説明する。図７（ａ）
ないし図７（ｊ）は本実施の形態３を工程順に示したも
のである。まず図７（ａ）に示されるように、化合物半
導体基板１上に絶縁膜２を形成する。このときの絶縁膜
２には化合物半導体基板１との絶縁性を高める目的で挿
入するものなので、プラズマＣＶＤで作製したＳｉＯ、
ＳｉＯＮ、又はＳｉＮ膜などを５００から１０００Å程
度被着しておけばよく、本実施の形態においては、上記
のように、膜厚が７５０ÅのＳｉＯ膜を用いている。
【０１０５】次に、図７（ｂ）に示すように、通常の写
真製版技術を用いてパターニングされたレジストをマス
ク７として用い、絶縁膜２上の所望の位置に、下部電極
３となる金属膜３ａを蒸着し、リフトオフする。このと
きの金属膜３ａは、耐熱性に優れたＴｉ／Ｐｔやシート
抵抗の小さいＴｉ／Ｍｏ／Ａｕ又はＴｉ／Ａｕ／Ｍｏ等
の金属薄膜を数千Å被着して作製するればよく、本実施
の形態においては、上記のように、３０００Åの膜厚を
有するＴｉ／Ｍｏ／Ａｕの積層膜を用いている。
真製版技術を用いてパターニングされたレジストをマス
ク７として用い、絶縁膜２上の所望の位置に、下部電極
３となる金属膜３ａを蒸着し、リフトオフする。このと
きの金属膜３ａは、耐熱性に優れたＴｉ／Ｐｔやシート
抵抗の小さいＴｉ／Ｍｏ／Ａｕ又はＴｉ／Ａｕ／Ｍｏ等
の金属薄膜を数千Å被着して作製するればよく、本実施
の形態においては、上記のように、３０００Åの膜厚を
有するＴｉ／Ｍｏ／Ａｕの積層膜を用いている。
【０１０６】次に、図７（ｃ）の様に、レジスト７を除
去することにより、金属膜３ａから下部電極３を形成す
る。なお、ここでは、蒸着リフトオフ法を用いている
が、配線スパッタ法を用いて下部電極３を形成しても良
い。
去することにより、金属膜３ａから下部電極３を形成す
る。なお、ここでは、蒸着リフトオフ法を用いている
が、配線スパッタ法を用いて下部電極３を形成しても良
い。
【０１０７】さらに、図７（ｄ）に示すように、プラズ
マＣＶＤを用いて、下部電極３上に誘電体膜４を形成す
る。ここで、誘電体膜４は、プラズマＣＶＤを用いて形
成された、膜厚が１０００から２０００Å程度のＳｉＯ
Ｎ又はＳｉＮ膜を用いることが好ましく、本実施の形態
においては、上記のように、膜厚が２０００Å、組成比
がＳｉ／Ｎ＝３／４となるＳｉＮ膜（Ｓｉ3 Ｎ4 膜）を
用いている。このときの誘電体膜４は、プラズマＣＶＤ
で作製する際の条件を、ＳｉＨ4 の流量とＮＨ3 流量を
制御することにより、ＳｉＮ膜の組成比がＳｉ／Ｎ＝３
／４となるように形成する。
マＣＶＤを用いて、下部電極３上に誘電体膜４を形成す
る。ここで、誘電体膜４は、プラズマＣＶＤを用いて形
成された、膜厚が１０００から２０００Å程度のＳｉＯ
Ｎ又はＳｉＮ膜を用いることが好ましく、本実施の形態
においては、上記のように、膜厚が２０００Å、組成比
がＳｉ／Ｎ＝３／４となるＳｉＮ膜（Ｓｉ3 Ｎ4 膜）を
用いている。このときの誘電体膜４は、プラズマＣＶＤ
で作製する際の条件を、ＳｉＨ4 の流量とＮＨ3 流量を
制御することにより、ＳｉＮ膜の組成比がＳｉ／Ｎ＝３
／４となるように形成する。
【０１０８】誘電体４の組成をこのように設定する理由
は、例えば、Ｔ．ＯｋｕらがＭａｔ．Ｒｅｓ．Ｓｏｃ．
Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．２０９（１９９１）Ｐ４
８７で示したように、キャパシタの信頼性を確保するた
めに、誘電体４であるＳｉＮ膜を、定比化合物に近い組
成比にして、膜中の欠陥濃度をできるだけ低減する必要
があるためである。
は、例えば、Ｔ．ＯｋｕらがＭａｔ．Ｒｅｓ．Ｓｏｃ．
Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．２０９（１９９１）Ｐ４
８７で示したように、キャパシタの信頼性を確保するた
めに、誘電体４であるＳｉＮ膜を、定比化合物に近い組
成比にして、膜中の欠陥濃度をできるだけ低減する必要
があるためである。
【０１０９】次に、図７（ｅ）に示すように、誘電体膜
４上に第２の絶縁膜５を形成する。本実施の形態におい
ては、第２の絶縁膜５として、例えば膜厚が５００Åで
あり、組成比Ｓｉ／Ｎが１．２の、プラズマＣＶＤを用
いて形成されたＳｉＮ膜を用いている。第２の絶縁膜５
は、プラズマＣＶＤで作製する際の条件を、ＳｉＨ4の
流量とＮＨ3 流量を制御することにより、具体的には、
ＮＨ3/ＳｉＨ4 ＝５となるように流量を調整することに
より、その組成比Ｓｉ／Ｎが１．２となるように形成し
ている。なお、当該第２の絶縁膜５において、組成比Ｓ
ｉ／Ｎが１以上１．４以下の範囲としても良く、このよ
うに、第２の絶縁膜５の組成をＳｉリッチにする理由
は、例えば上記の文献Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍ
ｐ．Ｐｒｏｃ．Ｖｏｌ．２０９（１９９１）Ｐ４８７で
示したように、第３の絶縁膜６との選択比を確保するた
めである。
４上に第２の絶縁膜５を形成する。本実施の形態におい
ては、第２の絶縁膜５として、例えば膜厚が５００Åで
あり、組成比Ｓｉ／Ｎが１．２の、プラズマＣＶＤを用
いて形成されたＳｉＮ膜を用いている。第２の絶縁膜５
は、プラズマＣＶＤで作製する際の条件を、ＳｉＨ4の
流量とＮＨ3 流量を制御することにより、具体的には、
ＮＨ3/ＳｉＨ4 ＝５となるように流量を調整することに
より、その組成比Ｓｉ／Ｎが１．２となるように形成し
ている。なお、当該第２の絶縁膜５において、組成比Ｓ
ｉ／Ｎが１以上１．４以下の範囲としても良く、このよ
うに、第２の絶縁膜５の組成をＳｉリッチにする理由
は、例えば上記の文献Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍ
ｐ．Ｐｒｏｃ．Ｖｏｌ．２０９（１９９１）Ｐ４８７で
示したように、第３の絶縁膜６との選択比を確保するた
めである。
【０１１０】又、第２の絶縁膜５上に第３の絶縁膜６を
形成する。本実施の形態においては、第３の絶縁膜６と
して、例えば膜厚が４０００Åであり、プラズマＣＶＤ
を用いて形成されたＳｉＯ膜を用いている。ここで、絶
縁膜６の絶縁膜５に対する選択比は、バッファードフッ
酸を用いた場合２０以上が確保できる。ちなみに、バッ
ファードフッ酸によるＳｉリッチＳｉＮ膜（Ｓｉ／Ｎが
１．２）及びＳｉＯ膜のエッチングレートは、４０Å／
ｍｉｎ及び１０００Å／ｍｉｎである。なお、バッファ
ードフッ酸はＨＦ／ＮＨ４Ｆ＝１／３０のものを用いて
いる。
形成する。本実施の形態においては、第３の絶縁膜６と
して、例えば膜厚が４０００Åであり、プラズマＣＶＤ
を用いて形成されたＳｉＯ膜を用いている。ここで、絶
縁膜６の絶縁膜５に対する選択比は、バッファードフッ
酸を用いた場合２０以上が確保できる。ちなみに、バッ
ファードフッ酸によるＳｉリッチＳｉＮ膜（Ｓｉ／Ｎが
１．２）及びＳｉＯ膜のエッチングレートは、４０Å／
ｍｉｎ及び１０００Å／ｍｉｎである。なお、バッファ
ードフッ酸はＨＦ／ＮＨ４Ｆ＝１／３０のものを用いて
いる。
【０１１１】次に、図７（ｆ）に示すように、下部電極
３表面に開口するコンタクトホールを開口する。次に、
図７（ｇ）に示すように、レジストを通常の写真製版技
術を用いパターニングすることにより、下部電極３上の
第３の絶縁膜６表面に開口する開口部１０ａを有するマ
スク１０を形成する。
３表面に開口するコンタクトホールを開口する。次に、
図７（ｇ）に示すように、レジストを通常の写真製版技
術を用いパターニングすることにより、下部電極３上の
第３の絶縁膜６表面に開口する開口部１０ａを有するマ
スク１０を形成する。
【０１１２】次に、図７（ｈ）に示すように、まず、マ
スク１０を用いて、第２の絶縁膜５をエッチングしない
様に、バッファードフッ酸を用いて、第３の絶縁膜６だ
けを選択的に除去することにより、第３の絶縁膜６に穴
６ａを形成する。ここで、上記のように、第２の絶縁膜
５がＳｉリッチのＳｉＮ膜であり、第３の絶縁膜６がＳ
ｉＯ膜なので、選択比は２０程度が確保できるため選択
的除去が可能となる。この時、第３の絶縁膜６に大きく
サイドエッチが入り、例えば、その加工断面における、
穴６ａの側面の傾斜角θが９０°未満になっている。
スク１０を用いて、第２の絶縁膜５をエッチングしない
様に、バッファードフッ酸を用いて、第３の絶縁膜６だ
けを選択的に除去することにより、第３の絶縁膜６に穴
６ａを形成する。ここで、上記のように、第２の絶縁膜
５がＳｉリッチのＳｉＮ膜であり、第３の絶縁膜６がＳ
ｉＯ膜なので、選択比は２０程度が確保できるため選択
的除去が可能となる。この時、第３の絶縁膜６に大きく
サイドエッチが入り、例えば、その加工断面における、
穴６ａの側面の傾斜角θが９０°未満になっている。
【０１１３】第３の絶縁膜６の選択的除去後、誘電体膜
４をエッチングしないようにして、第２の絶縁膜５をレ
ジストマスク１０に対して忠実に加工することにより、
穴５ａを形成する。具体的には、垂直加工特性に優れた
ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）、
又は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｒｏｔｒｏｎ
Ｒｅｓｏｎａｎｃｅ）等の方法を用いることにより形
成する。
４をエッチングしないようにして、第２の絶縁膜５をレ
ジストマスク１０に対して忠実に加工することにより、
穴５ａを形成する。具体的には、垂直加工特性に優れた
ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）、
又は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｒｏｔｒｏｎ
Ｒｅｓｏｎａｎｃｅ）等の方法を用いることにより形
成する。
【０１１４】次に、図７（ｉ）に示すように、例えば膜
厚が２μｍであるＡｕ膜である上部電極となる金属膜８
ａを蒸着する。この後、レジスト１０を除去することに
より、当該第２の絶縁膜５上に端部が形成されるよう
に、すなわち、誘電体膜４の表面から第２の絶縁膜上に
延在するように上部電極８を形成する。ここで、第３の
絶縁膜６に大きくサイドエッチが入っているために、蒸
着により形成される上部電極８となる金属膜８ａが、穴
６ａ内部において、穴５ａのエッジを囲むように形成さ
れるため、以上のように形成することが可能となる。こ
こで、第２の絶縁膜５表面における穴５ａの開口エッジ
と、上部電極８のエッジは確実に０．２μｍ程離れたと
ころに位置することになる。
厚が２μｍであるＡｕ膜である上部電極となる金属膜８
ａを蒸着する。この後、レジスト１０を除去することに
より、当該第２の絶縁膜５上に端部が形成されるよう
に、すなわち、誘電体膜４の表面から第２の絶縁膜上に
延在するように上部電極８を形成する。ここで、第３の
絶縁膜６に大きくサイドエッチが入っているために、蒸
着により形成される上部電極８となる金属膜８ａが、穴
６ａ内部において、穴５ａのエッジを囲むように形成さ
れるため、以上のように形成することが可能となる。こ
こで、第２の絶縁膜５表面における穴５ａの開口エッジ
と、上部電極８のエッジは確実に０．２μｍ程離れたと
ころに位置することになる。
【０１１５】次に、図７（ｊ）のように、例えば膜厚が
１０００ÅであるＳｉＯ膜９を被着する。その後、この
ＳｉＯ膜９に上部電極８表面に開口するコンタクトホー
ル９ａを形成し、このコンタクトホール９ａを介して上
部電極８と電気的に接続する給電層１４を形成し、この
給電層１４上にエアーブリッジ１５を形成することによ
り、図６に示す半導体装置を製造する。
１０００ÅであるＳｉＯ膜９を被着する。その後、この
ＳｉＯ膜９に上部電極８表面に開口するコンタクトホー
ル９ａを形成し、このコンタクトホール９ａを介して上
部電極８と電気的に接続する給電層１４を形成し、この
給電層１４上にエアーブリッジ１５を形成することによ
り、図６に示す半導体装置を製造する。
【０１１６】上記半導体装置においては、自己整合的な
手法が用いられているため、つまり、第３の絶縁膜のエ
ッチングと第２の絶縁膜５の除去と上部電極８の形成が
同一のマスク１６を用いて行われるので、工程数を少な
くすることができるという効果を有する。又、同時に、
当該半導体装置の高集積化も可能であるという効果を有
する。
手法が用いられているため、つまり、第３の絶縁膜のエ
ッチングと第２の絶縁膜５の除去と上部電極８の形成が
同一のマスク１６を用いて行われるので、工程数を少な
くすることができるという効果を有する。又、同時に、
当該半導体装置の高集積化も可能であるという効果を有
する。
【０１１７】又、上部電極８を、誘電体膜４の表面から
穴５ａを介して、第２の絶縁膜５上に延在するように形
成しているので、当該上部電極８の形成時において、上
部電極８の周辺の誘電体膜４が削られることがなく、そ
のため、寿命低下を招くことがないという効果を有す
る。
穴５ａを介して、第２の絶縁膜５上に延在するように形
成しているので、当該上部電極８の形成時において、上
部電極８の周辺の誘電体膜４が削られることがなく、そ
のため、寿命低下を招くことがないという効果を有す
る。
【０１１８】又、誘電体膜４と第２の絶縁膜５をその組
成比は異なるものの、どちらもＳｉＮ膜としているの
で、形成条件を変えるのみで、同様の製造装置を用い、
かつ、同様のガスを用いて形成することができるので、
当該半導体装置を安価にしかも効率よく生産することが
可能となる。
成比は異なるものの、どちらもＳｉＮ膜としているの
で、形成条件を変えるのみで、同様の製造装置を用い、
かつ、同様のガスを用いて形成することができるので、
当該半導体装置を安価にしかも効率よく生産することが
可能となる。
【０１１９】なお、上記では上部電極８を、誘電体膜４
の表面から穴５ａを介して、第２の絶縁膜５上に延在す
るように形成することにより寿命を向上させたが、その
かわりに、第２の絶縁膜５を下部電極３の上層に形成
し、上記穴５ａに対応する形状の穴を形成してから、そ
の上に誘電体膜４を形成しても、上記と同様の効果を奏
する半導体装置を製造できる。
の表面から穴５ａを介して、第２の絶縁膜５上に延在す
るように形成することにより寿命を向上させたが、その
かわりに、第２の絶縁膜５を下部電極３の上層に形成
し、上記穴５ａに対応する形状の穴を形成してから、そ
の上に誘電体膜４を形成しても、上記と同様の効果を奏
する半導体装置を製造できる。
【０１２０】実施の形態４．以下に、この発明の実施の
形態４について、図８及び図９に基づいて説明する。図
８はこの発明の実施の形態４を示す要部断面図であり、
図８において、１は半導体基板であり、本実施の形態に
おいては例えばＧａＡｓからなる化合物半導体基板を用
いている。２は化合物半導体基板１との絶縁性を高める
ために、この半導体基板１上に形成された絶縁膜であ
り、本実施の形態においては、例えば膜厚が７５０Åの
ＳｉＯ膜を用いている。ここで、絶縁膜２は、プラズマ
ＣＶＤを用いて形成された、膜厚が５００〜１０００Å
程度のＳｉＯ膜、ＳｉＯＮ膜又はＳｉＮ膜等を用いても
良い。
形態４について、図８及び図９に基づいて説明する。図
８はこの発明の実施の形態４を示す要部断面図であり、
図８において、１は半導体基板であり、本実施の形態に
おいては例えばＧａＡｓからなる化合物半導体基板を用
いている。２は化合物半導体基板１との絶縁性を高める
ために、この半導体基板１上に形成された絶縁膜であ
り、本実施の形態においては、例えば膜厚が７５０Åの
ＳｉＯ膜を用いている。ここで、絶縁膜２は、プラズマ
ＣＶＤを用いて形成された、膜厚が５００〜１０００Å
程度のＳｉＯ膜、ＳｉＯＮ膜又はＳｉＮ膜等を用いても
良い。
【０１２１】３は絶縁膜２上に形成されている下部電極
であり、本実施の形態においては、例えば３０００Åの
膜厚を有するシート抵抗の小さいＴｉ／Ｍｏ／Ａｕの積
層膜を用いている。ここで、下部電極３はＴｉ／Ａｕ／
Ｍｏの積層膜、又は、耐熱性に優れたＴｉ／Ｐｔの積層
膜等の金属薄膜を数千Å堆積したものを用いても良い。
４は下部電極３上に形成された誘電体膜（第１の絶縁
膜）であり、本実施の形態においては、例えば膜厚が２
０００Åであり、組成比がＳｉ／Ｎ＝３／４となるＳｉ
Ｎ膜（Ｓｉ3 Ｎ4 膜）を用いている。ここで、誘電体膜
４は、プラズマＣＶＤを用いて形成された、膜厚が１０
００〜２０００Å程度のＳｉＯＮ膜又はＳｉＮ膜等を用
いても良い。
であり、本実施の形態においては、例えば３０００Åの
膜厚を有するシート抵抗の小さいＴｉ／Ｍｏ／Ａｕの積
層膜を用いている。ここで、下部電極３はＴｉ／Ａｕ／
Ｍｏの積層膜、又は、耐熱性に優れたＴｉ／Ｐｔの積層
膜等の金属薄膜を数千Å堆積したものを用いても良い。
４は下部電極３上に形成された誘電体膜（第１の絶縁
膜）であり、本実施の形態においては、例えば膜厚が２
０００Åであり、組成比がＳｉ／Ｎ＝３／４となるＳｉ
Ｎ膜（Ｓｉ3 Ｎ4 膜）を用いている。ここで、誘電体膜
４は、プラズマＣＶＤを用いて形成された、膜厚が１０
００〜２０００Å程度のＳｉＯＮ膜又はＳｉＮ膜等を用
いても良い。
【０１２２】５は誘電体膜４上に形成された第２の絶縁
膜であり、本実施の形態においては、例えば膜厚が５０
０Åであり、組成比がＳｉリッチ（Ｓｉ／Ｎが１．２）
である、プラズマＣＶＤを用いて形成されたＳｉＮ膜を
用いている。ここで、当該第２の絶縁膜５として、組成
比Ｓｉ／Ｎが１以上１．４以下のＳｉＮ膜を用いても良
い。なお、第２の絶縁膜５は、プラズマＣＶＤを用いて
形成されたＳｉＯ膜等を用いても良い。５ａは第２の絶
縁膜５に形成され、下部電極３上の誘電体膜４表面に開
口する穴である。
膜であり、本実施の形態においては、例えば膜厚が５０
０Åであり、組成比がＳｉリッチ（Ｓｉ／Ｎが１．２）
である、プラズマＣＶＤを用いて形成されたＳｉＮ膜を
用いている。ここで、当該第２の絶縁膜５として、組成
比Ｓｉ／Ｎが１以上１．４以下のＳｉＮ膜を用いても良
い。なお、第２の絶縁膜５は、プラズマＣＶＤを用いて
形成されたＳｉＯ膜等を用いても良い。５ａは第２の絶
縁膜５に形成され、下部電極３上の誘電体膜４表面に開
口する穴である。
【０１２３】６は第２の絶縁膜５上に形成された第３の
絶縁膜であり、本実施の形態においては、例えば膜厚が
４０００Åであり、プラズマＣＶＤを用いて形成された
ＳｉＯ膜を用いている。ここで、第３の絶縁膜６は、プ
ラズマＣＶＤを用いて形成されたＳｉＮ膜等を用いても
良い。６ａは、第３の絶縁膜６に形成されているととも
に、第２の絶縁膜５表面において、周縁が穴５ａの周縁
を囲むように形成された穴であり、例えば、当該穴６ａ
の加工断面における、側面の半導体基板１に対する傾斜
角θが９０°未満となるように形成されている。
絶縁膜であり、本実施の形態においては、例えば膜厚が
４０００Åであり、プラズマＣＶＤを用いて形成された
ＳｉＯ膜を用いている。ここで、第３の絶縁膜６は、プ
ラズマＣＶＤを用いて形成されたＳｉＮ膜等を用いても
良い。６ａは、第３の絶縁膜６に形成されているととも
に、第２の絶縁膜５表面において、周縁が穴５ａの周縁
を囲むように形成された穴であり、例えば、当該穴６ａ
の加工断面における、側面の半導体基板１に対する傾斜
角θが９０°未満となるように形成されている。
【０１２４】８は誘電体膜４表面から穴５ａを介して第
２の絶縁膜５上に延在する上部電極であり、その端部は
必ず第２の絶縁膜５上にあるように形成されており、本
実施の形態においては、例えば、膜厚が２０００Åであ
るＡｕ膜を用いて形成されている。
２の絶縁膜５上に延在する上部電極であり、その端部は
必ず第２の絶縁膜５上にあるように形成されており、本
実施の形態においては、例えば、膜厚が２０００Åであ
るＡｕ膜を用いて形成されている。
【０１２５】９は上部電極８の周囲に形成された絶縁膜
であり、本実施の形態においては、例えば膜厚が１００
０ÅであるＳｉＯ膜を用いており、これにより寄生容量
の低減が図られる。ここで、絶縁膜９は、膜厚が５００
０Å程度のＳｉＮ膜等を用いても良く、この場合、耐湿
性の向上が図られることとなる。ここで、半導体基板１
に対し垂直な方向から当該半導体装置を見下ろした場合
における、ＳｉＯ膜２、下部電極３、誘電体膜４、第２
の絶縁膜５、第３の絶縁膜６、及び、上記ＳｉＯ膜９の
外周は同一の輪郭を有している。９ａは絶縁膜９に形成
され、上部電極８表面に開口する穴である。
であり、本実施の形態においては、例えば膜厚が１００
０ÅであるＳｉＯ膜を用いており、これにより寄生容量
の低減が図られる。ここで、絶縁膜９は、膜厚が５００
０Å程度のＳｉＮ膜等を用いても良く、この場合、耐湿
性の向上が図られることとなる。ここで、半導体基板１
に対し垂直な方向から当該半導体装置を見下ろした場合
における、ＳｉＯ膜２、下部電極３、誘電体膜４、第２
の絶縁膜５、第３の絶縁膜６、及び、上記ＳｉＯ膜９の
外周は同一の輪郭を有している。９ａは絶縁膜９に形成
され、上部電極８表面に開口する穴である。
【０１２６】１１は上記ＳｉＯ膜２、下部電極３、誘電
体膜４、第２の絶縁膜５、第３の絶縁膜６、及び、Ｓｉ
Ｏ膜９の周囲を囲む絶縁膜であり、本実施の形態におい
ては、例えば膜厚が１０００ÅであるＳｉＯ膜を用いて
おり、これにより寄生容量の低減が図られる。ここで、
絶縁膜１１は膜厚が５０００Å程度のＳｉＮ膜等を用い
ても良く、この場合、耐湿性の向上が図られることとな
る。１１ａは絶縁膜１１に形成され、穴９ａとほぼ同一
の大きさを有し、穴９ａと一体のコンタクトホールを構
成する穴である。
体膜４、第２の絶縁膜５、第３の絶縁膜６、及び、Ｓｉ
Ｏ膜９の周囲を囲む絶縁膜であり、本実施の形態におい
ては、例えば膜厚が１０００ÅであるＳｉＯ膜を用いて
おり、これにより寄生容量の低減が図られる。ここで、
絶縁膜１１は膜厚が５０００Å程度のＳｉＮ膜等を用い
ても良く、この場合、耐湿性の向上が図られることとな
る。１１ａは絶縁膜１１に形成され、穴９ａとほぼ同一
の大きさを有し、穴９ａと一体のコンタクトホールを構
成する穴である。
【０１２７】１２は上部電極８上に形成され、この上部
電極８と電気的に接続されている配線であり、本実施の
形態においては、例えば膜厚が１．５μｍであるＡｕ膜
を用いて形成されている。ここで、配線１２は導体損失
を少なくするため１〜２μｍの膜厚とすることが望まし
い。１３は配線１２の周囲に形成された絶縁膜であり、
本実施の形態においては、例えば膜厚が１０００Åであ
るＳｉＯ膜を用いており、これにより寄生容量の低減が
図られる。ここで、絶縁膜１３は、膜厚が５０００Å程
度のＳｉＮ膜等を用いても良く、この場合、耐湿性の向
上が図られることとなる。
電極８と電気的に接続されている配線であり、本実施の
形態においては、例えば膜厚が１．５μｍであるＡｕ膜
を用いて形成されている。ここで、配線１２は導体損失
を少なくするため１〜２μｍの膜厚とすることが望まし
い。１３は配線１２の周囲に形成された絶縁膜であり、
本実施の形態においては、例えば膜厚が１０００Åであ
るＳｉＯ膜を用いており、これにより寄生容量の低減が
図られる。ここで、絶縁膜１３は、膜厚が５０００Å程
度のＳｉＮ膜等を用いても良く、この場合、耐湿性の向
上が図られることとなる。
【０１２８】ここで、絶縁膜２、絶縁膜９、絶縁膜１
１、絶縁膜１３はいずれも、ＧａＡｓＭＭＩＣの能動素
子や本半導体装置内に形成されるキャパシタを、その製
造時において用いられるアッシャーや除去処理等から守
るためのものである。又、１３ａは絶縁膜１３に形成さ
れ、上部電極８表面に開口する穴である。１４は穴１３
ａを介して上部電極８と電気的に接続する給電層であ
り、１５は給電層１４上に形成されるエアーブリッジで
ある。
１、絶縁膜１３はいずれも、ＧａＡｓＭＭＩＣの能動素
子や本半導体装置内に形成されるキャパシタを、その製
造時において用いられるアッシャーや除去処理等から守
るためのものである。又、１３ａは絶縁膜１３に形成さ
れ、上部電極８表面に開口する穴である。１４は穴１３
ａを介して上部電極８と電気的に接続する給電層であ
り、１５は給電層１４上に形成されるエアーブリッジで
ある。
【０１２９】つぎに、このように構成された半導体装置
の製造方法について図９を用いて説明する。図９（ａ）
ないし図９（ｊ）は本実施の形態４を工程順に示したも
のである。まず図９（ａ）に示されるように、化合物半
導体基板１上に絶縁膜２を被着する。このときの絶縁膜
２には化合物半導体基板１との絶縁性を高める目的で挿
入するものなので、プラズマＣＶＤで作製したＳｉＯ、
ＳｉＯＮ、又はＳｉＮ膜などを５００から１０００Å程
度被着しておけばよく、本実施の形態においては、上記
のように、膜厚が７５０ÅのＳｉＯ膜を用いている。
の製造方法について図９を用いて説明する。図９（ａ）
ないし図９（ｊ）は本実施の形態４を工程順に示したも
のである。まず図９（ａ）に示されるように、化合物半
導体基板１上に絶縁膜２を被着する。このときの絶縁膜
２には化合物半導体基板１との絶縁性を高める目的で挿
入するものなので、プラズマＣＶＤで作製したＳｉＯ、
ＳｉＯＮ、又はＳｉＮ膜などを５００から１０００Å程
度被着しておけばよく、本実施の形態においては、上記
のように、膜厚が７５０ÅのＳｉＯ膜を用いている。
【０１３０】又、上記ＳｉＯ膜２上に下部電極３となる
金属膜３ａを形成する。このときの金属膜３ａは、耐熱
性に優れたＴｉ／Ｐｔやシート抵抗の小さいＴｉ／Ｍｏ
／Ａｕ又はＴｉ／Ａｕ／Ｍｏ等の金属薄膜を数千Å被着
して作製するればよく、本実施の形態においては、上記
のように、３０００Åの膜厚を有するＴｉ／Ｍｏ／Ａｕ
の積層膜を用いている。
金属膜３ａを形成する。このときの金属膜３ａは、耐熱
性に優れたＴｉ／Ｐｔやシート抵抗の小さいＴｉ／Ｍｏ
／Ａｕ又はＴｉ／Ａｕ／Ｍｏ等の金属薄膜を数千Å被着
して作製するればよく、本実施の形態においては、上記
のように、３０００Åの膜厚を有するＴｉ／Ｍｏ／Ａｕ
の積層膜を用いている。
【０１３１】さらに、プラズマＣＶＤを用いて、下部電
極となる金属膜３ａ上に誘電体膜４を形成する。ここ
で、誘電体膜４は、プラズマＣＶＤを用いて形成され
た、膜厚が１０００から２０００Å程度のＳｉＯＮ又は
ＳｉＮ膜を用いることが好ましく、本実施の形態におい
ては、上記のように、膜厚が２０００Å、組成比がＳｉ
／Ｎ＝３／４となるＳｉＮ膜（Ｓｉ3 Ｎ4 膜）を用いて
いる。このときの誘電体膜４は、プラズマＣＶＤで作製
する際の条件を、ＳｉＨ4 の流量とＮＨ3 流量を制御す
ることにより、ＳｉＮ膜の組成比がＳｉ／Ｎ＝３／４と
なるように形成する。
極となる金属膜３ａ上に誘電体膜４を形成する。ここ
で、誘電体膜４は、プラズマＣＶＤを用いて形成され
た、膜厚が１０００から２０００Å程度のＳｉＯＮ又は
ＳｉＮ膜を用いることが好ましく、本実施の形態におい
ては、上記のように、膜厚が２０００Å、組成比がＳｉ
／Ｎ＝３／４となるＳｉＮ膜（Ｓｉ3 Ｎ4 膜）を用いて
いる。このときの誘電体膜４は、プラズマＣＶＤで作製
する際の条件を、ＳｉＨ4 の流量とＮＨ3 流量を制御す
ることにより、ＳｉＮ膜の組成比がＳｉ／Ｎ＝３／４と
なるように形成する。
【０１３２】誘電体４の組成をこのように設定する理由
は、例えば、Ｔ．ＯｋｕらがＭａｔ．Ｒｅｓ．Ｓｏｃ．
Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．２０９（１９９１）Ｐ４
８７で示したように、誘電体４であるＳｉＮ膜はキャパ
シタの信頼性を確保するために定比化合物に近い組成比
にして、膜中の欠陥濃度をできるだけ低減する必要があ
るためである。
は、例えば、Ｔ．ＯｋｕらがＭａｔ．Ｒｅｓ．Ｓｏｃ．
Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．２０９（１９９１）Ｐ４
８７で示したように、誘電体４であるＳｉＮ膜はキャパ
シタの信頼性を確保するために定比化合物に近い組成比
にして、膜中の欠陥濃度をできるだけ低減する必要があ
るためである。
【０１３３】次に、誘電体膜４上に第２の絶縁膜５を形
成する。本実施の形態においては、第２の絶縁膜５とし
て、例えば膜厚が５００Åであり、組成比Ｓｉ／Ｎが
１．２の、プラズマＣＶＤを用いて形成されたＳｉＮ膜
を用いている。第２の絶縁膜５は、プラズマＣＶＤで作
製する際の条件を、ＳｉＨ4 の流量とＮＨ3 流量を制御
することにより、具体的には、ＮＨ3/ＳｉＨ4 ＝５とな
るように流量を調整することにより、その組成比Ｓｉ／
Ｎが１．２となるように形成している。なお、当該第２
の絶縁膜５において、組成比Ｓｉ／Ｎが１以上１．４以
下の範囲としても良く、このように、第２の絶縁膜５の
組成をＳｉリッチにする理由は、例えば上記の文献Ｍａ
ｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．２
０９（１９９１）Ｐ４８７で示したように、第３の絶縁
膜６との選択比を確保するためである。
成する。本実施の形態においては、第２の絶縁膜５とし
て、例えば膜厚が５００Åであり、組成比Ｓｉ／Ｎが
１．２の、プラズマＣＶＤを用いて形成されたＳｉＮ膜
を用いている。第２の絶縁膜５は、プラズマＣＶＤで作
製する際の条件を、ＳｉＨ4 の流量とＮＨ3 流量を制御
することにより、具体的には、ＮＨ3/ＳｉＨ4 ＝５とな
るように流量を調整することにより、その組成比Ｓｉ／
Ｎが１．２となるように形成している。なお、当該第２
の絶縁膜５において、組成比Ｓｉ／Ｎが１以上１．４以
下の範囲としても良く、このように、第２の絶縁膜５の
組成をＳｉリッチにする理由は、例えば上記の文献Ｍａ
ｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．２
０９（１９９１）Ｐ４８７で示したように、第３の絶縁
膜６との選択比を確保するためである。
【０１３４】又、第２の絶縁膜５上に第３の絶縁膜６を
形成する。本実施の形態においては、第３の絶縁膜６と
して、例えば膜厚が４０００Åであり、プラズマＣＶＤ
を用いて形成されたＳｉＯ膜を用いている。ここで、絶
縁膜６の絶縁膜５に対する選択比は、バッファードフッ
酸を用いた場合２０以上が確保できる。ちなみに、バッ
ファードフッ酸によるＳｉリッチＳｉＮ膜（Ｓｉ／Ｎが
１．２）及びＳｉＯ膜のエッチングレートは、４０Å／
ｍｉｎ及び１０００Å／ｍｉｎである。なお、バッファ
ードフッ酸はＨＦ／ＮＨ４Ｆ＝１／３０のものを用いて
いる。
形成する。本実施の形態においては、第３の絶縁膜６と
して、例えば膜厚が４０００Åであり、プラズマＣＶＤ
を用いて形成されたＳｉＯ膜を用いている。ここで、絶
縁膜６の絶縁膜５に対する選択比は、バッファードフッ
酸を用いた場合２０以上が確保できる。ちなみに、バッ
ファードフッ酸によるＳｉリッチＳｉＮ膜（Ｓｉ／Ｎが
１．２）及びＳｉＯ膜のエッチングレートは、４０Å／
ｍｉｎ及び１０００Å／ｍｉｎである。なお、バッファ
ードフッ酸はＨＦ／ＮＨ４Ｆ＝１／３０のものを用いて
いる。
【０１３５】次に、図９（ｂ）に示すように、レジスト
を通常の写真製版技術を用いパターニングすることによ
り、下部電極３上の第３の絶縁膜６表面に開口する開口
部１０ａを有するマスク１０を形成する。
を通常の写真製版技術を用いパターニングすることによ
り、下部電極３上の第３の絶縁膜６表面に開口する開口
部１０ａを有するマスク１０を形成する。
【０１３６】次に、図９（ｃ）に示すように、マスク１
０を用いて、第２の絶縁膜５をエッチングしない様に、
バッファードフッ酸を用いて、第３の絶縁膜６だけを選
択的に除去することにより、第３の絶縁膜６に穴６ａを
形成する。ここで、上記のように、第２の絶縁膜５がＳ
ｉリッチのＳｉＮ膜であり、第３の絶縁膜６がＳｉＯ膜
なので、選択比は２０程度が確保できるため選択的除去
が可能となる。この時、第３の絶縁膜６に大きくサイド
エッチが入り、例えば、その加工断面における、穴６ａ
の側面の傾斜角θが９０°未満になっている。
０を用いて、第２の絶縁膜５をエッチングしない様に、
バッファードフッ酸を用いて、第３の絶縁膜６だけを選
択的に除去することにより、第３の絶縁膜６に穴６ａを
形成する。ここで、上記のように、第２の絶縁膜５がＳ
ｉリッチのＳｉＮ膜であり、第３の絶縁膜６がＳｉＯ膜
なので、選択比は２０程度が確保できるため選択的除去
が可能となる。この時、第３の絶縁膜６に大きくサイド
エッチが入り、例えば、その加工断面における、穴６ａ
の側面の傾斜角θが９０°未満になっている。
【０１３７】次に、図９（ｄ）に示すように、第３の絶
縁膜６の選択的除去後、誘電体膜４をエッチングしない
ようにして、第２の絶縁膜５をレジストマスク１０に対
して忠実に加工することにより、穴５ａを形成する。具
体的には、垂直加工特性に優れたＲＩＥ（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、又は、ＥＣＲ（Ｅｌ
ｅｃｔｒｏｎ Ｃｙｃｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃ
ｅ）等の方法を用いることにより形成する。
縁膜６の選択的除去後、誘電体膜４をエッチングしない
ようにして、第２の絶縁膜５をレジストマスク１０に対
して忠実に加工することにより、穴５ａを形成する。具
体的には、垂直加工特性に優れたＲＩＥ（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、又は、ＥＣＲ（Ｅｌ
ｅｃｔｒｏｎ Ｃｙｃｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃ
ｅ）等の方法を用いることにより形成する。
【０１３８】次に、図９（ｅ）に示すように、例えば膜
厚が２０００ÅであるＡｕ膜である上部電極となる金属
膜８ａを蒸着する。この後、レジスト１０を除去するこ
とにより、第２の絶縁膜５又は第３の絶縁膜６上に端部
が形成されるように、すなわち、誘電体膜４の表面から
第２の絶縁膜上に延在するように、上部電極８を形成す
る。ここで、第３の絶縁膜６に大きくサイドエッチが入
っているために、蒸着により形成される上部電極８とな
る金属膜８ａが、穴６ａ内部において、穴５ａのエッジ
を囲むように形成されるため、以上のように上部電極８
を形成することが可能となる。ここで、第２の絶縁膜５
表面における穴５ａの開口エッジと、上部電極８のエッ
ジは、確実に０．２μｍ程離れたところに位置すること
になる。
厚が２０００ÅであるＡｕ膜である上部電極となる金属
膜８ａを蒸着する。この後、レジスト１０を除去するこ
とにより、第２の絶縁膜５又は第３の絶縁膜６上に端部
が形成されるように、すなわち、誘電体膜４の表面から
第２の絶縁膜上に延在するように、上部電極８を形成す
る。ここで、第３の絶縁膜６に大きくサイドエッチが入
っているために、蒸着により形成される上部電極８とな
る金属膜８ａが、穴６ａ内部において、穴５ａのエッジ
を囲むように形成されるため、以上のように上部電極８
を形成することが可能となる。ここで、第２の絶縁膜５
表面における穴５ａの開口エッジと、上部電極８のエッ
ジは、確実に０．２μｍ程離れたところに位置すること
になる。
【０１３９】次に、図９（ｆ）に示すように、例えば膜
厚が１０００ÅであるＳｉＯ膜９を被着し、半導体基板
１に対し垂直な方向から見た場合において、上部電極８
の周縁部を囲むような平面形状に形成されたレジストマ
スク１６を用い、上記複数の絶縁膜２、誘電体膜４、第
２の絶縁膜５、第３の絶縁膜６及び絶縁膜９をＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により
パターニングするとともに、イオンミリングにより金属
膜３ａを上記複数の絶縁膜とほぼ同様の形状にパターニ
ングすることにより下部電極３を形成する。
厚が１０００ÅであるＳｉＯ膜９を被着し、半導体基板
１に対し垂直な方向から見た場合において、上部電極８
の周縁部を囲むような平面形状に形成されたレジストマ
スク１６を用い、上記複数の絶縁膜２、誘電体膜４、第
２の絶縁膜５、第３の絶縁膜６及び絶縁膜９をＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により
パターニングするとともに、イオンミリングにより金属
膜３ａを上記複数の絶縁膜とほぼ同様の形状にパターニ
ングすることにより下部電極３を形成する。
【０１４０】その後、図９（ｇ）に示すように、レジス
ト１０をＯ２アッシャー等の方法で除去する。さらに、
図９（ｈ）に示すように、絶縁膜１１を半導体基板１上
に形成し、これを用いてパッシベーションする。
ト１０をＯ２アッシャー等の方法で除去する。さらに、
図９（ｈ）に示すように、絶縁膜１１を半導体基板１上
に形成し、これを用いてパッシベーションする。
【０１４１】次に、図９（ｉ）に示すように、上部電極
８及び下部電極３表面にそれぞれ開口する複数のコンタ
クトホールを形成する。このとき、上部電極８と下部電
極３では形成するコンタクトホールの深さに差があるの
で、ＣＦ４、ＳＦ６等のフッ素系のガスを用いたドライ
エッチングを行い、エッチングされる絶縁膜の膜厚の薄
い上部電極８に開口するコンタクトホール（９ａ、１１
ａ）のサイズが広がらないようにしている。コンタクト
ホール（９ａ、１１ａ）形成後、上部電極８に電気的に
接続する配線１２を蒸着リフトオフ法で形成する。この
ときの配線１２の膜厚は導体損失を小さくするために１
〜２μｍが必要であるが、本実施の形態においては、例
えば膜厚が１．５μｍであるＡｕ膜を用いて形成されて
いる。ここで、配線１２は導体損失を少なくするため１
〜２μｍの膜厚とすることが望ましい。
８及び下部電極３表面にそれぞれ開口する複数のコンタ
クトホールを形成する。このとき、上部電極８と下部電
極３では形成するコンタクトホールの深さに差があるの
で、ＣＦ４、ＳＦ６等のフッ素系のガスを用いたドライ
エッチングを行い、エッチングされる絶縁膜の膜厚の薄
い上部電極８に開口するコンタクトホール（９ａ、１１
ａ）のサイズが広がらないようにしている。コンタクト
ホール（９ａ、１１ａ）形成後、上部電極８に電気的に
接続する配線１２を蒸着リフトオフ法で形成する。この
ときの配線１２の膜厚は導体損失を小さくするために１
〜２μｍが必要であるが、本実施の形態においては、例
えば膜厚が１．５μｍであるＡｕ膜を用いて形成されて
いる。ここで、配線１２は導体損失を少なくするため１
〜２μｍの膜厚とすることが望ましい。
【０１４２】次に、図９（ｊ）に示すように、配線１２
の形成後、配線１２上に絶縁膜１３を形成し、これを用
いてパッシベーションする。その後、この絶縁膜１３に
配線１２表面に開口するコンタクトホール１３ａを形成
し、このコンタクトホール１３ａを介して配線１２と電
気的に接続する給電層１４を形成し、この給電層１４上
にエアーブリッジ１５を形成することにより、図８に示
す半導体装置を製造する。
の形成後、配線１２上に絶縁膜１３を形成し、これを用
いてパッシベーションする。その後、この絶縁膜１３に
配線１２表面に開口するコンタクトホール１３ａを形成
し、このコンタクトホール１３ａを介して配線１２と電
気的に接続する給電層１４を形成し、この給電層１４上
にエアーブリッジ１５を形成することにより、図８に示
す半導体装置を製造する。
【０１４３】上記半導体装置においては、自己整合的な
手法が用いられているため、つまり、第３の絶縁膜のエ
ッチングと第２の絶縁膜５の除去と上部電極８の形成が
同一のマスク１６を用いて行われるので、工程数を少な
くすることができるという効果を有する。又、同時に、
当該半導体装置の高集積化も可能であるという効果を有
する。
手法が用いられているため、つまり、第３の絶縁膜のエ
ッチングと第２の絶縁膜５の除去と上部電極８の形成が
同一のマスク１６を用いて行われるので、工程数を少な
くすることができるという効果を有する。又、同時に、
当該半導体装置の高集積化も可能であるという効果を有
する。
【０１４４】又、上部電極８を、誘電体膜４の表面から
穴５ａを介して、第２の絶縁膜５上に延在するように形
成しているので、当該上部電極８の形成時において、上
部電極８の周辺の誘電体膜４が削られることがなく、そ
のため、寿命低下を招くことがないという効果を有す
る。
穴５ａを介して、第２の絶縁膜５上に延在するように形
成しているので、当該上部電極８の形成時において、上
部電極８の周辺の誘電体膜４が削られることがなく、そ
のため、寿命低下を招くことがないという効果を有す
る。
【０１４５】又、誘電体膜４と第２の絶縁膜５をその組
成比は異なるものの、どちらもＳｉＮ膜としているの
で、形成条件を変えるのみで、同様の製造装置を用い、
かつ、同様のガスを用いて形成することができるので、
当該半導体装置を安価にしかも効率よく生産することが
可能となる。
成比は異なるものの、どちらもＳｉＮ膜としているの
で、形成条件を変えるのみで、同様の製造装置を用い、
かつ、同様のガスを用いて形成することができるので、
当該半導体装置を安価にしかも効率よく生産することが
可能となる。
【０１４６】又、上部電極８と配線１２を独立して形成
できるので、配線１２の膜厚は、例えば金で作製した場
合、１〜２μｍ程度が導体損失を防ぐために必要である
が、上部電極８の膜厚は２０００Å程度でよいため、上
部電極８の周辺の第２の絶縁膜５が削られる厚さは数十
Å程度に低減される。従って、第２の絶縁膜５の膜厚を
薄くすることができ、そのため、穴５ａの形成が容易と
なると同時に、穴５ａの形成に要する時間も短縮でき、
結果として当該半導体装置を効率よく生産することが可
能となるという効果を有する。
できるので、配線１２の膜厚は、例えば金で作製した場
合、１〜２μｍ程度が導体損失を防ぐために必要である
が、上部電極８の膜厚は２０００Å程度でよいため、上
部電極８の周辺の第２の絶縁膜５が削られる厚さは数十
Å程度に低減される。従って、第２の絶縁膜５の膜厚を
薄くすることができ、そのため、穴５ａの形成が容易と
なると同時に、穴５ａの形成に要する時間も短縮でき、
結果として当該半導体装置を効率よく生産することが可
能となるという効果を有する。
【０１４７】なお、上記では上部電極８を、誘電体膜４
の表面から穴５ａを介して、第２の絶縁膜５上に延在す
るように形成することにより寿命を向上させたが、その
かわりに、第２の絶縁膜５を下部電極３の上層に形成
し、上記穴５ａに対応する形状の穴を形成してから、そ
の上に誘電体膜４を形成しても、上記と同様の効果を奏
する半導体装置を製造できる。
の表面から穴５ａを介して、第２の絶縁膜５上に延在す
るように形成することにより寿命を向上させたが、その
かわりに、第２の絶縁膜５を下部電極３の上層に形成
し、上記穴５ａに対応する形状の穴を形成してから、そ
の上に誘電体膜４を形成しても、上記と同様の効果を奏
する半導体装置を製造できる。
【０１４８】
【発明の効果】この発明に係る容量装置は、下部電極上
に形成された第１の絶縁膜と、上記第１の絶縁膜上に形
成され、上記下部電極上の第１の絶縁膜表面に開口する
第１の穴を有する第２の絶縁膜と、上記第２の絶縁膜上
に形成され、上記第２の絶縁膜表面において内縁が上記
第１の穴の内縁を囲み、上記第２の絶縁膜表面に開口す
る第２の穴を有する第３の絶縁膜と、上記第１の絶縁膜
表面から、上記第１の穴を介して上記第２の絶縁膜上に
延在する上部電極とを備えているので、その製造時にお
いて、上部電極の周辺に形成されている第１の絶縁膜が
削られることがなく、寿命低下を招くことがないという
効果を有する。又、上記のように構成されているので、
当該容量装置を高集積化できるという効果も有する。
に形成された第１の絶縁膜と、上記第１の絶縁膜上に形
成され、上記下部電極上の第１の絶縁膜表面に開口する
第１の穴を有する第２の絶縁膜と、上記第２の絶縁膜上
に形成され、上記第２の絶縁膜表面において内縁が上記
第１の穴の内縁を囲み、上記第２の絶縁膜表面に開口す
る第２の穴を有する第３の絶縁膜と、上記第１の絶縁膜
表面から、上記第１の穴を介して上記第２の絶縁膜上に
延在する上部電極とを備えているので、その製造時にお
いて、上部電極の周辺に形成されている第１の絶縁膜が
削られることがなく、寿命低下を招くことがないという
効果を有する。又、上記のように構成されているので、
当該容量装置を高集積化できるという効果も有する。
【０１４９】また、下部電極上に形成されたシリコン窒
化膜からなる第１の絶縁膜と、上記第１の絶縁膜上に形
成され、上記下部電極上の第１の絶縁膜表面に開口する
穴を有する第１の絶縁膜よりエッチングレートの高いシ
リコン窒化膜からなる第２の絶縁膜と、上記第１の絶縁
膜表面から、上記穴を介して上記第２の絶縁膜上に延在
する上部電極とを備えているので、その製造時におい
て、上部電極の周辺の第１の絶縁膜が削られることがな
く、寿命低下を招くことがないという効果を有する。加
えて、第１の絶縁膜と第２の絶縁膜のエッチングに対す
る選択比が異なるので、当該容量装置の製造時におい
て、第１の絶縁膜の膜厚を各製品間において同一に形成
し易く、そのため、それらの製品間における容量値のば
らつきを少なく抑えることができるという効果も有す
る。
化膜からなる第１の絶縁膜と、上記第１の絶縁膜上に形
成され、上記下部電極上の第１の絶縁膜表面に開口する
穴を有する第１の絶縁膜よりエッチングレートの高いシ
リコン窒化膜からなる第２の絶縁膜と、上記第１の絶縁
膜表面から、上記穴を介して上記第２の絶縁膜上に延在
する上部電極とを備えているので、その製造時におい
て、上部電極の周辺の第１の絶縁膜が削られることがな
く、寿命低下を招くことがないという効果を有する。加
えて、第１の絶縁膜と第２の絶縁膜のエッチングに対す
る選択比が異なるので、当該容量装置の製造時におい
て、第１の絶縁膜の膜厚を各製品間において同一に形成
し易く、そのため、それらの製品間における容量値のば
らつきを少なく抑えることができるという効果も有す
る。
【０１５０】この発明に係る容量装置の製造方法は、下
部電極上に第１の絶縁膜を形成する工程と、上記第１の
絶縁膜上に第２の絶縁膜を形成する工程と、上記第２の
絶縁膜上に第３の絶縁膜を形成する工程と、上記第３の
絶縁膜上にレジストを塗布する工程と、写真製版技術に
より上記レジストをパターニングすることにより、開口
部を有するマスクを形成する工程と、上記マスクを用い
てエッチングすることにより、上記第３の絶縁膜に、上
記第３の絶縁膜表面において上記マスクの開口部より広
く、上記下部電極上の第２の絶縁膜表面に開口する第２
の穴を形成する工程と、上記マスクを用いてエッチング
することにより、上記第２の絶縁膜に、上記第２の絶縁
膜表面において上記第２の穴より狭く、上記第１の絶縁
膜表面に開口する第１の穴を形成する工程と、蒸着によ
り、導電膜を上記第１の穴の内部に充填するとともに、
上記第２の穴の内部及び上記レジスト上に形成する工程
と、上記レジストを除去することにより、上記導電膜か
ら上部電極を形成する工程とを含むものであるので、上
部電極の周辺に形成されている第１の絶縁膜が削られる
ことがなく、そのため、寿命低下を招くことのない容量
装置を得ることができるという効果を有する。加えて、
同一レジストマスクを用いる工程が多いので、結果とし
て、工程数の削減が可能となり、しかも、当該容量装置
の高集積化も可能であるという効果も有する。
部電極上に第１の絶縁膜を形成する工程と、上記第１の
絶縁膜上に第２の絶縁膜を形成する工程と、上記第２の
絶縁膜上に第３の絶縁膜を形成する工程と、上記第３の
絶縁膜上にレジストを塗布する工程と、写真製版技術に
より上記レジストをパターニングすることにより、開口
部を有するマスクを形成する工程と、上記マスクを用い
てエッチングすることにより、上記第３の絶縁膜に、上
記第３の絶縁膜表面において上記マスクの開口部より広
く、上記下部電極上の第２の絶縁膜表面に開口する第２
の穴を形成する工程と、上記マスクを用いてエッチング
することにより、上記第２の絶縁膜に、上記第２の絶縁
膜表面において上記第２の穴より狭く、上記第１の絶縁
膜表面に開口する第１の穴を形成する工程と、蒸着によ
り、導電膜を上記第１の穴の内部に充填するとともに、
上記第２の穴の内部及び上記レジスト上に形成する工程
と、上記レジストを除去することにより、上記導電膜か
ら上部電極を形成する工程とを含むものであるので、上
部電極の周辺に形成されている第１の絶縁膜が削られる
ことがなく、そのため、寿命低下を招くことのない容量
装置を得ることができるという効果を有する。加えて、
同一レジストマスクを用いる工程が多いので、結果とし
て、工程数の削減が可能となり、しかも、当該容量装置
の高集積化も可能であるという効果も有する。
【０１５１】又、下部電極となる導電膜上に第１の絶縁
膜を形成する工程と、上記第１の絶縁膜上に第２の絶縁
膜を形成する工程と、上記第２の絶縁膜上に第３の絶縁
膜を形成する工程と、上記第３の絶縁膜上にレジストを
塗布する工程と、写真製版技術により上記レジストをパ
ターニングすることにより、開口部を有する第１のマス
クを形成する工程と、上記第１のマスクを用いてエッチ
ングすることにより、上記第３の絶縁膜に、上記第３の
絶縁膜表面において上記第１のマスクの開口部より広
く、上記下部電極上の第２の絶縁膜表面に開口する第２
の穴を形成する工程と、上記第１のマスクを用いてエッ
チングすることにより、上記第２の絶縁膜に、上記第２
の絶縁膜表面において上記第２の穴より狭く、上記第１
の絶縁膜表面に開口する第１の穴を形成する工程と、蒸
着により、上部電極となる導電膜を上記第１の穴の内部
に充填するとともに、上記第２の穴の内部及び上記レジ
スト上に形成する工程と、上記レジストを除去すること
により、上記上部電極となる導電膜から上部電極を形成
する工程と、上記上部電極上及び上記第２及び第３の絶
縁膜上に第４の絶縁膜を形成する工程と、写真製版技術
によりパターニングされたレジストを第２のマスクとし
て用い、上記上部電極を囲むように上記複数の絶縁膜を
エッチングする工程と、上記第２のマスクを用いて、上
記下部電極となる導電膜をイオンミリングすることによ
り下部電極を形成する工程と、エッチングにより、上記
第４の絶縁膜に上記上部電極表面に開口する接続孔を形
成する工程と、上記上部電極表面から、上記接続孔を介
して上記上部電極に電気的に接続される配線を形成する
工程とを含むものであるので、上部電極の周辺に形成さ
れている第１の絶縁膜が削られることがなく、そのた
め、寿命低下を招くことのない容量装置を得ることがで
きるという効果を有する。加えて、同一レジストマスク
を用いる工程が多いので、結果として、工程数の削減が
可能となり、しかも、当該容量装置の高集積化も可能で
あるという効果も有する。
膜を形成する工程と、上記第１の絶縁膜上に第２の絶縁
膜を形成する工程と、上記第２の絶縁膜上に第３の絶縁
膜を形成する工程と、上記第３の絶縁膜上にレジストを
塗布する工程と、写真製版技術により上記レジストをパ
ターニングすることにより、開口部を有する第１のマス
クを形成する工程と、上記第１のマスクを用いてエッチ
ングすることにより、上記第３の絶縁膜に、上記第３の
絶縁膜表面において上記第１のマスクの開口部より広
く、上記下部電極上の第２の絶縁膜表面に開口する第２
の穴を形成する工程と、上記第１のマスクを用いてエッ
チングすることにより、上記第２の絶縁膜に、上記第２
の絶縁膜表面において上記第２の穴より狭く、上記第１
の絶縁膜表面に開口する第１の穴を形成する工程と、蒸
着により、上部電極となる導電膜を上記第１の穴の内部
に充填するとともに、上記第２の穴の内部及び上記レジ
スト上に形成する工程と、上記レジストを除去すること
により、上記上部電極となる導電膜から上部電極を形成
する工程と、上記上部電極上及び上記第２及び第３の絶
縁膜上に第４の絶縁膜を形成する工程と、写真製版技術
によりパターニングされたレジストを第２のマスクとし
て用い、上記上部電極を囲むように上記複数の絶縁膜を
エッチングする工程と、上記第２のマスクを用いて、上
記下部電極となる導電膜をイオンミリングすることによ
り下部電極を形成する工程と、エッチングにより、上記
第４の絶縁膜に上記上部電極表面に開口する接続孔を形
成する工程と、上記上部電極表面から、上記接続孔を介
して上記上部電極に電気的に接続される配線を形成する
工程とを含むものであるので、上部電極の周辺に形成さ
れている第１の絶縁膜が削られることがなく、そのた
め、寿命低下を招くことのない容量装置を得ることがで
きるという効果を有する。加えて、同一レジストマスク
を用いる工程が多いので、結果として、工程数の削減が
可能となり、しかも、当該容量装置の高集積化も可能で
あるという効果も有する。
【０１５２】又、下部電極上にシリコン窒化膜からなる
第１の絶縁膜を形成する工程と、上記第１の絶縁膜上
に、この第１の絶縁膜よりエッチングレートの高いシリ
コン窒化膜からなる第２の絶縁膜を形成する工程と、エ
ッチングにより、上記第２の絶縁膜に上記下部電極上の
第１の絶縁膜表面に開口する穴を形成する工程と、上記
第１の絶縁膜表面から、上記穴を介して上記第２の絶縁
膜上に延在するように上部電極を形成する工程とを含む
ものであるので、上部電極の周辺の第１の絶縁膜が削ら
れることがなく、そのため、寿命低下を招くことのない
容量装置を得ることができるという効果を有する。加え
て、第１の絶縁膜と第２の絶縁膜のエッチングに対する
選択比が異なるので、第１の絶縁膜の膜厚を各製品間に
おいて同一に形成し易く、そのため、それらの製品間に
おける容量値のばらつきを少なく抑えることができると
いう効果も有する。
第１の絶縁膜を形成する工程と、上記第１の絶縁膜上
に、この第１の絶縁膜よりエッチングレートの高いシリ
コン窒化膜からなる第２の絶縁膜を形成する工程と、エ
ッチングにより、上記第２の絶縁膜に上記下部電極上の
第１の絶縁膜表面に開口する穴を形成する工程と、上記
第１の絶縁膜表面から、上記穴を介して上記第２の絶縁
膜上に延在するように上部電極を形成する工程とを含む
ものであるので、上部電極の周辺の第１の絶縁膜が削ら
れることがなく、そのため、寿命低下を招くことのない
容量装置を得ることができるという効果を有する。加え
て、第１の絶縁膜と第２の絶縁膜のエッチングに対する
選択比が異なるので、第１の絶縁膜の膜厚を各製品間に
おいて同一に形成し易く、そのため、それらの製品間に
おける容量値のばらつきを少なく抑えることができると
いう効果も有する。
【０１５３】又、下部電極となる導電膜上にシリコン窒
化膜からなる第１の絶縁膜を形成する工程と、上記第１
の絶縁膜上に、この第１の絶縁膜よりエッチングレート
の高いシリコン窒化膜からなる第２の絶縁膜を形成する
工程と、エッチングにより、上記第２の絶縁膜に上記導
電膜上の第１の絶縁膜表面に開口する穴を形成する工程
と、上記第１の絶縁膜表面から、上記穴を介して上記第
２の絶縁膜上に延在するように上部電極を形成する工程
と、上記上部電極上及び上記第２の絶縁膜上に第４の絶
縁膜を形成する工程と、写真製版技術によりパターニン
グされたレジストをマスクとして用い、上記上部電極を
囲むように上記複数の絶縁膜をエッチングする工程と、
上記マスクを用いて、上記導電膜をイオンミリングする
ことにより下部電極を形成する工程と、エッチングによ
り、上記第４の絶縁膜に上記上部電極表面に開口する接
続孔を形成する工程と、上記上部電極表面から、上記接
続孔を介して上記上部電極に電気的に接続される配線を
形成する工程とを含むものであるので、上部電極の周辺
の第１の絶縁膜が削られることがなく、そのため、寿命
低下を招くことのない容量装置を得ることが可能である
という効果を有する。加えて、第１の絶縁膜と第２の絶
縁膜のエッチングに対する選択比が異なるので、第１の
絶縁膜の膜厚を各製品間において同一に形成し易く、そ
のため、それらの製品間における容量値のばらつきを少
なく抑えることができるという効果も有する。
化膜からなる第１の絶縁膜を形成する工程と、上記第１
の絶縁膜上に、この第１の絶縁膜よりエッチングレート
の高いシリコン窒化膜からなる第２の絶縁膜を形成する
工程と、エッチングにより、上記第２の絶縁膜に上記導
電膜上の第１の絶縁膜表面に開口する穴を形成する工程
と、上記第１の絶縁膜表面から、上記穴を介して上記第
２の絶縁膜上に延在するように上部電極を形成する工程
と、上記上部電極上及び上記第２の絶縁膜上に第４の絶
縁膜を形成する工程と、写真製版技術によりパターニン
グされたレジストをマスクとして用い、上記上部電極を
囲むように上記複数の絶縁膜をエッチングする工程と、
上記マスクを用いて、上記導電膜をイオンミリングする
ことにより下部電極を形成する工程と、エッチングによ
り、上記第４の絶縁膜に上記上部電極表面に開口する接
続孔を形成する工程と、上記上部電極表面から、上記接
続孔を介して上記上部電極に電気的に接続される配線を
形成する工程とを含むものであるので、上部電極の周辺
の第１の絶縁膜が削られることがなく、そのため、寿命
低下を招くことのない容量装置を得ることが可能である
という効果を有する。加えて、第１の絶縁膜と第２の絶
縁膜のエッチングに対する選択比が異なるので、第１の
絶縁膜の膜厚を各製品間において同一に形成し易く、そ
のため、それらの製品間における容量値のばらつきを少
なく抑えることができるという効果も有する。
【図１】 この発明の実施の形態１を示す要部断面図。
【図２】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図３】 この発明の実施の形態１の変形例を示す要部
断面図。
断面図。
【図４】 この発明の実施の形態２を示す要部断面図。
【図５】 この発明の実施の形態２を工程順に示す要部
断面図。
断面図。
【図６】 この発明の実施の形態３を示す要部断面図。
【図７】 この発明の実施の形態３を工程順に示す要部
断面図。
断面図。
【図８】 この発明の実施の形態４を示す要部断面図。
【図９】 この発明の実施の形態４を工程順に示す要部
断面図。
断面図。
【図１０】 蒸着リフト法を用いた、電極の製造方法を
概念的に示す断面図。
概念的に示す断面図。
【図１１】 配線スパッタ法を用いイオンミリングで配
線加工する方法を用いた、電極の製造方法を概念的に示
す断面図。
線加工する方法を用いた、電極の製造方法を概念的に示
す断面図。
【図１２】 従来のＭＩＭキャパシタの構造を示す要部
断面図。
断面図。
【図１３】 誘電体の削れ深さとＭＩＭキャパシタの寿
命の関係を示す図。
命の関係を示す図。
１ 半導体基板、 ３ 下部電極、 ３ａ 下部電極と
なる導電膜、４ 第１の絶縁膜、 ５ 第２の絶縁膜、
５ａ 第１の穴、６ 第３の絶縁膜、 ６ａ 第２の
穴、 ７ マスク、８ 上部電極、 ８ａ 上部電極と
なる導電膜、９、１１ 第４の絶縁膜、 ９ａ、１１
ａ 接続孔、１０ 第１のマスク、 １０ａ 開口部、
１２ 配線、 １６ 第２のマスク、 θ 第２の穴の
側面の傾斜角。
なる導電膜、４ 第１の絶縁膜、 ５ 第２の絶縁膜、
５ａ 第１の穴、６ 第３の絶縁膜、 ６ａ 第２の
穴、 ７ マスク、８ 上部電極、 ８ａ 上部電極と
なる導電膜、９、１１ 第４の絶縁膜、 ９ａ、１１
ａ 接続孔、１０ 第１のマスク、 １０ａ 開口部、
１２ 配線、 １６ 第２のマスク、 θ 第２の穴の
側面の傾斜角。
Claims (37)
- 【請求項１】 下部電極上に形成された第１の絶縁膜
と、 上記第１の絶縁膜上に形成され、上記下部電極上の第１
の絶縁膜表面に開口する第１の穴を有する第２の絶縁膜
と、 上記第２の絶縁膜上に形成され、上記第２の絶縁膜表面
において内縁が上記第１の穴の内縁を囲み、上記第２の
絶縁膜表面に開口する第２の穴を有する第３の絶縁膜
と、 上記第１の絶縁膜表面から、上記第１の穴を介して上記
第２の絶縁膜上に延在する上部電極とを備えた容量装
置。 - 【請求項２】 第２の穴は、第２の絶縁膜表面における
内縁が、第１の絶縁膜表面に開口する部分の内縁より広
く形成されていることを特徴とする請求項１記載の容量
装置。 - 【請求項３】 第２の穴は側面の傾斜角が９０°未満で
あることを特徴とする請求項１又は請求項２記載の容量
装置。 - 【請求項４】 第１の絶縁膜はシリコンと窒素の組成比
が３対４となるシリコン窒化膜であり、 第２の絶縁膜はシリコンの割合が窒素の割合に比べ高い
シリコン窒化膜であり、 第３の絶縁膜はシリコン酸化膜であることを特徴とする
請求項１ないし請求項３のいずれか１項記載の容量装
置。 - 【請求項５】 第３の絶縁膜のエッチングレートは第２
の絶縁膜のエッチングレートより高いことを特徴とする
請求項１ないし請求項４のいずれか１項記載の容量装
置。 - 【請求項６】 下部電極上に形成されたシリコン窒化膜
からなる第１の絶縁膜と、 上記第１の絶縁膜上に形成され、上記下部電極上の第１
の絶縁膜表面に開口する穴を有する第１の絶縁膜よりエ
ッチングレートの高いシリコン窒化膜からなる第２の絶
縁膜と、 上記第１の絶縁膜表面から、上記穴を介して上記第２の
絶縁膜上に延在する上部電極とを備えた容量装置。 - 【請求項７】 第２の絶縁膜は第１の絶縁膜より水素含
有量が多いことを特徴とする請求項６記載の容量装置。 - 【請求項８】 エッチングレートは、バッファードフッ
酸に対するエッチングレートであることを特徴とする請
求項５ないし請求項７のいずれか１項記載の容量装置。 - 【請求項９】 上部電極及び下部電極は金属膜からなる
ことを特徴とする請求項１ないし請求項８のいずれか１
項記載の容量装置。 - 【請求項１０】 上部電極上に形成され、この上部電極
に電気的に接続されている配線を備えた請求項１ないし
請求項９のいずれか１項記載の容量装置。 - 【請求項１１】 配線は上部電極よりも厚く形成されて
いることを特徴とする請求項１０記載の容量装置。 - 【請求項１２】 請求項１ないし請求項１１のいずれか
１項記載の容量装置が半導体基板上に形成されているこ
とを特徴とする半導体装置。 - 【請求項１３】 半導体基板は化合物半導体を用いて形
成されていることを特徴とする請求項１２記載の半導体
装置。 - 【請求項１４】 下部電極上に第１の絶縁膜を形成する
工程と、 上記第１の絶縁膜上に第２の絶縁膜を形成する工程と、 上記第２の絶縁膜上に第３の絶縁膜を形成する工程と、 上記第３の絶縁膜上にレジストを塗布する工程と、 写真製版技術により上記レジストをパターニングするこ
とにより、開口部を有するマスクを形成する工程と、 上記マスクを用いてエッチングすることにより、上記第
３の絶縁膜に、上記第３の絶縁膜表面において上記マス
クの開口部より広く、上記下部電極上の第２の絶縁膜表
面に開口する第２の穴を形成する工程と、 上記マスクを用いてエッチングすることにより、上記第
２の絶縁膜に、上記第２の絶縁膜表面において上記第２
の穴より狭く、上記第１の絶縁膜表面に開口する第１の
穴を形成する工程と、 蒸着により、導電膜を上記第１の穴の内部に充填すると
ともに、上記第２の穴の内部及び上記レジスト上に形成
する工程と、 上記レジストを除去することにより、上記導電膜から上
部電極を形成する工程とを含む容量装置の製造方法。 - 【請求項１５】 下部電極となる導電膜上に第１の絶縁
膜を形成する工程と、 上記第１の絶縁膜上に第２の絶縁膜を形成する工程と、 上記第２の絶縁膜上に第３の絶縁膜を形成する工程と、 上記第３の絶縁膜上にレジストを塗布する工程と、 写真製版技術により上記レジストをパターニングするこ
とにより、開口部を有する第１のマスクを形成する工程
と、 上記第１のマスクを用いてエッチングすることにより、
上記第３の絶縁膜に、上記第３の絶縁膜表面において上
記第１のマスクの開口部より広く、上記下部電極上の第
２の絶縁膜表面に開口する第２の穴を形成する工程と、 上記第１のマスクを用いてエッチングすることにより、
上記第２の絶縁膜に、上記第２の絶縁膜表面において上
記第２の穴より狭く、上記第１の絶縁膜表面に開口する
第１の穴を形成する工程と、 蒸着により、上部電極となる導電膜を上記第１の穴の内
部に充填するとともに、上記第２の穴の内部及び上記レ
ジスト上に形成する工程と、 上記レジストを除去することにより、上記上部電極とな
る導電膜から上部電極を形成する工程と、 上記上部電極上及び上記第２及び第３の絶縁膜上に第４
の絶縁膜を形成する工程と、 写真製版技術によりパターニングされたレジストを第２
のマスクとして用い、上記上部電極を囲むように上記複
数の絶縁膜をエッチングする工程と、 上記第２のマスクを用いて、上記下部電極となる導電膜
をイオンミリングすることにより下部電極を形成する工
程と、 エッチングにより、上記第４の絶縁膜に上記上部電極表
面に開口する接続孔を形成する工程と、 上記上部電極表面から、上記接続孔を介して上記上部電
極に電気的に接続される配線を形成する工程とを含む容
量装置の製造方法。 - 【請求項１６】 配線を上部電極よりも厚く形成するこ
とを特徴とする請求項１５記載の容量装置の製造方法。 - 【請求項１７】 第２の穴を、第３の絶縁膜表面におけ
る内縁が、第２の絶縁膜表面に開口する部分の内縁より
広くなるように形成することを特徴とする請求項１４な
いし請求項１６のいずれか１項記載の容量装置の製造方
法。 - 【請求項１８】 第２の穴を側面の傾斜角が９０°未満
となるように形成することを特徴とする請求項１４ない
し請求項１７のいずれか１項記載の容量装置の製造方
法。 - 【請求項１９】 第１の絶縁膜をシリコンと窒素の組成
比が３対４となるシリコン窒化膜により、 第２の絶縁膜をシリコンの割合が窒素の割合に比べ高い
シリコン窒化膜により、 第３の絶縁膜をシリコン酸化膜により形成することを特
徴とする請求項１４ないし請求項１８のいずれか１項記
載の容量装置の製造方法。 - 【請求項２０】 第１、第２及び第３の絶縁膜をプラズ
マＣＶＤ法を用いて形成することを特徴とする請求項１
４ないし請求項１９のいずれか１項記載の容量装置の製
造方法。 - 【請求項２１】 プラズマＣＶＤ法により第２の絶縁膜
を形成する場合において、第１の絶縁膜を形成する場合
よりも、ＳｉＨ４のＮＨ３に対する流量比を高くするこ
とを特徴とする請求項２０記載の容量装置の製造方法。 - 【請求項２２】 第２の穴を形成するためのエッチング
はバッファードフッ酸を用いて行うことを特徴とする請
求項１４ないし請求項２１のいずれか１項記載の容量装
置の製造方法。 - 【請求項２３】 第１の穴を形成するためのエッチング
には異方性ドライエッチングを用いることを特徴とする
請求項１４ないし請求項２２のいずれか１項記載の容量
装置の製造方法。 - 【請求項２４】 第３の絶縁膜を第２の絶縁膜よりエッ
チングレートが高くなるように形成することを特徴とす
る請求項１４ないし請求項２３のいずれか１項記載の容
量装置の製造方法。 - 【請求項２５】 下部電極上にシリコン窒化膜からなる
第１の絶縁膜を形成する工程と、 上記第１の絶縁膜上に、この第１の絶縁膜よりエッチン
グレートの高いシリコン窒化膜からなる第２の絶縁膜を
形成する工程と、 エッチングにより、上記第２の絶縁膜に上記下部電極上
の第１の絶縁膜表面に開口する穴を形成する工程と、 上記第１の絶縁膜表面から、上記穴を介して上記第２の
絶縁膜上に延在するように上部電極を形成する工程とを
含む容量装置の製造方法。 - 【請求項２６】 下部電極となる導電膜上にシリコン窒
化膜からなる第１の絶縁膜を形成する工程と、 上記第１の絶縁膜上に、この第１の絶縁膜よりエッチン
グレートの高いシリコン窒化膜からなる第２の絶縁膜を
形成する工程と、 エッチングにより、上記第２の絶縁膜に上記導電膜上の
第１の絶縁膜表面に開口する穴を形成する工程と、 上記第１の絶縁膜表面から、上記穴を介して上記第２の
絶縁膜上に延在するように上部電極を形成する工程と、 上記上部電極上及び上記第２の絶縁膜上に第４の絶縁膜
を形成する工程と、 写真製版技術によりパターニングされたレジストをマス
クとして用い、上記上部電極を囲むように上記複数の絶
縁膜をエッチングする工程と、 上記マスクを用いて、上記導電膜をイオンミリングする
ことにより下部電極を形成する工程と、 エッチングにより、上記第４の絶縁膜に上記上部電極表
面に開口する接続孔を形成する工程と、 上記上部電極表面から、上記接続孔を介して上記上部電
極に電気的に接続される配線を形成する工程とを含む容
量装置の製造方法。 - 【請求項２７】 配線を上部電極よりも厚く形成するこ
とを特徴とする請求項２６記載の容量装置の製造方法。 - 【請求項２８】 第１の絶縁膜表面から、穴を介して第
２の絶縁膜上に延在するように上部電極を形成する工程
は、 スパッタ法により、上部電極となる導電膜を上記穴の内
部に充填するとともに、上記第２の絶縁膜上に形成する
工程と、 写真製版技術によりパターニングされたレジストをマス
クとして用いてイオンミリングすることにより、上記第
２の絶縁膜表面において、上記導電膜の外縁が上記穴の
内縁を囲むように加工して、上記上部電極を形成する工
程とを含むことを特徴とする請求項２５ないし請求項２
７のいずれか１項記載の容量装置の製造方法。 - 【請求項２９】 第１の絶縁膜表面から、穴を介して第
２の絶縁膜上に延在するように上部電極を形成する工程
は、 上記第２の絶縁膜上にレジストを塗布する工程と、 写真製版技術により上記レジストをパターニングするこ
とにより、上記第２の絶縁膜表面において、開口部の内
縁が上記穴の内縁を囲むようにマスクを形成する工程
と、 蒸着により、上部電極となる導電膜を上記穴の内部に充
填するとともに、上記マスクの開口部の内部及び上記レ
ジスト上に形成する工程と、 上記レジストを除去することにより、上記導電膜から上
記上部電極を形成する工程とを含むことを特徴とする請
求項２５ないし請求項２７のいずれか１項記載の容量装
置の製造方法。 - 【請求項３０】 第２の絶縁膜が第１の絶縁膜より水素
含有量が多くなるように形成すること特徴とする請求項
２５ないし請求項２９のいずれか１項記載の容量装置の
製造方法。 - 【請求項３１】 第１及び第２の絶縁膜をプラズマＣＶ
Ｄ法を用いて形成することを特徴とする請求項２５ない
し請求項３０のいずれか１項記載の容量装置の製造方
法。 - 【請求項３２】 プラズマＣＶＤ法により第２の絶縁膜
を形成する場合において、第１の絶縁膜を形成する場合
よりも、低い成膜温度、高いガス圧力、及び、低いＲＦ
パワーを用いることを特徴とする請求項３１記載の容量
装置の製造方法。 - 【請求項３３】 プラズマＣＶＤ法による第２の絶縁膜
の形成条件として、２５０°Ｃの成膜温度、２．０Ｔｏ
ｒｒのガス圧力、１００ＷのＲＦパワーを用いることを
特徴とする請求項３１記載の容量装置の製造方法。 - 【請求項３４】 エッチングレートは、バッファードフ
ッ酸に対するエッチングレートであることを特徴とする
請求項２４ないし請求項３３のいずれか１項記載の容量
装置の製造方法。 - 【請求項３５】 上部電極及び下部電極を金属膜により
形成することを特徴とする請求項１４記載ないし請求項
３４のいずれか１項記載の容量装置の製造方法。 - 【請求項３６】 請求項１４記載ないし請求項３５のい
ずれか１項記載の容量装置の製造方法における各工程
と、 下部電極又は下部電極となる導電膜を半導体基板上に形
成する工程とを含む半導体装置の製造方法。 - 【請求項３７】 半導体基板を化合物半導体を用いて形
成することを特徴とする請求項３６記載の半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174013A JPH1022457A (ja) | 1996-07-03 | 1996-07-03 | 容量装置及び半導体装置並びにそれらの製造方法 |
| US08/782,671 US5812364A (en) | 1996-07-03 | 1997-01-15 | Capacitor |
| KR1019970003006A KR980012597A (ko) | 1996-07-03 | 1997-01-31 | 용량장치, 반도체 장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174013A JPH1022457A (ja) | 1996-07-03 | 1996-07-03 | 容量装置及び半導体装置並びにそれらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022457A true JPH1022457A (ja) | 1998-01-23 |
Family
ID=15971121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8174013A Pending JPH1022457A (ja) | 1996-07-03 | 1996-07-03 | 容量装置及び半導体装置並びにそれらの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5812364A (ja) |
| JP (1) | JPH1022457A (ja) |
| KR (1) | KR980012597A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175262A (ja) * | 2003-12-12 | 2005-06-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2007300002A (ja) * | 2006-05-01 | 2007-11-15 | Tdk Corp | 電子部品 |
| JP2011165997A (ja) * | 2010-02-12 | 2011-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体装置 |
| JP2012160748A (ja) * | 2001-06-11 | 2012-08-23 | Cree Inc | コンデンサ及びその製造方法 |
| JP5061895B2 (ja) * | 2005-02-04 | 2012-10-31 | 日本電気株式会社 | キャパシタ及びそれを内蔵した配線基板 |
| JP2015192037A (ja) * | 2014-03-28 | 2015-11-02 | 株式会社東芝 | Ｍｉｍキャパシタ |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3827839B2 (ja) * | 1997-11-27 | 2006-09-27 | 富士通株式会社 | 半導体装置の製造方法 |
| TW460748B (en) * | 1998-05-26 | 2001-10-21 | Matsushita Electronics Corp | Capacitor and method for fabricating the same |
| EP1150354A4 (en) * | 1999-02-04 | 2002-08-28 | Rohm Co Ltd | CAPACITOR AND MANUFACTURING METHOD THEREOF |
| US6504202B1 (en) * | 2000-02-02 | 2003-01-07 | Lsi Logic Corporation | Interconnect-embedded metal-insulator-metal capacitor |
| US6117747A (en) * | 1999-11-22 | 2000-09-12 | Chartered Semiconductor Manufacturing Ltd. | Integration of MOM capacitor into dual damascene process |
| US6452251B1 (en) | 2000-03-31 | 2002-09-17 | International Business Machines Corporation | Damascene metal capacitor |
| EP1170797A3 (en) * | 2000-07-04 | 2005-05-25 | Alps Electric Co., Ltd. | Thin-film capacitor element and electronic circuit board on which thin-film capacitor element is formed |
| US6313003B1 (en) | 2000-08-17 | 2001-11-06 | Taiwan Semiconductor Manufacturing Company | Fabrication process for metal-insulator-metal capacitor with low gate resistance |
| US6465297B1 (en) | 2000-10-05 | 2002-10-15 | Motorola, Inc. | Method of manufacturing a semiconductor component having a capacitor |
| US6284590B1 (en) * | 2000-11-30 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors |
| US6319767B1 (en) * | 2001-03-05 | 2001-11-20 | Chartered Semiconductor Manufacturing Ltd. | Method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors via plasma ashing and hard masking technique |
| US6576526B2 (en) | 2001-07-09 | 2003-06-10 | Chartered Semiconductor Manufacturing Ltd. | Darc layer for MIM process integration |
| US8290762B2 (en) * | 2001-08-14 | 2012-10-16 | National Instruments Corporation | Graphically configuring program invocation relationships by creating or modifying links among program icons in a configuration diagram |
| US6812088B1 (en) | 2002-06-11 | 2004-11-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for making a new metal-insulator-metal (MIM) capacitor structure in copper-CMOS circuits using a pad protect layer |
| JP2004179419A (ja) * | 2002-11-27 | 2004-06-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7169665B2 (en) * | 2004-05-04 | 2007-01-30 | Tawian Semiconductor Manufacturing Company, Ltd. | Capacitance process by using passivation film scheme |
| WO2006036000A1 (en) * | 2004-09-30 | 2006-04-06 | Ricoh Company, Ltd. | Semiconductor device and fabrication process thereof |
| KR100588373B1 (ko) * | 2004-12-30 | 2006-06-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 형성 방법 |
| US8207568B2 (en) | 2005-09-19 | 2012-06-26 | International Business Machines Corporation | Process for single and multiple level metal-insulator-metal integration with a single mask |
| JP4823833B2 (ja) * | 2006-09-25 | 2011-11-24 | 住友電工デバイス・イノベーション株式会社 | 電子装置の製造方法および電子装置の制御方法 |
| JP2009130207A (ja) * | 2007-11-26 | 2009-06-11 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
| US8536676B2 (en) * | 2007-12-19 | 2013-09-17 | Lockheed Martin Corporation | Corona prevention in high power MMICs |
| JP5588123B2 (ja) * | 2009-05-22 | 2014-09-10 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| US9012966B2 (en) | 2012-11-21 | 2015-04-21 | Qualcomm Incorporated | Capacitor using middle of line (MOL) conductive layers |
| JP6079279B2 (ja) * | 2013-02-05 | 2017-02-15 | 三菱電機株式会社 | 半導体装置、半導体装置の製造方法 |
| JP6717520B2 (ja) * | 2016-07-05 | 2020-07-01 | 住友電工デバイス・イノベーション株式会社 | コンデンサの製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4635400A (en) * | 1985-07-17 | 1987-01-13 | Willis Mullet | Overhead door stop |
| JP2504606B2 (ja) * | 1990-05-18 | 1996-06-05 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP2722873B2 (ja) * | 1991-07-29 | 1998-03-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5406447A (en) * | 1992-01-06 | 1995-04-11 | Nec Corporation | Capacitor used in an integrated circuit and comprising opposing electrodes having barrier metal films in contact with a dielectric film |
| JP2704575B2 (ja) * | 1992-04-20 | 1998-01-26 | 日本電信電話株式会社 | 容量素子の製造方法 |
| JP2560639B2 (ja) * | 1994-05-30 | 1996-12-04 | 日本電気株式会社 | Ｍｉｍキャパシタ |
| US5706064A (en) * | 1995-03-31 | 1998-01-06 | Kabushiki Kaisha Toshiba | LCD having an organic-inorganic hybrid glass functional layer |
| KR0147655B1 (ko) * | 1995-07-13 | 1998-08-01 | 김광호 | 반도체 장치의 캐패시터 제조방법 |
| US5731216A (en) * | 1996-03-27 | 1998-03-24 | Image Quest Technologies, Inc. | Method of making an active matrix display incorporating an improved TFT |
-
1996
- 1996-07-03 JP JP8174013A patent/JPH1022457A/ja active Pending
-
1997
- 1997-01-15 US US08/782,671 patent/US5812364A/en not_active Expired - Fee Related
- 1997-01-31 KR KR1019970003006A patent/KR980012597A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012160748A (ja) * | 2001-06-11 | 2012-08-23 | Cree Inc | コンデンサ及びその製造方法 |
| JP2005175262A (ja) * | 2003-12-12 | 2005-06-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP5061895B2 (ja) * | 2005-02-04 | 2012-10-31 | 日本電気株式会社 | キャパシタ及びそれを内蔵した配線基板 |
| JP2007300002A (ja) * | 2006-05-01 | 2007-11-15 | Tdk Corp | 電子部品 |
| JP2011165997A (ja) * | 2010-02-12 | 2011-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体装置 |
| JP2015192037A (ja) * | 2014-03-28 | 2015-11-02 | 株式会社東芝 | Ｍｉｍキャパシタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5812364A (en) | 1998-09-22 |
| KR980012597A (ko) | 1998-04-30 |
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