JPH0570938B2 - - Google Patents
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- JPH0570938B2 JPH0570938B2 JP14653783A JP14653783A JPH0570938B2 JP H0570938 B2 JPH0570938 B2 JP H0570938B2 JP 14653783 A JP14653783 A JP 14653783A JP 14653783 A JP14653783 A JP 14653783A JP H0570938 B2 JPH0570938 B2 JP H0570938B2
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置の製造方法に係わり、特
に配線層の構造が２層以上の所謂多層配線構造の
形成方法に関する。
に配線層の構造が２層以上の所謂多層配線構造の
形成方法に関する。
従来、多層配線構造の半導体素子や集積回路
は、素子を形成した半導体基板上にシリコン酸化
膜などの絶縁膜を形成した後、前記基板の素子
と、その上を絶縁膜上に形成される配線層との接
続部分の絶縁膜に写真食刻法を用いて孔をあけ、
これによつて露出された基板と絶縁膜の全面にア
ルミニウム等の導体膜を被着し、写真食刻法を用
いて不要部分を除去して所定のパターンの第１配
線導体層を形成する。さらにこの上にシリコン酸
化膜或いはシリコン窒化膜などの絶縁膜を気相成
長法或いは、高周波スパツタリング法等により被
着した後、その上に形成される配線導体層との接
続に必要な部分の絶縁膜に写真食刻法を用いて孔
をあけ、その全面にアルミニウム等の導体膜を被
着した後、写真食刻法を用いて所定の配線パター
ンを形成し、第２配線導体層とする。
は、素子を形成した半導体基板上にシリコン酸化
膜などの絶縁膜を形成した後、前記基板の素子
と、その上を絶縁膜上に形成される配線層との接
続部分の絶縁膜に写真食刻法を用いて孔をあけ、
これによつて露出された基板と絶縁膜の全面にア
ルミニウム等の導体膜を被着し、写真食刻法を用
いて不要部分を除去して所定のパターンの第１配
線導体層を形成する。さらにこの上にシリコン酸
化膜或いはシリコン窒化膜などの絶縁膜を気相成
長法或いは、高周波スパツタリング法等により被
着した後、その上に形成される配線導体層との接
続に必要な部分の絶縁膜に写真食刻法を用いて孔
をあけ、その全面にアルミニウム等の導体膜を被
着した後、写真食刻法を用いて所定の配線パター
ンを形成し、第２配線導体層とする。
ところが、この様な従来の製造方法において
は、第１配線層によつて生ずる段差などによつ
て、第２配線層が段の側壁において薄くなり断線
し易くなつたり、写真食刻法で形成した配線導体
パターンが段の底部で細くなつたり、配線の信頼
性を落す原因になつている。
は、第１配線層によつて生ずる段差などによつ
て、第２配線層が段の側壁において薄くなり断線
し易くなつたり、写真食刻法で形成した配線導体
パターンが段の底部で細くなつたり、配線の信頼
性を落す原因になつている。
この様な点を改善するため、第１配線層上に平
坦と絶縁膜を形成する方法として、例えばポリイ
ミド樹脂などの流動性高分子材料を回転塗布する
方法がある。しかしこの方法においても素子の微
細化及び配線占有面積の縮小化に対しての限界が
ある。すなわち、第１配線層上の絶縁膜に第２配
線層との接続孔を形成するに際し、第１配線導体
層の巾と同じ大きさの孔を形成する場合、写真食
刻法でのマスクずれによつて孔の内側の一端の絶
縁膜に深い溝が生じる。第１図にこの状態を示
す。（第１図ａは平面図、ｂ図はその断面図であ
る。）第１図ｂに示す様に接続孔底部の溝で第２
配線層９例えば、アルミニウムなどの蒸着膜が極
端に薄くなり第１配線層３と第２配線層９との接
続の信頼性が著しく低下する。この為上記マスク
ずれを考慮して接続孔の大きさを第１配線層３の
巾に比べて充分小さくすれば上記接続孔底部での
溝の発生は防止できるが、例えば、第１配線層３
の巾が2μｍ以下の場合、接続孔の大きさを1μｍ
以下にする必要があり、接続孔が小さくなること
によつて、この領域での第２配線層９のアルミニ
ウム蒸着膜が薄くなり接続の信頼性が低下し、ま
た接触抵抗も増大し、集積回路の高速動作を阻害
する。
坦と絶縁膜を形成する方法として、例えばポリイ
ミド樹脂などの流動性高分子材料を回転塗布する
方法がある。しかしこの方法においても素子の微
細化及び配線占有面積の縮小化に対しての限界が
ある。すなわち、第１配線層上の絶縁膜に第２配
線層との接続孔を形成するに際し、第１配線導体
層の巾と同じ大きさの孔を形成する場合、写真食
刻法でのマスクずれによつて孔の内側の一端の絶
縁膜に深い溝が生じる。第１図にこの状態を示
す。（第１図ａは平面図、ｂ図はその断面図であ
る。）第１図ｂに示す様に接続孔底部の溝で第２
配線層９例えば、アルミニウムなどの蒸着膜が極
端に薄くなり第１配線層３と第２配線層９との接
続の信頼性が著しく低下する。この為上記マスク
ずれを考慮して接続孔の大きさを第１配線層３の
巾に比べて充分小さくすれば上記接続孔底部での
溝の発生は防止できるが、例えば、第１配線層３
の巾が2μｍ以下の場合、接続孔の大きさを1μｍ
以下にする必要があり、接続孔が小さくなること
によつて、この領域での第２配線層９のアルミニ
ウム蒸着膜が薄くなり接続の信頼性が低下し、ま
た接触抵抗も増大し、集積回路の高速動作を阻害
する。
上記問題を回避するための従来法を第２図に示
す。第２図に示す様に、第１配線層３の巾を第２
配線層９と接続する部分の領域で大きくし、接続
孔を形成する写真蝕刻法でのマスクずれが生じて
も接続孔の底部が第１配線層３の巾からずれない
構造が用いられている。写真蝕刻法でのマスク合
わせ精度は、少なくとも0.5μｍ程であり、この為
接続孔の周囲において、第１配線層３の巾を0.5μ
ｍ以上広げている。この為第１配線層３の間隔は
広がり、配線の占有面積が増大し半導体集積回路
装置のチツプサイズの縮小を阻む。また、第１配
線層３の間隔が制限される為、素子の高密度化も
阻害され素子の集積度を制限する。また第２配線
層９の細密化をも制限し、配線層を多層構造にす
る程、この影響が大きくなる。
す。第２図に示す様に、第１配線層３の巾を第２
配線層９と接続する部分の領域で大きくし、接続
孔を形成する写真蝕刻法でのマスクずれが生じて
も接続孔の底部が第１配線層３の巾からずれない
構造が用いられている。写真蝕刻法でのマスク合
わせ精度は、少なくとも0.5μｍ程であり、この為
接続孔の周囲において、第１配線層３の巾を0.5μ
ｍ以上広げている。この為第１配線層３の間隔は
広がり、配線の占有面積が増大し半導体集積回路
装置のチツプサイズの縮小を阻む。また、第１配
線層３の間隔が制限される為、素子の高密度化も
阻害され素子の集積度を制限する。また第２配線
層９の細密化をも制限し、配線層を多層構造にす
る程、この影響が大きくなる。
本発明の目的は、上記問題を解決し、配線及び
素子の集積度を高め、しかも信頼性の高い微細な
多層配線構造を有する半導体装置の製造方法を提
供することにある。
素子の集積度を高め、しかも信頼性の高い微細な
多層配線構造を有する半導体装置の製造方法を提
供することにある。
本発明は、多層配線構造の半導体装置の製造方
法において、第１配線層を形成した後、この第１
配線層の側壁に導体膜を形成し、全面に絶縁膜を
形成する。この後、この絶縁膜の所定領域に接続
孔を形成した後、前記導体膜の露出表面に選択的
に金属膜を形成し、その後、第２配線層を形成す
る製造方法である。
法において、第１配線層を形成した後、この第１
配線層の側壁に導体膜を形成し、全面に絶縁膜を
形成する。この後、この絶縁膜の所定領域に接続
孔を形成した後、前記導体膜の露出表面に選択的
に金属膜を形成し、その後、第２配線層を形成す
る製造方法である。
本発明によれば、第１配線層の巾と同じ大きさ
の接続孔を形成する場合、写真蝕刻法によるマス
ク合わせのズレが生じ、エツチングにより接続孔
内の第１配線層側部に溝が形成されたとしても、
この後選択的に金属膜を形成することにより第１
配線層側壁に形成された導体膜部分にのみ金属膜
が形成され、第１配線層側部の溝を埋め込むこと
ができる。これにより、接続孔での第２配線層の
段切れを防止することができ、信頼性の高い配線
層の形成と接続を行なうことができる。更に、こ
の方法により接続孔の大きさに対して第１配線層
の巾を広げる必要がないので、配線層間を小さく
することができ、配線層の占有面積を小さくする
ことができる。この様に、素子の高密度化ができ
るため、チツプサイズが小さく、しかも、高集積
の半導体装置が得られる。
の接続孔を形成する場合、写真蝕刻法によるマス
ク合わせのズレが生じ、エツチングにより接続孔
内の第１配線層側部に溝が形成されたとしても、
この後選択的に金属膜を形成することにより第１
配線層側壁に形成された導体膜部分にのみ金属膜
が形成され、第１配線層側部の溝を埋め込むこと
ができる。これにより、接続孔での第２配線層の
段切れを防止することができ、信頼性の高い配線
層の形成と接続を行なうことができる。更に、こ
の方法により接続孔の大きさに対して第１配線層
の巾を広げる必要がないので、配線層間を小さく
することができ、配線層の占有面積を小さくする
ことができる。この様に、素子の高密度化ができ
るため、チツプサイズが小さく、しかも、高集積
の半導体装置が得られる。
以下、本発明の具体的実施例について、図面を
用いて説明する。先ず、第３図ａに示すように、
シリコン基板１上に、絶縁膜として、例えば厚さ
0.5μｍの二酸化珪素膜２を形成し、この上に例え
ば厚さ0.8μｍのアルミニウム（以下Al）膜３を蒸
着し、更にフオトレジストを塗布し、写真蝕刻法
により、レジスト膜４を形成する。
用いて説明する。先ず、第３図ａに示すように、
シリコン基板１上に、絶縁膜として、例えば厚さ
0.5μｍの二酸化珪素膜２を形成し、この上に例え
ば厚さ0.8μｍのアルミニウム（以下Al）膜３を蒸
着し、更にフオトレジストを塗布し、写真蝕刻法
により、レジスト膜４を形成する。
この後、レジスナ膜４をマスクに、例えば
BCi3／Cl2ガスを用い反応性イオンエツチング法
でAl膜３をエツチングし、第１配線層とする。
レジスト膜４を除去した後、ｂ図に示すように例
えば、SiH4ガスを用いプラズマCVD法により厚
さ2000Åの多結晶シリコン膜５を堆積した後、例
えばCF4／H2ガスを用いた反応性イオンエツチン
グ法で全面エツチングを行ない、ｃ図に示すよう
に第１配線層３の側壁に多結晶シリコン膜５を形
成する。その後、ｄ図に示すように、例えば
SiH4／N20ガスを用い、プラズマCVD法により
厚さ1.0μｍの二酸化硅素膜６を堆積し、フオトレ
ジスト塗布後、写真蝕刻法を用いてレジスト膜７
を形成する。この後、レジスト膜７をマスクに、
例えばCF4／N2ガスを用い反応性イオンエツチン
グ法により、二酸化硅素膜６をエツチングし、ス
ルーホールを形成する。
BCi3／Cl2ガスを用い反応性イオンエツチング法
でAl膜３をエツチングし、第１配線層とする。
レジスト膜４を除去した後、ｂ図に示すように例
えば、SiH4ガスを用いプラズマCVD法により厚
さ2000Åの多結晶シリコン膜５を堆積した後、例
えばCF4／H2ガスを用いた反応性イオンエツチン
グ法で全面エツチングを行ない、ｃ図に示すよう
に第１配線層３の側壁に多結晶シリコン膜５を形
成する。その後、ｄ図に示すように、例えば
SiH4／N20ガスを用い、プラズマCVD法により
厚さ1.0μｍの二酸化硅素膜６を堆積し、フオトレ
ジスト塗布後、写真蝕刻法を用いてレジスト膜７
を形成する。この後、レジスト膜７をマスクに、
例えばCF4／N2ガスを用い反応性イオンエツチン
グ法により、二酸化硅素膜６をエツチングし、ス
ルーホールを形成する。
この際、レジスト膜７にマスク合わせのズレが
あつた場合は、ｅ図に示すように、スルーホール
形成時、二酸化硅素膜６のオーバーエツチング等
により、第１配線層３の側部に溝が生じる。
あつた場合は、ｅ図に示すように、スルーホール
形成時、二酸化硅素膜６のオーバーエツチング等
により、第１配線層３の側部に溝が生じる。
レジスト膜７を除去した後、ｆ図に示すよう
に、例えばWF6／H2ガスを用い、温度400℃真空
度0.1Torrの条件下でタングステン膜（以下Ｗ）
を形成すると、多結晶シリコン膜５の露出部分に
のみＷ膜８が形成される。この後、ｇ図に示すよ
うに、第２配線層として、例えば厚さ0.8μｍのAl
膜９を蒸着し、加工形成する。このようにして、
形成された第２配線層は、第３図ｇから判かるよ
うに、スルーホール形成時、レジスト膜にマスク
合わせのズレがあり、二酸化硅素膜のオーバーエ
ツチング等によつて、第１配線層側に溝ができた
としても、この後、Ｗ膜を多結晶シリコン膜に、
選択的に形成することにより、この溝をＷ膜で埋
込むことができ、第１図で説明した様なスルーホ
ール底部に発生する段差による配線層の段切れを
防ぐことができる。
に、例えばWF6／H2ガスを用い、温度400℃真空
度0.1Torrの条件下でタングステン膜（以下Ｗ）
を形成すると、多結晶シリコン膜５の露出部分に
のみＷ膜８が形成される。この後、ｇ図に示すよ
うに、第２配線層として、例えば厚さ0.8μｍのAl
膜９を蒸着し、加工形成する。このようにして、
形成された第２配線層は、第３図ｇから判かるよ
うに、スルーホール形成時、レジスト膜にマスク
合わせのズレがあり、二酸化硅素膜のオーバーエ
ツチング等によつて、第１配線層側に溝ができた
としても、この後、Ｗ膜を多結晶シリコン膜に、
選択的に形成することにより、この溝をＷ膜で埋
込むことができ、第１図で説明した様なスルーホ
ール底部に発生する段差による配線層の段切れを
防ぐことができる。
また、これにより第２図で説明した様に、マス
ク合わせズレを考慮し、スルーホール下の配線層
巾を広げるという構造をとらなくてもよく、従来
問題とされてきた配線層の間隔を小さくすること
ができ、素子の高密度化、高集積化を実現するこ
とができる。
ク合わせズレを考慮し、スルーホール下の配線層
巾を広げるという構造をとらなくてもよく、従来
問題とされてきた配線層の間隔を小さくすること
ができ、素子の高密度化、高集積化を実現するこ
とができる。
尚、上記実施例では、第１配線善側壁に多結晶
シリコン膜を形成したが、この他に単結晶シリコ
ンや、モリブデンシリサイド等高融点金属の硅化
物を用いてもよく、更に第１配線層側部の溝をＷ
膜で埋込んだが、生成ガスを変えることにより、
Al、モリブデン、タンタル、プラチナ等を選択
的に形成し、本発明に適用することができる。ま
た、実施例では、配線層を２層にした場合につい
て説明したが、３層以上の配線層構造の場合につ
いても、上記実施例にもとづくことにより実現す
ることができる。
シリコン膜を形成したが、この他に単結晶シリコ
ンや、モリブデンシリサイド等高融点金属の硅化
物を用いてもよく、更に第１配線層側部の溝をＷ
膜で埋込んだが、生成ガスを変えることにより、
Al、モリブデン、タンタル、プラチナ等を選択
的に形成し、本発明に適用することができる。ま
た、実施例では、配線層を２層にした場合につい
て説明したが、３層以上の配線層構造の場合につ
いても、上記実施例にもとづくことにより実現す
ることができる。
第１図及び第２図は従来の製造方法により作製
された半導体装置の構造を示しａは平面図ｂは断
面図、第３図ａ〜ｇは、本発明の一実施例を示す
工程断面図である。 １……シリコン基板、２……二酸化硅素膜、３
……アルミニウム膜（第１配線層）、４……レジ
スト膜、５……多結晶シリコン膜、６……二酸化
硅素膜（プラズマCVD法）、７……レジスト膜、
８……タングステン膜、９……アルミニウム膜
（第２配線層）。
された半導体装置の構造を示しａは平面図ｂは断
面図、第３図ａ〜ｇは、本発明の一実施例を示す
工程断面図である。 １……シリコン基板、２……二酸化硅素膜、３
……アルミニウム膜（第１配線層）、４……レジ
スト膜、５……多結晶シリコン膜、６……二酸化
硅素膜（プラズマCVD法）、７……レジスト膜、
８……タングステン膜、９……アルミニウム膜
（第２配線層）。
Claims (1)
- 【特許請求の範囲】 １ 第１配線層が形成された半導体基板におい
て、この第１配線層の側壁に導体膜を形成する工
程と、この全面に絶縁膜を形成する工程と、前記
絶縁膜をエツチングして、前記導体膜の少なくと
も一部が露出する状態で第１配線層に対する接続
孔を形成する工程と、前記導体膜の表面に選択的
に金属膜を形成する工程と、この後、第２配線層
を形成する工程とを備えたことを特徴とする半導
体装置の製造方法。 ２ 前記第１配線層の巾と同じか、またはそれよ
り大きい接続孔を形成することを特徴とする前記
特許請求の範囲第１項記載の半導体装置の製造方
法。 ３ 前記第１配線層の側壁に形成する導体膜は、
シリコン又は高融点金属硅化物であることを特徴
とする前記特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14653783A JPS6039849A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14653783A JPS6039849A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6039849A JPS6039849A (ja) | 1985-03-01 |
| JPH0570938B2 true JPH0570938B2 (ja) | 1993-10-06 |
Family
ID=15409888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14653783A Granted JPS6039849A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039849A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254213A (en) * | 1989-10-25 | 1993-10-19 | Matsushita Electric Industrial Co., Ltd. | Method of forming contact windows |
| US5286674A (en) * | 1992-03-02 | 1994-02-15 | Motorola, Inc. | Method for forming a via structure and semiconductor device having the same |
| US5702981A (en) * | 1995-09-29 | 1997-12-30 | Maniar; Papu D. | Method for forming a via in a semiconductor device |
-
1983
- 1983-08-12 JP JP14653783A patent/JPS6039849A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6039849A (ja) | 1985-03-01 |
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