JPS6039849A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6039849A JPS6039849A JP14653783A JP14653783A JPS6039849A JP S6039849 A JPS6039849 A JP S6039849A JP 14653783 A JP14653783 A JP 14653783A JP 14653783 A JP14653783 A JP 14653783A JP S6039849 A JPS6039849 A JP S6039849A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置の製造方法に係わ９、特に配線層
の構造が２層以上の所謂多層配線構造の形成方法に関す
る。
の構造が２層以上の所謂多層配線構造の形成方法に関す
る。
〔従来技術とその間頚，屯］
従来、多層配線構造の半導体素子や集積回路は、素子を
形成した半導体基板十にシリコン酸化ｌｌＯなどの絶縁
膜を形廖した後、前記基板の素子と、その上の絶縁膜上
に形成される配線層との接続部分の絶． Ｊｔ Ｎ＠に
写真食刻法を用いて孔ｆ：あけ、これによって露出され
た一Ｘ：板と絶縁膜の全面にアルミニウム等の導体膜ｆ
：Ｎ 着し、写真食刻法を用いて不要部分を除去して所
定のパターンの第１配線導体層を形成する。さらにこの
上にシリコン酸化膜或いはシリコン９化膜などの絶縁膜
を◇１相成長法或いは、高周波スパッタリング法等によ
り被着した後、その上に形成される配線導体層との接続
に必要な部分の？縁膜に写真食刻法を用いて孔をあけ、
その全面にアルミニウム等の導体膜を被着した後、写真
食刻法を用いて所定の配線パターンを形成し、第２配線
導体層とする。
形成した半導体基板十にシリコン酸化ｌｌＯなどの絶縁
膜を形廖した後、前記基板の素子と、その上の絶縁膜上
に形成される配線層との接続部分の絶． Ｊｔ Ｎ＠に
写真食刻法を用いて孔ｆ：あけ、これによって露出され
た一Ｘ：板と絶縁膜の全面にアルミニウム等の導体膜ｆ
：Ｎ 着し、写真食刻法を用いて不要部分を除去して所
定のパターンの第１配線導体層を形成する。さらにこの
上にシリコン酸化膜或いはシリコン９化膜などの絶縁膜
を◇１相成長法或いは、高周波スパッタリング法等によ
り被着した後、その上に形成される配線導体層との接続
に必要な部分の？縁膜に写真食刻法を用いて孔をあけ、
その全面にアルミニウム等の導体膜を被着した後、写真
食刻法を用いて所定の配線パターンを形成し、第２配線
導体層とする。
ところが、この様な従来の製造方法においては、第１配
線層によって生ずる段差などによって、第２配線層が段
の（ＩＩｌｌ壁において薄くなり断線し易くなったり
ｇ、 ＴＱ食刻法で形Ｅ父した配線導体パターンが段の
底部で細くなったり、配給の信頼性を落す原因になって
いる。
線層によって生ずる段差などによって、第２配線層が段
の（ＩＩｌｌ壁において薄くなり断線し易くなったり
ｇ、 ＴＱ食刻法で形Ｅ父した配線導体パターンが段の
底部で細くなったり、配給の信頼性を落す原因になって
いる。
この様な点を改善するた、め、第１配線層上に平坦と絶
縁膜を形！ｌｉｙする方法としで、例えば、ポリイミド
樹脂などの流動性高分子材料を回転塗布する方法がある
。しかしこの方法においても素子の微細化及び配線占有
面積の縮小化に対しての限界がある。すなわち、第１配
線層上の絶縁１１Ｑに第２配線層との接続孔を形成する
に際し、第１配線導体層の巾と同じ大きさの孔を形成す
る杓合、写真食刻法でのマスクずれによって孔の内側の
一端の絶縁膜に深い溝が生じる。第１図にこの状態を示
す。 （第１１ソ）（ａ）は平面図、（ｂ）図はその断
面図であも）第１図（ｂ）に示す様に接続孔底部の溝で
第２配線層９例えば。
縁膜を形！ｌｉｙする方法としで、例えば、ポリイミド
樹脂などの流動性高分子材料を回転塗布する方法がある
。しかしこの方法においても素子の微細化及び配線占有
面積の縮小化に対しての限界がある。すなわち、第１配
線層上の絶縁１１Ｑに第２配線層との接続孔を形成する
に際し、第１配線導体層の巾と同じ大きさの孔を形成す
る杓合、写真食刻法でのマスクずれによって孔の内側の
一端の絶縁膜に深い溝が生じる。第１図にこの状態を示
す。 （第１１ソ）（ａ）は平面図、（ｂ）図はその断
面図であも）第１図（ｂ）に示す様に接続孔底部の溝で
第２配線層９例えば。
アルミニウムなどの蒸着膜が極端に薄くなシ第１配線層
３と第２配線層９との接続の信頼性が著しく低下する。
３と第２配線層９との接続の信頼性が著しく低下する。
この為上記マスクずれを考慮して接続孔の大＾さを第１
配線層３の［１］に比べて充分小さくすれば上紀扱続孔
底部での溝の発生は防止できるが、例えば、芭１配置α
層３の［（〕が２μ？ｎ以下の場合、接続孔の大きさを
１μｍ以下にする必要があり、接続孔が小さくなること
によって、この領域での第２１１ｆＱ層９のアルミニウ
ム蒸着膜が薄くなり接続の信頼性が低下し、捷た接触抵
抗も増大し、集積回路の高速動作を阻害する。７ 上記間頌を回避するための従来法を第２図に示す。第２
図に示す様に、第１〜「１爾Ｉ；〆３のｔｊｙをｉ１２
配線Ｐ９と接続する部分の領ＪＷで太きくシ、接続孔を
形成する写■蝕★１１法でのマスクずれが牛にても接続
孔の底部が第１配線層３の１わからずれない構造が用い
られている、写ｔ′４鋪刻法でのマスク合わせ精度は、
少なくとも０５μｍｎ秤であり、この為接続孔の周囲に
おいて、第１配線層３の巾を０５μｍ以上広げている。
配線層３の［１］に比べて充分小さくすれば上紀扱続孔
底部での溝の発生は防止できるが、例えば、芭１配置α
層３の［（〕が２μ？ｎ以下の場合、接続孔の大きさを
１μｍ以下にする必要があり、接続孔が小さくなること
によって、この領域での第２１１ｆＱ層９のアルミニウ
ム蒸着膜が薄くなり接続の信頼性が低下し、捷た接触抵
抗も増大し、集積回路の高速動作を阻害する。７ 上記間頌を回避するための従来法を第２図に示す。第２
図に示す様に、第１〜「１爾Ｉ；〆３のｔｊｙをｉ１２
配線Ｐ９と接続する部分の領ＪＷで太きくシ、接続孔を
形成する写■蝕★１１法でのマスクずれが牛にても接続
孔の底部が第１配線層３の１わからずれない構造が用い
られている、写ｔ′４鋪刻法でのマスク合わせ精度は、
少なくとも０５μｍｎ秤であり、この為接続孔の周囲に
おいて、第１配線層３の巾を０５μｍ以上広げている。
この為第１配線層３の間隔は広がり、配線の占有面積が
増大し半心体集積回路装置のチップサイズの縮小を阻む
。また、第１配線層３０間隔が制限される為、素子の高
密度化も阻害され素子の供積度（ｒ−’Ｎ」１（限する
。゛また＠２配線層９の細密化をも制限し、配線層を多
層構造にする程、この影響が大きくなる。
増大し半心体集積回路装置のチップサイズの縮小を阻む
。また、第１配線層３０間隔が制限される為、素子の高
密度化も阻害され素子の供積度（ｒ−’Ｎ」１（限する
。゛また＠２配線層９の細密化をも制限し、配線層を多
層構造にする程、この影響が大きくなる。
本発明の目的は、七６１４間Ｍｆ：解決し、配線及び素
子の集積度を高め、しかも信頼性の商い微だ１ｊな多層
配線構造を櫓する半導体装置の即、ｌＪ ；Ｚ方法を提
供することにある。
子の集積度を高め、しかも信頼性の商い微だ１ｊな多層
配線構造を櫓する半導体装置の即、ｌＪ ；Ｚ方法を提
供することにある。
本発明は、多層配線構造の半導体装置の製造方法におい
て、第１配線層を形成した後、この第１配線層の側壁に
導体膜を形成し、全面に絶縁膜を形５１２する。この後
、この絶縁膜の所定領域に接続孔を形成した後、前記導
体膜の露出表面に選択的に金属１１りを形成し、その後
、第２配線層を形成する＃遣方法である。
て、第１配線層を形成した後、この第１配線層の側壁に
導体膜を形成し、全面に絶縁膜を形５１２する。この後
、この絶縁膜の所定領域に接続孔を形成した後、前記導
体膜の露出表面に選択的に金属１１りを形成し、その後
、第２配線層を形成する＃遣方法である。
本発明によれば、第１配線層の巾と同じ大きさの接続孔
を形成する場合、写真蝕刻法によるマスク合わせのズレ
が生じ、エツチングにより接続孔内の第１配給層１１１
１部に溝が形成されたとしても、この後男根的に金属ｌ
Ｉ、ニアｊを形成することにより第１配糾層側壁に形ｂ
ｙキれた導体膜部分にのみ金属膜が形成され、第１配ρ
り響（＋１！１部の溝を」４ｐめ込むことができる。こ
れにより、接続孔での第２配線層の段切れを防ＩＥす不
ことができ、信節件の高い配線層のＪド成と接手？を行
なうことができる１更に、この方法により接４Ａ：孔の
大きさにぐ・ｔして角（１配＃！ｊ！層のＩｌｌを広げ
る必要がないので、配線１ｉ間を小さくすることができ
、配線層の占有面積を小さくすることができる。この様
に、素子の高密度化ができるため、チップサイズが小キ
く、シかも、高集積の半導体装置が得られる。
を形成する場合、写真蝕刻法によるマスク合わせのズレ
が生じ、エツチングにより接続孔内の第１配給層１１１
１部に溝が形成されたとしても、この後男根的に金属ｌ
Ｉ、ニアｊを形成することにより第１配糾層側壁に形ｂ
ｙキれた導体膜部分にのみ金属膜が形成され、第１配ρ
り響（＋１！１部の溝を」４ｐめ込むことができる。こ
れにより、接続孔での第２配線層の段切れを防ＩＥす不
ことができ、信節件の高い配線層のＪド成と接手？を行
なうことができる１更に、この方法により接４Ａ：孔の
大きさにぐ・ｔして角（１配＃！ｊ！層のＩｌｌを広げ
る必要がないので、配線１ｉ間を小さくすることができ
、配線層の占有面積を小さくすることができる。この様
に、素子の高密度化ができるため、チップサイズが小キ
く、シかも、高集積の半導体装置が得られる。
以下、本発明の具体的実施例について、図面を用いて説
明する。先す、第３図（ａ）に示すように、シリコン基
板】トに、枦縁膜として１例えば厚さ０．５μｍの二酸
化硅素膜２を形５９ シ、この上に例えば厚さ０８μｍ
のアルミニウム（以下ＡＬ）膜３を蒸着し、更にフォト
レジストを塗布し、４８Ｍ判法によシ、レジスト膜４ｆ
Ｋ：形成する。
明する。先す、第３図（ａ）に示すように、シリコン基
板】トに、枦縁膜として１例えば厚さ０．５μｍの二酸
化硅素膜２を形５９ シ、この上に例えば厚さ０８μｍ
のアルミニウム（以下ＡＬ）膜３を蒸着し、更にフォト
レジストを塗布し、４８Ｍ判法によシ、レジスト膜４ｆ
Ｋ：形成する。
との後、レジスナ膜４をマスクに、例えばＢＣＩａ／Ｃ
１２ガスを用い反応性イオンエツチング法でＡｔ膜３を
エツチングし、第１配線層とする。レジスト膜４を除去
した後、（ｂ）図に示すように例えば、５ｉ）（４カｘ
ｉ用イフラス−＝ｒ ＣＶＤ法Ｋ ｊ り １９す２０
０ＯＡの多結晶シリコン膜５を堆積した後、例えばＣＦ
４／）Ｉ２ガスを用いた反応性イオンエツチング法で全
面エツチングを行ない、（Ｃ）図に示すように第１配線
層３の側壁に多結晶シリコン１匣５を形成する。
１２ガスを用い反応性イオンエツチング法でＡｔ膜３を
エツチングし、第１配線層とする。レジスト膜４を除去
した後、（ｂ）図に示すように例えば、５ｉ）（４カｘ
ｉ用イフラス−＝ｒ ＣＶＤ法Ｋ ｊ り １９す２０
０ＯＡの多結晶シリコン膜５を堆積した後、例えばＣＦ
４／）Ｉ２ガスを用いた反応性イオンエツチング法で全
面エツチングを行ない、（Ｃ）図に示すように第１配線
層３の側壁に多結晶シリコン１匣５を形成する。
その後、（ｄ）図に示すように、例えば５ｉＩＩ４ハ２
０ガスを用い、プラズマＣＶＤ法によりＩ’：’さ１．
０μｍの二酸化硅素膜６を堆積し、フォトレジスト塗布
後、写真蝕刻法を用いてレジスト膜７を形成する。この
後、レジスト膜７をマスクに、例えばＣ，Ｅ”４ハ２ガ
スを用い反応性イオンエツチング法により、二酸化硅素
膜６をエツチングし、スルーホールを形成する。
０ガスを用い、プラズマＣＶＤ法によりＩ’：’さ１．
０μｍの二酸化硅素膜６を堆積し、フォトレジスト塗布
後、写真蝕刻法を用いてレジスト膜７を形成する。この
後、レジスト膜７をマスクに、例えばＣ，Ｅ”４ハ２ガ
スを用い反応性イオンエツチング法により、二酸化硅素
膜６をエツチングし、スルーホールを形成する。
この際、レジスト膜７にマスク合わせのズレがあった場
合は、（ｅ）図に示すように、スルーホール形成時、二
酸化硅素膜６のオーバーエツチング等により、第１配線
鰯３の側部に溝が生じるっレジスト膜７を除去した移、
（ｆ）図に示すように、（１１えば’ＨＥ’ ６．ｙ４
（２ガスを用い、温度４００’ＣＡ空度０．１ ’Ｉ’
ｏ ｒ ｒの条件下でタングステン膜（以下ｗ＞を形成
すると、多結晶シリコン膜５の露出部分にのみＷｌｌ悼
８が形成される。この＃Ｌ（ｇ）図にかすように、第２
配線層として、例えば服さｏ、８μｍのＭ膜９を蒸着し
、加工形成する。このようにして、形成された第２配線
層は、第３図（ｇ）から判かるように、スルーホール形
成時、レジスト膜にマスク合わせのズレがあり２、二酸
化硅素膜のオーバーエツチング等によって、第１１線層
側に溝ができたとしても、この後、Ｗ膜を多結晶シリコ
ン膜に、憚捩的に形成することにより、この溝をＷ膜で
埋込むことができ、第１図で税、明した様なスルーホー
ル底部に発生する段差による配線層の段切れを防ぐこと
ができる。
合は、（ｅ）図に示すように、スルーホール形成時、二
酸化硅素膜６のオーバーエツチング等により、第１配線
鰯３の側部に溝が生じるっレジスト膜７を除去した移、
（ｆ）図に示すように、（１１えば’ＨＥ’ ６．ｙ４
（２ガスを用い、温度４００’ＣＡ空度０．１ ’Ｉ’
ｏ ｒ ｒの条件下でタングステン膜（以下ｗ＞を形成
すると、多結晶シリコン膜５の露出部分にのみＷｌｌ悼
８が形成される。この＃Ｌ（ｇ）図にかすように、第２
配線層として、例えば服さｏ、８μｍのＭ膜９を蒸着し
、加工形成する。このようにして、形成された第２配線
層は、第３図（ｇ）から判かるように、スルーホール形
成時、レジスト膜にマスク合わせのズレがあり２、二酸
化硅素膜のオーバーエツチング等によって、第１１線層
側に溝ができたとしても、この後、Ｗ膜を多結晶シリコ
ン膜に、憚捩的に形成することにより、この溝をＷ膜で
埋込むことができ、第１図で税、明した様なスルーホー
ル底部に発生する段差による配線層の段切れを防ぐこと
ができる。
また、これにより第２図で説明した様に、マスク合わせ
ズレを考慮し、スルーホール下の配線層中を広げるとい
う構造をとらなくてもよく、従来間順とされて八た配線
層の間隔を小さくすることがでへ、マそ子の高密度化、
高隼梼化を５１７現するととができる。
ズレを考慮し、スルーホール下の配線層中を広げるとい
う構造をとらなくてもよく、従来間順とされて八た配線
層の間隔を小さくすることがでへ、マそ子の高密度化、
高隼梼化を５１７現するととができる。
尚、上記実施例では、第１配紳善ｆ１１１壁に多結晶シ
リコン膜を形成したが、この他に単結晶シリコンや、モ
リブデンシリサイド等高融点金属の硅化物を用いてもよ
く、中に第１配線層１１１１部の溝をＷ膜で埋込んだが
、生成ガスを変えることにより。
リコン膜を形成したが、この他に単結晶シリコンや、モ
リブデンシリサイド等高融点金属の硅化物を用いてもよ
く、中に第１配線層１１１１部の溝をＷ膜で埋込んだが
、生成ガスを変えることにより。
Ｍ、モリブデン、タンタル、プラチナ等を選択的に形成
し、本発明に適用することができる。また、実施例では
、配ｘＱ層を２層にした場合について説明・したが、３
層以上の配線層構造の」島台についても、上記実施例に
もとづくことにより寞ｆｉ１．することができる。
し、本発明に適用することができる。また、実施例では
、配ｘＱ層を２層にした場合について説明・したが、３
層以上の配線層構造の」島台についても、上記実施例に
もとづくことにより寞ｆｉ１．することができる。
第１図及び第２図は従来の刀ソ造方法により作製された
半導体装置の構造を示しくａ）け平面図（１＋）は断面
図、第３図（ａ）〜（ｇ）は、本発明の一実施例を示す
工程断面図である。 （］）・・ シリコン４を板、 （２）・−・二酸化硅素膜、 （３） ・−アルミニウム膜（＃！１配漉層）。 （４） レジスト瞭 （５）・ 多結晶シリコン１１φ、 （６） ・二酸化硅素膜（プラズマＣＶＤ法）、（７）
・ レジスト臥、 （８） タングステン膜、 （９）・ アルミニウム膜（第２内己相き１※）。 （７：（１７） 弁理士 則近憲佑（はが１名）第 １
図 第 ２ 図 第 ３ 図
半導体装置の構造を示しくａ）け平面図（１＋）は断面
図、第３図（ａ）〜（ｇ）は、本発明の一実施例を示す
工程断面図である。 （］）・・ シリコン４を板、 （２）・−・二酸化硅素膜、 （３） ・−アルミニウム膜（＃！１配漉層）。 （４） レジスト瞭 （５）・ 多結晶シリコン１１φ、 （６） ・二酸化硅素膜（プラズマＣＶＤ法）、（７）
・ レジスト臥、 （８） タングステン膜、 （９）・ アルミニウム膜（第２内己相き１※）。 （７：（１７） 弁理士 則近憲佑（はが１名）第 １
図 第 ２ 図 第 ３ 図
Claims (2)
- （１）第１配線層が形成された半導体基板において、こ
の第１配線層側壁に、導体膜を形成する工程と。 この全面に絶縁膜を形成し、所定領域に接続孔を形成す
る工程と、この表面に選択的に金鐵膜を形成する工程と
、この後第２配線層を形成する工程とを備えたことを特
徴とする半導体装置の製造方法。 - （２）第１配線層の巾と同じか、またｔよぞれより大き
い接続孔を形成することを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法ウ（３）配線層側壁に
形成する導体膜は、７リコンであることを特徴とする前
記特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14653783A JPS6039849A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14653783A JPS6039849A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6039849A true JPS6039849A (ja) | 1985-03-01 |
| JPH0570938B2 JPH0570938B2 (ja) | 1993-10-06 |
Family
ID=15409888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14653783A Granted JPS6039849A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039849A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204928A (ja) * | 1989-10-25 | 1991-09-06 | Matsushita Electric Ind Co Ltd | コンタクトホール形成方形 |
| US5286674A (en) * | 1992-03-02 | 1994-02-15 | Motorola, Inc. | Method for forming a via structure and semiconductor device having the same |
| US5702981A (en) * | 1995-09-29 | 1997-12-30 | Maniar; Papu D. | Method for forming a via in a semiconductor device |
-
1983
- 1983-08-12 JP JP14653783A patent/JPS6039849A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204928A (ja) * | 1989-10-25 | 1991-09-06 | Matsushita Electric Ind Co Ltd | コンタクトホール形成方形 |
| US5286674A (en) * | 1992-03-02 | 1994-02-15 | Motorola, Inc. | Method for forming a via structure and semiconductor device having the same |
| US5702981A (en) * | 1995-09-29 | 1997-12-30 | Maniar; Papu D. | Method for forming a via in a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0570938B2 (ja) | 1993-10-06 |
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