JPH04162719A - 半導体装置 - Google Patents

半導体装置

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JPH04162719A
JPH04162719A JP28939590A JP28939590A JPH04162719A JP H04162719 A JPH04162719 A JP H04162719A JP 28939590 A JP28939590 A JP 28939590A JP 28939590 A JP28939590 A JP 28939590A JP H04162719 A JPH04162719 A JP H04162719A
Authority
JP
Japan
Prior art keywords
contact hole
insulating film
side wall
metal wiring
semiconductor substrate
Prior art date
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Pending
Application number
JP28939590A
Other languages
English (en)
Inventor
Katsuhiko Ishida
勝彦 石田
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Yamaha Corp
Original Assignee
Yamaha Corp
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Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体装置に係り、特に微細素子形成技術に
よって実現されるLSI(大規模集積回路)に関する。
「従来の技術」 周知の通り、IC(集積回路)は、半導体基板にトラン
ジスタ、抵抗等の各機能素子を形成したその表面に5i
Os、5iiNa等による絶縁膜を積層し、この絶縁膜
にコンタクト孔を形成することによって各機能素子にお
ける他との接続に供する部分を露出させ、各機能素子間
を相互接続するメタル配線膜を形成することによって製
造される。
高集積度を要求されるLSI(大規模集積回路)にあっ
ては、各機能素子のサイズを小さくすることは勿論のこ
と、コンタクト孔を小さくすることが要求され、そのた
めの製造技術が従来より改良されてきた。
サイズの小さなコンタクト孔を形成する場合、通常、ド
ライエツチングによってコンタクト孔が形成される。第
2図はコンタクト孔をドライエツチング法によって形成
したLSIの断面図である。
この図において、1は半導体基板、2は絶縁膜、3はコ
ントタクト孔、4はメタル配線膜である。
ドライエツチングは指向性か強いため、第2図に示すよ
うに、コンタクト孔3の側内壁が絶縁膜2の表面に対し
て垂直になる。
このようにコンタクト孔3が絶縁膜2に対して垂直に形
成されると、メタル配線膜4のコンタクト孔3内への流
入が困難になる。このため、半導体基板1がメタル配線
膜4によって充分に被覆されず、断線が生じ易いという
問題がある。また、製造時にメタル配線膜4と基板1と
の接続がなされていた場合であっても、コンタクト孔3
内のメタル配線膜4が薄いことにより、この部分に長時
間の通電がなされることによって断線に至る事故が発生
することがある。
この問題を解決するため、ドライエツチングの条件を制
御することにより、側壁が傾斜状のコンタクト孔を形成
する方法が検討されている。しかし、この方法の場合、
再現性に問題がある。
そこで、2段階に亙ってエツチングを行うことにより、
傾斜を有するコンタクト孔を形成する方法が提案される
に至った。第3図はこの方法により形成されたコンタク
ト孔を示す断面図である。
まず、絶縁膜2の表面に等方性エツチングを施すことに
よって傾斜の緩やかな凹部3aを形成する。
その後、凹部3aに指向性の強いドライエツチングを行
うことにより、基板1表面に到達するコンタクト孔3b
を形成する。このようにすることで、側壁に傾斜を有す
るコンタクト孔が形成される。
「発明が解決しようとする課題」 しかしながら、上述したように2段階のエツチングによ
ってコンタクト孔を形成した場合、以下の問題があった
■等方性エツチングを行う場合に、ウエノ1面内におい
てエツチングの深さを均一にすることが困難である。
■等方性エツチングによって薄くなった絶縁膜にドライ
エツチングか行われることにより、半導体基板1の表面
に損傷が与えられる。
■傾斜の緩やかな四部3aと垂直なコンタクト孔3bと
の境界の角部により、メタル配線膜のコンタクト孔3b
内への流入が妨げられ、充分な被覆性が得られない。
■製造工程が複雑である。
この発明は上述した事情に鑑みてなされたものであり、
コンタクト孔の側壁に滑らかな傾斜部を有し、断線の発
生の防止された半導体装置を提供することを目的とする
[課題を解決するための手段」 請求項1の発明は、半導体基板に機能素子が形成される
と共に、該半導体基板が絶縁膜によって被覆され、該絶
縁膜における各機能素子の電極となる領域にコンタクト
孔が形成され、各コンタクト孔を介して各機能素子間を
接続する配線層が形成されてなる半導体装置において、 前記コンタクト孔の側壁に絶縁膜を付着せしめることに
より、該側壁に傾斜を設けたことを特徴としている。
請求項2の発明は、前記側壁に付着させる絶縁膜として
、周囲の絶縁膜とことなる絶縁膜を用いたことを特徴と
している。
請求項3の発明は、前記コンタクト孔の側壁に対し、絶
縁膜に代えて金属膜を付着せしめたことを特徴としてい
る。
「作用」 上記第1乃至第3の発明によれば、コンタクト孔の側壁
が傾斜状であるため、メタル配線膜が妨げられることな
く容易にコンタクト孔内に流入し、良好な被覆性が得ら
れる。
「実施例」 以下、第1図(a)〜(cl)を参照し、本発明の一実
施例による半導体装置の製造工程を説明する。
拡散工程を終え、トランジスタ、抵抗等の機能素子が形
成された半導体基板1の表面に絶縁膜2が形成される。
そして、絶縁膜2の表面にフォトレジスト5が塗布され
、フォトレジスト5におけるコンタクト孔に対応した領
域が除去され、異方性の強いドライエツチングが行われ
る。この結果、第1図(a)に示すように、絶縁膜2の
表面に垂直な側壁を有するコンタクト孔3が形成される
次いで被覆性の良いCVD (化学気相成長)法により
、S i O!、  S rおN4等による第2の絶縁
膜2aが積層形成され、第1図(b)に示すように、絶
縁膜2の表面のみならず、コンタクト孔3の内壁が絶縁
膜2aによって被覆される。
次に異方性の強いドライエツチングを全面に施す。第1
図(b)に示すように、絶縁膜2aは、そのエツチング
方向の厚さが、絶縁膜2の側壁に付着した部分が他の部
分に比べて厚くなっている。
従って、第1図(C)に示すように、第2の絶縁膜2a
が絶縁膜2の側壁に連続的で滑らかな傾斜状に残った状
態でドライエツチングが終了し、半導体基板1に至るコ
ンタクト孔が形成される。そして、第1図(d)に示す
ように、AI、Al−3i、Al−5i−Cu等による
メタル配線膜4が積層される。コンタクト孔の側壁が傾
斜状であるため、メタル配線膜4が容易にコンタクト孔
内に流入し、充分な被覆性が得られる。
以上説明した実施例においては、側壁が垂直なコンタク
ト孔3を半導体基板1に到達するに至るまでドライエツ
チングを行ったが、半導体基板1に到達する前にドライ
エツチングを止めても、同様な効果が得られる。また、
第2の絶縁膜2aは絶縁膜2と異なった組成のものでも
構わない。また、第2の絶縁膜2aの代わりに、AI、
Al−8i、Mo、W等の金属膜をコンタクト孔3の側
壁に付着させることも可能であり、この場合においても
、上記実施例と同様な効果が得られる。
「発明の効果」 以上説明したように、この発明によれば、メタル配線形
成時、コンタクト孔の側壁が傾斜状になっているため、
メタルが充分にコンタクト孔内に流入し、コンタクト孔
内の露出した半導体基板とメタル配線との接続が確実に
行われる。従って、断線の少ない信頼性の高い半導体装
置を実現することができるという効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例による半導体装置の製造工
程を示す図、第2図はドライエツチング法によって形成
されたコンタクト孔を示す断面図、第3図は2段階のエ
ツチングにより形成されたコンタクト孔を示す断面図で
ある。 1−一半導体基板、2−m−絶縁膜、3−−コンタクト
孔、2a−一第2の絶縁膜。

Claims (3)

    【特許請求の範囲】
  1. (1)半導体基板に機能素子が形成されると共に、該半
    導体基板が絶縁膜によって被覆され、該絶縁膜における
    各機能素子の電極となる領域にコンタクト孔が形成され
    、各コンタクト孔を介して各機能素子間を接続する配線
    層が形成されてなる半導体装置において、 前記コンタクト孔の側壁に絶縁膜を付着せしめることに
    より、該側壁に傾斜を設けたことを特徴とする半導体装
    置。
  2. (2)前記側壁に付着させる絶縁膜として、周囲の絶縁
    膜とことなる絶縁膜を用いたことを特徴とする請求項第
    1記載の半導体装置。
  3. (3)前記コンタクト孔の側壁に対し、絶縁膜に代えて
    金属膜を付着せしめたことを特徴とする請求項第1記載
    の半導体装置。
JP28939590A 1990-10-26 1990-10-26 半導体装置 Pending JPH04162719A (ja)

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JP28939590A JPH04162719A (ja) 1990-10-26 1990-10-26 半導体装置

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5960315A (en) * 1997-07-10 1999-09-28 International Business Machines Corporation Tapered via using sidewall spacer reflow
US6417094B1 (en) * 1998-12-31 2002-07-09 Newport Fab, Llc Dual-damascene interconnect structures and methods of fabricating same
JP2019512160A (ja) * 2015-11-20 2019-05-09 ルミレッズ ホールディング ベーフェー Ledデバイス性能及び信頼性の向上のためのコンタクトエッチング及びメタライゼーション

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5960315A (en) * 1997-07-10 1999-09-28 International Business Machines Corporation Tapered via using sidewall spacer reflow
US6417094B1 (en) * 1998-12-31 2002-07-09 Newport Fab, Llc Dual-damascene interconnect structures and methods of fabricating same
JP2019512160A (ja) * 2015-11-20 2019-05-09 ルミレッズ ホールディング ベーフェー Ledデバイス性能及び信頼性の向上のためのコンタクトエッチング及びメタライゼーション
US10916683B2 (en) 2015-11-20 2021-02-09 Lumileds Llc Contact etching and metallization for improved LED device performance and reliability

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