JPS62190849A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62190849A JPS62190849A JP61034549A JP3454986A JPS62190849A JP S62190849 A JPS62190849 A JP S62190849A JP 61034549 A JP61034549 A JP 61034549A JP 3454986 A JP3454986 A JP 3454986A JP S62190849 A JPS62190849 A JP S62190849A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、特にそのコンタクト部の構造と
その製造方法に関するものである。
その製造方法に関するものである。
従来の技術
ＭＯ３型半導体装置の製造工程においては、アルミニウ
ム配線の断線防止と異方性ドライエッチを用いて配線加
工した時の段差部におけるアルミニウム残渣を防ぐため
、ゲート電極、配線等の凹凸がその上のＰＳＧ保護膜表
面に反映されないようリンガラスフロー処理によって平
滑化することが行なわれている。この状態を第、４図ａ
のＭＯ３型半導体装置の断面図に示す。図において、３
はゲート酸化膜、４はｐｏｆｉｙ Ｓｉ 、 ５及び
１ｏはチタンシリサイド、６はサイドウオールであって
、ＰＳｏｌｌの表面は平滑である。従来は、アルミニウ
ム配線をトランジスタ等の素子と接続するため、第４図
すに示す様にＳｉ基板に設けたソースドレイン拡散層１
４の領域及びゲート配線上のＰＳＧｌｌに、同時にそれ
ぞれコンタクト窓１７゜１８を開口していた。
ム配線の断線防止と異方性ドライエッチを用いて配線加
工した時の段差部におけるアルミニウム残渣を防ぐため
、ゲート電極、配線等の凹凸がその上のＰＳＧ保護膜表
面に反映されないようリンガラスフロー処理によって平
滑化することが行なわれている。この状態を第、４図ａ
のＭＯ３型半導体装置の断面図に示す。図において、３
はゲート酸化膜、４はｐｏｆｉｙ Ｓｉ 、 ５及び
１ｏはチタンシリサイド、６はサイドウオールであって
、ＰＳｏｌｌの表面は平滑である。従来は、アルミニウ
ム配線をトランジスタ等の素子と接続するため、第４図
すに示す様にＳｉ基板に設けたソースドレイン拡散層１
４の領域及びゲート配線上のＰＳＧｌｌに、同時にそれ
ぞれコンタクト窓１７゜１８を開口していた。
発明が解決しようとする問題点
しかしガラスフロー処理によってＰＳＧ膜が流動し、ゲ
ート電極、配線間隔がＶＨ３Ｉの様に狭い場合、°電極
配線間のソース・ドレイン拡散領域１４でＰＳＧｌ １
の膜厚が厚くなり、電極配線上で薄くなっているので微
細なコンタクト窓をＰＳＧｌｌに開けるため、ＣＨＦ３
．０３Ｆ８等のガスで異方性ドライエッチを行うとコン
タクト窓１了を完全にエッチする間にコンタクト１８は
オーバーエッチ状態になり、第４図Ｂに示す様に下地の
チタンシリサイドＴｉＳｉｘもある程度エッチされてし
まうという問題があった。このため、両コンタクト窓を
制御性よく開口することは困難であった。
ート電極、配線間隔がＶＨ３Ｉの様に狭い場合、°電極
配線間のソース・ドレイン拡散領域１４でＰＳＧｌ １
の膜厚が厚くなり、電極配線上で薄くなっているので微
細なコンタクト窓をＰＳＧｌｌに開けるため、ＣＨＦ３
．０３Ｆ８等のガスで異方性ドライエッチを行うとコン
タクト窓１了を完全にエッチする間にコンタクト１８は
オーバーエッチ状態になり、第４図Ｂに示す様に下地の
チタンシリサイドＴｉＳｉｘもある程度エッチされてし
まうという問題があった。このため、両コンタクト窓を
制御性よく開口することは困難であった。
本発明はかかる点に鑑みてなされたものであって、ＭＯ
３型半導体装置における上記コンタクト窓開口用ドライ
エツチングの問題が生じないコンタクト部の構造とその
製造プロセスを提供することを目的としている。
３型半導体装置における上記コンタクト窓開口用ドライ
エツチングの問題が生じないコンタクト部の構造とその
製造プロセスを提供することを目的としている。
問題点を解決するだめの手段
本発明は上記問題点を解決するため、半導体基板の拡散
層のコンタクトを形成すべき領域近傍にゲート電極・配
線と同程度の厚さのペデスタルを設け、拡散層から電極
をペデスタル上へ引き出し、ペデスタル上にコンタクト
窓を開口したコンタクト構造を用いるものである。
層のコンタクトを形成すべき領域近傍にゲート電極・配
線と同程度の厚さのペデスタルを設け、拡散層から電極
をペデスタル上へ引き出し、ペデスタル上にコンタクト
窓を開口したコンタクト構造を用いるものである。
作 用
本発明は上記の構造をとることによって、ペデスタルは
、半導体基板の拡散層より高くゲート電極・配線と同程
度の高さとなっているから、ペデスタル上のガラスフロ
ーした絶縁膜はゲート電極・配線上の膜とほぼ同じ膜厚
になる。従って、ゲート電極・配線上とペデスタル上の
コンタクト窓は、はぼ等しいエツチング時間で開口でき
、片方の窓がオーバエッチ状態になることはない。
、半導体基板の拡散層より高くゲート電極・配線と同程
度の高さとなっているから、ペデスタル上のガラスフロ
ーした絶縁膜はゲート電極・配線上の膜とほぼ同じ膜厚
になる。従って、ゲート電極・配線上とペデスタル上の
コンタクト窓は、はぼ等しいエツチング時間で開口でき
、片方の窓がオーバエッチ状態になることはない。
実施例
第１図は本発明のコンタクト構造を製造する工程断面図
であり、ＭＯ３型半導体集積回路装置の一部を示してい
る。第１図ｄの工程は、Ｐ型Ｓｔ基板１表面の厚さ１０
ｎｍのゲート酸化膜３上と１μｍ程度の厚いＳ １０２
膜２上全面に形成した厚さ１１００ｎのｐｏｎｙ Ｓｔ
膜４、厚さ２００ｎｍのチタンシリサイド（Ｔ ｉ Ｓ
ｉ Ｘ）膜６の２層膜を順次選択除去し、ＭＯ３型ト
ランジスタのポリサイドゲート電極ａ１コンタクト用ペ
デスタルｂ１ゲート配線Ｃが同一構造で同時に形成した
段階である。６はこれらａ、ｂ、ｃを形成した後に設け
られたＳ １０２から成るサイドウオー・ルである。次
いで全面に高融点金属の１つであるＴｉ ７を真空蒸着
スパッタリング、ＣＶＤ法等で５０ ｎｍの厚さに、さ
らに７の上にアモルファスＳｉ膜８を真空蒸着、スパッ
タリング、プラズマＣＶＤ法等を用いて５０ｎｍの厚さ
に被着する（第１図すの工程）。アモルファスＳｉ膜８
は、０′４等のフロンガスを用いれば、下地のＴｉ膜７
をほとんどエツチングせずにドライエッチが可能である
。この様にして、膜８は選択除去され、トランジスタの
ソース・ドレイン領域からコンタクト形成のためのペデ
スタルｂにまたがる部分のみが残される。この後、Ｓｌ
イオンと後にソース・ドレイン拡散層を形成するＡ
ｓ イオン９をそれぞれＫｅＶ Ｘ１０１５／ｃＪ
、 ＫｅＶ Ｘ１０１５／ ｃ４の条件で注入する。
であり、ＭＯ３型半導体集積回路装置の一部を示してい
る。第１図ｄの工程は、Ｐ型Ｓｔ基板１表面の厚さ１０
ｎｍのゲート酸化膜３上と１μｍ程度の厚いＳ １０２
膜２上全面に形成した厚さ１１００ｎのｐｏｎｙ Ｓｔ
膜４、厚さ２００ｎｍのチタンシリサイド（Ｔ ｉ Ｓ
ｉ Ｘ）膜６の２層膜を順次選択除去し、ＭＯ３型ト
ランジスタのポリサイドゲート電極ａ１コンタクト用ペ
デスタルｂ１ゲート配線Ｃが同一構造で同時に形成した
段階である。６はこれらａ、ｂ、ｃを形成した後に設け
られたＳ １０２から成るサイドウオー・ルである。次
いで全面に高融点金属の１つであるＴｉ ７を真空蒸着
スパッタリング、ＣＶＤ法等で５０ ｎｍの厚さに、さ
らに７の上にアモルファスＳｉ膜８を真空蒸着、スパッ
タリング、プラズマＣＶＤ法等を用いて５０ｎｍの厚さ
に被着する（第１図すの工程）。アモルファスＳｉ膜８
は、０′４等のフロンガスを用いれば、下地のＴｉ膜７
をほとんどエツチングせずにドライエッチが可能である
。この様にして、膜８は選択除去され、トランジスタの
ソース・ドレイン領域からコンタクト形成のためのペデ
スタルｂにまたがる部分のみが残される。この後、Ｓｌ
イオンと後にソース・ドレイン拡散層を形成するＡ
ｓ イオン９をそれぞれＫｅＶ Ｘ１０１５／ｃＪ
、 ＫｅＶ Ｘ１０１５／ ｃ４の条件で注入する。
ＳＬ＋イオン、 Ａｓ＋イオン注入は共にＴｉ膜７とＳ
ｉ基板界面、アモルファスＳｉ膜８とＴｉ膜７の界面に
Ｔｉ−３ｔ混合層を形成する役目も果たす（第１図Ｃの
工程）。イオン注入後、Ｎ２又はＡｒ又は真空中におい
て５００°Ｃ〜７００″Ｃ１数十秒〜３０分の熱処理を
行うと、Ｓｉ基板１とＴｉ膜７の接触部分、アモルファ
スＳｉ ８が存在する部分にＴｉ１ｔｘが成長し、他の
部分はＴｉ膜のまま残る。残留Ｔｉは、Ｈ２Ｏ２＋ＮＨ
４ＯＨ液で除去でき、ソース・ドレイン領域のＴｉＳｉ
ｘ１０と、１０からペデスタルｂへ引き出された電極Ｔ
ｉＳｉｘ１σ だけが残９１ｏと１σは電気的に接続さ
れたことになる（第１図ｄの工程）。
ｉ基板界面、アモルファスＳｉ膜８とＴｉ膜７の界面に
Ｔｉ−３ｔ混合層を形成する役目も果たす（第１図Ｃの
工程）。イオン注入後、Ｎ２又はＡｒ又は真空中におい
て５００°Ｃ〜７００″Ｃ１数十秒〜３０分の熱処理を
行うと、Ｓｉ基板１とＴｉ膜７の接触部分、アモルファ
スＳｉ ８が存在する部分にＴｉ１ｔｘが成長し、他の
部分はＴｉ膜のまま残る。残留Ｔｉは、Ｈ２Ｏ２＋ＮＨ
４ＯＨ液で除去でき、ソース・ドレイン領域のＴｉＳｉ
ｘ１０と、１０からペデスタルｂへ引き出された電極Ｔ
ｉＳｉｘ１σ だけが残９１ｏと１σは電気的に接続さ
れたことになる（第１図ｄの工程）。
次にＰＳＧ膜１膜上１７００ ｎ ｍの厚さに形成し、
リンガラスフローを行なうと、工程Ｃで注入したＡｓが
Ｓｉ基板１に拡散してｎ＋層１４を形成すると共にＰＳ
Ｇ膜１膜上１ソースドレイン領域で約９ｏｏｎｍ 、ペ
デスタルｂ、ゲート配線Ｃの上では約４００ｎｍとなる
。ソース・ドレインの信号取り出し用コンタクト窓１２
をペデスタルｂ上で開口すると、ＰＳＧ膜１膜上１さは
、ｂ、ｃにおいてほぼ同一であるから、ゲート配線上の
コンタクト窓１３と同一エツチング条件で開口すること
ができる（第１図ｅの工程）。最後にコンタクト窓１２
．１３をおおってアルミニウム合金配線１６を形成する
（第１図ｆの工程）。
リンガラスフローを行なうと、工程Ｃで注入したＡｓが
Ｓｉ基板１に拡散してｎ＋層１４を形成すると共にＰＳ
Ｇ膜１膜上１ソースドレイン領域で約９ｏｏｎｍ 、ペ
デスタルｂ、ゲート配線Ｃの上では約４００ｎｍとなる
。ソース・ドレインの信号取り出し用コンタクト窓１２
をペデスタルｂ上で開口すると、ＰＳＧ膜１膜上１さは
、ｂ、ｃにおいてほぼ同一であるから、ゲート配線上の
コンタクト窓１３と同一エツチング条件で開口すること
ができる（第１図ｅの工程）。最後にコンタクト窓１２
．１３をおおってアルミニウム合金配線１６を形成する
（第１図ｆの工程）。
第２図は本発明の第２の実施例を示す半導体装置の断面
図である。この場合コンタクト形成用ペデスタルｂはＳ
ｉ基板１上に設けられており、ゲート電極ａと同時に形
成するからａと同じ様にゲート酸化膜３、ポリＳｉ４、
ＴｉＳｉｘ５の構造をとっている。
図である。この場合コンタクト形成用ペデスタルｂはＳ
ｉ基板１上に設けられており、ゲート電極ａと同時に形
成するからａと同じ様にゲート酸化膜３、ポリＳｉ４、
ＴｉＳｉｘ５の構造をとっている。
第３図は本発明の第３の実施例である。この場合は、ゲ
ート電極ａ１ゲート配線Ｃと同じく、ペデスタルのＴｉ
Ｓｉｘ膜５の上にさらにＳ １０２ 、 Ｐ Ｓ Ｇ
。
ート電極ａ１ゲート配線Ｃと同じく、ペデスタルのＴｉ
Ｓｉｘ膜５の上にさらにＳ １０２ 、 Ｐ Ｓ Ｇ
。
Ｓ ｉ３Ｎ４等の絶縁膜１６が設けられている場合であ
る。この様なコンタクト構造の場合もソース・ドレイン
領域１４とＴ ｉ Ｓ ｉ Ｘ １０’ 引き出し電
極が電気的接続を保つことができるから第１．第２の実
施例の特性と全くかわらない。絶縁膜１６はサイドウオ
ール６と共にゲート電極構造を酸化性雰囲気外部汚染か
ら保護したり、第１図、工程Ｃに見られた様なソース・
ドレイン領域への注入イオンがゲート電極へ侵入するの
を防ぐ必要のある場合に用いられるものである。
る。この様なコンタクト構造の場合もソース・ドレイン
領域１４とＴ ｉ Ｓ ｉ Ｘ １０’ 引き出し電
極が電気的接続を保つことができるから第１．第２の実
施例の特性と全くかわらない。絶縁膜１６はサイドウオ
ール６と共にゲート電極構造を酸化性雰囲気外部汚染か
ら保護したり、第１図、工程Ｃに見られた様なソース・
ドレイン領域への注入イオンがゲート電極へ侵入するの
を防ぐ必要のある場合に用いられるものである。
以上の実施例では引き出し電極をＴｉ５ｉ）（とじたが
第１図７をＭｏ 、Ｗ、Ｔａ 、Ｈｆ 、Ｚｒ （Ｄ様
な他の高融点金属とし、引き出し電極をそれらのシリサ
イドとしてもよい。
第１図７をＭｏ 、Ｗ、Ｔａ 、Ｈｆ 、Ｚｒ （Ｄ様
な他の高融点金属とし、引き出し電極をそれらのシリサ
イドとしてもよい。
発明の効果
以上述べた様に、本発明は、半導体基板へのコンタクト
を、ゲート電極・配線上のコンタクト面と同程度の高さ
を有するペデスタル上でとろうとするものであって、こ
の場合ペデスタル上とゲート・電極・配線上においてガ
ラスフロー後のＰＳＧ等の膜厚はほぼ同一であるから、
ＰＳＧ膜等へのコンタクト開口の際、従来見られた様な
オーバーエツチングは生じないのである。また、ペデス
タル上ではＰＳＧ膜厚が薄くなるからコンタクト窓開口
の深さは浅く、配線用アルミニウム膜のコンタクト開口
部での段差被覆性も改善されるという付加的効果もあり
、半導体装置製造にその効果を発揮するものである。
を、ゲート電極・配線上のコンタクト面と同程度の高さ
を有するペデスタル上でとろうとするものであって、こ
の場合ペデスタル上とゲート・電極・配線上においてガ
ラスフロー後のＰＳＧ等の膜厚はほぼ同一であるから、
ＰＳＧ膜等へのコンタクト開口の際、従来見られた様な
オーバーエツチングは生じないのである。また、ペデス
タル上ではＰＳＧ膜厚が薄くなるからコンタクト窓開口
の深さは浅く、配線用アルミニウム膜のコンタクト開口
部での段差被覆性も改善されるという付加的効果もあり
、半導体装置製造にその効果を発揮するものである。
第１図ａ −ｆは本発明の半導体装置の第１実施例にお
ける製造方法を示す工程断面図、第２図は同第２実施例
方法を説明するための断面図、第３図は同第３実施例方
法を説明するだめの断面図、第４図ａ、ｂは従来の半導
体装置の製造方法を説明するだめの工程断面図である。 １・・・・・・シリコン基板、２・・・・・・厚い５ｌ
ｏ２膜、３・・・・・・ゲート酸化膜、４・・・・・・
ポリＳｔ 、５，１０．１０’・・・・・・チタンシリ
サイド、６・・・・・・サイドウオール、７・・・・・
・Ｔ１．８・・・・・・アモルファスＳＬ 、９・・・
・・・注入イオン、１１・・・・・・ＰＳＧ、１２．１
３・・・・・・コンタクト窓、１４・・・・・・ソース
−ドレイン拡散層、１６・・・・・・アルミニウム合金
配線、１６・・・・・・絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名、ロ
Ｏ） 、ノ 、／′第１図 第２図 ブｌト 第３図 ｔＣ−一一忙珠蝮
ける製造方法を示す工程断面図、第２図は同第２実施例
方法を説明するための断面図、第３図は同第３実施例方
法を説明するだめの断面図、第４図ａ、ｂは従来の半導
体装置の製造方法を説明するだめの工程断面図である。 １・・・・・・シリコン基板、２・・・・・・厚い５ｌ
ｏ２膜、３・・・・・・ゲート酸化膜、４・・・・・・
ポリＳｔ 、５，１０．１０’・・・・・・チタンシリ
サイド、６・・・・・・サイドウオール、７・・・・・
・Ｔ１．８・・・・・・アモルファスＳＬ 、９・・・
・・・注入イオン、１１・・・・・・ＰＳＧ、１２．１
３・・・・・・コンタクト窓、１４・・・・・・ソース
−ドレイン拡散層、１６・・・・・・アルミニウム合金
配線、１６・・・・・・絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名、ロ
Ｏ） 、ノ 、／′第１図 第２図 ブｌト 第３図 ｔＣ−一一忙珠蝮
Claims (3)
- （１）半導体基板もしくはこの半導体基板に形成された
第１の絶縁膜の少なくとも一部領域上に、所望の高さの
ペデスタルが設けられ、前記半導体基板表面から前記ペ
デスタル上へ引き出された導電体を有し、前記ペデスタ
ル及び導電体を被覆する第２の絶縁膜を有し、前記第２
の絶縁膜に少なくとも前記導電体の一部表面に達する開
口を有して成る半導体装置。 - （２）導電体が高融点金属と半導体基板を構成する元素
の化合物からなる特許請求の範囲第（１）項記載の半導
体装置。 - （３）半導体基板に形成された第１の絶縁膜上にこの第
１の絶縁膜と異なる膜を被着する工程と、前記膜を選択
的に除去し、ペデスタルを形成する工程と、前記第１の
絶縁膜の一部を除去し、前記半導体基板表面を露出させ
る工程と、前記ペデルタル及び前記半導体基板表面を覆
って高融点金属を形成し、続いて半導体膜を形成する工
程と、前記半導体膜を選択的に除去し、前記半導体基板
表面から少なくとも前記ペデスタル表面上の一部につな
がるパターンを形成する工程と、熱処理して前記半導体
基板表面領域と前記ペデスタル表面につながるパターン
領域に前記高融点金属と前記半導体基板及び半導体膜を
構成する元素の反応による化合物膜を形成し、他の領域
の前記高融点金属を除去する工程と、前記化合物膜を被
覆して第２の絶縁膜を形成する工程と、前記第２の絶縁
膜を選択除去し、前記ペデスタル上に存在する前記化合
物膜の少なくとも一部が露出するように開口する工程と
を含んでなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034549A JPH0779135B2 (ja) | 1986-02-18 | 1986-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034549A JPH0779135B2 (ja) | 1986-02-18 | 1986-02-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62190849A true JPS62190849A (ja) | 1987-08-21 |
| JPH0779135B2 JPH0779135B2 (ja) | 1995-08-23 |
Family
ID=12417391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034549A Expired - Lifetime JPH0779135B2 (ja) | 1986-02-18 | 1986-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779135B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132163A (ja) * | 1987-11-17 | 1989-05-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833854A (ja) * | 1981-08-21 | 1983-02-28 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-02-18 JP JP61034549A patent/JPH0779135B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833854A (ja) * | 1981-08-21 | 1983-02-28 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132163A (ja) * | 1987-11-17 | 1989-05-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779135B2 (ja) | 1995-08-23 |
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