JP2790514B2

JP2790514B2 - 半導体装置の製造方法

Info

Publication number: JP2790514B2
Application number: JP2034339A
Authority: JP
Inventors: 秀人尾崎; 周一真弓; 誠二上田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-02-17
Filing date: 1990-02-14
Publication date: 1998-08-27
Anticipated expiration: 2013-08-27
Also published as: JPH02290044A

Description

【発明の詳細な説明】産業上の利用分野本発明は、微細なコンタクトを有する半導体装置の製
造方法に関するものである。

従来の技術最近の半導体装置において、素子が高密度化，高集積
化するにつれて、配線及びコンタクト部の微細化が進め
られている。従来のコンタクト構造を形成する方法につ
いて第５図（ａ）〜（ｆ）の工程断面図を参照にして詳
細に説明する。

まず、シリコン基板１の一方の主面側に公知の技術を
用いて、膜厚500nm程度の素子間分離用の選択酸化（LOC
OS）膜２を所定領域に形成する。その後、膜厚20nmのゲ
ート酸化膜３を形成する。次に、膜厚300〜500nmの多結
晶シリコンゲート層4aおよび多結晶シリコン配線層4bを
形成する。この後、多結晶シリコンゲート層4aをマスク
に拡散層（拡散層配線）５をイオン注入し、アニールし
てイオンを活性化させてMOS型半導体素子を形成する。
その後、基板表面全域に膜厚300nm程の酸化膜６を堆積
する［第５図（ａ）］。この酸化膜は一般に、気相成長
（CVD）法によって形成される。

次に、酸化膜６の上にCVDで膜厚400nmのBPSG膜７を堆
積する。このBPSG膜７は、例えばＢ濃度3wt％、Ｐ濃度5
wt％程度の不純物濃度を用いる。

この後、窒素雰囲気中で900℃、60分の熱処理を施
し、BPSG膜７をフローさせ基板表面の段差を緩和する
［第５図（ｂ）］。この時、前記酸化膜６はBPSG膜７か
ら基板へのリン（Ｐ），ボロン（Ｂ）の熱拡散を防止す
る。

次に、このBPSG膜７の上にホトレジストを塗布して写
真食刻法により所定のレジストパターンを形成したの
ち、このレジストパターンをマスクとして酸化膜６とBP
SG膜７をエッチング除去しコンタクト孔８を形成する。
さらに、レジストパターンを除去する［第５図
（ｃ）］。

次に、ポリサイド配線層９は形成する［第５図
（ｄ）］。このポリサイド配線層９は、下層の膜厚200n
mの多結晶シリコン膜9aと上層の膜厚200nmのタングステ
ンシリサイド（WSix）膜9bの２層で構成されている。多
結晶シリコン膜9aはリンを導入するため、リン化合物を
含む窒素雰囲気中で熱処理を施され、タングステンシリ
サイド膜9bは、CVDで堆積されている。この配線層９
は、RIE等の異方性エッチングを用いてパターンニング
される。

このポリサイド配線層９は、多結晶シリコン単層より
配線抵抗が低く、配線抵抗による回路遅延を改善でき
る。

次に、基板表面全域にCVDで膜厚500nmのBPSG膜10を堆
積する。このBPSG膜10は、例えばＢ濃度3wt％、Ｐ濃度5
wt％程度の不純物濃度を用いる。

この後、窒素雰囲気中で900℃、60分の熱処理を施
し、BPSG膜10をフローさせ基板表面の配線による段差を
緩和する。

次に、このBPSG膜10の上にホトレジストを塗布して写
真食刻法により所定のレジストパターンを形成する。引
き続き、レジストパターンをマスクとして酸化膜６とBP
SG膜７と10をRIEエッチングで除去し、レジストパター
ンを除去したのち、コンタクト孔11を形成する［第５図
（ｅ）］。次に、アルミニウム合金配線層12を形成す
る。このアルミニウム合金配線層12は、スパッタリング
などの周知の方法によって膜厚0.8μｍで堆積し、RIEエ
ッチング等の異方性エッチングでパターンニングする
［第５図（ｆ）］。

以上の工程を経て従来の半導体装置が略完成される。

発明が解決しようとする課題しかしながら、コンタクト孔の開孔部が微細な寸法に
なると、開孔部のアスペクト比（穴の深さ／穴の幅）が
高くなり１以上になる。このため、コンタクト開孔部の
側壁におけるアルミニウム合金膜の被覆度が低下し、部
分的にアルミニウム合金膜が薄くなってしまう。この薄
膜化を伴いコンタクト抵抗が増大したり、アルミニウム
電極に関する信頼性の低下（たとえばエレクトロマイグ
レーションが起り易い等）につながる不都合が派生す
る。このように従来の半導体装置の製造方法では、コン
タクト孔に微細化によってアスペクト比の高い開孔部を
形成すると、この開口部にアルミニウム合金膜を埋め込
むことが困難になる。

本発明はこのような従来の問題を解決し、アスペクト
比の高い開口部に、アルミニウム合金膜等の配線層を確
実に埋め込むことのできる半導体装置の製造方法を提供
することを目的とする。

課題を解決するための手段本発明は、要約すると、絶縁膜にコンタクト孔を開孔
する前に、あらかじめ絶縁膜のコンタクト孔形成位置に
開口幅の大きい凹部を形成しておき、その後、この凹部
の底面に、開口幅の小さいコンタクト孔を開孔するもの
である。

作用本発明の製造方法によれば、コンタクト孔の上部にあ
る凹部の開孔寸法を大きく取ることができ、アルミニウ
ム合金の被着時のシャドーイング効果を低減することに
よりコンタクト開孔部の側壁におけるアルミニウム合金
の被覆度は改善されコンタクト抵抗の低減や信頼性を向
上が図られる。また、コンタクト孔の底部は精度良く開
孔することができるため配線層との微細な相互接続が可
能となり、素子を高密度に集積してもコンタクト孔とゲ
ート電極との適当な間隔を確保できるし、配線各層間の
電気的リークを防止することもできる。

実施例本発明にかかる半導体装置の製造方法の一実施例を第
１図（ａ）−（ｆ）に示した半導体装置の製造工程順断
面図を参照して詳細に説明する。

まず、Ｐ形（100）シリコン基板21の一方の主面上に
熱酸化膜を形成し、熱酸化膜上に窒化膜を堆積する。こ
の後、フォトレジストを塗布・露光・現像して素子分離
の選択酸化膜（LOCOS膜）を形成する領域に窓を開け
る。次にフォトレジストをマスクに窒化膜をエッチン
グ、さらに熱酸化膜をエッチング除去し、シリコン基板
21面を露出させる。この後フォトレジストを除去して酸
化雰囲気中で露出したシリコン基板21を酸化させて膜厚
500nm程度の選択酸化膜22を形成する。この後、窒化
膜，熱酸化膜を除去する。

次に、シリコン基板21表面を熱酸化して、例えば膜厚
20nmのゲート酸化膜23を形成した後、膜厚300−500nmの
多結晶シリコンゲート層24aとなる多結晶シリコンをCVD
を用いて形成する。この多結晶シリコンは抵抗を低くす
るために不純物をドープしている。ドープの方法として
は、ノンドープの多結晶シリコンを形成後、イオン注入
で不純物を注入したり、あるいは不純物ガスの気相から
不純物を拡散したり、また多結晶シリコンを作製するCV
D装置で多結晶シリコンを成長するガスに不純物元素を
含んだガスを混合し成長と同時に不純物を含んだ多結晶
シリコンを形成していく方法等が用いられている。

この後通常のフォトリソグラフィを用いて所定領域に
窓明けしたフォトレジストをマスクに多結晶シリコンを
エッチングし多結晶シリコンゲート層24aを形成する。
この後、シリコン基板21全面にイオン注入し拡散層（拡
散層配線）25を形成する。この時、多結晶シリコンゲー
ト層24aと選択酸化膜22の直下にあるシリコン基板21に
は、各々がマスクとなりイオンは注入されない。

以上のようにしてMOS型半導体素子を形成した後、シ
リコン基板21表面全面に膜厚300nm程の酸化膜26をCVDを
用いて堆積する〔第１図（ａ）〕。

次に、酸化膜26上にCVDで膜厚500nmBPSG膜27を堆積す
る。

このBPSG膜27には例えばボロン濃度3wt％、リン濃度5
wt％程度の酸化膜を用いている。

この時、ボロンとリンの濃度が増すとBPSG膜27の溶融
温度が下がり低温でフローさせることができる。

しかし、あまりボロン濃度が高いとBPSG膜27の吸湿性
が高くなり、膜の組成が不安定になるという問題が生じ
る。

また、あまりリン濃度が高いとアルミニウム合金配線
を腐食させるという問題が生じる。

このようなことからボロンとリンの濃度を適切な値に
設定することで良好な平坦化と信頼性を満足する安定し
たプロセスが得られる。

この後、窒素雰囲気中で900℃、60分で熱処理を施しB
PSG膜27をフローさせBPSG膜27の表面を平坦化する〔第
１図（ｂ）〕。

この時、BPSG膜27中のボロンやリンは膜中を拡散して
さらに酸化膜26中に拡散するが、第１図（ａ）で形成し
た酸化膜26が300nm程度あればシリコン基板21中に侵入
することはない。

次に、このBPSG膜27の上にフォトレジストを塗布・露
光・現像してMOS型半導体素子のコンタクトとなる位置
に窓を開ける。

このフォトレジストパターン（図示せず）をマスクと
してBPSG膜27をドライエッチングで除去し、さらに酸化
膜26をドライエッチングで、さらに下にあるゲート酸化
膜23をもドライエッチングでシリコン基板21が露出する
までエッチングする。

以上のようにしてコンタクト孔28が形成される。

この時の、BPSG膜27のドライエッチングは平行平板型
プラズマエッチング装置を用いて、ガス種CHF₃,He,O₂を
ガス混合比CHF₃,He,O₂を各々4:15:1の割合で、総ガス流
量100cc/min、RF電力500W、エッチング時間120秒で行な
った。

コンタクト孔28を形成した後、マスクとして用いたシ
リコン基板21最上面にあるフォトレジストを除去する
〔第１図（ｃ）〕。

この時ドライエッチングを生じた高エネルギーイオン
がシリコン基板21に衝突し欠陥を発生させるが、露出し
たシリコン基板21表面は洗浄されさらに露出したシリコ
ン基板21面に形成された自然酸化膜を除去する工程によ
ってドライエッチングによって生じたシリコン基板21表
面の欠陥は除去される。

また、自然酸化膜の除去は、エッチング液としてバッ
ファードフッ酸（フッ化水素とフッ化アンモニウムの混
合液）を用いて約１分間エッチングした。

次に、シリコン基板21全面に多結晶シリコン膜29aを
例えば膜厚200nmをCVDで堆積しコンタクト孔28を被覆さ
せる。この多結晶シリコン膜29aはゲート電極と同じよ
うに不純物をドープしておりここではノンドープの多結
晶シリコン膜を成長した後、例えばガス種PH₃（フォス
フィン）雰囲気で熱処理温度900℃、熱処理時間30分を
施している。これによって得られた多結晶シリコン膜29
aは抵抗率は約50Ω・cm程度のものが得られる。

具体的に多結晶シリコン膜29aの形成条件は、ガス種S
iH₄（シラン）をガス流量150cc/min、成長温度600℃、
成長時間50分で行なっている。

さらに、タングステンシリサイド（WSix）膜29bを例
えば200nm堆積させる。

この時、タングステンシリサイド膜29bはCVDによって
形成される。この形成条件は、ガス種WF₆（六フッ化タ
ングステン）、SiH₄（シラン）をガス混合比WF₆/SiH₄＝
1/160,総ガス流量1500cc/min,成長温度350℃，成長時間
10分で行なっている。

この後、通常のフォトリソグラフィを用いてタングス
テンシリサイド膜29bの所定領域に窓を開け反応性イオ
ンエッチングを用いてフォトレジストをマスクにタング
ステンシリサイド膜29bと下地の多結晶シリコン膜29aを
エッチング除去する。

この時、タングステンシリサイド膜29bと多結晶シリ
コン膜29aのエッチング条件は、平行平板型プラズマエ
ッチング装置を用いて、ガス種SF₆,C₂Cl₂F₄をガス混合
比１対１で総ガス流量50cc/min、RF電力100W、エッチン
グ時間２分で行なった。

以上のようにして多結晶シリコン膜29aとタングステ
ンシリサイド膜29bの積層膜からなるポリサイド配線層2
9が形成される。

このポリサイド配線層29は通常用いられる多結晶シリ
コン単層のものより配線抵抗が低くできるため半導体素
子を形成した時、配線抵抗によって生じる回路遅延を改
善することができる。

この後、フォトレジストを除去する〔第１図
（ｄ）〕。

次にシリコン基板１全面にCVDを用いてBPSG膜30を堆
積する。この時の不純物濃度，成長条件は第１図（ｃ）
で示したBPSG膜27と同じ条件で行なったが、BPSG膜30を
堆積する前のシリコン基板21上の段差が第１図（ｃ）で
示した時のシリコン基板21上の段差より小さいため、膜
厚が300nmのものを用いている。

この後、窒素雰囲気中で900℃,60分で熱処理を施しBP
SG膜30をフローさせ基板表面を平坦化する〔第１図
（ｅ）〕。

次に、このBPSG膜30の上にフォトレジスト31を塗布・
露光・現像してMOS型半導体素子のコンタクトとなる位
置に窓を開ける。この窓は、ポリサイド配線層29の窓
（開口パターン）の位置に、それより幅広に形成する。

このフォトレジストパターン31をマスクとしてBPSG膜
30をドライエッチングで除去し、さらに、ポリサイド配
線層29の窓を利用しれ、自己整合的に、第１図（Ｃ）で
形成されているBPSG膜27をもドライエッチングする。

この時、BPSG膜27がシリコン基板21から酸化膜26の膜
厚を含めて約300−400nm程度残すようにドライエッチン
グを施し凹部32を形成する〔第１図（ｆ）〕。

ここでは、BPSG膜30とBPSG膜27のドライエッチング
を、平行平板型プラズマエッチング装置を用いて、ガス
種CHF₃,He,O₂でガス混合比は各々４対５対１で総ガス流
量100cc/min,RF電力500W,エッチング時間40秒で行なっ
た。

BPSG増27をシリコン基板21か約300−400nm残すために
エッチング時間を制御して行なっており、このような方
法で制御することによって±10％程度のバラツキで凹部
32を形成することができる。

このように凹部32の形成は通常のドライエッチングで
安定的に信頼度の高いプロセスで実現できる。

また、この凹部32の中に形成されているBPSG膜27また
は酸化膜26の残膜厚があまり厚くなると後の工程で形成
する配線となるアルミニウム合金の段差被覆性の改善に
対する効果が減少してしまうことになるため、安定的に
信頼性の高いドライエッチングプロセスを用いることが
必要である。

さらに、ポリサイド配線層29にもアルミニウム合金配
線36をコンタクトさせる場合には、凹部32内部にポリサ
イド配線層29が横切った形状となるためポリサイド配線
層29の側壁が急峻な段差となってしまうためにアルミ合
金段差被覆性が悪くなる。このためポリサイド配線層29
を完全に含んでしまうような領域に凹部32が形成されな
いようにレジスト31パターンの形成位置を考慮する必要
がある。

ただし、拡散層25とコンタクトさせる場合には、ポリ
サイド配線層29を完全に含んでしまうことがなければ良
いのである。このため微細な配線間にも大きな窓の幅を
持つ凹部32を形成できる。この凹部32の窓幅は２〜３μ
ｍ程度が適当であって、あまり小さいと凹部32の側壁が
切り立った形状となるため後の工程で配線のアルミニウ
ム合金を形成したときにその段差被覆性の改善される量
が少なくなってしまう。逆に大きすぎると、凹部32内部
にポリサイド配線層29が横切った形状となるためポリサ
イド配線層29の側壁が急峻な段差となってしまうために
アルミ合金段差被覆性が悪くなったり、アルミニウム合
金配線層の下地平坦度が悪くなる。このため小さい場合
でも約1.5μｍ程度、大きい場合でも約５μｍ程度が望
ましい。

次に、フォトレジスト31を除去した後に再度BPSG膜33
をCVDを用いて膜厚400nm程度堆積する。

ここで用いたBPSG膜33中の不純物濃度はボロンが4wt
％、リンが5wt％のものを用いている。

ここで用いるBPSG膜33の不純物濃度でボロンの濃度を
以前の２つのBPSG膜27,30より増やしているのは先程で
も述べたように、ボロンとリンの濃度が増すとBPSG膜33
の溶融温度が下がり低温でフローさせることができるか
らである。

しかし、あまりボロン濃度が高いとBPSG膜33の吸湿性
が高くなり、膜の組成が不安定になるという問題が生じ
る。

また、あまりリン濃度が高いとアルミ合金配線を腐食
させるという問題が生じる。

すなわち、ここではエッチングが終了した時のBPSG膜
27表面から上層のBPSG膜30の表面までの高さすなわち凹
部32の深さは約400−500nm程度であるので、堆積したBP
SG膜33の段差被覆性が良く、十分にフローして段差部で
の形状が滑らかなものになるようにボロン濃度を増やし
て用いている。

またこの時のBPSG膜33の膜厚は先ほど述べたように凹
部32の中にある残膜厚があまり厚くなると後の工程で形
成する配線となるアルミニウム合金の段差被覆性の改善
にたいする効果が減少してしまうことを考慮して設定さ
れている。

この後、窒素雰囲気中で900℃,60分で熱処理を施しBP
SG膜30および33をフローさせ基板表面を平坦化する〔第
１図（ｇ）〕。

熱処理によって凹部32の段差や配線による段差が十分
に緩和され、次工程のアルミニウム合金配線の断線やブ
リッジ（電気的短絡）が防止される。

また、BPSG膜33の堆積前の凹部32に、酸化膜26が残存
していなくともBPSG膜33を堆積することで次工程でコン
タクト孔を開けることができる。

ただし、完全に酸化膜26やゲート酸化膜23が除去され
ている状態ではBPSG膜33を直接シリコン基板21上に形成
するとBPSG膜33をフローする時の熱処理によってシリコ
ン基板21中に不純物が拡散するという問題が生じるため
凹部32の酸化膜26やゲート酸化膜23を除去してしまうこ
とは良くない。

次に、BPSG膜33上にフォトレジスト34を塗布・露光・
現像して所定のフォトレジスト34パターンを形成する
〔第１図（ｈ）〕。

このフォトレジスト34は凹部32内に設けられる。すな
わちBPSG膜33が形成された凹部32の開口幅より小さくな
るように設定されるが、単に開口幅より小さければ同じ
だけの効果が得られるというものではない。

このことを説明するために第２図に第１図（ｈ）の円
Ａ領域の拡大断面図を示す。第２図で、“L"はフォトレ
ジスト34のパターンの幅が広い時のパターン幅、“l"は
フォトレジスト34のパターンの幅が狭い時のパターン
幅、また“H"はパターン幅が“L"の時のコンタクト孔の
側壁の高さ、“h"はパターン幅が“l"の時のコンタクト
孔の側壁の高さを示している。

BPSG膜33上のフォトレジスト34のパターン幅が広すぎ
る（第２図中で幅Ｌ）場合には、BPSG膜33の側壁部分を
多少削ってしまうことになるがこのようなフォトレジス
ト34のパターンを用いてエッチングを行なうとコンタク
ト部の実際の高さはＨとなる。本発明ではシリコン基板
21表面からBPSG膜33までの高さが約500nm程度である
が、この例では500nm以上の高さになってしまい次工程
のアルミ合金の段差被覆性は悪くなる。

また、フォトレジスト34のパターンで形成されるコン
タクト孔と多結晶シリコンゲート層24aとの間に適当な
間隔を確保することができず、半導体素子の高密度化が
困難になる。

また、一方、BPSG膜33上のフォトレジスト34のパター
ン幅が狭すぎる（第２図中で幅ｌ）場合には、BPSG膜33
の底面の平坦部分にフォトレジスト34のパターンが形成
されており、その時の高さｈはシリコン基板21表面から
のBPSG膜33までの高さに等しく約500nm程度である。し
かし、この例ではフォトレジスト34のパターン幅ｌが小
さいため、ｌの値が小さくなるにつれてコンタクト孔内
のアスペクト比は大きくなるため次工程のアルミ合金の
段差被覆性は悪くなる。

以上のことから、フォトレジスト34のパターン幅は最
小でBPSG膜33の膜厚程度、また最大では凹部32の幅から
BPSG膜33の膜厚の２倍程度の値を引いた幅であると最も
効果がある。すなわちこのような最大，最小の範囲外で
は各々の値から離れるにつれて本発明の効果は減少して
行く。

次に、フォトレジスト34のパターンをマスクにして凹
部32内の残存しているBPSG膜27と酸化膜26とゲート酸化
膜23をエッチングしてコンタクト孔35aを形成する。こ
れと同時に、ポリサイド配線層29とコンタクトを取るた
めに形成されたフォトレジスト34のパターンで窓開けし
た領域のBPSG膜33とBPSG膜30をエッチングしてコンタク
ト孔35bが形成される〔第１図（ｉ）〕。

ここでコンタクト孔35bはポリサイド配線層29上に形
成されるBPSG膜30,33の膜厚が薄いためコンタクト孔35b
内のアスペクト比は低くなる。

また、第１図（ｇ）においてBPSG30,33を熱処理し、
フローさせる工程は、コンタクト孔35aを形成した後で
も可能ではあるが、この場合はBPSG30,33からボロン、
リンが外方拡散し、シリコン基板表面に付着して汚染の
原因になる。さらに、BPSG30,33のフローによってコン
タクト孔35aが埋まる可能性もあり、好ましくない。

最後に、シリコン基板21全面にアルミニウム合金配線
層36を形成し、通常のフォトリソグラフィを用いて所定
領域を窓開けし、アルミニウム合金配線層36のパターン
を形成する〔第１図（ｊ）〕。

ここで、アルミ合金配線層36の形成はスパッタリング
によって膜厚0.8μｍ堆積してある。

またエッチングは反応性イオンエッチングを用いてい
る。

以上の実施例で形成した半導体装置では、コンタクト
孔（凹部32）の上部の開口幅を大きく取ることができる
ため、アルミ合金配線層36を被着するときに生じるシャ
ドーイング効果（アスペクト比が大きく、切り立った側
壁を持つパターンの場合、斜め方向から堆積された物は
側壁に堆積して目的の基板面に堆積されないような現
象）が低減される。このためコンタクト孔35aの開口部
の側壁におけるアルミニウム合金配線層36の被覆性は大
幅に改善され、コンタクト抵抗の低減やコンタクト部で
信頼性の高いアルミ合金配線層36が形成できる。

また、コンタクト孔35aの底面部が精度良く開口でき
るため、コンタクト孔35a幅が狭くなってもアルミニウ
ム合金配線層36との接続が確実に行なえる。またさら
に、半導体素子を高密度に集積してもコンタクト孔35a
とゲート電極24の適当な間隔を確保できる。

第１の実施例ではアルミニウム合金配線層36がシリコ
ン基板21中に形成された拡散層25と直接コンタクトする
場合に本発明方法を適用した例を示したが、第１層目の
BPSG層27上に形成されたポリサイド配線層29とアルミニ
ウム合金配線層36をコンタクト孔35bを介して接続する
場合にはポリサイド配線層29上のBPSG膜30,33の膜厚が
薄いため、従来の形成方法を用いても配線の信頼性は保
たれる場合が多い。

しかし、MOS型半導体素子の高集積化に伴ってコンタ
クト孔35bが微細化され、コンタクト孔35bのアスペクト
比が高くなると第５図の従来の技術に示した場合と同じ
ように十分な段差被覆性を持つ配線を形成することが困
難になる。

このような問題を解決するためには、ポリサイド配線
層29とアルミニウム合金配線層36を接続するためのコン
タクト孔35bに対しても本発明の方法を適用すればよ
い。

第３図に本発明の第２の実施例として、第１図に示し
た拡散層25にアルミニウム合金配線層36をコンタクトさ
せる場合に本発明の方法を用いて、同時にアルミニウム
合金配線層36をポリサイド配線層29にもコンタクトさせ
た時の素子断面図を示す。

第３図に付されている図面番号は第１図と同じ番号を
用いている。

シリコン基板21に形成された拡散層25の上と同時に、
BPSG膜27上に形成されたポリサイド配線層29の上にもコ
ンタクト孔を形成する場合、第１図（ｆ）に示したよう
にBPSG膜30の上にフォトレジスト31を塗布・露光・現像
してMOS型半導体素子すなわち拡散層25上のコンタクト
位置およびポリサイド配線層29上のコンタクト位置に窓
を開け、この後、フォトレジストパターン31をマスクと
してBPSG膜30をドライエッチングで除去する。

この時第１図の実施例ではBPSG膜がシリコン基板21か
ら酸化膜26の膜厚を含めて約300−400nm程度残るように
ドライエッチングを施し凹部32を形成したが、ポリサイ
ド配線層29上に同条件のドライエッチングを施して凹部
32を作ると凹部32内部をポリサイド配線層29が横切った
形状となるため、ポリサイド配線層29の側壁と凹部の側
壁との間に急峻な段差が形成され、信頼性を悪化させ
る。このため、凹部32を形成するためのドライエッチン
グは、ポリサイド配線層29の上面部が露出する前に止め
る。

この後、第３図に示すようにシリコン基板21全面にBP
SG膜33を形成する。この後、BPSG膜33上にフォトレジス
トパターン34を形成しドライエッチングを用いてBPSG膜
33にコンタクト孔35a,35bを形成し、その上にアルミニ
ウム合金配線層36を形成する。

しかし、ここではコンタクト孔35a内のアルミニウム
合金配線層36の被覆度を考慮すれば、BPSG膜がシリコン
基板21から酸化膜26の膜厚を含めて約300−400nm程度残
るようにドライエッチングを施し凹部32を形成する必要
があることから、ポリサイド配線層29がシリコン基板21
からあまり高い位置にある時に用いることはコンタクト
孔35a内のアルミニウム合金配線層36の薄膜化に伴う素
子の劣化を招く原因となる。このため、酸化膜26やBPSG
膜27の膜厚を薄くしてポリサイド配線層29をよりシリコ
ン基板21近くに設けることや、シリコン基板21表面のコ
ンタクト孔35aのアスペクト比が小さくできるようにコ
ンタクト孔幅を大きくすること、またはBPSG膜30または
33のポリサイド配線層29とコンタクトする領域のBPSG膜
30,33の膜厚を選択的に厚くしてやることで何等問題な
く本発明が実現でき十分な効果が得られる。

第４図には、本発明の第３の実施例として、第１図に
示した拡散層25にアルミニウム合金配線層36をコンタク
トさせる場合に同時にアルミニウム合金配線層36を多結
晶シリコンゲート層24a,24bにもコンタクトさせた時の
素子断面図を示す。但し、第４図では、多結晶シリコン
ゲート層24bとのコンタクトが行なわれている部分の断
面を示している。

第４図に付されている図面番号は第１図と同じ番号を
用いている。

ここで多結晶シリコンゲート層24a,24bは各々の膜厚
がたかだか0.5μｍ程度であるため第１の実施例に示し
た方法をそのまま用いて実現でき十分な効果が得られ
る。

なお、第３図，第４図の実施例においても、第１図の
実施例と同様に、（１）凹部の開口幅を1.5μｍ〜５μ
ｍの範囲内に設定すること、（２）コンタクト孔の開口
幅を、最小でBPSG膜33の膜厚程度、最大で凹部の開口幅
からBPSG膜33の膜厚の２倍の値を引いた程度に設定する
こと等はいずれも有効である。

また、第１図，第３図，第４図に示したいずれの実施
例においても、層間絶縁膜はBPSG膜に限るものではなく
リンを含んだ酸化膜（PSG）や砒素を含んだ酸化膜（AsS
G）を用いても良い。

また、凹部及び孔を形成するエッチング処理は、ドラ
イエッチングに限らず異方性エッチングであれば良い。

また、上記いずれの実施例においても、凹部の底面に
１つのコンタクト孔を形成する場合について述べたが、
凹部と凹部の間隔が狭いときは複数の凹部を１つの凹部
で形成し、その凹部の底面に複数のコンタクト孔を形成
することも可能である。

また、以上の説明では、コンタクト形状を孔とした
が、溝のような形状でも、また、配線層数は２層配線以
上であれば同様の効果が得られる。

発明の効果以上説明したように、本発明の製造方法によれば、コ
ンタクト孔の上部にある凹部の開孔寸法を大きく取るこ
とにより、コンタクト開孔部の側壁における配線層の被
覆度は改善され、コンタクト抵抗の低減や配線層の断線
を防止することができ、半導体装置の信頼性を向上させ
る効果が奏される。

【図面の簡単な説明】

第１図（ａ）〜（ｊ）は本発明の第１の実施例における
半導体装置の製造方法を示す工程順断面図、第２図は第
１図（ｈ）の要部拡大図、第３図は本発明の第２の実施
例により得られた半導体装置の断面図、第４図は本発明
の第３の実施例により得られた半導体装置の断面図、第
５図（ａ）〜（ｆ）は従来の半導体装置の製造方法を示
す工程順断面図である。 21……シリコン基板、22……選択酸化膜、23……ゲート
酸化膜、24a,24b……多結晶シリコンゲート層、25……
拡散層、26……酸化膜、27,30,33……BPSG膜、29……ポ
リサイド配線層、31,34……フォトレジストパターン、3
2……凹部、35a,35b……コンタクト孔、36……アルミニ
ウム合金配線層。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭58−42254（ＪＰ，Ａ) 特開昭63−253661（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上の第１の配線層を含む面上
に、不純物を含み，表面のほぼ平坦な第１の絶縁膜を形
成する工程；前記第１の絶縁膜上に第２の配線層を形成して、この第
２の配線層に窓を形成する工程；前記第２の配線層を覆う全面に不純物を含む第２の絶縁
膜を形成する工程；前記第２の絶縁膜の前記第２の配線層の前記窓部上に、
その窓の開口幅より大きい開口幅の開口のレジストマス
クを形成する工程；前記レジストマスク及び前記第２の配線層の前記窓を利
用して、前記第２の絶縁膜及び前記第１の絶縁膜の中間
の深さまでを選択除去して凹部を形成する工程；前記凹部を覆うように前記第１の絶縁膜及び前記第２の
配線層上に不純物を含む第３の絶縁膜を形成した後、熱
処理する工程；前記凹部の底面部にある前記第１及び第３の絶縁膜に、
前記凹部の開口幅より小さい開口幅のコンタクト孔を形
成する工程；前記第３の絶縁膜の一部及び前記コンタクト孔を覆う第
３の配線層を形成する工程；を備えた半導体装置の形成方法。
【請求項２】前記コンタクト孔の開口幅を、最小で前記
第３の絶縁膜の膜厚と同じ幅，最大で前記凹部の開口幅
から前記第３の絶縁膜の膜厚の２倍の値を差し引いたも
のと同じ幅，の範囲に設定することを特徴とする特許請
求の範囲第１項に記載の半導体装置の製造方法。
【請求項３】前記凹部の底面部に、複数のコンタクト孔
を形成することを特徴とする特許請求の範囲第１項に記
載の半導体装置の製造方法。
【請求項４】半導体基板上の第１の配線層のうちの１つ
の配線部分をマスクとして自己整合的に前記半導体基板
内に不純物拡散領域を形成する工程；前記第１の配線層及び前記半導体基板上の全面を覆う第
１の絶縁膜を形成する工程；前記第１の絶縁膜上に前記不純物拡散領域部に対応する
所定窓を有する配線部分とこれとは離間した他の配線部
分を含む第２の配線層を形成する工程；前記第１の絶縁膜及び前記第２の配線層上に第２の絶遠
膜を形成する工程；前記不純物拡散領域上の前記第２の絶縁膜及び前記第２
の配線層の前記他の配線部分上の前記第２の絶縁膜に、
それぞれ、前記第２の絶縁膜の中間の厚みで前記第２の
配線層に達する，第１、第２の凹部を形成する工程；前記第１、第２の凹部を覆い前記第２の絶縁膜上に、不
純物を含む第３の絶縁膜を形成した後、熱処理する工
程；前記第１の凹部の底面部にある前記第１、第２及び第３
の全ての絶縁膜に、前記不純物拡散領域に達する，前記
第１の凹部の開口幅より小さい開口幅の第１のコンタク
ト孔を形成する工程；前記第２の凹部の底面部にある前記第３の絶縁膜に前記
第２の配線層に達する，前記第２の凹部の開口幅より小
さい開口幅の第２のコンタクト孔を形成する工程；前記第３の絶縁膜の一部及び前記第１、第２の凹部内の
前記第１、第２のコンタクト孔を覆う第３の配線層を形
成する工程；を備えた半導体装置の形成方法。
【請求項５】前記第１及び第２のコンタクト孔の開口幅
を、最小で前記第３の絶縁膜の膜厚と同じ幅，最大で前
記凹部の開口幅から前記第３の絶縁膜の膜厚の２倍の値
を差し引いたものと同じ幅，の範囲に設定することを特
徴とする特許請求の範囲第４項に記載の半導体装置の製
造方法。
【請求項６】前記第１又は第２の凹部の底面部に、複数
のコンタクト孔を形成することを特徴とする特許請求の
範囲第４項に記載の半導体装置の製造方法。
【請求項７】半導体基板上の第１の配線層のうちの１つ
の配線部分をマスクとして自己整合的に前記半導体基板
内に不純物拡散領域を形成する工程；前記第１の配線層及び前記半導体基板上の全面を覆う第
１の絶縁膜を形成する工程；前記第１の絶縁膜上に前記不純物拡散領域部に対応する
所定窓を有する第２の配線層を形成する工程；前記第１の絶縁膜及び前記第２の配線層上に第２の絶縁
膜を形成する工程；前記不純物拡散領域上の前記第１、第２の絶縁膜及び前
記第１の配線層の他の配線部分上の前記第１、第２の絶
縁膜に、それぞれ、前記第１の絶縁膜の中間の厚みで前
記第１の配線層に達する，第１、第２の凹部を形成する
工程；前記第１、第２の凹部を覆い前記第２の絶縁膜上の全面
に、不純物を含む第３の絶縁膜を形成した後、熱処理す
る工程；前記第１の凹部の底面部にある前記第１及び第３の絶縁
膜に、前記不純物拡散領域に達する，前記第１の凹部の
開口幅より小さい開口幅の第１のコンタクト孔を形成す
る工程；前記第２の凹部の底面部にある前記第３の絶縁膜に、前
記第１の配線層に達する，前記第２の凹部の開口幅より
小さい開口幅の第２のコンタクト孔を形成する工程；前記第３の絶縁膜の一部及び前記第１、第２の凹部内の
前記第１、第２のコンタクト孔を覆う第３の配線層を形
成する工程；を備えた半導体装置の形成方法。
【請求項８】前記第１及び第２のコンタクト孔を同一工
程で形成することを特徴とする特許請求の範囲第４項又
は第７項に記載の半導体装置の製造方法。
【請求項９】前記第１及び第２のコンタクト孔の開口幅
を、最小で前記第３の絶縁膜の膜厚と同じ幅，最大で前
記凹部の開口幅から前記第３の絶縁膜の膜厚の２倍の値
を差し引いたものと同じ幅，の範囲に設定することを特
徴とする特許請求の範囲第７項に記載の半導体装置の製
造方法。
【請求項１０】前記第１又は第２の凹部の底面部に、複
数のコンタクト孔を形成することを特徴とする特許請求
の範囲第７項に記載の半導体装置の製造方法。