JPH07230968A

JPH07230968A - 半導体装置の製造方法

Info

Publication number: JPH07230968A
Application number: JP2050594A
Authority: JP
Inventors: Hiroshi Miyatake; 浩宮武; Tetsuo Sato; 哲夫佐藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-02-17
Filing date: 1994-02-17
Publication date: 1995-08-29

Abstract

(57)【要約】【目的】コンタクト面積を広く確保でき、かつコンタ
クトホール側壁から導電層が露出することのないコンタ
クトホールを自己整合的に形成する。【構成】ｐ型半導体基板１の表面にｎ型ソース／ドレ
イン領域７を有するＭＯＳトランジスタ１０が形成され
る。ｎ型ソース／ドレイン領域７上を覆うようにエッチ
ングストッパ層１９が形成される。エッチングストッパ
層１９上に、その上部表面が平坦化された層間酸化膜２
１が形成される。層間酸化膜２１に異方性エッチングが
施されて、溝２１ａが形成される。溝２１ａの側壁と底
壁とが等方的にエッチングされ、エッチングストッパ層
１９の表面が露出する。露出するエッチングストッパ層
１９をエッチングすることによって、ｎ型ソース／ドレ
イン領域７の一部表面が露出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より特定的には、自己整合的にコンタクトホー
ルを製造する方法に関するものである。

【０００２】

【従来の技術】近年のデバイスの高集積化に伴い、パタ
ーンサイズが微細化され、写真製版でのアライメントず
れに対するマージンが減少している。そのため、半導体
基板を露出させるコンタクトホールの形成方法として、
周囲のパターンを利用し、コンタクトホールを自己整合
的に形成するセルフアライメント法が提案されている。

【０００３】その提案されているコンタクトホールの形
成方法を従来の半導体装置の製造方法として以下に説明
する。

【０００４】図１３〜図１８は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図１３を
参照して、シリコン基板３０１の表面にたとえばＬＯＣ
ＯＳ（Local Oxidation of Silicon ）により素子分離
酸化膜３０３が形成される。またこれとともに、素子分
離酸化膜３０３の下面に接するようにｐ⁺チャネルカッ
ト領域３０５が形成される。

【０００５】この素子分離酸化膜３０３とｐ⁺チャネル
カット領域３０５とにより分離された領域に、ゲート酸
化膜３０９とゲート電極層３１１とシリコン酸化膜３１
３とがパターニングされて形成される。このゲート電極
層３１１と素子分離酸化膜３０３とをマスクとしてイオ
ン注入が施される。これにより、１対のｎ^-不純物領域
３０７ａがゲート電極層３１１の真下の領域を挟むよう
にｐ型半導体基板３０１の表面に形成される。ゲート電
極層３１１の側壁を覆うように側壁酸化膜３１５が形成
される。この側壁酸化膜３１５と素子分離酸化膜３０３
とをマスクとしてイオン注入が施される。これにより、
１対のｎ⁺不純物領域３０７ｂが形成される。

【０００６】このｎ^-不純物領域３０７ａとｎ⁺不純物
領域３０７ｂとにより、ＬＤＤ（Lightly Doped Drain
）構造を有するｎ型ソース／ドレイン領域３０７が形
成される。これら１対のｎ型ソース／ドレイン領域３０
７とゲート酸化膜３０９とゲート電極層３１１とにより
ｎＭＯＳ（Metal Oxide Semiconductor ）トランジスタ
３１０が構成される。

【０００７】このｎＭＯＳトランジスタ３１０を覆うよ
うに表面全面に薄いシリコン酸化膜３１７とシリコン窒
化膜よりなるエッチングストッパ層３１９とが積層して
形成される。このエッチングストッパ層３１９の表面全
面にシリコン酸化膜３２１が形成され、シリコン酸化膜
３２１の表面が平坦化される。

【０００８】図１４を参照して、層間酸化膜３２１の平
坦化された表面上にフォトレジストが塗布され、露光・
現像される。これにより、ｎ型ソース／ドレイン領域３
０７の上方にホールパターン３２５ｂを有するレジスト
パターン３２５ａが形成される。このレジストパターン
３２５ａをマスクとして、層間酸化膜３２１にＲＩＥ
（Reactive Ion Etching）による異方性エッチングが施
される。

【０００９】図１５を参照して、この異方性エッチング
により、ホールパターン３２５ｂ真下に孔３２１ａが形
成され、エッチングストッパ層３１９の一部表面が露出
する。この露出するエッチングストッパ層３１９に、孔
３２１ａを通じて異方性エッチングが施される。

【００１０】図１６を参照して、このエッチングによ
り、薄いシリコン酸化膜３１７の表面が露出する。この
露出する薄いシリコン酸化膜３１７に異方性エッチング
が施される。

【００１１】図１７を参照して、このエッチングによ
り、ｎ型ソース／ドレイン領域３０７の一部表面を露出
させるコンタクトホール３２１ｄが形成される。この
後、レジストパターン３２５ａが除去される。

【００１２】図１８を参照して、コンタクトホール３２
１ｄを通じて露出するｎ型ソース／ドレイン領域３０７
の表面に接するように、表面全面にたとえばドープト多
結晶シリコン層３２３が形成される。このドープト多結
晶シリコン層３２３は、写真製版技術およびエッチング
技術によりパターニングされて、所望の形状を有する導
電層３２３が形成される。

【００１３】

【発明が解決しようとする課題】この提案された従来の
製造方法は、自己整合的にコンタクトホールを形成する
ため、写真製版技術による制約が少なく、かつ、図１８
に示すコンタクト面積Ｓ ₁₁を大きく確保できるという利
点を有する。

【００１４】しかし、従来の製造方法では、厚い膜厚の
層間酸化膜３２１を一度にエッチング除去するため、ゲ
ート電極がコンタクトホールから露出するという問題点
があった。以下、そのことについて詳細に説明する。

【００１５】コンタクトホールを形成するには、図１４
に示すように、まず層間酸化膜３２１上にレジストパタ
ーン３２５ａを形成する必要がある。レジストパターン
３２５ａのホールパターン３２５ｂは、フォトレジスト
を露光・現像させることで形成される。このホールパタ
ーン３２５ｂの形成時において、層間酸化膜３２１の上
部表面に大きな段差が存在すると、露光時における焦点
深度の制約などにより、ホールパターン３２５ｂに形状
不良が生じる。この形状不良が生じたホールパターン３
２５ｂを通じてコンタクトホールを形成すると、コンタ
クトホールに開口不良などが生じてしまう。それゆえ、
層間酸化膜３２１の上部表面を平坦化する必要がある。

【００１６】しかし、層間酸化膜３２１の上部表面を平
坦化すると、層間酸化膜３２１の膜厚の厚い部分と薄い
部分とが顕著に生じる。すなわち、図１３に示すｎ型ソ
ース／ドレイン領域３０７真上の膜厚Ｔ_Aは厚くなる
が、ゲート電極３１１真上の膜厚Ｔ_Bは比較的薄くな
る。

【００１７】このように、層間酸化膜３２１の膜厚の不
均一が生じると、エッチングにより膜厚の厚い領域の層
間酸化膜３２１が完全に除去される前に、膜厚の薄い領
域の層間酸化膜３２１が除去されてしまう。つまり、図
１４、図１５の異方性エッチングにより、層間酸化膜３
２１が膜厚Ｔ_Bだけ除去された時点で、まずゲート電極
層３１１真上のエッチングストッパ層３１９（領域
Ｐ₁）が露出する。この後、層間酸化膜３２１の残りの
膜厚（Ｔ_A−Ｔ_B）をエッチングする間中、このエッチ
ングストッパ層３１９はエッチングされ続ける。

【００１８】また、一般に、層間酸化膜３２１にエッチ
ングを施す場合、層間酸化膜３２１の膜厚の２０％程度
のオーバーエッチングが施される。このため、このオー
バーエッチングを含むエッチングによって、ゲート電極
層３１１真上のエッチングストッパ層３１９が完全に除
去される恐れがある。この場合には、図１９の領域Ｐ ₂
に示すようにコンタクトホール３２１ｅからゲート電極
層３１１表面が露出してしまう。

【００１９】具体的には、図１３に示す層間酸化膜３２
１のｎ型ソース／ドレイン領域３０７真上の膜厚Ｔ_Aが
４０００〜５０００Åで、ゲート電極層３１１真上の膜
厚Ｔ _Bが１０００〜２０００Å、シリコン酸化膜３１３
の膜厚Ｔ_Cが１０００〜１５００Å、シリコン酸化膜３
１７の膜厚が３００Å程度、エッチングストッパ層３１
９の膜厚Ｔ_Dが５００Å程度となるように各膜が形成さ
れる。

【００２０】また、層間酸化膜３２１のようなシリコン
酸化膜のエッチングでは、反応性ガスとして一般にＣＨ
Ｆ₃，ＣＨ₄，Ａｒの組合されたガスが用いられる。こ
こではたとえば、反応性ガス：ＣＨＦ₃とＯ₂とが全体
で１００ｓｃｃｍとなるように混合されたガス、反応性
ガスのチャンバ内でのガス圧：８パスカル（Ｐａ）、出
力：１５００Ｗの条件下で層間酸化膜３２１のエッチン
グが行なわれたとする。このエッチング条件下では、シ
リコン酸化膜（層間酸化膜３２１）のシリコン窒化膜
（エッチングストッパ層３１９）に対するエッチング選
択比は２程度である。

【００２１】図１３を参照して、層間酸化膜３２１を上
記の条件でエッチングした場合、ゲート電極層３１１表
面が露出しない条件は、ｎ型ソース／ドレイン領域３０
７上の膜厚Ｔ_Aに２０％のオーバーエッチングを施した
エッチング量（１．２×Ｔ_A）が、ゲート電極層３１１
真上の各層の厚み（Ｔ_B、Ｔ_C、Ｔ_D）の和より小さく
なることである。すなわち、１．２×Ｔ_A＜Ｔ_B＋Ｔ_C
＋２×Ｔ_D を満たせばよい。

【００２２】なお、１．２×Ｔ_Aは、層間酸化膜３２１
に約２０％程度のオーバーエッチングが施されることを
考慮したものである。また２×Ｔ_Dは、エッチングスト
ッパ層３１９の層間酸化膜３２１に対するエッチング選
択比が２程度であることを考慮したものである。

【００２３】ところが、上記条件下では、１．２×Ｔ_A
は４８００〜６０００Åとなり、Ｔ _B＋Ｔ_C＋２×Ｔ_D
は、（１０００〜２０００）＋１８００＋１０００＝３
８００〜４８００Åとなる。

【００２４】つまり、上記の条件下では、図１９の領域
Ｐ₁に示すように、コンタクトホール３２１ｅからゲー
ト電極層３１１の表面が常に露出することとなる。この
状態でコンタクトホール３２１ｅを通じてｎ型ソース／
ドレイン領域３０７と接するように導電層３２３が形成
されると、導電層３２３とゲート電極層３１１とがショ
ートしてしまう。

【００２５】このゲート電極層３１１のコンタクトホー
ル３２１ｅからの露出を防止するためシリコン酸化膜３
１３などの膜厚を大きくすることが考えられる。しか
し、シリコン酸化膜３１３などの膜厚を大きくすると、
層間酸化膜３２１の上部表面の段差が大きくなってしま
う。それゆえ、層間酸化膜３２１の上部表面の平坦化が
困難となり、上述したコンタクトホールの開口不良など
が生じてしまう。

【００２６】このように種々の制約から各部の寸法およ
び条件が規定される実際の半導体装置の製造方法に従来
の製造方法を適用した場合、コンタクトホール３２１ｅ
からゲート電極層３１１の表面が露出しないようにする
ことは困難であった。

【００２７】それゆえ、本発明の目的は、コンタクトホ
ールから導電層を露出させることなく、自己整合的にコ
ンタクトホールを形成できる半導体装置の製造方法を提
供することである。

【００２８】

【課題を解決するための手段】本発明の一の局面に従う
半導体装置の製造方法は、以下の工程を備えている。

【００２９】まず半導体基板の主表面に導電領域が形成
され、導電領域を挟むように半導体基板の主表面上に１
対の配線層が形成される。そして配線層の側壁を覆う側
壁絶縁層が形成される。そして導電領域、１対の配線層
および側壁絶縁層上を覆うようにエッチングストッパ層
が形成される。そして導電領域、１対の配線層および側
壁絶縁層を覆うようにエッチングストッパ層上に絶縁層
が形成される。そして絶縁層を異方的にエッチングする
ことにより導電領域の上方に絶縁層からなる側壁と底壁
とを有する溝が形成される。そして溝の側壁および底壁
を等方的にエッチングすることにより、エッチングスト
ッパ層の導電領域の真上と側壁絶縁層の側壁とを覆う部
分の表面が露出される。そして露出するエッチングスト
ッパ層をエッチングすることによって、導電領域の一部
表面を露出させる孔が形成される。この孔の絶縁層部分
の開口径は、孔が導電領域に接する部分の開口径よりも
大きい。

【００３０】本発明の好ましい局面に従う半導体装置の
製造方法では、絶縁層はシリコン酸化膜を含み、エッチ
ングストッパ層はシリコン窒化膜を含む。

【００３１】本発明の好ましい他の局面に従う半導体装
置の製造方法では、配線層は、不純物が導入された多結
晶シリコンよりなる。

【００３２】本発明の他の局面に従う半導体装置の製造
方法は、以下の工程を備えている。まず半導体基板の主
表面に導電領域が形成される。そして導電領域と接する
ように、半導体基板の主表面上に導電層がパターニング
によって形成される。そしてパターニングされた導電層
を覆うように半導体基板の主表面上に絶縁層が形成され
る。そして絶縁層の上部表面が平坦化される。そして平
坦化された絶縁層の上部表面がパターニングされた導電
層の表面が露出するまでエッチングされる。

【００３３】本発明の好ましい局面に従う半導体装置の
製造方法では、絶縁層の上部表面を平坦化する工程は、
絶縁層を不純物が導入されたシリコン酸化膜により形成
する工程と、熱処理を施して、絶縁層をリフローさせる
工程とを有する。

【００３４】

【作用】本発明の一の局面に従う半導体装置の製造方法
では、絶縁層の比較的膜厚の厚い部分に異方性エッチン
グによって溝が形成される。これにより、溝の底壁の真
下に位置する絶縁層の膜厚が小さくされる。このため、
溝の底壁真下に位置する絶縁層を異方性エッチングする
ときのエッチング量が少なくてよい。よって、この等方
性エッチングではエッチングストッパ層の膜厚が失われ
る部分は生じ難い。また等方性エッチングでは、エッチ
ングストッパ層に対するシリコン酸化膜（絶縁層）のエ
ッチング速度比、いわゆるエッチング選択比をたとえば
１００程度と大きく設定することも可能である。それゆ
え、この等方性エッチングでエッチングストッパ層の膜
厚が失われることは一層防止できる。したがって、絶縁
層のエッチング時に、エッチングストッパ層の下層にあ
るゲート電極層などの配線層がコンタクトホールから露
出することは防止される。

【００３５】本発明の他の局面に従う半導体装置の製造
方法では、コンタクトホールを形成するための絶縁層を
形成する前に導電領域に接するように導電層が形成され
る。このため、絶縁層に写真製版技術によりコンタクト
ホールを形成する必要はなく、コンタクトホール形成時
のエッチングも必要ない。それゆえ、このエッチング時
にゲート電極層表面がコンタクトホールから露出するこ
とはない。

【００３６】

【実施例】以下、本発明の実施例について図に基づいて
説明する。

【００３７】実施例１図１〜図５は、本発明の第１の実施例における半導体装
置の製造方法を工程順に示す概略断面図である。本実施
例の製造方法は、まず図１３に示す従来の製造方法の工
程を経る。この後、平坦化された層間酸化膜２１（３２
１）の上部表面にフォトレジストが塗布され、露光・現
像される。

【００３８】図１を参照して、これにより層間酸化膜２
１の上部表面上に所定の形状を有するレジストパターン
２５ａが形成される。このレジストパターン２５ａをマ
スクとして層間酸化膜２１に異方性エッチングが施され
る。

【００３９】この異方性エッチングの条件は、反応性ガ
ス：ＣＨＦ₃とＯ₂とを全体で１００ｓｃｃｍとなるよ
うに混合したガス、チャンバ内における反応性ガスの圧
力：８パスカル（Ｐａ）、出力：１５００Ｗである。

【００４０】このエッチングにより所定深さＬ_Eを有す
る溝２１ａが層間酸化膜２１に形成される。この溝２１
ａは、層間酸化膜２１からなる側壁と底壁とを有する。
このエッチングに際して、溝２１ａの底壁からエッチン
グストッパ層１９の表面までの距離Ｌ_Fは１００ｎｍ以
下となるように制御される。この後、レジストパターン
２５ａを残したまま、溝２１ａに等方性エッチングが施
される。

【００４１】この等方性エッチングは、弗酸（ＨＦ）が
混合水溶液全体の３体積％となるように弗酸水溶液とフ
ッ化アンモニウム（ＮＨ₄Ｆ）とが混合された液により
行なわれる。また、そのエッチング時間は約１分間であ
る。

【００４２】図２を参照して、この等方性のウェットエ
ッチングにより、溝２１ａの側壁および底壁が、横方向
および深さ方向にエッチング除去される。これにより、
層間酸化膜２１の比較的膜厚の厚い領域Ｒ_Aおよび比較
的膜厚の薄い領域Ｒ_Bの真下に位置するエッチングスト
ッパ層１９の表面を露出する孔２１ｂが形成される。な
お、この孔２１ｂの開口径は、図１に示す溝２１ａの開
口径に比べて２００ｎｍ程度拡大される。この後、レジ
ストパターン２５ａが除去される。

【００４３】なお、上記の等方性エッチング条件下で
は、シリコン窒化膜に対するシリコン酸化膜のエッチン
グ速度比は１００程度である。

【００４４】次に、孔２１ｂを通じて、エッチングスト
ッパ層１９に異方性エッチングが施される。この異方性
エッチングでは、平行平板型エッチング装置により、Ｃ
ＨＦ ₃とＣＦ₄とＯ₂との混合ガスが用いられる。この
ときのエッチングストッパ層１９のエッチング速度は３
００ｎｍ／ｍｉｎ．程度である。

【００４５】図３を参照して、このエッチングにより、
薄いシリコン酸化膜１７の表面が露出する。この後、薄
いシリコン酸化膜１７に異方性エッチングが施される。

【００４６】図４を参照して、このエッチングにより、
ｎ型ソース／ドレイン領域７の一部表面が露出する。こ
れにより、ｎ型ソース／ドレイン領域７の表面に達する
コンタクトホール２１ｄが形成される。このコンタクト
ホール２１ｄの層間酸化膜２１部分の開口径は、ｎ型ソ
ース／ドレイン領域７に接する部分の開口径よりも大き
い。またこの層間酸化膜２１の部分に形成される開口径
は、１対のゲート電極層１１間の距離とほぼ同じ寸法で
ある。

【００４７】なお、薄いシリコン酸化膜１７のエッチン
グ条件は、エッチングストッパ層１９のエッチング条件
でエッチングすることもできる。このエッチング条件下
における薄いシリコン酸化膜１７のエッチング速度は２
００ｎｍ／ｍｉｎ．程度である。

【００４８】図５を参照して、コンタクトホール２１ｄ
から露出するｎ型ソース／ドレイン領域７と接するよう
に、不純物が導入された多結晶シリコン膜２３が形成さ
れる。このドープト多結晶シリコン膜２３は、写真製版
技術およびエッチング技術によりパターニングされる。
これにより、所望の形状を有する導電層２３が形成され
る。

【００４９】本実施例では、図１に示すように、層間酸
化膜２１の比較的膜厚の厚い領域Ｒ _Aに、一旦、異方性
エッチングによって溝２１ａが形成される。これによ
り、溝２１ａの底壁真下に位置する層間酸化膜２１の膜
厚Ｌ_Fが１００Å程度と小さくされる。このため、溝の
底壁真下に位置する絶縁層を等方性エッチングするとき
のエッチング量は少なくてよい。よって、この等方性エ
ッチングではエッチングストッパ層１９の膜厚が完全に
失われる部分は生じ難い。

【００５０】またこの等方性エッチングをウェットエッ
チングにより行なう場合には、シリコン窒化膜（エッチ
ングストッパ層１９）に対するシリコン酸化膜（層間酸
化膜２１）のエッチング速度比、いわゆるエッチング選
択比をたとえば１００程度と大きく設定することも可能
である。それゆえ、この等方性エッチングでエッチング
ストッパ層１９の膜厚が失われることは一層防止され得
る。したがって、層間酸化膜２１のエッチング時に、エ
ッチングストッパ層１９の下層にあるゲート電極層１１
がコンタクトホール２１ｄから露出することは防止され
る。

【００５１】また本実施例の製造方法における等方性エ
ッチングでは、溝２１ａの底壁のみならず側壁も同量だ
け除去される。このため、溝２１ａの開口径は拡大され
る。それゆえ、孔２１ｂから露出するエッチングストッ
パ層１９の面積を大きくすることができる。ゆえに、こ
の孔２１ｂを通じてエッチングストッパ層１９と薄いシ
リコン酸化膜１７とエッチングすることにより得られる
コンタクト径は比較的大きく確保することができる。し
たがって、図５に示すようにｎ型ソース／ドレイン領域
７と導電層２３との接触抵抗は抑制される。

【００５２】なお、本実施例では、異方性エッチングと
等方性エッチングとの双方を併用することによりコンタ
クトホール２１ｄが形成されるが、コンタクトホールを
異方性エッチングのみにより形成することも考えられ
る。しかし、この場合、コンタクト面積を本実施例のよ
うに大きく確保することができない。以下、そのことに
ついて詳細に説明する。

【００５３】異方性エッチングのみで形成する場合、図
６を参照して、まずレジストパターン２５ａをマスクと
して、層間酸化膜２１が、エッチングストッパ層１９の
表面が露出するまで異方性エッチングされる。この後、
エッチングストッパ層１９と薄いシリコン酸化膜１７と
が順次、異方性エッチングされる。

【００５４】この方法によれば、コンタクトホール２１
ａの開口径Ｌ₁を大きくすればするほど、コンタクトホ
ール２１ａとゲート電極層１１との間の距離Ｌ₂が小さ
くなる。この場合、写真製版時におけるマスクの重ね合
わせずれによってコンタクトホールの中心（一点鎖線Ｎ
−Ｎ）が所望の位置から少しでもずれると、従来の製造
方法と同様、ゲート電極層１１の表面がコンタクトホー
ルから露出してしまう。このようにコンタクトホールの
開口径Ｌ₁を所定値以上に大きくできないため、コンタ
クトホール２１ａの底壁において露出するｎ型ソース／
ドレイン領域７の面積（コンタクト面積）を本実施例の
ごとく大きく確保することができない。

【００５５】なお、図１、図２で用いられるマスクの材
料として、本実施例ではレジストについて説明したが、
材料はレジストに限られず多結晶シリコンなどであって
もよい。

【００５６】また、本実施例では、図２で示す等方性エ
ッチングにウェットエッチングを用いた場合について説
明したが、ＮＦ₃ガスによるドライエッチングを用いて
もよい。このドライエッチングを用いる場合、ダウンフ
ロー型の等方性ドライエッチング装置により、ウェハ基
板を−５０℃以下に冷却し、ＮＦ₃ガスを用いることに
よりエッチングが行なわれる。このエッチングにおい
て、エッチングストッパ層１９に多結晶シリコン膜を用
いた場合、エッチングストッパ層１９（多結晶シリコン
膜）に対する層間酸化膜（シリコン酸化膜）２１のエッ
チング速度比が２０以上となる。

【００５７】実施例２図７〜図１２は、本発明の第２の実施例における半導体
装置の製造方法を工程順に示す概略断面図である。まず
図７を参照して、ｐ型半導体基板１０１の表面上にゲー
ト酸化膜１０９と、ゲート電極層１１１と、シリコン酸
化膜１１３とが積層されて所望の形状にパターニングさ
れる。

【００５８】このゲート電極層１１１などをマスクとし
てイオン注入などを行なうことにより、ｐ型半導体基板
１０１の表面にｎ^-不純物領域１０７ａが形成される。
ゲート電極層１１１の側壁を覆うように側壁酸化膜１１
５が形成される。この側壁酸化膜１１５とゲート電極層
１１１とをマスクとしてイオン注入などを行なうことに
よりｎ⁺不純物領域１０７ｂが形成される。このｎ^-不
純物領域１０７ａと形ｎ⁺不純物領域１０７ｂとにより
ＬＤＤ構造を有するｎ型ソース／ドレイン領域１０７が
形成される。このｎ型ソース／ドレイン領域７と、ゲー
ト酸化膜１０９と、ゲート電極層１１１とによりｎＭＯ
Ｓトランジスタ１１０が構成される。

【００５９】このｎＭＯＳトランジスタ１１０上を覆う
ように薄いシリコン酸化膜１１７が形成される。表面全
面にフォトレジスト１２１ａが塗布され、露光・現像さ
れる。これにより、所望の形状を有するレジストパター
ン１２１ａが形成される。このレジストパターン１２１
ａをマスクとして薄いシリコン酸化膜１１７にＲＩＥな
どによりドライエッチングが施される。

【００６０】図８を参照して、このエッチングにより、
ｎ型ソース／ドレイン領域１０７の一部表面を露出させ
る孔１１７ａが形成される。この後、レジストパターン
１２１ａが除去される。

【００６１】図９を参照して、表面全面に不純物が導入
された多結晶シリコン膜１２３ａが、孔１１７ａを通じ
てｎ型ソース／ドレイン領域１０７と接するように堆積
される。このドープト多結晶シリコン膜１２３ａの上部
表面上にフォトレジストが塗布され、露光・現像され
る。これにより孔１１７ａの真上に略円柱形状を有する
レジストパターン１２１ｂが形成される。このレジスト
パターン１２１ｂをマスクとしてＲＩＥなどによるドラ
イエッチングによって、ドープト多結晶シリコン膜１２
３ａがエッチングされる。

【００６２】図１０を参照して、このエッチングによ
り、孔１１７ａを通じてｎ型ソース／ドレイン領域１０
７と接するように、略円柱形状を有する導電層１２３が
形成される。この導電層１２３を覆うように表面全面に
たとえばシリコン酸化膜よりなる絶縁層１２５ａが形成
される。この絶縁層１２５ａの上部表面上にＳＯＧ（Sp
in On Glass ）膜１２５ｂが塗布され、その上部表面が
平坦化される。この後、ＳＯＧ膜１２５ｂおよび絶縁層
１２５ａにエッチバックが施される。

【００６３】図１１を参照して、これにより、その上部
表面が平坦化された絶縁層１２５ｃが得られる。引続
き、絶縁層１２５ｃに導電層１２３の表面が露出するま
でエッチバックが施される。

【００６４】図１２を参照して、これにより、絶縁層１
２５から、導電層１２３の上部表面が露出する。

【００６５】本実施例の製造方法によれば、導電領域
（たとえばｎ型ソース／ドレイン領域１０７）と接する
導電層が形成された後、この導電層を覆うように絶縁層
が形成される。さらに、この絶縁層にエッチバックが施
されて、絶縁層から導電層が露出する。このため、絶縁
層に写真製版技術などによってコンタクトホールが形成
されることはない。よって、コンタクトホール形成時に
おける写真製版によってマスクの重ね合わせずれが生じ
ることはなく、ゆえに、コンタクトホール開口時にコン
タクトホールからゲート電極層表面が露出することもな
い。

【００６６】また、本実施例の製造方法によれば、絶縁
層１２５の平坦化された上部表面を保持しつつ、ｎ型ソ
ース／ドレイン領域１０７とのコンタクトを安定かつ確
実に形成することができる。

【００６７】なお、図１０に示すプロセスで層間酸化膜
の上部表面を平坦化する方法として、ＳＯＧ膜１２５ｂ
を形成した後全面エッチバックする方法について説明し
たが、リフローにより平坦化してもよい。すなわち、層
間酸化膜にたとえばボロン（Ｂ）、リン（Ｐ）などの不
純物を導入し、比較的高温でリフローすることにより層
間酸化膜の上部表面を平坦化することも可能である。

【００６８】

【発明の効果】本発明の一の局面に従う半導体装置の製
造方法では、絶縁層に異方性エッチングと等方性エッチ
ングの双方を併用することによりコンタクトホールが形
成される。このため、絶縁層の下に設けられるエッチン
グストッパ層の膜厚が完全に失われる部分は生じ難くな
る。したがって、絶縁層のエッチング時にエッチングス
トッパ層の下層にあるゲート電極層などの導電層がコン
タクトホールから露出することは防止される。

【００６９】本発明の他の局面に従う半導体装置の製造
方法では、コンタクトホールを形成するための絶縁層を
形成する前に、導電領域に接するように導電層が形成さ
れる。このため、絶縁層に写真製版技術によりコンタク
トホールを形成する必要はなく、このコンタクトホール
からゲート電極層表面が露出することはない。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。

【図２】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。

【図３】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。

【図４】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図である。

【図５】本発明の第１の実施例における半導体装置の製
造方法の第５工程を示す概略断面図である。

【図６】コンタクトホールを異方性エッチングのみで形
成した場合の様子を示す概略断面図である。

【図７】本発明の第２の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。

【図８】本発明の第２の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。

【図９】本発明の第２の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。

【図１０】本発明の第２の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。

【図１１】本発明の第２の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。

【図１２】本発明の第２の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。

【図１３】従来の半導体装置の製造方法の第１工程を示
す概略断面図である。

【図１４】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。

【図１５】従来の半導体装置の製造方法の第３工程を示
す概略断面図である。

【図１６】従来の半導体装置の製造方法の第４工程を示
す概略断面図である。

【図１７】従来の半導体装置の製造方法の第５工程を示
す概略断面図である。

【図１８】従来の半導体装置の製造方法の第６工程を示
す概略断面図である。

【図１９】従来の半導体装置の製造方法による弊害を説
明するための概略断面図である。

【符号の説明】

１、１０１ｐ型半導体基板７、１０７ｎ型ソース／ドレイン領域１１ゲート電極層１５側壁絶縁層１９エッチングストッパ層２１層間酸化膜２１ａ溝２１ｂ孔２１ｄコンタクトホール１２３導電層１２５絶縁層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 21/336

Claims

【特許請求の範囲】

【請求項１】半導体基板の主表面に導電領域を形成
し、前記導電領域を挟むように前記半導体基板の主表面
上に１対の配線層を形成する工程と、前記配線層の側壁を覆う側壁絶縁層を形成する工程と、前記導電領域、１対の前記配線層および前記側壁絶縁層
上を覆うようにエッチングストッパ層を形成する工程
と、前記導電領域、１対の前記配線層および前記側壁絶縁層
を覆うように前記エッチングストッパ層上に絶縁層を形
成する工程と、前記絶縁層を異方的にエッチングすることにより、前記
導電領域の上方に前記絶縁層からなる側壁と底壁とを有
する溝を形成する工程と、前記溝の側壁および底壁を等方的にエッチングすること
により、前記エッチングストッパ層の前記導電領域の真
上と前記側壁絶縁層の側壁とを覆う部分の表面を露出さ
せる工程と、露出する前記エッチングストッパ層をエッチングするこ
とによって、前記導電領域の一部表面を露出させる孔を
形成する工程とを備え、前記孔の前記絶縁層部分の開口径は、前記孔が前記導電
領域に接する部分の開口径よりも大きい、半導体装置の
製造方法。
【請求項２】前記絶縁層はシリコン酸化膜を含み、前
記エッチングストッパ層はシリコン窒化膜を含む、請求
項１に記載の半導体装置の製造方法。
【請求項３】前記配線層は、不純物が導入された多結
晶シリコンよりなる、請求項１に記載の半導体装置の製
造方法。
【請求項４】半導体基板の主表面に導電領域を形成す
る工程と、前記導電領域と接するように、前記半導体基板の主表面
上に導電層をパターニングによって形成する工程と、パターニングされた前記導電層を覆うように前記半導体
基板の主表面上に絶縁層を形成する工程と、前記絶縁層の上部表面を平坦化する工程と、平坦化された前記絶縁層の上部表面をパターニングされ
た前記導電層の表面が露出するまでエッチングする工程
とを備えた、半導体装置の製造方法。
【請求項５】前記絶縁層の上部表面を平坦化する工程
は、前記絶縁層を不純物が導入されたシリコン酸化膜により
形成する工程と、熱処理を施して、前記絶縁層をリフローさせる工程とを
有する、請求項４に記載の半導体装置の製造方法。