JP2971085B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2971085B2
JP2971085B2 JP2029560A JP2956090A JP2971085B2 JP 2971085 B2 JP2971085 B2 JP 2971085B2 JP 2029560 A JP2029560 A JP 2029560A JP 2956090 A JP2956090 A JP 2956090A JP 2971085 B2 JP2971085 B2 JP 2971085B2
Authority
JP
Japan
Prior art keywords
gate electrode
gate
oxide film
gate electrodes
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2029560A
Other languages
English (en)
Other versions
JPH03235336A (ja
Inventor
宏幸 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2029560A priority Critical patent/JP2971085B2/ja
Priority to US07/653,312 priority patent/US5139962A/en
Publication of JPH03235336A publication Critical patent/JPH03235336A/ja
Application granted granted Critical
Publication of JP2971085B2 publication Critical patent/JP2971085B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8236—Combination of enhancement and depletion transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 この発明は、第１のゲート電極と第２のゲート電極を
交互に設けて複数のMOS型トランジスタが縦続接続され
た構成の半導体装置の製造方法に関するものである。
（従来の技術） 上記半導体装置の従来の製造方法を第３図に示し、以
下説明する。
まず第３図（Ａ）に示すように、シリコン基板１を部
分的に酸化してフィールド酸化膜２を形成する。次に、
基板１表面に第１のゲート酸化膜３を形成した後、全面
にリンなどの不純物を含む多結晶シリコンを堆積させ、
これをホトリソ・エッチング法でパターニングすること
により第１のゲート電極４を２つ間隔ａで形成する。
次に、第１のゲート電極４で覆われていない部分の第
１のゲート酸化膜３を除去した後、そこに第３図（Ｂ）
に示すように第２のゲート酸化膜５を熱酸化で形成す
る。この時、第１のゲート電極４の側面および上面にも
同時に酸化膜６が形成される。この酸化膜６は、第１の
ゲート電極４と次の第２のゲート電極の間を絶縁する働
きをする。次に全面にリンなどの不純物を含む多結晶シ
リコンを堆積させた後、これをホトリソ・エッチング法
でパターニングすることにより、前記第１のゲート電極
４の隣りに順次位置するように一対の第２のゲート電極
７を形成する。ここで、第２のゲート電極７相互を完全
に分離するために要する間隔を第３図（Ｂ）にｂで示
す。さらに、第１のゲート電極４と第２のゲート電極７
の重なりをｃで示す。
その後、第３図（Ｃ）に示すようにゲート電極部の全
体の両側に位置するようにして、ソース・ドレインに相
当する拡散層８を基板１内に形成する。その後、ゲート
電極4,7と後述の金属配線との短絡を防止するための絶
縁膜９を基板上の全面に形成した後、この絶縁膜および
第２のゲート酸化膜５に前記拡散層８上において電極引
出し用開口部10を形成する。
次に、配線金属を全面に被着した後、これをホトリソ
・エッチング法でパターニングすることにより、第３図
（Ｄ）に示すように、前記開口部10を通して拡散層８に
接続される金属配線11を形成する。
以上で、第１のゲート電極４と第２のゲート電極７を
交互に設けて複数のMOS型トランジスタが縦続接続され
た半導体装置が完成する。
（発明が解決しようとする課題） しかるに、上記のような従来の製造方法では、第１の
ゲート電極４に対する第２のゲート電極７の位置をマス
ク合わせ（フォトリソグラフィ）で決めているので、第
３図（Ｂ）にｃとして示したマスク合わせ余裕が必要に
なるという問題点がある。そして、そのため、第１のゲ
ート電極４のソース・ドレイン方向の長さL1（第３図
（Ａ）に示す）の最小値は、フォトリソグラフィ技術で
第２のゲート電極７を分離するのに要する距離ｂと2cと
の和、すなわちL1＝ｂ＋2cとなり、これは高集積化する
上で問題となる。
この発明は上記の点に鑑みなされたもので、マスク合
わせ余裕ｃ（第３図（Ｂ）参照）を不要とし、その結果
第１のゲート電極の長さを小さくして高集積化を図るこ
とができるMOS型トランジスタ縦続接続の半導体装置の
製造方法を提供することを目的とする。
（課題を解決するための手段） この発明は、第１と第２のゲート電極を交互に設けて
複数のMOS型トランジスタが縦続接続された構成の半導
体装置の製造方法において、第２のゲート電極を第１の
ゲート電極に対して自己整合で形成するようにしたもの
である。特にエッチバック法を利用して自己整合化を可
能とするものである。詳細には次のような製造方法とす
る。
この発明では、まず半導体基板上に第１のゲート絶縁
膜を形成し、その上に第１のゲート電極を所定間隔に複
数個形成する。次に、その第１のゲート電極相互間の基
板表面に第２のゲート絶縁膜を形成し、かつ第１のゲー
ト電極の上面および側面に絶縁膜を形成する。その後、
表面形状に沿う形で全面に多結晶半導体層を形成し、さ
らにその上にマスク層を形成して表面を平坦にする。そ
の後、マスク層を、第１のゲート電極上の多結晶半導体
層が露出するまでエッチバックして、マスク層を第１の
ゲート電極相互間の凹部に残す。その後、その残存マス
ク層をマスクとして多結晶半導体層をエッチングするこ
とにより、第１のゲート電極相互間に多結晶半導体を第
２のゲート電極として残す。
（作 用） 上記この発明においては、第２のゲート電極が第１の
ゲート電極に対して自己整合で形成される。したがっ
て、第１のゲート電極の、第２のゲート電極に対する合
わせ余裕は不要となり、その結果第１のゲート電極の長
さは小さくできる。
（実施例） 以下その発明の実施例を図面を参照して説明する。第
１図はこの発明の第１の実施例を示し、まずこの第１の
実施例について説明する。
第１の実施例では、まず第１図（Ａ）に示すようにシ
リコン基板21を部分的に酸化してフィールド酸化膜22を
形成する。次に、そのフィールド酸化膜22で囲まれた基
板21の露出表面に第１のゲート酸化膜23を形成した後、
全面にリンなどの不純物を含む多結晶シリコンを0.4μ
ｍ厚に堆積させ、それをホトリソ・エッチング法でパタ
ーニングすることにより２つの第１のゲート電極24を1.
0μｍの間隔で形成する。
次に、第１のゲート電極24で覆われていない部分の第
１のゲート酸化膜23を除去した後、それにより露出した
基板表面に第１図（Ｂ）に示すように酸化膜25（２つの
第１のゲート電極24間の酸化膜25は第２のゲート酸化膜
となる）を熱酸化で形成する。この時、第１のゲート電
極24の上面および側面も同時に酸化されて、酸化膜26が
形成される。
次に、同第１図（Ｂ）に示すように、基板21上の全面
に表面形状に沿う形で、リンなどの不純物を含む多結晶
シリコン層27を0.2μｍ厚に堆積させる。その後、その
上にレジスト28を0.5μｍ厚に堆積させて表面を平坦と
する。その後、そのレジスト28を、同第１図（Ｂ）に示
すように、前記２つの第１のゲート電極24上の多結晶シ
リコン層27が露出するまでエッチバックする。
次に、前記２つの第１のゲート電極24間の凹部および
２つの第１のゲート電極24外側の凹部に残存したレジス
ト28をマスクとして多結晶シリコン層27を異方性エッチ
ングすることにより、第１図（Ｃ）に示すように２つの
第１のゲート電極24間に第２のゲート電極として多結晶
シリコンパターン29を形成し、かつ２つの第１のゲート
電極24外側に将来除去されるところの多結晶シリコンパ
ターン30を形成する。その後、同図のようにレジスト28
を除去する。
次に、フォトリソ・エッチング法を用いて不要な多結
晶シリコンパターン30を除去する。この時、フォトリソ
グラフィにおけるマスク合わせは、第１のゲート電極24
上の全領域をマスク合わせ余裕としてラフに容易に行え
る。
次に、第１のゲート電極24と第２のゲート電極（多結
晶シリコンパターン29）をマスクとしてヒ素などの不純
物をイオン打込みすることにより、２つの第１のゲート
電極24の外側部分に対応する基板21内、および第１のゲ
ート電極24と第２のゲート電極（多結晶シリコンパター
ン29）間のすき間に対応する部分の基板21内に、第１図
（Ｄ）に示すようにソース・ドレインとしての拡散層31
を形成する。
その後、基板21上の全面に同第１図（Ｄ）に示すよう
に層間絶縁用の絶縁膜32を形成する。そして、その絶縁
膜32と酸化膜25に、２つの第１のゲート電極24の外側に
おける拡散層31上で電極引出し用の開口部33をホトリソ
・エッチング法で形成する。最後に、配線金属を被着
し、それをフォトリソ・エッチング法でパターニングす
ることにより、前記開口部33を介して前記拡散層32に接
続される金属配線34を形成する。以上で複数のMOS型ト
ランジスタが縦続接続された半導体装置が完成する。
第２図はこの発明の第２の実施例を示す。次にこの第
２の実施例について説明する。
まず第２図（Ａ）に示すように、シリコン基板41を部
分的に酸化してフィールド酸化膜42を形成する。次に、
そのフィールド酸化膜42で囲まれた基板41の露出表面に
第１のゲート酸化膜43を形成した後、全面にリンなどの
不純物を含む多結晶シリコンを0.2μｍ厚に堆積させ、
さらにその上にCVD法により酸化膜を0.2μｍ厚に堆積さ
せる。その後、その酸化膜と多結晶シリコンをフォトリ
ソ・エッチング法でパターニングすることにより、上面
に酸化膜44を有する残存多結晶シリコンからなる第１の
ゲート電極45を２つ、同第２図（Ａ）に示すように所定
間隔で形成する。
次に、第１のゲート電極45で覆われていない部分の第
１のゲート酸化膜43を除去した後、それにより露出した
基板表面に第２図（Ｂ）に示すように酸化膜46（２つの
第１のゲート電極45間の酸化膜46は第２のゲート酸化膜
となる）を熱酸化で形成する。この時、第１のゲート電
極45の側面も同時に酸化されて酸化膜47が形成される。
しかる後、基板41上の全面に同第２図（Ｂ）に示すよ
うに、リンなどの不純物を含む多結晶シリコン層48を１
μｍ〜1.5μｍほど堆積させ、表面を平坦とする。
しかる後、多結晶シリコン層48を、第２図（Ｃ）に示
すように前記２つの第１のゲート電極45上の酸化膜44が
露出するまでエッチバックする。これにより、多結晶シ
リコン層48は、２つの第１のゲート電極45間に第２のゲ
ート電極49として残る。さらには２つの第１のゲート電
極45の外側部分に多結晶シリコンパターン50として残
る。なお、このエッチバック時、酸化膜44は第１のゲー
ト電極45にダメージを入れない役をする。
しかる後、フォトリソ・エッチング法を用いて不要な
多結晶シリコンパターン50を除去する。この時、フォト
リソグラフィにおけるマスク合わせは、第１のゲート電
極45上の全領域をマスク合わせ余裕としてラフに容易に
行える。
次に、第１のゲート電極45と第２のゲート電極49をマ
スクとしてヒ素やリンなどの不純物をイオン打込み法で
注入することにより、一対の第１のゲート電極45の外側
部分に対応する基板41内に、第２図（Ｄ）に示すように
ソース・ドレインとしての拡散層51を形成する。
その後、基板41上の全面に同第２図（Ｄ）に示すよう
に層間絶縁用の絶縁膜52を形成する。そして、その絶縁
膜52と酸化膜46に前記拡散層51上において電極引出し用
の開口部53をホトリソ・エッチング法で形成する。最後
に、配線金属を被着し、それをフォトリソ・エッチング
法でパターニングすることにより、前記開口部53を介し
て前記拡散層51を接続される金属配線54を形成する。
なお、この第２の実施例において、第２図（Ａ）のよ
うに第１のゲート酸化膜43上に第１のゲート電極45と酸
化膜44からなるパターンを複数個形成後、さらにCVD法
により全面に酸化膜を堆積させ、続いてその酸化膜を異
方性エッチングでエッチングすれば、前記パターン（第
１のゲート電極45と酸化膜44）の側面に酸化膜のサイド
ウォールを形成することができる。そして、以後第２の
実施例と同様の工程（ただし、酸化膜47は形成されな
い）を進めて半導体装置を完成させれば、この場合は、
第２の実施例で一部危惧される第１のゲート電極45と第
２のゲート電極49間でのリーク電流を完全に除去するこ
とができる。
（発明の効果） 以上詳細に説明したようにこの発明の製造方法によれ
ば、第１と第２のゲート電極を交互に設けて複数のMOS
型トランジスタが縦続接続された構成の半導体装置の製
造方法において、第２のゲート電極を第１のゲート電極
に対して自己整合で形成できる。したがって、第１のゲ
ート電極の、第２のゲート電極に対する合わせ余裕を不
要にでき、その結果として第１のゲート電極の長さを小
さくして高集積化を図ることができる。
【図面の簡単な説明】
第１図はこの発明の半導体装置の製造方法の第１の実施
例を示す工程断面図、第２図はこの発明の第２の実施例
を示す工程断面図、第３図は従来の半導体装置の製造方
法を示す工程断面図である。 21……シリコン基板、23……第１のゲート酸化膜、24…
…第１のゲート電極、25……酸化膜、26……酸化膜、27
……多結晶シリコン層、28……レジスト、29……多結晶
シリコンパターン、41……シリコン基板、43……第１の
ゲート酸化膜、44……酸化膜、45……第１のゲート電
極、46……酸化膜、47……酸化膜、48……多結晶シリコ
ン層、49……第２のゲート電極。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に第１のゲート絶縁膜を形成
    し、その上に第１のゲート電極を所定間隔に複数個形成
    する工程と、 その第１のゲート電極相互間の基板表面に第２のゲート
    絶縁膜を形成し、かつ第１のゲート電極の上面および側
    面に絶縁膜を形成する工程と、 その後、表面形状に沿う形で全面に多結晶半導体層を形
    成し、さらにその上にマスク層を形成して表面を平坦に
    する工程と、 その後、マスク層を、第１のゲート電極上の多結晶半導
    体層が露出するまでエッチバックして、マスク層を第１
    のゲート電極相互間の凹部に残す工程と、 その残存マスク層をマスクとして多結晶半導体層をエッ
    チングすることにより、第１のゲート電極相互間に多結
    晶半導体層を第２のゲート電極として残す工程とを具備
    してなる半導体装置の製造方法。
JP2029560A 1990-02-13 1990-02-13 半導体装置の製造方法 Expired - Fee Related JP2971085B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2029560A JP2971085B2 (ja) 1990-02-13 1990-02-13 半導体装置の製造方法
US07/653,312 US5139962A (en) 1990-02-13 1991-02-11 MOS fabrication method with self-aligned gate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2029560A JP2971085B2 (ja) 1990-02-13 1990-02-13 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH03235336A JPH03235336A (ja) 1991-10-21
JP2971085B2 true JP2971085B2 (ja) 1999-11-02

Family

ID=12279525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2029560A Expired - Fee Related JP2971085B2 (ja) 1990-02-13 1990-02-13 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US5139962A (ja)
JP (1) JP2971085B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5245212A (en) * 1989-12-26 1993-09-14 Texas Instruments Incorporated Self-aligned field-plate isolation between active elements
US5272117A (en) * 1992-12-07 1993-12-21 Motorola, Inc. Method for planarizing a layer of material
US5639688A (en) * 1993-05-21 1997-06-17 Harris Corporation Method of making integrated circuit structure with narrow line widths
US6346446B1 (en) * 1998-06-01 2002-02-12 Massachusetts Institute Of Technology Methods of forming features of integrated circuits using modified buried layers

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ZA852396B (en) * 1984-04-10 1985-11-27 M & T Chemicals Inc Liquid coating composition for producing high quality,high performance fluorine-doped tin oxide coating
FR2573919B1 (fr) * 1984-11-06 1987-07-17 Thomson Csf Procede de fabrication de grilles pour circuit integre
NL8501339A (nl) * 1985-05-10 1986-12-01 Philips Nv Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
JPH06101483B2 (ja) * 1985-11-27 1994-12-12 三菱電機株式会社 電荷転送装置の製造方法
JPS63244882A (ja) * 1987-03-31 1988-10-12 Rohm Co Ltd 電荷結合素子の製造方法
JPH074733B2 (ja) * 1988-09-10 1995-01-25 茨城県 加工監視装置
US5017515A (en) * 1989-10-02 1991-05-21 Texas Instruments Incorporated Process for minimizing lateral distance between elements in an integrated circuit by using sidewall spacers
US4994405A (en) * 1989-11-21 1991-02-19 Eastman Kodak Company Area image sensor with transparent electrodes

Also Published As

Publication number Publication date
US5139962A (en) 1992-08-18
JPH03235336A (ja) 1991-10-21

Similar Documents

Publication Publication Date Title
JPH06181262A (ja) 半導体装置の自己整合型コンタクトの製造方法
JP3229665B2 (ja) Ｍｏｓｆｅｔの製造方法
JP2971085B2 (ja) 半導体装置の製造方法
US5620911A (en) Method for fabricating a metal field effect transistor having a recessed gate
JPH03263330A (ja) 半導体装置
JPH08181223A (ja) 半導体装置の製造方法
JP3088556B2 (ja) 半導体装置の製法
JPH01272161A (ja) Ｍｏｓ型ｆｅｔの製造方法
JP2870131B2 (ja) 半導体装置の製造方法
JP2516429B2 (ja) 半導体装置の製造方法
JPH07230968A (ja) 半導体装置の製造方法
JPH09213949A (ja) 半導体装置の製造方法
JP2594121B2 (ja) 半導体装置の製造方法
JPS6020909B2 (ja) 電荷結合素子の製造方法
JPH07112066B2 (ja) 半導体集積回路装置およびその製造方法
JPH0369168A (ja) 薄膜電界効果トランジスタ
KR100280528B1 (ko) 반도체 장치의 내부배선 형성방법
JPH11354787A (ja) 半導体装置の製造方法
JPH02267943A (ja) Ｍｉｓ型半導体装置の製造方法
JPH0475346A (ja) 半導体装置の製造方法
JPH1126756A (ja) 半導体装置の製造方法
JPS6161546B2 (ja)
JPH0377376A (ja) 半導体装置の製造方法
JPS6386476A (ja) 半導体集積回路装置の製造方法
JPH02305467A (ja) 半導体集積回路の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070827

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080827

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees