JPS6020909B2 - 電荷結合素子の製造方法 - Google Patents
電荷結合素子の製造方法Info
- Publication number
- JPS6020909B2 JPS6020909B2 JP6920275A JP6920275A JPS6020909B2 JP S6020909 B2 JPS6020909 B2 JP S6020909B2 JP 6920275 A JP6920275 A JP 6920275A JP 6920275 A JP6920275 A JP 6920275A JP S6020909 B2 JPS6020909 B2 JP S6020909B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- transfer gate
- insulating film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Description
【発明の詳細な説明】
本発明は電荷結合素子（以下ＣＣＤと称する）の製造方
法に関するものであり、さらに詳しく述べるならば３相
ＣＣＤの製造に特に適した製法に関するものである。
法に関するものであり、さらに詳しく述べるならば３相
ＣＣＤの製造に特に適した製法に関するものである。
従来の３相ＣＣＤは転送電極間にギャップが介在してい
たため、３相ＣＣＤの動作が不安定になりまた周辺回路
のＭＯＳトランジスタのスイッチング動作が遅いことの
ほかに、３ミク。
たため、３相ＣＣＤの動作が不安定になりまた周辺回路
のＭＯＳトランジスタのスイッチング動作が遅いことの
ほかに、３ミク。
ン以下のギャップを作ることが製造技術上必ずしも容易
でないなどの多くの問題点があった。これらの欠点を解
消する方法として米国のＢＴＬ社より転送電極に埋込み
多結晶シリコンを使用してギャップを実効的になくする
方法が提案されている。
でないなどの多くの問題点があった。これらの欠点を解
消する方法として米国のＢＴＬ社より転送電極に埋込み
多結晶シリコンを使用してギャップを実効的になくする
方法が提案されている。
この方法は多結晶シリコンへの不純物拡散を３回に分け
て実施するために、工程数が長く、多結晶シリコン皮膜
が荒れまた最初に多結晶シリコンに拡散した不純物が基
板につき抜けるおそれがある。本発明の目的は、多結晶
シリコン転送電極を用いる方法の欠点を解消することで
ある。
て実施するために、工程数が長く、多結晶シリコン皮膜
が荒れまた最初に多結晶シリコンに拡散した不純物が基
板につき抜けるおそれがある。本発明の目的は、多結晶
シリコン転送電極を用いる方法の欠点を解消することで
ある。
本発明は、シリコン基板上に形成された第１の絶縁膜上
に第１の多結晶シリコン層を形成し「 これをパターニ
ングして互いに所定の間隔を置いて離間し且つ電荷転送
領域上に配置された複数の第１転送ゲート電極用の多結
晶シリコン層を形成する工程と、少なくとも該複数の第
１転送ゲート電極用の多結晶シリコン層間の領域上の該
第１の絶縁膜を、多結晶シリコンをマスクとして、選択
的にエッチング除去して該シリコン基板を選択的に露出
させる工程と、露出されたシリコン基板上及び該複数の
第１転送ゲート電極用の多結晶シリコン層の表面に第２
の絶縁膜７を形成する工程と、該第２の絶縁膜上に第２
の多結晶シリコン層を形成し、これをパターニングし、
各第１転送ゲート電極用の多結晶シリコン層間の領域そ
れぞれに、一端が隣合う第１転送ゲート電極用の多結晶
シリコン層上に重豊し、池端が隣合う第１転送ゲート電
極用の多結晶シリコン層と離間した第２転送ゲート電極
用の多結晶シリコン層を形成する工程と、複数の該第２
転送ゲート電極用の多結晶シリコン層下以外の部分の該
第２の絶縁膜を、多結晶シリコンをマスクとして、選択
的にエッチング除去して該シリコン基板を選択的に露出
させると共に該第１転送ゲート電磁を露出させる工程と
、露出したシリコン基板上及び該第１及び第２転送ゲー
ト電極用の多結晶シリコン層の表面に第３の絶縁膜を形
成する工程と、該第３の絶縁膜上に第３の多結晶シリコ
ン層を形成し、これをパターニングして該第１転送ゲー
ト電極用の多結晶シリコン層と該第２転送ゲート露極用
の多結晶シリコン層との間の領域それぞれに、一端が第
１転送ゲート電極用の多結晶シリコン層上に重豊し且つ
他端が第２転送ゲート電極用の多結晶シリコン層上に童
畳した第３転送ゲート電極用の多結晶シリコン層を形成
する工程と、多結晶シリコンをマスクとして、第３の絶
縁膜を選択的にエッチングし、第１、第２、第３の転送
ゲート電極用の多結晶シリコン層が露出されると同時に
第３の絶縁膜にドレィン形成用関孔を形成し、しかる後
不純物が多結晶シリコン層に導入されると共にドレィン
領域を形成する工程とが含まれることを特徴とする電荷
結合素子の製造方法にある。
に第１の多結晶シリコン層を形成し「 これをパターニ
ングして互いに所定の間隔を置いて離間し且つ電荷転送
領域上に配置された複数の第１転送ゲート電極用の多結
晶シリコン層を形成する工程と、少なくとも該複数の第
１転送ゲート電極用の多結晶シリコン層間の領域上の該
第１の絶縁膜を、多結晶シリコンをマスクとして、選択
的にエッチング除去して該シリコン基板を選択的に露出
させる工程と、露出されたシリコン基板上及び該複数の
第１転送ゲート電極用の多結晶シリコン層の表面に第２
の絶縁膜７を形成する工程と、該第２の絶縁膜上に第２
の多結晶シリコン層を形成し、これをパターニングし、
各第１転送ゲート電極用の多結晶シリコン層間の領域そ
れぞれに、一端が隣合う第１転送ゲート電極用の多結晶
シリコン層上に重豊し、池端が隣合う第１転送ゲート電
極用の多結晶シリコン層と離間した第２転送ゲート電極
用の多結晶シリコン層を形成する工程と、複数の該第２
転送ゲート電極用の多結晶シリコン層下以外の部分の該
第２の絶縁膜を、多結晶シリコンをマスクとして、選択
的にエッチング除去して該シリコン基板を選択的に露出
させると共に該第１転送ゲート電磁を露出させる工程と
、露出したシリコン基板上及び該第１及び第２転送ゲー
ト電極用の多結晶シリコン層の表面に第３の絶縁膜を形
成する工程と、該第３の絶縁膜上に第３の多結晶シリコ
ン層を形成し、これをパターニングして該第１転送ゲー
ト電極用の多結晶シリコン層と該第２転送ゲート露極用
の多結晶シリコン層との間の領域それぞれに、一端が第
１転送ゲート電極用の多結晶シリコン層上に重豊し且つ
他端が第２転送ゲート電極用の多結晶シリコン層上に童
畳した第３転送ゲート電極用の多結晶シリコン層を形成
する工程と、多結晶シリコンをマスクとして、第３の絶
縁膜を選択的にエッチングし、第１、第２、第３の転送
ゲート電極用の多結晶シリコン層が露出されると同時に
第３の絶縁膜にドレィン形成用関孔を形成し、しかる後
不純物が多結晶シリコン層に導入されると共にドレィン
領域を形成する工程とが含まれることを特徴とする電荷
結合素子の製造方法にある。
以下、本発明に係る方法を図面に基づいて説明する。
第１図ないし第１０図は製造工程を示すための半導体の
断面図であって、第１図において半導体基板、例えばＰ
‐型シリコン基板１にチャネルストップＰ拡散層２が形
成されている。
断面図であって、第１図において半導体基板、例えばＰ
‐型シリコン基板１にチャネルストップＰ拡散層２が形
成されている。
チャネルストップ拡散層２を形成する際に厚いＳｉ０２
膜３が形成される。このような基板１を所定領域にわた
り厚いＳｉＱ膜３を除去し、再び熱酸化して表面に１０
００ないし１５００オングストロームのＳｉ０２からな
る第１の絶縁膜４を形成する。次に、Ｓｉ０２などから
なる第１の絶縁膜４（第２図）の上にシリコンを被着さ
せ、第２図の如くパタ−ニングして第１の多結晶シリコ
ン層５を複数並置する。
膜３が形成される。このような基板１を所定領域にわた
り厚いＳｉＱ膜３を除去し、再び熱酸化して表面に１０
００ないし１５００オングストロームのＳｉ０２からな
る第１の絶縁膜４を形成する。次に、Ｓｉ０２などから
なる第１の絶縁膜４（第２図）の上にシリコンを被着さ
せ、第２図の如くパタ−ニングして第１の多結晶シリコ
ン層５を複数並置する。
第２図において第１の多結晶シリコン層５は出力ゲート
領域の上方、出力ゲート領域から２領域離れた電荷転送
領域（すなわち３相ＣＣＤの左側の電荷転送領域）及び
この領域から２領域離れた電荷転送領域の３箇所に配置
されている。第１の絶縁膜４の厚さはこれらの領域のシ
リコン基板１に適切な電位分布を発生させる厚さに選択
されている。第１の多結晶シリコン層５の配置は、相互
に２領域離れていればどのような配置であってもよい。
続いて、第１の多結晶シリコン層５をマスクとして第１
の絶縁膜４をエッチングにより除去して、シリコン基板
１を選択的に露出する（第３図）。
領域の上方、出力ゲート領域から２領域離れた電荷転送
領域（すなわち３相ＣＣＤの左側の電荷転送領域）及び
この領域から２領域離れた電荷転送領域の３箇所に配置
されている。第１の絶縁膜４の厚さはこれらの領域のシ
リコン基板１に適切な電位分布を発生させる厚さに選択
されている。第１の多結晶シリコン層５の配置は、相互
に２領域離れていればどのような配置であってもよい。
続いて、第１の多結晶シリコン層５をマスクとして第１
の絶縁膜４をエッチングにより除去して、シリコン基板
１を選択的に露出する（第３図）。
したがって、第１層がＳｉ０２からなり第２層が多結晶
シリコンからなる積層体６が相互に２領域離れてシリコ
ン基板１の上に配置されている。この第１の多結晶シリ
コン層５はノンドープポリシリコンであってそれぞれの
領域の電極として割当てられたものである。第３図の如
き構造体の全面を酸化して表面に１０００なし、し１５
００オングストロームのＳｊ０２膜を第２の絶縁膜７（
第４図）として形成する。
シリコンからなる積層体６が相互に２領域離れてシリコ
ン基板１の上に配置されている。この第１の多結晶シリ
コン層５はノンドープポリシリコンであってそれぞれの
領域の電極として割当てられたものである。第３図の如
き構造体の全面を酸化して表面に１０００なし、し１５
００オングストロームのＳｊ０２膜を第２の絶縁膜７（
第４図）として形成する。
この第２の絶縁膜７の厚さは積層体６（第３図）の第１
の絶縁膜４に隣接する領域であって相互に２領域離れた
領域−以下第２群領域と称する−に配置すべきＳｉ０２
の厚さに一致している。第２の絶縁膜７はシリコン基板
１の上ばかりでなく積層体６にも形成される。続いて、
第４図の構造の全面に多結晶シリコンを被着した後パタ
ーンニングして第５図の如き第２の多結晶シリコン層８
として残す。
の絶縁膜４に隣接する領域であって相互に２領域離れた
領域−以下第２群領域と称する−に配置すべきＳｉ０２
の厚さに一致している。第２の絶縁膜７はシリコン基板
１の上ばかりでなく積層体６にも形成される。続いて、
第４図の構造の全面に多結晶シリコンを被着した後パタ
ーンニングして第５図の如き第２の多結晶シリコン層８
として残す。
この第２の多結晶シリコン層８は複数並置されて第２群
領域で第２の絶縁膜７を被覆しているばかりでなく、第
１の多結晶シリコン層５に重なり合うように第２の絶縁
膜７を被覆している。すなわち第１及び第２の多結晶シ
リコン層５及び８（第５図）は積層体６（第３図）の段
差に第４図の段階で形成された第２の絶縁膜７により絶
縁されているため多結晶シリコン電極間のギャップが実
質的になくなっている。第２の多結晶シリコン層８は前
記第２群領域の電極用として配置されたものである。そ
して第２の多結晶シリコン層８をマスクとして第２の絶
縁膜７をエッチングにより除去する。ヱッチング液とし
ては例えば緑式の場合はフッ酸系エッチング液を使用す
る。第２の多結晶シリコン層８に被覆されていない第１
の絶縁膜７が除去される結果第６図の如き構造が得られ
る。再び、第６図の如き構造体の全面を酸化して表面に
１０００ないし１５００オングストロームのＳｉ０２膜
９（第７図）を形成する。
領域で第２の絶縁膜７を被覆しているばかりでなく、第
１の多結晶シリコン層５に重なり合うように第２の絶縁
膜７を被覆している。すなわち第１及び第２の多結晶シ
リコン層５及び８（第５図）は積層体６（第３図）の段
差に第４図の段階で形成された第２の絶縁膜７により絶
縁されているため多結晶シリコン電極間のギャップが実
質的になくなっている。第２の多結晶シリコン層８は前
記第２群領域の電極用として配置されたものである。そ
して第２の多結晶シリコン層８をマスクとして第２の絶
縁膜７をエッチングにより除去する。ヱッチング液とし
ては例えば緑式の場合はフッ酸系エッチング液を使用す
る。第２の多結晶シリコン層８に被覆されていない第１
の絶縁膜７が除去される結果第６図の如き構造が得られ
る。再び、第６図の如き構造体の全面を酸化して表面に
１０００ないし１５００オングストロームのＳｉ０２膜
９（第７図）を形成する。
このＳｉ０２膜からなる第３の絶縁膜９の厚さは、それ
ぞれ第１及び第２の多結晶シリコン層５及び８が配置さ
れていない領域−以下第３群領域と称する−に配置すべ
きＳｉ０２膜の厚さに一致している。第３群領域は第１
の絶縁膜４と第２の絶縁膜７との間に位直し、その各領
域は相互に２領域離れている。第７図の如き構造体の全
面に多結晶シリコンを被着した後パターンニングして第
８図の如き第３の多結晶シリコン層１０として残す。
ぞれ第１及び第２の多結晶シリコン層５及び８が配置さ
れていない領域−以下第３群領域と称する−に配置すべ
きＳｉ０２膜の厚さに一致している。第３群領域は第１
の絶縁膜４と第２の絶縁膜７との間に位直し、その各領
域は相互に２領域離れている。第７図の如き構造体の全
面に多結晶シリコンを被着した後パターンニングして第
８図の如き第３の多結晶シリコン層１０として残す。
この第３の多結晶シリコン層１０‘ま第３群領域でＳｉ
０２膜９を被覆しているばかりでなく、多結晶シリコン
層５及び８に重なり合うように第３の絶縁膜９を被覆し
ている。続いて、多結晶シリコン層１０（第８図）をマ
スクとしてＳｉ０２膜９をエッチングにより除去すると
、第３の多結晶シリコン層１川こより被覆されていない
第３の絶縁膜９が除去され、第９図の如き構造が得られ
る。
０２膜９を被覆しているばかりでなく、多結晶シリコン
層５及び８に重なり合うように第３の絶縁膜９を被覆し
ている。続いて、多結晶シリコン層１０（第８図）をマ
スクとしてＳｉ０２膜９をエッチングにより除去すると
、第３の多結晶シリコン層１川こより被覆されていない
第３の絶縁膜９が除去され、第９図の如き構造が得られ
る。
この段階においてドレィン形成用関孔１１がセルフアラ
ィンメントで形成される。最後に、拡散法又はイオンィ
ンプランテーション法によりＮ型不純物を多結晶シリコ
ン５，８，１０及びシリコン基板１に導入する。
ィンメントで形成される。最後に、拡散法又はイオンィ
ンプランテーション法によりＮ型不純物を多結晶シリコ
ン５，８，１０及びシリコン基板１に導入する。
多結晶シリコン層１０は全面が表出されているから全部
に不純物が導入される。第１の多結晶シリコン層５の左
右端はＳｊ０２膜９及び第２の絶縁膜７により被覆され
ているから、第３の多結晶シリコン層１０に導入された
不純物は第３の絶縁膜９及び第２の絶縁膜７により妨害
されて第１の絶縁膜５の左右の端部には導入されない。
したがって第１の絶縁膜５は左右両端を除いた部分に不
純物が導入される。同様の理由によって第２の多結晶シ
１」コン層夕８は右端を除いた部分に不純物が導入され
る。なおこの工程でドレーンへの拡散も同時に行う。以
上の工程によって、第１０図に示した如き、出力ゲート
電極１２、３相の電荷転送電極１３，１４，１５、及び
Ｎ十拡散層１６が形成される。０電荷転送電極にはクロ
ックパルス？・，マ２，０３が印加される。
に不純物が導入される。第１の多結晶シリコン層５の左
右端はＳｊ０２膜９及び第２の絶縁膜７により被覆され
ているから、第３の多結晶シリコン層１０に導入された
不純物は第３の絶縁膜９及び第２の絶縁膜７により妨害
されて第１の絶縁膜５の左右の端部には導入されない。
したがって第１の絶縁膜５は左右両端を除いた部分に不
純物が導入される。同様の理由によって第２の多結晶シ
１」コン層夕８は右端を除いた部分に不純物が導入され
る。なおこの工程でドレーンへの拡散も同時に行う。以
上の工程によって、第１０図に示した如き、出力ゲート
電極１２、３相の電荷転送電極１３，１４，１５、及び
Ｎ十拡散層１６が形成される。０電荷転送電極にはクロ
ックパルス？・，マ２，０３が印加される。
以上において詳しく説明された本発明の方法によると、
拡散は第９図から第１０図に至る１工程で行われるため
に、公知の方法に伴う欠点は全てタ解消される。
拡散は第９図から第１０図に至る１工程で行われるため
に、公知の方法に伴う欠点は全てタ解消される。
この結果全体の工程が短縮される。また第３図、第６図
及び第１０図の工程において多結晶シリコンをマスクと
してＳｉ０２をエッチングしているために、マスク合わ
せ工程が少〈なる。さらに、隣接する電極の間隔を１０
００ないし０１５００オングストロームにしうるために
集積度が極めて高められる。さらにまた本発明の工程は
シリコンゲート技術と両立しうるので、最終工程での熱
酸化、多結晶シリコンパターニング工程にて、ドライバ
ー等の周辺回路に必要とされるＭＯＳトランジスタのゲ
ート酸化、シリコンゲート形成を同時に行うことができ
るなどの種々の利点が生じる。
及び第１０図の工程において多結晶シリコンをマスクと
してＳｉ０２をエッチングしているために、マスク合わ
せ工程が少〈なる。さらに、隣接する電極の間隔を１０
００ないし０１５００オングストロームにしうるために
集積度が極めて高められる。さらにまた本発明の工程は
シリコンゲート技術と両立しうるので、最終工程での熱
酸化、多結晶シリコンパターニング工程にて、ドライバ
ー等の周辺回路に必要とされるＭＯＳトランジスタのゲ
ート酸化、シリコンゲート形成を同時に行うことができ
るなどの種々の利点が生じる。
第１図ないし第９図は本発明に係る方法の一具体例を説
明するために、途中工程における電荷結合素子の断面図
、第１０図は最終工程における電荷結合素子の断面図で
ある。 １・・・・・・Ｐ‐シリコン基板、３・・・・・・Ｓｉ
０２膜「 ４・・・・・・第１の絶縁膜、５・・…・第
１群領域に複数並置された第１の多結晶シリコン層、６
・・・・・・積層体、７…・・・第２の絶縁膜、８・・
・・・・第２群領域に複数並置された第２の多結晶シリ
コン層、９…・・・第３の絶縁膜、１０・…・・第３群
領域に配置された第３の多結晶シリコン層、１１…・・
・ゲート形成用関孔、１２・・・・・・出力ゲート電極
、１３，１４，１５…・・・電荷転送電極。 繁１図 努２図 第３図 多ム図 第５図 第６図 第７図 努８図 鎌９図 繁ｌｏ図
明するために、途中工程における電荷結合素子の断面図
、第１０図は最終工程における電荷結合素子の断面図で
ある。 １・・・・・・Ｐ‐シリコン基板、３・・・・・・Ｓｉ
０２膜「 ４・・・・・・第１の絶縁膜、５・・…・第
１群領域に複数並置された第１の多結晶シリコン層、６
・・・・・・積層体、７…・・・第２の絶縁膜、８・・
・・・・第２群領域に複数並置された第２の多結晶シリ
コン層、９…・・・第３の絶縁膜、１０・…・・第３群
領域に配置された第３の多結晶シリコン層、１１…・・
・ゲート形成用関孔、１２・・・・・・出力ゲート電極
、１３，１４，１５…・・・電荷転送電極。 繁１図 努２図 第３図 多ム図 第５図 第６図 第７図 努８図 鎌９図 繁ｌｏ図
Claims (1)
- １ シリコン基板１上に形成された第１の絶縁膜４上に
第１の多結晶シリコン層５を形成し、これをパターニン
グして互いに所定の間隔を置いて離間し且つ電荷転送領
域上に配置された複数の第１転送ゲート電極用の多結晶
シリコン層を形成する工程と、少なくとも該複数の第１
転送ゲート電極用の多結晶シリコン層５間の領域上の該
第１の絶縁膜４を、多結晶シリコンをマスクとして、選
択的にエツチング除去して該シリコン基板１を選択的に
露出させる工程と、露出されたシリコン基板１上及び該
複数の第１転送ゲート電極用の多結晶シリコン層５の表
面に第２の絶縁膜７を形成する工程と、該第２の絶縁膜
７上に第２の多結晶シリコン層８を形成し、これをパタ
ーニングし、各第１転送ゲート電極用の多結晶シリコン
層５間の領域それぞれに、一端が隣合う第１転送ゲート
電極用の多結晶シリコン層５上に重畳し、他端が隣合う
第１転送ゲート電極用の多結晶シリコン層と離間した第
２転送ゲート電極用の多結晶シリコン層８を形成する工
程と、複数の該第２転送ゲート電極用の多結晶シリコン
層８下以外の部分の該第２の絶縁膜７を、多結晶シリコ
ンをマスクとして、選択的にエツチング除去して該シリ
コン基板１を選択的に露出させると共に該第１転送ゲー
ト電極を露出させる工程と、露出したシリコン基板１上
及び該第１及び第２転送ゲート電極用の多結晶シリコン
層の表面に第３の絶縁膜９を形成する工程と、該第３の
絶縁膜９上に第３の多結晶シリコン層１０を形成し、こ
れをパターニングして該第１転送ゲート電極用の多結晶
シリコン層５と該第２転送ゲート電極用の多結晶シリコ
ン層８との間の領域それぞれに、一端が第１転送ゲート
電極用の多結晶シリコン層５上に重畳し且つ他端が第２
転送ゲート電極用の多結晶シリコン層８上に重畳した第
３転送ゲート電極用の多結晶シリコン層１０を形成する
工程と、多結晶シリコンをマスクとして、第３の絶縁膜
９を選択的にエツチングし、第１、第２、第３の転送ゲ
ート電極用の多結晶シリコン層５，８，１０が露出され
ると同時に第３の絶縁膜９にドレイン形成用開孔１１を
形成し、しかる後不純物が多結晶シリコン層５，８，１
０に導入されると共にドレイン領域１６を形成する工程
とが含まれることを特徴とする電荷結合素子の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6920275A JPS6020909B2 (ja) | 1975-06-10 | 1975-06-10 | 電荷結合素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6920275A JPS6020909B2 (ja) | 1975-06-10 | 1975-06-10 | 電荷結合素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51145279A JPS51145279A (en) | 1976-12-14 |
| JPS6020909B2 true JPS6020909B2 (ja) | 1985-05-24 |
Family
ID=13395891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6920275A Expired JPS6020909B2 (ja) | 1975-06-10 | 1975-06-10 | 電荷結合素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020909B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0299010U (ja) * | 1989-01-27 | 1990-08-07 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4397077A (en) * | 1981-12-16 | 1983-08-09 | Inmos Corporation | Method of fabricating self-aligned MOS devices and independently formed gate dielectrics and insulating layers |
-
1975
- 1975-06-10 JP JP6920275A patent/JPS6020909B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0299010U (ja) * | 1989-01-27 | 1990-08-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51145279A (en) | 1976-12-14 |
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