JPH08255846A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08255846A JPH08255846A JP5837195A JP5837195A JPH08255846A JP H08255846 A JPH08255846 A JP H08255846A JP 5837195 A JP5837195 A JP 5837195A JP 5837195 A JP5837195 A JP 5837195A JP H08255846 A JPH08255846 A JP H08255846A
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- H01L27/0688—Integrated circuits having a three-dimensional layout
Abstract
(57)【要約】
【目的】 不揮発性メモリを有する半導体装置におい
て、その製造工程を簡略化するとともに、素子の表面平
坦化を図る。 【構成】 ＳＯＩ−ＭＯＳＦＥＴ６においては、シリコ
ン基板１上に埋め込み酸化膜２を介して形成されたＳＯ
Ｉ層３Ｂにソース／ドレインを形成し、その上にゲート
酸化膜４Ｂ、ゲート電極５Ｂを形成して構成される。メ
モリ用のＭＯＳＦＥＴ７においては、シリコン基板１上
にソース／ドレインを形成するとともに、埋め込み酸化
膜２と同時形成されたゲート酸化膜２Ａ、ＳＯＩ層３Ｂ
と同時形成された単結晶半導体層のフローティングゲー
ト３Ａ、さらにゲート酸化膜４Ｂ、ゲート電極５Ｂとそ
れぞれ同時形成された絶縁膜４Ａ、コントロールゲート
５Ａにて構成される。
て、その製造工程を簡略化するとともに、素子の表面平
坦化を図る。 【構成】 ＳＯＩ−ＭＯＳＦＥＴ６においては、シリコ
ン基板１上に埋め込み酸化膜２を介して形成されたＳＯ
Ｉ層３Ｂにソース／ドレインを形成し、その上にゲート
酸化膜４Ｂ、ゲート電極５Ｂを形成して構成される。メ
モリ用のＭＯＳＦＥＴ７においては、シリコン基板１上
にソース／ドレインを形成するとともに、埋め込み酸化
膜２と同時形成されたゲート酸化膜２Ａ、ＳＯＩ層３Ｂ
と同時形成された単結晶半導体層のフローティングゲー
ト３Ａ、さらにゲート酸化膜４Ｂ、ゲート電極５Ｂとそ
れぞれ同時形成された絶縁膜４Ａ、コントロールゲート
５Ａにて構成される。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリ素子を有
する半導体装置及びその製造方法に関する。
する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、不揮発性メモリ素子を有する半導
体装置においては、半導体基板上に、フローティングゲ
ートおよびコントロールゲートからなる２層ゲート電極
構造のメモリＭＯＳＦＥＴと、このメモリＭＯＳＦＥＴ
を駆動するＭＯＳＦＥＴが形成されている。このメモリ
ＭＯＳＦＥＴにおけるフローティングゲート及びコント
ロールゲートはポリシリコンで構成されている。
体装置においては、半導体基板上に、フローティングゲ
ートおよびコントロールゲートからなる２層ゲート電極
構造のメモリＭＯＳＦＥＴと、このメモリＭＯＳＦＥＴ
を駆動するＭＯＳＦＥＴが形成されている。このメモリ
ＭＯＳＦＥＴにおけるフローティングゲート及びコント
ロールゲートはポリシリコンで構成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
構成のものにおいては、フローティングゲートおよびコ
ントロールゲートを形成するために、それぞれ２回のポ
リシリコン成膜工程およびパターンニング工程が必要と
なり、製造工程が長く複雑になるという問題がある。
構成のものにおいては、フローティングゲートおよびコ
ントロールゲートを形成するために、それぞれ２回のポ
リシリコン成膜工程およびパターンニング工程が必要と
なり、製造工程が長く複雑になるという問題がある。
【０００４】また、半導体基板上の所定領域に２層ゲー
ト電極構造のメモリＭＯＳＦＥＴが形成され、他の領域
に１層ゲート構造のＭＯＳＦＥＴが形成されるため、そ
の段差により、それらの表面に形成される層間絶縁膜の
表面凹凸が大きくなり、その上に形成される電極配線の
凹凸も大きくなるため、電極配線の段切れといった問題
も生じる。
ト電極構造のメモリＭＯＳＦＥＴが形成され、他の領域
に１層ゲート構造のＭＯＳＦＥＴが形成されるため、そ
の段差により、それらの表面に形成される層間絶縁膜の
表面凹凸が大きくなり、その上に形成される電極配線の
凹凸も大きくなるため、電極配線の段切れといった問題
も生じる。
【０００５】本発明は上記問題に鑑みてなされたもの
で、不揮発性メモリ素子を有する半導体装置の製造工程
を簡略化することを第１の目的とする。また、そのよう
な半導体装置の表面段差を少なくし、電極配線の段切れ
等の問題を解消することを第２の目的とする。
で、不揮発性メモリ素子を有する半導体装置の製造工程
を簡略化することを第１の目的とする。また、そのよう
な半導体装置の表面段差を少なくし、電極配線の段切れ
等の問題を解消することを第２の目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、半導体基板
（１）に、第１のＭＩＳＦＥＴ（６）とメモリ用の第２
のＭＩＳＦＥＴ（７）とが形成され、それらの表面に層
間絶縁膜（８）が形成されるとともに、その表面に前記
第１、第２のＭＩＳＦＥＴ（６、７）のための電極配線
（９）が形成されている半導体装置において、前記第１
のＭＩＳＦＥＴ（６）の形成領域には、前記半導体基板
（１）上に第１の絶縁膜（２）を介して単結晶半導体層
（３Ｂ）が形成されており、前記第１のＭＩＳＦＥＴ
（６）は、前記単結晶半導体層（３Ｂ）に拡散形成され
たソース／ドレインと、前記単結晶半導体層（３Ｂ）上
にゲート絶縁膜としての第２の絶縁膜（４Ｂ）を介して
形成されたゲート電極（５Ｂ）とから構成されており、
前記第２のＭＩＳＦＥＴ（７）は、前記半導体基板
（１）に拡散形成されたソース／ドレイン（１１）と、
前記半導体基板（１）上に形成され前記第１の絶縁膜
（２）と同一の膜厚を有するゲート絶縁膜（２Ａ）と、
このゲート絶縁膜（２Ａ）上に形成された、フローティ
ングゲート（３Ａ）、第３の絶縁膜（４Ａ）及びコント
ロールゲート（５Ａ）とから構成されていることを特徴
としている。
め、請求項１に記載の発明においては、半導体基板
（１）に、第１のＭＩＳＦＥＴ（６）とメモリ用の第２
のＭＩＳＦＥＴ（７）とが形成され、それらの表面に層
間絶縁膜（８）が形成されるとともに、その表面に前記
第１、第２のＭＩＳＦＥＴ（６、７）のための電極配線
（９）が形成されている半導体装置において、前記第１
のＭＩＳＦＥＴ（６）の形成領域には、前記半導体基板
（１）上に第１の絶縁膜（２）を介して単結晶半導体層
（３Ｂ）が形成されており、前記第１のＭＩＳＦＥＴ
（６）は、前記単結晶半導体層（３Ｂ）に拡散形成され
たソース／ドレインと、前記単結晶半導体層（３Ｂ）上
にゲート絶縁膜としての第２の絶縁膜（４Ｂ）を介して
形成されたゲート電極（５Ｂ）とから構成されており、
前記第２のＭＩＳＦＥＴ（７）は、前記半導体基板
（１）に拡散形成されたソース／ドレイン（１１）と、
前記半導体基板（１）上に形成され前記第１の絶縁膜
（２）と同一の膜厚を有するゲート絶縁膜（２Ａ）と、
このゲート絶縁膜（２Ａ）上に形成された、フローティ
ングゲート（３Ａ）、第３の絶縁膜（４Ａ）及びコント
ロールゲート（５Ａ）とから構成されていることを特徴
としている。
【０００７】請求項２に記載の発明では、請求項１に記
載の半導体装置において、前記フローティングゲート
（３Ａ）、第３の絶縁膜（４Ａ）及びコントロールゲー
ト（５Ａ）は、前記単結晶半導体層（３Ｂ）、第２の絶
縁膜（４Ｂ）及びゲート電極（５Ｂ）とそれぞれ同一の
膜厚を有するものであることを特徴としている。請求項
３に記載の発明では、請求項１又は２に記載の半導体装
置において、前記フローティングゲート（５Ａ）は単結
晶半導体層であって、前記第３の絶縁膜（４Ａ）はその
単結晶半導体層（５Ａ）を熱酸化して形成されたもので
あることを特徴としている。
載の半導体装置において、前記フローティングゲート
（３Ａ）、第３の絶縁膜（４Ａ）及びコントロールゲー
ト（５Ａ）は、前記単結晶半導体層（３Ｂ）、第２の絶
縁膜（４Ｂ）及びゲート電極（５Ｂ）とそれぞれ同一の
膜厚を有するものであることを特徴としている。請求項
３に記載の発明では、請求項１又は２に記載の半導体装
置において、前記フローティングゲート（５Ａ）は単結
晶半導体層であって、前記第３の絶縁膜（４Ａ）はその
単結晶半導体層（５Ａ）を熱酸化して形成されたもので
あることを特徴としている。
【０００８】請求項４に記載の発明においては、半導体
基板（１）上に第１の絶縁膜（２）を介して単結晶半導
体層（３Ｂ）を形成し、この単結晶半導体層（３Ｂ）上
にゲート絶縁膜（４Ｂ）を介してゲート電極（５Ｂ）を
形成するとともに前記単結晶半導体層（３Ｂ）にソース
／ドレインを拡散形成して第１のＭＩＳＦＥＴ（６）を
形成し、前記半導体基板（１）の前記第１のＭＩＳＦＥ
Ｔ（６）と異なる領域において、前記半導体基板（１）
上にゲート絶縁膜（２Ａ）を介してフローティングゲー
ト（３Ａ）、絶縁膜（４Ａ）、コントロールゲート（５
Ａ）を形成するとともに前記半導体基板（１）にソース
／ドレイン（１１）を拡散形成してメモリ用の第２のＭ
ＩＳＦＥＴ（７）を形成するようにした半導体装置の製
造方法であって、前記フローティングゲート（３Ａ）
を、前記単結晶半導体層（３Ｂ）と同時形成された単結
晶半導体層をパターンニングすることにより形成したこ
とを特徴とする半導体装置の製造方法。
基板（１）上に第１の絶縁膜（２）を介して単結晶半導
体層（３Ｂ）を形成し、この単結晶半導体層（３Ｂ）上
にゲート絶縁膜（４Ｂ）を介してゲート電極（５Ｂ）を
形成するとともに前記単結晶半導体層（３Ｂ）にソース
／ドレインを拡散形成して第１のＭＩＳＦＥＴ（６）を
形成し、前記半導体基板（１）の前記第１のＭＩＳＦＥ
Ｔ（６）と異なる領域において、前記半導体基板（１）
上にゲート絶縁膜（２Ａ）を介してフローティングゲー
ト（３Ａ）、絶縁膜（４Ａ）、コントロールゲート（５
Ａ）を形成するとともに前記半導体基板（１）にソース
／ドレイン（１１）を拡散形成してメモリ用の第２のＭ
ＩＳＦＥＴ（７）を形成するようにした半導体装置の製
造方法であって、前記フローティングゲート（３Ａ）
を、前記単結晶半導体層（３Ｂ）と同時形成された単結
晶半導体層をパターンニングすることにより形成したこ
とを特徴とする半導体装置の製造方法。
【０００９】請求項５に記載の発明においては、半導体
基板（１）上に第１の絶縁膜（２）および単結晶半導体
層（３Ａ、３Ｂ）を形成するとともに、前記単結晶半導
体層（３Ａ、３Ｂ）を複数の素子領域に分離する工程
と、前記単結晶半導体層（３Ａ、３Ｂ）の上に第２の絶
縁膜（４Ａ、４Ｂ）を形成する工程と、前記第２の絶縁
膜（４Ａ、４Ｂ）上に、第１のＭＩＳＦＥＴ（６）とな
る素子領域に対してはゲート電極（５Ｂ）を、メモリ用
の第２のＭＩＳＦＥＴ（７）となる素子領域に対しては
コントロールゲート（５Ａ）をそれぞれ形成する工程
と、この後、前記第２のＭＩＳＦＥＴ（７）とする素子
領域において前記半導体基板（１）が露出するまでパタ
ーンニングを行う工程と、前記第１のＭＩＳＦＥＴ
（６）となる素子領域において前記単結晶半導体層（４
Ｂ）にソース／ドレインを拡散形成するとともに、前記
第２のＭＩＳＦＥＴ（７）となる素子領域において前記
半導体基板（１）の前記露出した部分にソース／ドレイ
ンを拡散形成する工程とを有する半導体装置の製造方法
を特徴としている。
基板（１）上に第１の絶縁膜（２）および単結晶半導体
層（３Ａ、３Ｂ）を形成するとともに、前記単結晶半導
体層（３Ａ、３Ｂ）を複数の素子領域に分離する工程
と、前記単結晶半導体層（３Ａ、３Ｂ）の上に第２の絶
縁膜（４Ａ、４Ｂ）を形成する工程と、前記第２の絶縁
膜（４Ａ、４Ｂ）上に、第１のＭＩＳＦＥＴ（６）とな
る素子領域に対してはゲート電極（５Ｂ）を、メモリ用
の第２のＭＩＳＦＥＴ（７）となる素子領域に対しては
コントロールゲート（５Ａ）をそれぞれ形成する工程
と、この後、前記第２のＭＩＳＦＥＴ（７）とする素子
領域において前記半導体基板（１）が露出するまでパタ
ーンニングを行う工程と、前記第１のＭＩＳＦＥＴ
（６）となる素子領域において前記単結晶半導体層（４
Ｂ）にソース／ドレインを拡散形成するとともに、前記
第２のＭＩＳＦＥＴ（７）となる素子領域において前記
半導体基板（１）の前記露出した部分にソース／ドレイ
ンを拡散形成する工程とを有する半導体装置の製造方法
を特徴としている。
【００１０】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。
述する実施例記載の具体的手段との対応関係を示すもの
である。
【００１１】
【発明の作用効果】請求項１に記載の発明によれば、メ
モリ用の第２のＭＩＳＦＥＴにおいて、半導体基板にソ
ース／ドレインが拡散形成されるともに、そのゲート絶
縁膜が第１のＭＩＳＦＥＴの単結晶半導体層下の第１の
絶縁膜と同一の膜厚を有するものとしているから、第２
のＭＩＳＦＥＴのフローティングゲートと第１のＭＩＳ
ＦＥＴの単結晶半導体層とを同一位置に形成することが
でき、従って半導体装置表面を平坦化することができ
る。このことにより、電極配線の段切れ等の問題を解消
することができる。
モリ用の第２のＭＩＳＦＥＴにおいて、半導体基板にソ
ース／ドレインが拡散形成されるともに、そのゲート絶
縁膜が第１のＭＩＳＦＥＴの単結晶半導体層下の第１の
絶縁膜と同一の膜厚を有するものとしているから、第２
のＭＩＳＦＥＴのフローティングゲートと第１のＭＩＳ
ＦＥＴの単結晶半導体層とを同一位置に形成することが
でき、従って半導体装置表面を平坦化することができ
る。このことにより、電極配線の段切れ等の問題を解消
することができる。
【００１２】請求項２に記載の発明によれば、第２のＭ
ＩＳＦＥＴにおけるフローティングゲート、第３の絶縁
膜及びコントロールゲートを、第１のＭＩＳＦＥＴにお
ける単結晶半導体層、第２の絶縁膜及びゲート電極とそ
れぞれ同一の膜厚としているから、第２のＭＩＳＦＥＴ
におけるコントロールゲートまでの高さを第１のＭＩＳ
ＦＥＴにおけるゲート電極までの高さと同じにするこが
でき、一層素子の平坦化を図ることができる。
ＩＳＦＥＴにおけるフローティングゲート、第３の絶縁
膜及びコントロールゲートを、第１のＭＩＳＦＥＴにお
ける単結晶半導体層、第２の絶縁膜及びゲート電極とそ
れぞれ同一の膜厚としているから、第２のＭＩＳＦＥＴ
におけるコントロールゲートまでの高さを第１のＭＩＳ
ＦＥＴにおけるゲート電極までの高さと同じにするこが
でき、一層素子の平坦化を図ることができる。
【００１３】請求項３に記載の発明によれば、第２のＭ
ＩＳＦＥＴにおけるフローティングゲートは単結晶半導
体層であり、その上に熱酸化して絶縁膜が形成されてい
るから、その絶縁膜の膜質を良好なものとすることがで
き、絶縁耐圧の向上を図ることができる。請求項４、５
に記載の発明によれば、第２のＭＩＳＦＥＴのフローテ
ィングゲートを第１のＭＩＳＦＥＴの単結晶半導体層と
同時形成された単結晶半導体層をパターンニングするこ
とにより形成しているから、従来のようにポリシリコン
膜で第２のＭＩＳＦＥＴの２層ゲートを形成していたも
のに比べ製造工程を簡略化することができる。
ＩＳＦＥＴにおけるフローティングゲートは単結晶半導
体層であり、その上に熱酸化して絶縁膜が形成されてい
るから、その絶縁膜の膜質を良好なものとすることがで
き、絶縁耐圧の向上を図ることができる。請求項４、５
に記載の発明によれば、第２のＭＩＳＦＥＴのフローテ
ィングゲートを第１のＭＩＳＦＥＴの単結晶半導体層と
同時形成された単結晶半導体層をパターンニングするこ
とにより形成しているから、従来のようにポリシリコン
膜で第２のＭＩＳＦＥＴの２層ゲートを形成していたも
のに比べ製造工程を簡略化することができる。
【００１４】
（第１実施例）図１に、本発明の第１実施例である半導
体集積回路装置の断面構造を示す。半導体基板であるシ
リコン基板１上に埋め込み酸化膜２を介して単結晶半導
体層（ＳＯＩ層）３Ｂが形成されており、ＳＯＩ層３Ｂ
上に形成されたゲート酸化膜４Ｂ、ゲート電極５Ｂによ
ってＳＯＩ−ＭＯＳＦＥＴ６が構成されている。さら
に、本素子と同様の構造の複数のＳＯＩ−ＭＯＳＦＥＴ
（図示せず）によって半導体集積回路が構成されてい
る。
体集積回路装置の断面構造を示す。半導体基板であるシ
リコン基板１上に埋め込み酸化膜２を介して単結晶半導
体層（ＳＯＩ層）３Ｂが形成されており、ＳＯＩ層３Ｂ
上に形成されたゲート酸化膜４Ｂ、ゲート電極５Ｂによ
ってＳＯＩ−ＭＯＳＦＥＴ６が構成されている。さら
に、本素子と同様の構造の複数のＳＯＩ−ＭＯＳＦＥＴ
（図示せず）によって半導体集積回路が構成されてい
る。
【００１５】また、同一シリコン基板１上に、埋め込み
酸化膜２をそのゲート酸化膜２Ａ、ＳＯＩ層３Ａをその
フローティングゲートとして用い、さらに酸化膜４Ａ、
コントロールゲート５ＡからなるメモリＭＯＳＦＥＴ７
が構成されている。このメモリＭＯＳＦＥＴ７において
もＳＯＩ−ＭＯＳＦＥＴ６と同様、複数集積化して構成
されている。
酸化膜２をそのゲート酸化膜２Ａ、ＳＯＩ層３Ａをその
フローティングゲートとして用い、さらに酸化膜４Ａ、
コントロールゲート５ＡからなるメモリＭＯＳＦＥＴ７
が構成されている。このメモリＭＯＳＦＥＴ７において
もＳＯＩ−ＭＯＳＦＥＴ６と同様、複数集積化して構成
されている。
【００１６】本メモリＭＯＳＦＥＴ７は、公知の２層Ｐ
ｏｌｙ Ｓｉゲートを用いたフローティングゲートを有
する不揮発性メモリと同様に、フローティングゲートで
あるＳＯＩ層３Ａに電荷を注入することによってそのし
きい値電圧（Ｖｔ）を変化させることが可能であり、ま
たフローティングゲート３Ａは外部と電気的に接続され
ておらず、その周囲を完全に絶縁膜で覆われていること
から、注入された電荷はフローティングゲート３Ａ内に
保持され、不揮発性メモリとして用いることができる。
ｏｌｙ Ｓｉゲートを用いたフローティングゲートを有
する不揮発性メモリと同様に、フローティングゲートで
あるＳＯＩ層３Ａに電荷を注入することによってそのし
きい値電圧（Ｖｔ）を変化させることが可能であり、ま
たフローティングゲート３Ａは外部と電気的に接続され
ておらず、その周囲を完全に絶縁膜で覆われていること
から、注入された電荷はフローティングゲート３Ａ内に
保持され、不揮発性メモリとして用いることができる。
【００１７】例えば、メモリＭＯＳＦＥＴ７のチャネル
となるシリコン基板１の不純物濃度を２×１０15ｃ
ｍ-3、埋め込み酸化膜２の膜厚を２００ｎｍ、酸化膜４
Ａの膜厚を１３ｎｍとし、フローティングゲートである
ＳＯＩ層３Ａ及びコントロールゲート５Ａの面積を同一
とした時、コントロールゲート５Ａからみた本メモリＭ
ＯＳＦＥＴ７のＶｔは、ＳＯＩ層３Ａに電荷が注入され
ておらず電気的に中性の場合には０．９Ｖとなる。ここ
で、ＳＯＩ層３Ａ内に電子を注入して１×１０-6Ｃｃｍ
-2の負電荷を与えると、メモリＭＯＳＦＥＴ７のＶｔは
４．６Ｖへとシフトする。
となるシリコン基板１の不純物濃度を２×１０15ｃ
ｍ-3、埋め込み酸化膜２の膜厚を２００ｎｍ、酸化膜４
Ａの膜厚を１３ｎｍとし、フローティングゲートである
ＳＯＩ層３Ａ及びコントロールゲート５Ａの面積を同一
とした時、コントロールゲート５Ａからみた本メモリＭ
ＯＳＦＥＴ７のＶｔは、ＳＯＩ層３Ａに電荷が注入され
ておらず電気的に中性の場合には０．９Ｖとなる。ここ
で、ＳＯＩ層３Ａ内に電子を注入して１×１０-6Ｃｃｍ
-2の負電荷を与えると、メモリＭＯＳＦＥＴ７のＶｔは
４．６Ｖへとシフトする。
【００１８】なお、フローティングゲートへの負電荷注
入及びフローティングゲートからの負電荷の引出しにつ
いては、従来の２層ポリシリコンゲートを有する不揮発
性メモリと同様にフローティングゲートとシリコン基板
間でホットエレクトロンあるいはＦＮトンネリングを利
用することにより行うことができる。また、上記構造に
よれば、フローティングゲートとコントロールゲート間
の酸化膜４Ａは、単結晶シリコンであるＳＯＩ層３Ａを
酸化することによって得られるため、膜質の良好な絶縁
膜とすることができる。
入及びフローティングゲートからの負電荷の引出しにつ
いては、従来の２層ポリシリコンゲートを有する不揮発
性メモリと同様にフローティングゲートとシリコン基板
間でホットエレクトロンあるいはＦＮトンネリングを利
用することにより行うことができる。また、上記構造に
よれば、フローティングゲートとコントロールゲート間
の酸化膜４Ａは、単結晶シリコンであるＳＯＩ層３Ａを
酸化することによって得られるため、膜質の良好な絶縁
膜とすることができる。
【００１９】従って、その酸化膜４Ａを通して電荷の注
入及び引き出しを行うこともできる。この場合、メモリ
ＭＯＳＦＥＴ７のソース／ドレイン、コントロールゲー
ト及びシリコン基板の各電極に適当なバイアス電圧を印
加することによってコントロールゲートとフローティン
ゲート間に発生させた電界によるＦＮトンネリングによ
って電子の注入及び引き出しを行う。
入及び引き出しを行うこともできる。この場合、メモリ
ＭＯＳＦＥＴ７のソース／ドレイン、コントロールゲー
ト及びシリコン基板の各電極に適当なバイアス電圧を印
加することによってコントロールゲートとフローティン
ゲート間に発生させた電界によるＦＮトンネリングによ
って電子の注入及び引き出しを行う。
【００２０】上述したようにＳＯＩ層３Ａ内に電荷を注
入及び引き出しを行うことによってＶｔを変化させるこ
とができため、メモリＭＯＳＦＥＴ７をメモリ素子とし
て用いることができる。以下、図２〜図６を用いて上記
構造の製造方法を説明する。まず、図２に示すように、
ｐ型シリコン基板１に埋め込み酸化膜２を介して単結晶
シリコン（ＳＯＩ層）３Ａ、３Ｂ、３Ｃを形成し、さら
にＳＯＩ層３Ａ、３Ｂ、３Ｃ間に素子分離絶縁膜１０を
形成する。
入及び引き出しを行うことによってＶｔを変化させるこ
とができため、メモリＭＯＳＦＥＴ７をメモリ素子とし
て用いることができる。以下、図２〜図６を用いて上記
構造の製造方法を説明する。まず、図２に示すように、
ｐ型シリコン基板１に埋め込み酸化膜２を介して単結晶
シリコン（ＳＯＩ層）３Ａ、３Ｂ、３Ｃを形成し、さら
にＳＯＩ層３Ａ、３Ｂ、３Ｃ間に素子分離絶縁膜１０を
形成する。
【００２１】ここで、ＳＯＩ層３ＢにはＳＯＩ−ＭＯＳ
ＦＥＴ６が、ＳＯＩ層３Ａにはフローティングゲートを
有するメモリＭＯＳＦＥＴ７が形成される。また、ＳＯ
Ｉ層３Ｃには、シリコン基板１の電位を設定するための
電気的接続を行う配線が形成される。すなわち、このＳ
ＯＩ層３Ｃは、図６に示す基板バイアス領域１３とな
る。
ＦＥＴ６が、ＳＯＩ層３Ａにはフローティングゲートを
有するメモリＭＯＳＦＥＴ７が形成される。また、ＳＯ
Ｉ層３Ｃには、シリコン基板１の電位を設定するための
電気的接続を行う配線が形成される。すなわち、このＳ
ＯＩ層３Ｃは、図６に示す基板バイアス領域１３とな
る。
【００２２】上記構造は、例えばシリコン基板１に酸素
をイオン注入／熱処理することによってシリコン基板全
面にＳＯＩ層が形成されたいわゆるＳＩＭＯＸ基板に、
通常のＬＯＣＯＳ素子分離法を適用することによって実
現できる。次に、図３に示すように、ＳＯＩ層３Ａ、３
Ｂ、３Ｃの表面に例えば９００℃の熱酸化にて厚さ１３
ｎｍの酸化膜を形成し、さらにＰを添加したポリシリコ
ン膜をＣＶＤ法によって堆積した後パターンニングす
る。
をイオン注入／熱処理することによってシリコン基板全
面にＳＯＩ層が形成されたいわゆるＳＩＭＯＸ基板に、
通常のＬＯＣＯＳ素子分離法を適用することによって実
現できる。次に、図３に示すように、ＳＯＩ層３Ａ、３
Ｂ、３Ｃの表面に例えば９００℃の熱酸化にて厚さ１３
ｎｍの酸化膜を形成し、さらにＰを添加したポリシリコ
ン膜をＣＶＤ法によって堆積した後パターンニングす
る。
【００２３】ここで、ＳＯＩ層３Ｂ上に形成された酸化
膜がＳＯＩ−ＭＯＳＦＥＴ６のゲート酸化膜４に対応
し、その上にパターンニング形成されたポリシリコン膜
５Ｃがゲート電極５Ｂに対応する。また、ＳＯＩ層３Ａ
上に形成された酸化膜が、メモリＭＯＳＦＥＴ７のフロ
ーティングゲートとコントロールゲート間の酸化膜４Ａ
に対応し、その上にパターンニング形成されたポリシリ
コン膜５Ｃがコントロールゲート５Ａに対応する。
膜がＳＯＩ−ＭＯＳＦＥＴ６のゲート酸化膜４に対応
し、その上にパターンニング形成されたポリシリコン膜
５Ｃがゲート電極５Ｂに対応する。また、ＳＯＩ層３Ａ
上に形成された酸化膜が、メモリＭＯＳＦＥＴ７のフロ
ーティングゲートとコントロールゲート間の酸化膜４Ａ
に対応し、その上にパターンニング形成されたポリシリ
コン膜５Ｃがコントロールゲート５Ａに対応する。
【００２４】なお、ポリシリコン膜のパターンニング時
にポリシリコン膜５Ｃはコントロールゲート５Ａに対応
した形状にパターニンされてもよいが、以下に述べる図
４の工程にてあたらためて所望の形状にパターンニング
されてもよい。この場合には、図３の工程においては、
所望の形状よりも大きくパターンニングされていればよ
いことになる。
にポリシリコン膜５Ｃはコントロールゲート５Ａに対応
した形状にパターニンされてもよいが、以下に述べる図
４の工程にてあたらためて所望の形状にパターンニング
されてもよい。この場合には、図３の工程においては、
所望の形状よりも大きくパターンニングされていればよ
いことになる。
【００２５】次に、図４に示すように、通常のフォトリ
ソグラフィーによってフォトレジスト１２Ａを形成した
後、これをマスクとしたドライエッチングによりコント
ロールゲート５Ａとなるポリシリコン、酸化膜４Ａ、フ
ローティングゲートとなるＳＯＩ層３Ａ、埋め込み酸化
膜２のパターンニングを行い、シリコン基板１の表面を
部分的に露出させる。
ソグラフィーによってフォトレジスト１２Ａを形成した
後、これをマスクとしたドライエッチングによりコント
ロールゲート５Ａとなるポリシリコン、酸化膜４Ａ、フ
ローティングゲートとなるＳＯＩ層３Ａ、埋め込み酸化
膜２のパターンニングを行い、シリコン基板１の表面を
部分的に露出させる。
【００２６】この複数層のパターンニングは、何回かの
フォトリソグラフィー／エッチングに分割して行っても
よいが、エッチングによってパターンニングされたコン
トロールゲート５Ａ、酸化膜４Ａ等をマスクとして引き
続き連続してＳＯＩ層３Ａ、埋め込み酸化膜２をエッチ
ングすることによってコントロールゲート及びフローテ
ィングゲート両者のゲート長を自己整合的に揃えること
ができる。さらに、本エッチング時に基板バイアス領域
１３の酸化膜４Ａ、ＳＯＩ層３Ｃ埋め込み酸化膜２も同
時にエッチングし、シリコン基板１の表面を露出してお
く。
フォトリソグラフィー／エッチングに分割して行っても
よいが、エッチングによってパターンニングされたコン
トロールゲート５Ａ、酸化膜４Ａ等をマスクとして引き
続き連続してＳＯＩ層３Ａ、埋め込み酸化膜２をエッチ
ングすることによってコントロールゲート及びフローテ
ィングゲート両者のゲート長を自己整合的に揃えること
ができる。さらに、本エッチング時に基板バイアス領域
１３の酸化膜４Ａ、ＳＯＩ層３Ｃ埋め込み酸化膜２も同
時にエッチングし、シリコン基板１の表面を露出してお
く。
【００２７】次に、図５に示すように、フォトレジスト
１２ＢをマスクにしてＳＯＩ−ＭＯＳＦＥＴ６のソース
／ドレイン形成のためにＮ型不純物としてＡｓ+ をイオ
ン注入する。この際、同時にメモリＭＯＳＦＥＴ７領域
の露出されたシリコン基板１にもＡｓのイオン注入を行
いメモリＭＯＳＦＥＴ７のソース／ドレインとなるＮ型
高濃度拡散層１１を形成する。
１２ＢをマスクにしてＳＯＩ−ＭＯＳＦＥＴ６のソース
／ドレイン形成のためにＮ型不純物としてＡｓ+ をイオ
ン注入する。この際、同時にメモリＭＯＳＦＥＴ７領域
の露出されたシリコン基板１にもＡｓのイオン注入を行
いメモリＭＯＳＦＥＴ７のソース／ドレインとなるＮ型
高濃度拡散層１１を形成する。
【００２８】なお、この図５では図示されないが、薄膜
ＳＯＩ−ＭＯＳＦＥＴ６のソース／ドレイン形成のため
のイオン注入の前に行われる電界緩和層としてのＮ- 層
形成のためのＰのイオン注入時にも、同時にメモリＭＯ
ＳＦＥＴ７の露出されたシリコン基板１にイオン注入を
行ってメモリＭＯＳＦＥＴ７のチャネル領域となるシリ
コン基板１内にもＮ- 層を形成してもよい。
ＳＯＩ−ＭＯＳＦＥＴ６のソース／ドレイン形成のため
のイオン注入の前に行われる電界緩和層としてのＮ- 層
形成のためのＰのイオン注入時にも、同時にメモリＭＯ
ＳＦＥＴ７の露出されたシリコン基板１にイオン注入を
行ってメモリＭＯＳＦＥＴ７のチャネル領域となるシリ
コン基板１内にもＮ- 層を形成してもよい。
【００２９】さらに、引き続きＰチャネルＳＯＩ−ＭＯ
ＳＦＥＴ（図示せず）のソース／ドレイン形成のために
Ｐ型不純物であるＢ+ をフォトレジストをマスクにして
イオン注入を行う。この際、同時に基板バイアス領域１
３（図６参照）の露出されたシリコン基板１にもＢ+ を
イオン注入することによって基板と同一導電型のＰ型高
濃度層１１Ｂを形成し、シリコン基板１とオーミックコ
ンタクトされた基板バイアス領域１３を構成する。
ＳＦＥＴ（図示せず）のソース／ドレイン形成のために
Ｐ型不純物であるＢ+ をフォトレジストをマスクにして
イオン注入を行う。この際、同時に基板バイアス領域１
３（図６参照）の露出されたシリコン基板１にもＢ+ を
イオン注入することによって基板と同一導電型のＰ型高
濃度層１１Ｂを形成し、シリコン基板１とオーミックコ
ンタクトされた基板バイアス領域１３を構成する。
【００３０】次に、図６に示すように、ＣＶＤ法により
層間絶縁膜８を形成しリフロー熱処理することによって
イオン注入された不純物を活性化した後、コンタクトホ
ールを開孔し、アルミニウム等の電極配線９を各素子に
対して形成することにより半導体集積回路装置の構造を
得る。上記実施例によれば、フローティングゲート、コ
ントロールゲートの２層シリコンゲートからなる不揮発
性メモリＭＯＳＦＥＴを通常のＳＯＩ−ＭＯＳＦＥＴの
形成と同時に形成できる。すなわち、１層のポリシリコ
ンの成膜、パターンニング工程のみで形成することがで
き、製造工程を簡略化することができる。さらに、従来
その表面に凹凸を有するポリシリコンによって形成され
ていたフローティングゲートを単結晶半導体層であるＳ
ＯＩ層によって形成しているので、表面凹凸に起因した
フローティングゲートとコントロールゲート間の絶縁耐
圧の低下を防止することができる。 （第２実施例）図７に本発明の第２実施例を示す。本実
施例は第１実施例である図１と比較してメモリＭＯＳＦ
ＥＴ７のソース／ドレイン領域の外側にフローティング
ゲートとなるＳＯＩ層３Ａがない点が異なる。
層間絶縁膜８を形成しリフロー熱処理することによって
イオン注入された不純物を活性化した後、コンタクトホ
ールを開孔し、アルミニウム等の電極配線９を各素子に
対して形成することにより半導体集積回路装置の構造を
得る。上記実施例によれば、フローティングゲート、コ
ントロールゲートの２層シリコンゲートからなる不揮発
性メモリＭＯＳＦＥＴを通常のＳＯＩ−ＭＯＳＦＥＴの
形成と同時に形成できる。すなわち、１層のポリシリコ
ンの成膜、パターンニング工程のみで形成することがで
き、製造工程を簡略化することができる。さらに、従来
その表面に凹凸を有するポリシリコンによって形成され
ていたフローティングゲートを単結晶半導体層であるＳ
ＯＩ層によって形成しているので、表面凹凸に起因した
フローティングゲートとコントロールゲート間の絶縁耐
圧の低下を防止することができる。 （第２実施例）図７に本発明の第２実施例を示す。本実
施例は第１実施例である図１と比較してメモリＭＯＳＦ
ＥＴ７のソース／ドレイン領域の外側にフローティング
ゲートとなるＳＯＩ層３Ａがない点が異なる。
【００３１】図１に示す構造の製造工程においては図４
を用いて説明したようにコントロールート５Ａとなるポ
リシリコン、酸化膜４Ａ、フローティングゲートとなる
ＳＯＩ層３Ａ、埋め込み酸化膜２をエッチングすること
によってパターンニングしているが、フローティングゲ
ートとなるＳＯＩ層３Ａをエッチングする際エッチング
を均一に行うことができる。
を用いて説明したようにコントロールート５Ａとなるポ
リシリコン、酸化膜４Ａ、フローティングゲートとなる
ＳＯＩ層３Ａ、埋め込み酸化膜２をエッチングすること
によってパターンニングしているが、フローティングゲ
ートとなるＳＯＩ層３Ａをエッチングする際エッチング
を均一に行うことができる。
【００３２】一方、図７に示した構造を実現する場合に
は、エッチングによって開孔する領域よりもＳＯＩ層３
Ａの領域の方が小さいため、ＳＯＩ層３Ａのエッチング
時にＳＯＩ層３Ａのない下地の埋め込み酸化膜２が露出
した領域が存在し、この領域の埋め込み酸化膜２がエッ
チングされてしまうという問題が生じる。このため、Ｓ
ＯＩ層３Ａのドライエッチング時にＳｉとＳｉＯ2 それ
ぞれに対するエッチングレートの比（選択比）が十分大
きい条件によってエッチングを行い、ＳＯＩ層３Ａのエ
ッチング時に発生する露出した下地埋め込み酸化膜２の
エッチングを問題ない範囲に抑えて、図７に示した構造
を実現する。 （第３実施例）また、図８にはメモリＭＯＳＦＥＴとし
てメモリＭＯＳＦＥＴ１（７Ａ）、メモリＭＯＳＦＥＴ
２（７Ｂ）の２個を構成した例を示す。本実施例におい
ては各メモリＭＯＳＦＥＴのソース領域が共通化されて
おり、複数のメモリＭＯＳＦＥＴを集積化する際、集積
密度を向上させることができる。
は、エッチングによって開孔する領域よりもＳＯＩ層３
Ａの領域の方が小さいため、ＳＯＩ層３Ａのエッチング
時にＳＯＩ層３Ａのない下地の埋め込み酸化膜２が露出
した領域が存在し、この領域の埋め込み酸化膜２がエッ
チングされてしまうという問題が生じる。このため、Ｓ
ＯＩ層３Ａのドライエッチング時にＳｉとＳｉＯ2 それ
ぞれに対するエッチングレートの比（選択比）が十分大
きい条件によってエッチングを行い、ＳＯＩ層３Ａのエ
ッチング時に発生する露出した下地埋め込み酸化膜２の
エッチングを問題ない範囲に抑えて、図７に示した構造
を実現する。 （第３実施例）また、図８にはメモリＭＯＳＦＥＴとし
てメモリＭＯＳＦＥＴ１（７Ａ）、メモリＭＯＳＦＥＴ
２（７Ｂ）の２個を構成した例を示す。本実施例におい
ては各メモリＭＯＳＦＥＴのソース領域が共通化されて
おり、複数のメモリＭＯＳＦＥＴを集積化する際、集積
密度を向上させることができる。
【図１】本発明の第１実施例を示す半導体集積回路装置
の断面構造図である。
の断面構造図である。
【図２】シリコン基板に埋め込み酸化膜、ＳＯＩ層、素
子分離溝を形成する工程を示す図である。
子分離溝を形成する工程を示す図である。
【図３】ＳＯＩ層の表面に酸化膜およびポリシリコンを
パターンニング形成する工程を示す図である。
パターンニング形成する工程を示す図である。
【図４】コントロールゲート、酸化膜、フローティング
ゲート、埋め込み酸化膜をエッチングしてシリコン基板
を露出させる工程を示す図である。
ゲート、埋め込み酸化膜をエッチングしてシリコン基板
を露出させる工程を示す図である。
【図５】ソース／ソレイン形成のためにイオン注入を行
う工程を示す図である。
う工程を示す図である。
【図６】層間絶縁膜、電極配線を形成する工程を示す図
である。
である。
【図７】本発明の第２実施例を示す半導体集積回路装置
の断面構造図である。
の断面構造図である。
【図８】本発明の第３実施例を示す半導体集積回路装置
の断面構造図である。
の断面構造図である。
１…シリコン基板、２…埋め込み酸化膜、３Ａ、３Ｂ…
単結晶半導体層、４Ａ…酸化膜、４Ｂ…ゲート酸化膜、
５Ａ…コントロールゲート、５Ｂ…ゲート電極、６…Ｓ
ＯＩ−ＭＯＳＦＥＴ、７…メモリＭＯＳＦＥＴ、８…層
間絶縁膜、９…配線、１０…素子分離絶縁膜。
単結晶半導体層、４Ａ…酸化膜、４Ｂ…ゲート酸化膜、
５Ａ…コントロールゲート、５Ｂ…ゲート電極、６…Ｓ
ＯＩ−ＭＯＳＦＥＴ、７…メモリＭＯＳＦＥＴ、８…層
間絶縁膜、９…配線、１０…素子分離絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 29/786
Claims (5)
- 【請求項１】 半導体基板に、第１のＭＩＳＦＥＴとメ
モリ用の第２のＭＩＳＦＥＴとが形成され、それらの表
面に層間絶縁膜が形成されるとともに、その表面に前記
第１、第２のＭＩＳＦＥＴのための電極配線が形成され
ている半導体装置において、 前記第１のＭＩＳＦＥＴの形成領域には、前記半導体基
板上に第１の絶縁膜を介して単結晶半導体層が形成され
ており、 前記第１のＭＩＳＦＥＴは、前記単結晶半導体層に拡散
形成されたソース／ドレインと、前記単結晶半導体層上
にゲート絶縁膜としての第２の絶縁膜を介して形成され
たゲート電極とから構成されており、 前記第２のＭＩＳＦＥＴは、前記半導体基板に拡散形成
されたソース／ドレインと、前記半導体基板上に形成さ
れ前記第１の絶縁膜と同一の膜厚を有するゲート絶縁膜
と、このゲート絶縁膜上に形成された、フローティング
ゲート、第３の絶縁膜及びコントロールゲートとから構
成されていることを特徴とする半導体装置。 - 【請求項２】 前記フローティングゲート、第３の絶縁
膜及びコントロールゲートは、前記単結晶半導体層、第
２の絶縁膜及びゲート電極とそれぞれ同一の膜厚を有す
るものであることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記フローティングゲートは単結晶半導
体層であって、前記第３の絶縁膜はその単結晶半導体層
を熱酸化して形成されたものであることを特徴とする請
求項１又は２に記載の半導体装置。 - 【請求項４】 半導体基板上に第１の絶縁膜を介して単
結晶半導体層を形成し、この単結晶半導体層上にゲート
絶縁膜を介してゲート電極を形成するとともに前記単結
晶半導体層にソース／ドレインを拡散形成して第１のＭ
ＩＳＦＥＴを形成し、前記半導体基板の前記第１のＭＩ
ＳＦＥＴと異なる領域において、前記半導体基板上にゲ
ート絶縁膜を介してフローティングゲート、絶縁膜、コ
ントロールゲートを形成するとともに前記半導体基板に
ソース／ドレインを拡散形成してメモリ用の第２のＭＩ
ＳＦＥＴを形成するようにした半導体装置の製造方法で
あって、 前記フローティングゲートを、前記単結晶半導体層と同
時形成された単結晶半導体層をパターンニングすること
により形成したことを特徴とする半導体装置の製造方
法。 - 【請求項５】 半導体基板上に第１の絶縁膜および単結
晶半導体層を形成するとともに、前記単結晶半導体層を
複数の素子領域に分離する工程と、 前記単結晶半導体層の上に第２の絶縁膜を形成する工程
と、 前記第２の絶縁膜上に、第１のＭＩＳＦＥＴとなる素子
領域に対してはゲート電極を、メモリ用の第２のＭＩＳ
ＦＥＴとなる素子領域に対してはコントロールゲートを
それぞれ形成する工程と、 この後、前記第２のＭＩＳＦＥＴとする素子領域におい
て前記半導体基板が露出するまでパターンニングを行う
工程と、 前記第１のＭＩＳＦＥＴとなる素子領域において前記単
結晶半導体層にソース／ドレインを拡散形成するととも
に、前記第２のＭＩＳＦＥＴとなる素子領域において前
記半導体基板の前記露出した部分にソース／ドレインを
拡散形成する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5837195A JPH08255846A (ja) | 1995-03-17 | 1995-03-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5837195A JPH08255846A (ja) | 1995-03-17 | 1995-03-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255846A true JPH08255846A (ja) | 1996-10-01 |
Family
ID=13082476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5837195A Pending JPH08255846A (ja) | 1995-03-17 | 1995-03-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08255846A (ja) |
Cited By (21)
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| JP2006261591A (ja) * | 2005-03-18 | 2006-09-28 | Fujitsu Ltd | 絶縁ゲート型半導体装置の製造方法 |
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-
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- 1995-03-17 JP JP5837195A patent/JPH08255846A/ja active Pending
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