JPH0449270B2

JPH0449270B2 -

Info

Publication number: JPH0449270B2
Application number: JP1128811A
Authority: JP
Inventors: Shinji Shimizu; Kazuhiro Komori; Yasunobu Osa; Jun Sugiura
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-05-24
Filing date: 1989-05-24
Publication date: 1992-08-11
Also published as: JPH02153574A

Description

【発明の詳細な説明】本発明は半導体集積回路装置に、特にEPROM
（Electrically Programable Read Only、
Memory）装置の製造法に関する。

一般にEPROM装置は一つの半導体基板主面に
形成されたフローテイング（浮遊）ゲート電極上
にコントロール（制御）ゲート電極を有する複数
のMIS（Metal Insulator Semiconductor）型メ
モリトランジスタから成るメモリアレイ部と、そ
のメモリアレイ部の周辺に形成された複数のMIS
型トランジスタから成る入・出力回路、Ｘ・Ｙデ
コーダ回路等の周辺回路部とから構成される。

ところがかかるEPROMにおいて本願発明者等
の研究により以下の問題があることがわかつた。

すなわち、かかるEPROMにおいては高集積
度、高速化のためにチヤネル長（ゲート長）を短
かくしゲート酸化膜の厚さを薄くするいわゆるス
ケールダウンする必要があるが、メモリの読出し
に対して書込みにはそれより高電圧を用いるため
に周辺回路部ではスケールダウンが不可能な部分
が生じてくる。

例えばｎチヤネル型EPROMにおいては、書込
み電圧25V、読出し電圧5Vのものが定着しつつ
あり周辺回路部のMOS素子のゲート酸化膜厚を
1000Å程度の比較的厚いものが使用されたが、読
出しの高速化のために周辺回路部のMOS素子の
ゲート酸化膜厚を500Å程度の比較的薄いものを
使用しようとすると、書込み電圧25Vに対し十分
な耐圧をもつ素子が形成できないという問題が生
じてくる。

本発明は上記した問題を解決するものであり、
その目的は高集積度で高電圧回路を含むEPROM
のごときICに適合する新規な半導体集積回路装
置の製造法を提供することにある。又、本発明の
他の目的は高電圧で動作可能な第１のトランジス
タと低電圧で動作可能な第２のトランジスタの
V_thを自由に設定できる半導体集積回路装置の新
規な製造法を提供することにある。

以下に図面を用いて本発明を具体的に説明す
る。

まず本発明に係るEPROM装置が第１図の概略
平面図を用いて以下に説明される。

第１図において、１はシリコン単結晶より成る
半導体基板（半導体ペレツト）である。この基板
１の主面の一部に２層の絶縁ゲートすなわちフロ
ーテイングゲート電極とそのゲート電極の上にコ
ントロールゲート電極を有する複数のMIS型メモ
リトランジスタからなるメモリアレイ部２が配置
され、このメモリアレイ部の周辺にはデイプリツ
シヨン型MISトランジスタ、エンハンスメント型
MISトランジスタ及び高耐圧構造を持つエンハン
スメント型MISトランジスタ等によつて構成され
たデコーダ回路３、入出力回路４等が周辺回路部
として配置され、基板１の周縁部にそつてボンデ
イング・バツド５が配列されている。

第２図は本発明に係るEPROM装置の原理的構
造を示す模型断面図である。同図においてＡはメ
モリ部のMOS素子、Ｂ，Ｃは周辺回路部のMOS
素子でこのうちＢは低電圧（例えば5V）系、Ｃ
は高電圧（例えば25V）系の回路に使用される。
メモリ部の素子ＡはＰ型基板１上に薄い（500Å）
ゲート酸化膜I_t1、第１下層多結晶シリコンゲー
トG_F、厚い（1200Å）層間酸化膜I_t2および第１
上層多結晶シリコンゲートG_Cとを有している。
周辺回路部の素子ＢはＰ型基板１上に薄い（500
Å）ゲート酸化膜I_t1を介して形成された第２多
結晶シリコンゲートG₁を有している。素子Ｃは
Ｐ基板上に厚い（1000Å）ゲート酸化膜I_t2を介
して形成された第３多結晶シリコンゲートG₂を
有している。上記素子Ｂおよび素子Ｃにおけるそ
れぞれの第２、第３の多結晶シリコンゲートG₁，
G₂はメモリ部の素子の下層ポリシリコンゲート
G_Fを形成するための第１層目ポリシリコン層す
なわち第１導体層をパターンニングすることによ
つて形成されたものである。

第３図は第２図のEPROM装置の変形例で、第
２図の構造と異なる点は周辺部のMOS素子Ｂ，
Ｃにおいて、第２多結晶シリコンゲートG₁及び
第３多結晶シリコンゲートG₂はメモリ部の素子
の上層多結晶シリコンゲートG_Cを形成するため
の第２層目ポリシリコン層すなわち第２導体層を
パターンニング形成された点にある。

上記した半導体集積回路装置においては、読出
し動作を行なわせる低電圧系のMOS素子Ｂは導
いゲート酸化膜を有し、同時にシヨートチヤネル
の素子として形成できる。一方、書込み動作を行
わせる高電圧系のMOS素子Ｃは厚いゲート酸化
膜を有し同時に比較的長いチヤネル長の素子とし
て形成でき、高集積度で高電圧回路を含む
EPROMの構成に適合できる。

又、上記した半導体集積回路装置においては、
周辺回路部のMOS素子Ｂ，Ｃの絶縁ゲートをメ
モリ部の素子の上下２層の絶縁ゲートのいずれか
と同じ構成材を使う構造とすることでその製造に
あたつてプロセスを簡易化するとともに、書込み
回路用MOS素子及び読出し回路用のMOS素子の
しきい値（V_th）を所要とする値に設定できるよ
う制御が可能となる。

本発明の新規な半導体集積回路装置の製造法に
よれば、同一半導体基板上に異なる膜厚のゲート
酸化膜を形成するために最初のゲート酸化後、厚
くしようとする部分以外のゲート酸化膜をいつた
ん除去し、再びゲート酸化を行なうものである。
なお、厚い酸化膜を有するゲートと薄い酸化膜を
有するゲートとのV_thを調整するために最初のゲ
ート酸化後厚くしようとする部分以外に不純物イ
オン打込みを行ない、次のゲート酸化の後再びイ
オン打込みを行つて厚いゲート酸化膜の下の不純
物濃度を薄いゲート酸化膜のそれより小さくす
る。

次に、本発明による半導体集積回路装置の製造
法をEPROM装置に適用した場合の実施例１を第
４図乃至第１８図に示された工程断面図にそつて
以下に説明する。

実施例１ (a) ｐ型Si（シリコン）単結晶基板１０表面上に
その表面を熱酸化することによつて厚さ500Å
のSiO₂（二酸化シリコン）膜１１を形成する。
さらにこのSiO₂膜１１表面上に厚さ約1500Å
のSi₃N₄（シリコンナイトライド）膜１２を形
成する（第４図参照）。

(b) 絶縁アイソレーシヨン部となるべき基板１０
表面内にp⁺型チヤネルストツパを形成するた
めに上記Si₃N₄膜１２をホトレジスト膜１３を
マスクとして選択的にエツチング除去し、その
後ｐ型決定不純物（アクセブタ）例えばボロン
をイオン打込み法によりSiO₂膜１１を通して
基板内に導入し、p⁺型チヤネルストツパ１４
ａ，１４ｂ，１４ｃ，１４ｄを形成する（第５
図参照）。

(c) ホトレジスト膜１３を除去した後、基板１０
を酸化雰囲気中で加熱する。これによつて
Si₃N₄膜１２が形成されていない基板１０（p⁺
型チヤネルストツパ１４ａ，１４ｂ，１４ｃ，
１４ｄ）表面が酸化され、厚さ10000Åの絶縁
アイソレーシヨン用のSiO₂膜（以下フイール
ドSiO₂膜と称す）１５ａ，１５ｂ，１５ｃ，
１５ｄが形成される。これらフイールドSiO₂
膜１５ａ，１５ｂ，１５ｃ，１５ｄによつて基
板１０表面はいくつかの領域（Ａ，Ｂ，Ｃ，
Ｄ）に区切られる。このうち領域Ａはメモリト
ランジスタ部、領域Ｂは読出し回路となる低電
圧（5V）部、領域Ｃは書込み回路となる高電
圧（25V）部、領域Ｄは２層ゲートを有する高
耐圧部となる（第６図参照）。

(d) Si₃N₄膜１２及びその下のSiO₂膜１１を完全
に除去して基板１０表面を露出させた後、露出
する基板１０表面を熱酸化（1000℃ドライ
O₂110分）することによつて厚さ約800Åのゲ
ートSiO₂膜１６ａ，１６ｂ，１６ｃ，１６ｄ
を形成する（第７図参照）。

(e) 高電圧部Ｃ高耐圧部Ｄの表面にホトレジスト
膜１７をパターニングし、メモリトランジスタ
（領域Ａ）及び周辺トランジスタのうち特に低
電圧部のエンハンスメント型トランジスタ（領
域Ｂ）のしきい値V_thを所望の値に制御する目
的でイオン打込み法によりホトレジスト膜１７
をかけないゲートSiO₂膜１６ａ，１６ｂ及び
高耐圧部（領域Ｄ）のSiO₂膜１６ｄの一部を
通してボロンを基板表面に導入する。この時、
打込みエネルギーは70KeV程度であり、ボロ
ンの導入された基板（領域Ａ，Ｂ）表面不純物
濃度はおよそ２×10¹¹atoms／cm³である。フイ
ルド酸化膜１５ａ，１５ｂ，１５ｃ，１５ｄ及
びホトレジスト膜１７形成部（領域Ｃ，Ｄ）の
直下の基板表面内にはボロンは導入されない
（第８図参照）。

なお、高電圧部のトランジスタのしきい値の
制御が不要である場合はホトレジスト膜形成後
のイオン打込みによる不純物導入は行わない。

(f) ホトレジスト膜１７で覆われないSiO₂膜１
６ａ，１６ｂをエツチ除去する（第９図参照）。
この後ホトレジスト膜１７を除去し、フイルド
SiO₂膜が形成されない部分の基板表面及び領
域Ｃ，ＤのSiO₂膜を露出する。

(g) 再びゲート酸化（1000℃、ドライO₂，60分）
を行ない、Si基板の露出する領域Ａ，Ｂ表面に
は膜厚が約500ÅのSiO₂膜１６a′，１６b′が形
成され、領域Ｃ，Ｄでさらに成長したSiO₂膜
１６c′，１６d′の膜厚は1000Å程度になる。こ
れらSiO₂膜１６a′，１６b′，１６c′，１６d′を
通してボロンをイオン打込み（70KeV）する。
このとき、ボロンの導入された基板表面不純物
濃度は領域Ａ，Ｂで４×10¹¹atoms／cm³、領域
Ｃ，Ｄで２×10¹¹atoms／cm³である（第１０図
参照）。

なお、工程ｅでホトレジスト膜１７形成後イオ
ン打込みを行なわない場合には、基板表面の不純
物濃度は、領域Ａ〜Ｄで４×10¹¹atoms／cm³であ
る。

(h) メモリ部のトランジスタのフローテイングゲ
ート電極、周辺回路部のトランジスタのゲート
電極及び必要な配線層を形成するために基板１
０上に厚さ3500Åの多結晶Si（シリコン）層２
１をCVD（Chemjcal Vapour Deposition）法
により形成する。この多結晶Si層をホトレジス
ト膜２２をマスクとして選択的にエツチング
（パターニング）し、一方周辺トランジスタの
ゲート電極G₁，G₂，G₃および配線層L₁を形成
する（第１１図参照）。この多結晶Si層２１、
ゲート電極G₁，G₂，G₃および配線層L₁にはあ
らかじめリンを導入（ドープ）しておきそれら
の層および電極の低抵抗化を計る。しかし、ホ
トレジスト膜２２除去後にリン導入を行なつて
もよい。

(i) ホトレジスト膜２２を除去し、又は多結晶Si
層２１へのリン導入後、基板１０をドライO₂
雰囲気中で加熱処理（1000℃、110分）する。
この結果、多結晶Si層、ゲート電極G₁，G₂，
S₃及び配線層L₁のそれぞれ表面は酸化されて
それからの層及び電極上に厚さ約1200Åの
SiO₂膜２３ａ，２３ｂ，２３ｃ，２３ｄ，２
３ｅが形成される。これらSiO₂膜は層間絶縁
膜としての役目を果たすものである（第１２図
参照）。

(j) 第１２図に示された状態の基板１０上に第２
層目の多結晶Si層２４をCVD法により形成す
る。この多結晶Si層２４の厚さは約3500Åであ
る。この後、多結晶Si層２４内にリンをドープ
して低抵抗化した後ホトレジスト膜２５をマス
クとして多結晶Si層２４，SiO₂膜２３ａ，多
結晶Si層２１及びゲートSiO₂膜１６ａを順次
選択的にエツチング（パターニング）し、メモ
リトランジスタのコントロールゲート電極
CG₁，CG₂及びフローテイングゲートFG₁，
FG₂を形成する。なお周辺部はそのまま残して
おく（第１３図参照）。

(k) ホトレジスト膜２５を除去し、さらに新たに
形成したホトレジスト膜２６をマスクとして多
結晶Si層２４を選択的にパターニングし、周辺
部のトランジスタ間の相互接続を行うための配
線層L₂，L₃及び高耐圧MIS型トランジスタの
オフセツトゲート電極G₄を形成する。そして
さらに露出するSiO₂膜２３ｂ，２３ｃ，２３
ｅ及びゲートSiO₂膜１６ｂ，１６ｃ，１６ｄ
を完全にエツチング除去してしまう。（第１４
図参照）。

(l) ホトレジスト膜２６を除去した後、露出する
基板１０をドライO₂中で1000℃、20分加熱す
ることにより表面に約300ÅのSiO₂膜を形成し
た後上記SiO₂膜を通してｎ型決定不純物（ド
ナー）例えばリンあるいはヒ素をイオン打込み
により基板表面に導入し、その後拡散加熱を行
なつてn⁺型ソース領域S₁，S₂，S₃，S₄及びn⁺
型ドレイン領域D₁，D₂，D₃，D₄を自己整合的
に形成する（第１５図参照）。なお、引伸し拡
散は、工程(n)のPSG膜デポ後の熱処理により
行なつてもよい。また、上記イオン打込みによ
る不純物の導入の代りに、ホトレジスト膜２６
を除去した後、露出する基板１０表面内にリン
あるいはヒ素をデポジツトしさらに引伸し拡散
を行ないソース領域S₁，S₂…及びドレイン領域
D₁，D₂…を形成するようにしてもよい。これ
らの領域の深さは0.3〜0.5μmであり、表面不純
物濃度は10₁₅〜10atoms／cm³である。さらに酸
化を行ない露出するゲート電極（CG₁，CG₂，
C₁，G₂…）、配線層（L₁，L₂），ソース領域
（S₁，S₂…），ドレイン領域（D₁，D₂…）の表
面にSiO₂膜２７ａ，２７ｂを厚さ約1000Åに
なるように形成する（第１５図参照）。

(m) ホトレジスト膜２８をマスクとしてソース領
域及びドレイン領域上のSiO₂膜２７ｂを選択
的にエツチング除去する（第１６図参照）。

(n) ホトレジスト膜２８を除去した後、基板１０
上にリン・シリケートガラス（PSG）膜２９
を形成する。このPSG膜２９の厚さは6000Å
程度である。そしてホトレジスト膜３０をマス
クとしてこのPSG膜２９を選択的にエツチン
グ除去し、コンタクトホールH₁，H₂，H₃，…
を形成する（第１７図参照）。

(o) ホトレジスト膜３０を除去した後、Al（アル
ミニウム）を基板１０上に蒸着し、そしてこの
Alをパターニングすることにより配線層３１
を形成する（第１８図参図）。なお、図示され
ていないか高耐圧エンハンスメント型MISトラ
ンジスタのゲート電極G₃，G₄は上記Al配線層
によつて接続される。

以上の方法により第１８図に示すごとくメモリ
部トランジスタQ₁，Q₂および周辺部トランジス
タである読出し用エンハンスメント型MISトラン
ジスタQ_E、書込み用デイプリツシヨン型MISト
ランジスタQ_D、高耐圧エンハンスメント型MIS
トランジスタQ_E2が形成される。

上記実施例で述べた本発明の作用効果は以下の
ように説明される。

(1) 厚さの異なるゲートSiO₂膜を同一基板（チ
ツプ）に形成することができ、又、メモリ部ト
ランジスタの１層目の多結晶Si層を周辺回路の
トランジスタのゲート電極とすることで、メモ
リ部トランジスタの層間SiO₂膜を形成する際
（工程(i)リンドープした多結晶Si層からのリン
のアウトデイフユージヨンがあつてもゲート電
極下の基板に不純物がドープされることなくし
きい値V_thが安定である。

(2) 薄いゲートSiO₂膜下の基板（領域Ａ，Ｂ）
にはボロンの２度のイオン打込みが行なわれ、
一方、厚いゲートSiO₂膜下の基板（領域C₁D）
にはボロンは１度イオン打込みされるだけであ
るため、薄いゲートSiO₂膜のMOSトランジス
タは短いチヤネル化が可能であり、又、厚いゲ
ートSiO₂膜のMOSトランジスタはしきい値V_th
を任意に設定できる。工程(e)のホトレジストを
イオン打込み及びSiO₂膜エツチの両方に供用
し、工程数を低減できる。

(3) メモリ部トランジスタの層間SiO₂膜の厚さ
を他のゲートSiO₂膜とは別に形成できるため、
任意の厚に設定でき、メモリ部トランジスタの
特性を周辺部のそれから独立して決定できる。

(4) 高耐圧MOSトランジスタの２層のゲート電
極をメモリ部のゲート電極形成と並行して形成
することができる。周辺部MOSトランジスタ
のゲート電極をメモリ部MOSトランジスタの
多結晶Si₂層ゲート電極のうち１層目のゲート
電極もしくは２層目のゲート電極形成時の多結
晶Siのみを利用して形成しようとする場合第１
８図で示すような第１層ゲート電極の上に第２
層ゲート電極が半ば重なつて形成される２層ゲ
ート電極を有する集積回路装置の製造ができな
くなる。

本発明の他の新規な半導体集積回路装置の製造
法によれば、同一半導体基板上に異なる膜厚のゲ
ート酸化膜を形成するためにゲート電極として同
時に並行して形成するメモリ部２層多結晶Siゲー
トトランジスタの２層目の多結晶Si層を用いるも
のである。

次に本発明をEPROM装置に適用した他の例
（実施例２）をを第１９図乃至第２６図に示され
た工程断面図にそつて以下に説明する。

実施例２ (a) 実施例１の工程(a)〜(d)を同様に行ない第１９
図に示すようにｐ型Si基板４０表面にフイルド
SiO₂膜４１ａ，４１ｂ，４１ｃを形成しゲー
ト酸化によりゲートSiO₂膜４２ａ，４２ｂ，
４２ｃを500Å以下の厚さに形成する。なお同
図において領域Ａをメモリトランジスタ部、領
域Ｂを読出し回路となる低電圧（5V）部、領
域Ｃは書込み回路となる高電圧（25V）部であ
る。ここで必要に応じてメモリトランジスタ部
（領域Ａ）のみにボロンイオン打込みをゲート
SiO₂膜４２ａを通して行なう。

(b) メモリ部のフローテイングゲート（FG）を
成するために基板４０上に厚さ3500Åのリンド
ーブ多結晶Si層４３をCVD法により形成し、
図示されないホトレジスト膜マスクによりパタ
ーニングしてメモリ部のフローテイングゲート
なる多結晶Si層４３の一部GFを残して他の部
分、他の領域（Ｂ，Ｃ）の多結晶Si層を除去
し、さらにその下のゲートSiO₂膜をエツチ除
去してSi基板４０表面を露出させる（第２３図
参照） (c) 第２回のゲート酸化を行なう。この工程では
ドープ不純物（リン）のアウトデイフユージヨ
ンを考慮し、まず低温（800℃）でスチーム酸
化を10分行なつてメモリ部（領域Ａ）の多結晶
Si層４３上に500Å，Si基板（領域Ａ，Ｂ，Ｃ）
表面に100ÅのSiO₂を形成した後、SiO₂のライ
トエツチを行なつて、多結晶Si層表面のSiO₂
膜厚を300Å，Si基板表面を０とする。次いで
ゲート酸化をを1000℃ドライO₂雰囲気で110分
行なうことにより多結晶Si層表面に膜厚1300Å
のSiO₂膜（層間SiO₂膜）４４，基板上に800Å
のSiO₂膜（ゲートSiO₂膜）４５ａ，４５ｂ，
４５ｃを形成する。このあと領域Ａ，領域Ｃの
表面のみを覆うようにホトレジスト膜４６ａ，
４６ｂのパターニングを行ない、ボロンイオン
打込みをゲートSiO₂膜４５ｂを通して領域Ｂ
の基板表面に対して行なう（第２１図参照） (d) 領域ＢのゲートSiO₂膜４５ｂをエツチ除去
してボロン打込みされた基板表面４０を露出す
る。なお、このSiO₂膜エツチ時に領域Ａ上の
ホトレジスト膜４６ａはメモリMOSトランジ
スタの特性に応じてかけるかかけないかを任意
に選ぶことになる（第２２図参照） (e) ホトレジスト膜を取り去り再びゲート酸化を
1000℃、ドライO₂雰囲気で60分行なうことに
より、領域Ａの多結晶Si層４３表面には膜厚
1600Åの層間SiO₂膜４７ａを、領域Ｂ表面に
は膜厚500ÅのゲートSiO₂膜４７ｂを、領域Ｃ
表面には膜厚1000ÅのゲートSiO₂膜４７ｃを
それぞれ形成する。この後、ボロンイオン打込
みを行なうことにより、領域Ｂ表面の不純物濃
度４×10¹¹atoms／cm³、領域Ｃ表面の不純物濃
度２×10¹¹atoms／cm³を得る（第２３図参照）。

(f) 第２３図に示された状態の基板４０上に第２
層目の多結晶Si層４８をCVD法により約3500
Åの厚さに形成した後、リンをドープして多結
晶Si層４８８を低抵抗化する。次いでホトレジ
スト膜４９を形成しそのパターニングによつて
第２層の多結晶Si層を選択的にエツチし、領域
Ａでメモリ部のコントロールゲートとなる多結
晶SiゲートG_C，領域Ｂで読出し部となる多結
晶SiゲートG₁，領域Ｃで書込み部となる多結
晶SiゲートG₂をのこして他を除去する（第２
４図参照）。

(g) メモリ部のコントロールゲートG_Cをマスク
として露出するSiO₂膜４７ａとその下の多結
晶Si層４３（GF）を選択的にエツチしてゲー
トの「重ね切り」を行なう。このエツチングで
領域Ａ，Ｂ，Ｃを基板表面に露出するゲート
SiO₂膜４７ｂ，４７ｃがエツチされるととも
に基板表面が若干エツチされる（第２５図参
照）。

(h) 全面にリンまたはヒ素をデポジツトしさらに
引伸し拡散を行なうことによりn⁺型ソース領
域S₁，S₂及びn⁺型ドレイン領域D₁，D₂を形成
すると同時に各多結晶Siゲートをドープし、か
つ、その表面にSiO₂膜５０を形成する（第２
６図参照）。

なお、リンまたはヒ素のデポジシヨンの代りに
基板を熱酸化してSiO₂膜を形成し次いでリンま
たはヒ素のイオン打込みを行ない、その後拡散を
行なつてもよい。

この後は実施例１の工程(m)（第１６図〜第１８
図）と同様に行なう。

上記プロセスによつて同一Siチツプ上の周辺回
路部に厚さの異なるゲートSiO₂膜を有し、ゲー
ト電極としてメモリ部トランジスタの２層目（上
層）の多結晶Si層を用いたMOSトランジスタが
得られる。

(1) メモリ部の２層ゲートの第２層多結晶Si層の
みを周辺部のゲートとして利用するためプロセ
スを簡易化できる。

(2) メモリ部の第１ゲートSiO₂膜は周辺部と関
りないのでその膜厚を任意に選ぶことができ
る。

(3) ゲートSiO₂膜下のV_thの調整については実施
例１の場合と同様のの効果が得られる。

本発明は前記実施例以外に種々の変形例をもち
得るものである。例えば第２層目の多結晶Si層は
M₀（モリブデン等の金属材料からなる導体層を用
いることも可能である。M₀は高融点金属である
ため、ソース、ドレイン領域形成の不純物マスク
としての役目をはたすことができる。またこのよ
うな金属材料によつて形成された配線層は多結晶
Siよりなる配線層に比して低いシート抵抗値をも
つており、EPROM装置のスイツチングスピード
を向上させることができる。

ところで、本発明に係るメモリアレイ部２（第
１図参照）は第２７図に示す平面図の如く構成さ
れている。この第２７図において、１５はフイル
ドSiO₂膜である。CGは多結晶Siより成るコント
ロールゲートでワード線を構成する。FGはフロ
ーテイングゲート電極である。

B₁，B₂はAlより成るビツト線である。第２７
図におけるＡ−A′切断断面をみると第１８図の
領域Ａの如き構造となつている。そして、第２７
図におけるＢ−Ｂび切断断面図をみると第２８図
の如き構造となつている。

【図面の簡単な説明】

第１図は本発明に係るEPROM装置の概略平面
図、第２図及び第３図は本発明の原理的構造を示
す断面図、第４図乃至第１８図は本発明に係る
EPROM装置の製造法の一つの実施例の工程断面
図、第１９図乃至第２６図は本発明に係る
EPROM装置の製造法の他の実施例の工程断面
図、第２７図は本発明に係るメモリアレイ部の平
面図、第２８図は第２７に示すメモリアレイ部の
Ｂ−B′切断面図である。１…Si半導体基板、２…メモリアレイ部、３…
入力回路部、４…出力回路部、５…デコーダ回路
部、６…ロジツク回路部、７…ボンデイングパツ
ド、１０…ｐ型Si基板、１１…SiO₂膜、１２…
Si₃N₄膜、１３…ホトレジスト膜、１４ａ，１４
ｂ，p⁺型チヤネルストツパ，１５ａ，１５ｂ…
フイルドSiO₂膜、１６ａ，１６ｂ…ゲートSiO₂
膜、１７…ホトレジスト膜、２１…多結晶Si層、
２２…ホトレジスト膜、２３ａ，２３ｂ…SiO₂
膜、２４…多結晶Si層、２５…ホトレジスト膜、
２６…ホトレジスト膜、２７ａ，２７ｂ…SiO₂
膜、２８…ホトレジスト膜、２９…PSG膜、３
０…ホトレジスト膜、３１…Al配線層、４０…
ｐ型Si基板、４１ａ，４１ｂ…フイルドSiO₂膜、
４２ａ，４２ｂ…ゲートSiO₂膜、４３…多結晶
Si層、４４…SiO₂膜、４５ａ，４５ｂ，４５ｃ
…SiO₂膜、４６ａ，４６ｂ…ホトレジスト膜、
４７ａ，４７ｂ，４７ｃ…SiO₂膜、４８…多結
晶Si層、４９…ホトレジスト膜、SO…SiO₂膜、
Ａ…メモリ部、Ｂ…周辺回路読出し部、Ｃ…周辺
回路書込み部、GF…浮遊ゲート電極、GC…制御
ゲート電極、G₁，G₂…ゲート電極、G₃，G₃…高
耐圧部ゲート電極、I_t1…薄いゲート絶縁膜、I_t2
…厚いゲート絶縁膜、L₁，L₂，L₃…多結晶Si配
線、Q₁，Q₂…メモリ用トランジスタ、QE₁，QE₂
…エンハンスメントトランジスタ、Q_D…デイプ
リーシヨントランジスタ、S₁，S₂…ソース領域、
D₁，D₂…ドレイン領域。

Claims

【特許請求の範囲】１第１導電型領域を有する半導体基板を用意す
る工程、上記第１導電型領域の一主面にこの一主
面を第１の領域と第２の領域に分離する絶縁領域
を形成する工程、第１導電型の不純物を上記第２
の領域に形成されるMIS型トランジスタのチヤネ
ル領域となる箇所に導入する工程、第１導電型の
不純物を上記第１の領域及び第２の領域それぞれ
に形成されるMIS型トランジスタのチヤネル領域
となる箇所に導入する工程、上記第１の領域表面
及び第２の領域表面にゲート絶縁膜となる絶縁膜
を上記第２の領域表面に形成される絶縁膜の膜厚
が上記第１の領域表面に形成される絶縁膜の膜厚
よりも小さくなるように形成する工程、上記第１
の領域表面及び第２の領域表面に形成された絶縁
膜上に複数のゲート電極を同一層で形成する工
程、上記第１の領域及び第２の領域に上記複数の
ゲート電極のそれぞれに関連したソース及びドレ
イン領域を形成する工程を有することを特徴とす
る半導体集積回路装置の製造法。２上記絶縁膜は上記第１導電型領域を酸化する
ことによつて形成されることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置の製造
法。３上記第１導電型の不純物の導入はイオン打込
みによつて行われることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置の製造法。