JPS6244700B2 - - Google Patents
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- JPS6244700B2 JPS6244700B2 JP54081360A JP8136079A JPS6244700B2 JP S6244700 B2 JPS6244700 B2 JP S6244700B2 JP 54081360 A JP54081360 A JP 54081360A JP 8136079 A JP8136079 A JP 8136079A JP S6244700 B2 JPS6244700 B2 JP S6244700B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は、フローテイングゲート型不揮発性メ
モリとその周辺回路のように異種の絶縁ゲート型
電界効果素子を含む半導体装置を高集積度且つ高
歩留で、しかも可及的に少ない工程数で製作する
方法に関する。
モリとその周辺回路のように異種の絶縁ゲート型
電界効果素子を含む半導体装置を高集積度且つ高
歩留で、しかも可及的に少ない工程数で製作する
方法に関する。
従来、２層シリコンゲートプロセスを用いてフ
ローテイングゲート型不揮発性メモリを製作する
ことはすでに知られている。しかしながら、この
従来法によると、フイールド酸化膜の開口部に位
置合わせして第１ポリシリコン層（フローテイン
グゲート層）を形成すると共にこの第１ポリシリ
コン層に位置合わせして第２ポリシリコン層（コ
ントロールゲート層）を形成するため、通常２〜
５μｍ程度のマスク合わせ余裕が必要であり、そ
の分だけセルサイズの縮少が制限される不都合が
ある。
ローテイングゲート型不揮発性メモリを製作する
ことはすでに知られている。しかしながら、この
従来法によると、フイールド酸化膜の開口部に位
置合わせして第１ポリシリコン層（フローテイン
グゲート層）を形成すると共にこの第１ポリシリ
コン層に位置合わせして第２ポリシリコン層（コ
ントロールゲート層）を形成するため、通常２〜
５μｍ程度のマスク合わせ余裕が必要であり、そ
の分だけセルサイズの縮少が制限される不都合が
ある。
このような不都合を除くため、先に本願発明者
等は、第１ポリシリコン層上のシリコンナイトラ
イド膜をマスクとする選択酸化処理によりフイー
ルド酸化膜を自己整合的に形成した後、シリコン
ナイトライド膜上に第２ポリシリコン層を形成
し、しかる後自己整合的にソース・ドレイン領域
を形成することによりセルサイズを大幅に（上記
従来法に比べて約40％）減少させることを提案し
た。
等は、第１ポリシリコン層上のシリコンナイトラ
イド膜をマスクとする選択酸化処理によりフイー
ルド酸化膜を自己整合的に形成した後、シリコン
ナイトライド膜上に第２ポリシリコン層を形成
し、しかる後自己整合的にソース・ドレイン領域
を形成することによりセルサイズを大幅に（上記
従来法に比べて約40％）減少させることを提案し
た。
ところが、この改良法によると、メモリ周辺回
路で必要な種々の絶縁ゲート型電界効果トランジ
スタ（以下、IGFETと略称する）、例えば読出回
路用低Ｖth（スレツシユホールド電圧）IGFET、
書込回路用高耐圧IGFET、デプリーシヨンモー
ド（以下、Ｄモードと略す）IGFETなどを作る
のに相当な困難が伴うおそれのあることが判明し
た。すなわち、この種の周辺回路用IGFETを上
記改良法で形成するには、予めチヤンネル不純物
濃度やゲート酸化膜厚さなどをメモリ部とは異な
るように設定しておく必要があり、これを実現し
ようとすると工程が複雑化し、歩留低下を招くお
それがあることがわかつた。
路で必要な種々の絶縁ゲート型電界効果トランジ
スタ（以下、IGFETと略称する）、例えば読出回
路用低Ｖth（スレツシユホールド電圧）IGFET、
書込回路用高耐圧IGFET、デプリーシヨンモー
ド（以下、Ｄモードと略す）IGFETなどを作る
のに相当な困難が伴うおそれのあることが判明し
た。すなわち、この種の周辺回路用IGFETを上
記改良法で形成するには、予めチヤンネル不純物
濃度やゲート酸化膜厚さなどをメモリ部とは異な
るように設定しておく必要があり、これを実現し
ようとすると工程が複雑化し、歩留低下を招くお
それがあることがわかつた。
従つて、本発明の目的は、上記改良法の利点で
あるメモリ部の高集積度化をそこなうことなく可
及的に少ない工程数で歩留よく周辺回路用
IGFETを製作することのできる新規な半導体装
置の製法を提供することにある。
あるメモリ部の高集積度化をそこなうことなく可
及的に少ない工程数で歩留よく周辺回路用
IGFETを製作することのできる新規な半導体装
置の製法を提供することにある。
本発明による製法によれば、メモリ部以外の周
辺回路の電界効果素子のゲート用電極層は第３層
目の材料が用いられる。以下、添付図面を参照に
して実施例を説明する。
辺回路の電界効果素子のゲート用電極層は第３層
目の材料が用いられる。以下、添付図面を参照に
して実施例を説明する。
添付図面は、本発明の一実施例によるEPROM
（電気的にプログラム可能なリード・オンリイ・
メモリ）及びその周辺回路を含む集積回路装置の
製造工程を示すもので、第１ａ図乃至第１ｄ図は
フローテイングゲート型電界効果素子（いわゆる
FAMOS）からなる不揮発性メモリセル部のワー
ド線方向に沿う断面を示し、第２ａ図乃至第２ｄ
図は該メモリセル部のワード線と直交する方向、
すなわたビツト線方向に沿う断面を示している。
そして、第３ａ図乃至第３ｄ図及び第４ａ図乃至
第４ｄ図は、いずれも上記集積回路装置において
メモリ周辺回路に用いられるIGFETの断面を示
すもので、第３ａ図乃至第３ｄ図はＤモード
IGFETを、第４ａ図乃至第４ｄ図は高耐圧
IGFETをそれぞれ示す。なお、この実施例で使
用される電界効果素子又はIGFETはすべてＮチ
ヤンネル形式のものであるが、メモリセル部と周
辺回路部とでは、スレツシユホールド電圧（Ｖt
ｈ）、動作モード（Ｄモード又はＥ（エンハンス
メント）モード）、ドレイン耐圧などが異なるよ
うに形成されるものである。
（電気的にプログラム可能なリード・オンリイ・
メモリ）及びその周辺回路を含む集積回路装置の
製造工程を示すもので、第１ａ図乃至第１ｄ図は
フローテイングゲート型電界効果素子（いわゆる
FAMOS）からなる不揮発性メモリセル部のワー
ド線方向に沿う断面を示し、第２ａ図乃至第２ｄ
図は該メモリセル部のワード線と直交する方向、
すなわたビツト線方向に沿う断面を示している。
そして、第３ａ図乃至第３ｄ図及び第４ａ図乃至
第４ｄ図は、いずれも上記集積回路装置において
メモリ周辺回路に用いられるIGFETの断面を示
すもので、第３ａ図乃至第３ｄ図はＤモード
IGFETを、第４ａ図乃至第４ｄ図は高耐圧
IGFETをそれぞれ示す。なお、この実施例で使
用される電界効果素子又はIGFETはすべてＮチ
ヤンネル形式のものであるが、メモリセル部と周
辺回路部とでは、スレツシユホールド電圧（Ｖt
ｈ）、動作モード（Ｄモード又はＥ（エンハンス
メント）モード）、ドレイン耐圧などが異なるよ
うに形成されるものである。
次に、各工程を順次に説明すると、まず、Ｐ型
シリコン基板１０として、（100）結晶前を呈し且
つ比抵抗が５〜８Ωcmのシリコン単結晶ウエハを
用意した後、基板１０に対して例えば1000℃のド
ライO2雰囲気中で熱酸化処理を施して基板表面
全面に約100μｍの厚さの第１のゲート酸化膜を
形成し、しかる後、この第１ゲート絶縁膜上に例
えば0.10〜0.20μｍの厚さに第１のポリシリコン
層をCVD法により形成し、さらにその上にSi3N4
からなる第１の層間絶縁膜を0.10〜0.15μｍの厚
さにCVD法で形成する。次に、第１層間絶縁膜
上にはメモリセル部、ＤモードIGFET部及び高
耐圧IGFET部の各々のアクテイブ領域形成パタ
ーンに対応してホトレジスト膜を配置して、例え
ばCF4＋O2を用いたプラズマエツチングにより該
ホトレジスト膜におおわれない第１層間絶縁膜部
分及び第１ポリシリコン層部分を選択的且つ自己
整合的に除去する。そして、フイールド酸化膜下
の基板表面に反転チヤンネルが生成するのを防止
する目的で、ホトレジスト膜以下の積層をマスク
として第１ゲート酸化膜を介して基板表面に選択
的にボロンイオンを打込む。このときのイオン打
込みは、75KeVのエネルギーで５×1013cm-2程度
のドーズ量になるように行なえばよい。この後、
慣用の方法によりホトレジスト膜を除去してか
ら、残存する第１層間絶縁膜（Si3N4膜）をマス
クとして基板表面を選択酸化処理し、1.0〜1.5μ
ｍのフイールド酸化膜を形成すると共に、このと
きの熱処理でボロンイオンを活性化し且つ拡散さ
せてp+型反転防止領域をフイールド酸化膜の下
の基板表面に形成する。
シリコン基板１０として、（100）結晶前を呈し且
つ比抵抗が５〜８Ωcmのシリコン単結晶ウエハを
用意した後、基板１０に対して例えば1000℃のド
ライO2雰囲気中で熱酸化処理を施して基板表面
全面に約100μｍの厚さの第１のゲート酸化膜を
形成し、しかる後、この第１ゲート絶縁膜上に例
えば0.10〜0.20μｍの厚さに第１のポリシリコン
層をCVD法により形成し、さらにその上にSi3N4
からなる第１の層間絶縁膜を0.10〜0.15μｍの厚
さにCVD法で形成する。次に、第１層間絶縁膜
上にはメモリセル部、ＤモードIGFET部及び高
耐圧IGFET部の各々のアクテイブ領域形成パタ
ーンに対応してホトレジスト膜を配置して、例え
ばCF4＋O2を用いたプラズマエツチングにより該
ホトレジスト膜におおわれない第１層間絶縁膜部
分及び第１ポリシリコン層部分を選択的且つ自己
整合的に除去する。そして、フイールド酸化膜下
の基板表面に反転チヤンネルが生成するのを防止
する目的で、ホトレジスト膜以下の積層をマスク
として第１ゲート酸化膜を介して基板表面に選択
的にボロンイオンを打込む。このときのイオン打
込みは、75KeVのエネルギーで５×1013cm-2程度
のドーズ量になるように行なえばよい。この後、
慣用の方法によりホトレジスト膜を除去してか
ら、残存する第１層間絶縁膜（Si3N4膜）をマス
クとして基板表面を選択酸化処理し、1.0〜1.5μ
ｍのフイールド酸化膜を形成すると共に、このと
きの熱処理でボロンイオンを活性化し且つ拡散さ
せてp+型反転防止領域をフイールド酸化膜の下
の基板表面に形成する。
上記した一連の工程によりメモリセル部は第１
ａ図に示すような構成になり、高耐圧IGFET部
は第４ａ図に示すような構成になる。すなわち、
これらの図において、１１，１１′はSiO2からな
る第１のゲート酸化膜、１２，１２′は第１ポリ
シリコン層、１３，１３′はSi3N4からなる第１の
層間絶縁膜、１４はSiO2からなるフイールド酸
化膜、１５はP+型反転防止領域である。なお、
ＤモードIGFET部は第１ａ図又は第４ａ図と同
様な断面構造になるので、図示を省略してある。
ａ図に示すような構成になり、高耐圧IGFET部
は第４ａ図に示すような構成になる。すなわち、
これらの図において、１１，１１′はSiO2からな
る第１のゲート酸化膜、１２，１２′は第１ポリ
シリコン層、１３，１３′はSi3N4からなる第１の
層間絶縁膜、１４はSiO2からなるフイールド酸
化膜、１５はP+型反転防止領域である。なお、
ＤモードIGFET部は第１ａ図又は第４ａ図と同
様な断面構造になるので、図示を省略してある。
次に、高耐圧IGFET部の層間絶縁膜１３′を除
去した後基板全面に第２ポリシリコン層１６を
CVD法により形成する。この結果、メモリセル
部の構成は、第１ｂ図及び第２ａ図に示されるよ
うになり、高耐圧IGFETの構成は第４ｂ図に示
されるようになる。なお、ＤモードIGFET部
は、第１ｂ図と同様な構成になるので、図示を省
略してある。
去した後基板全面に第２ポリシリコン層１６を
CVD法により形成する。この結果、メモリセル
部の構成は、第１ｂ図及び第２ａ図に示されるよ
うになり、高耐圧IGFETの構成は第４ｂ図に示
されるようになる。なお、ＤモードIGFET部
は、第１ｂ図と同様な構成になるので、図示を省
略してある。
次に、メモリセル部、ＤモードIGFET部及び
高耐圧IGFET部にホトレジスト膜を配置してこ
れをマスクとしてプラズマエツチングを実施する
ことにより第２のポリシリコン層、第１の層間絶
縁膜及び第１のポリシリコン層を選択的に除去
し、ひきつづいてそれら３層の残存部分をマスク
として第１のゲート絶縁膜を選択的にエツチ除去
する。このようなエツチング処理は、メモリセル
部ではソース・ドレイン領域形成パターンに対応
して、ＤモードIGFET部ではアクテイブ領域形
成パターンに対応して、高耐圧IGFET部では主
（コントロール）ゲートを形成するようなパター
ンでそれぞれ行なわれるので、その結果としてメ
モリセル部では第２ｂ図のような構成が得られ、
ＤモードIGFET部では第３ａ図のような構成が
得られ、高耐圧IGFET部では第４ｃ図に示すよ
うに第１ゲート酸化膜１１′、第１ポリシリコン
層１２′及び第２ポリシリコン層１６′の積層から
なる主ゲート部が残存する構成が得られる。
高耐圧IGFET部にホトレジスト膜を配置してこ
れをマスクとしてプラズマエツチングを実施する
ことにより第２のポリシリコン層、第１の層間絶
縁膜及び第１のポリシリコン層を選択的に除去
し、ひきつづいてそれら３層の残存部分をマスク
として第１のゲート絶縁膜を選択的にエツチ除去
する。このようなエツチング処理は、メモリセル
部ではソース・ドレイン領域形成パターンに対応
して、ＤモードIGFET部ではアクテイブ領域形
成パターンに対応して、高耐圧IGFET部では主
（コントロール）ゲートを形成するようなパター
ンでそれぞれ行なわれるので、その結果としてメ
モリセル部では第２ｂ図のような構成が得られ、
ＤモードIGFET部では第３ａ図のような構成が
得られ、高耐圧IGFET部では第４ｃ図に示すよ
うに第１ゲート酸化膜１１′、第１ポリシリコン
層１２′及び第２ポリシリコン層１６′の積層から
なる主ゲート部が残存する構成が得られる。
上記エツチング処理の後、表面酸化処理を行な
い基板表面に第２のゲート酸化膜を形成する。こ
のときの第２のゲート酸化膜は、Ｄモード
IGFET部では第３ｂ図の符号１７で示すように
基板表面をおおつて形成され、高耐圧IGFET部
では第４ｃ図の符号１７′で示すように基板表面
及びポリシリコン層１２′，１６′の露呈部をおお
つて形成される。なお、メモリセル部にも第２ゲ
ート酸化膜が形成されるが図示を省略してある。
い基板表面に第２のゲート酸化膜を形成する。こ
のときの第２のゲート酸化膜は、Ｄモード
IGFET部では第３ｂ図の符号１７で示すように
基板表面をおおつて形成され、高耐圧IGFET部
では第４ｃ図の符号１７′で示すように基板表面
及びポリシリコン層１２′，１６′の露呈部をおお
つて形成される。なお、メモリセル部にも第２ゲ
ート酸化膜が形成されるが図示を省略してある。
次に、ＤモードIGFET部においてのみ、第３
ｂ図に示すようにＮ型チヤンネルドープ領域１８
を形成する。このためには、ホトレジスト膜をマ
スクとして第２ゲート酸化膜１７を介してリン又
はヒ素を選択的にイオン打込みする方法を用いる
ことができる。この場合に形成されるＮ型領域１
８はIGFETをＤモードにするためのものであ
り、Ｄモードにする必要がなければ設けなくてよ
いものである。Ｎ型領域１８を設けない場合は、
メモリセル部とはゲート酸化膜１７の厚さを異な
らせておくことによりメモリセル部とはＶthが異
なるＥモードのIGFETを形成することができ
る。
ｂ図に示すようにＮ型チヤンネルドープ領域１８
を形成する。このためには、ホトレジスト膜をマ
スクとして第２ゲート酸化膜１７を介してリン又
はヒ素を選択的にイオン打込みする方法を用いる
ことができる。この場合に形成されるＮ型領域１
８はIGFETをＤモードにするためのものであ
り、Ｄモードにする必要がなければ設けなくてよ
いものである。Ｎ型領域１８を設けない場合は、
メモリセル部とはゲート酸化膜１７の厚さを異な
らせておくことによりメモリセル部とはＶthが異
なるＥモードのIGFETを形成することができ
る。
次に、基板全面に第３のポリシリコン層をデポ
ジツトした後、それをＤモードIGFET部ではゲ
ートパターンにしたがつて、高耐圧IGFET部で
は補助（オフセツト）ゲートパターンにしたがつ
てそれぞれ同時のホトエツチング処理でパターニ
ングする。そして、残存する第３ポリシリコン層
をマスクとして第２のゲート酸化膜を選択エツチ
する。この結果、メモリセル部では第３ポリシリ
コン層が残存されなかつたので第２ゲート酸化膜
はすべて除去され、第２ｂ図に示すような構成が
得られ、ＤモードIGFET部では第３ｃ図に示す
ように第３ポリシリコン層１９の下に第２ゲート
酸化膜１７が残存した構成が得られ、高耐圧
IGFET部では第４ｄ図に示すように第３ポリシ
リコン層１９′の下に第２ゲート絶縁膜１７′が残
存した構成が得られる。
ジツトした後、それをＤモードIGFET部ではゲ
ートパターンにしたがつて、高耐圧IGFET部で
は補助（オフセツト）ゲートパターンにしたがつ
てそれぞれ同時のホトエツチング処理でパターニ
ングする。そして、残存する第３ポリシリコン層
をマスクとして第２のゲート酸化膜を選択エツチ
する。この結果、メモリセル部では第３ポリシリ
コン層が残存されなかつたので第２ゲート酸化膜
はすべて除去され、第２ｂ図に示すような構成が
得られ、ＤモードIGFET部では第３ｃ図に示す
ように第３ポリシリコン層１９の下に第２ゲート
酸化膜１７が残存した構成が得られ、高耐圧
IGFET部では第４ｄ図に示すように第３ポリシ
リコン層１９′の下に第２ゲート絶縁膜１７′が残
存した構成が得られる。
この後、露呈された基板表面に対してＮ型決定
不純物例えばリンと選択拡散してN+型ソース・
ドレイン領域20〜25を形成する。すなわち、メモ
リセル部では、第２ｃ図に示すように第２ポリシ
リコン層１６以下の積層及びフイールド酸化膜１
４（第１ｂ図）をマスクとして自己整合的にソー
ス領域２１及びドレイン領域２０が形成され、Ｄ
モードIGFETでは、第３ｃ図に示すように第３
ポリシリコン層１９以下の積層及びフイールド酸
化膜１４をマスクとして自己整合的にソース領域
２２及びドレイン領域２３が形成され、高耐圧
IGFET部では、第４ｄ図に示すように第３ポリ
シリコン層１９′以下の積層及びフイールド酸化
膜１４をマスクとして自己整合的にソース領域２
４及びドレイン領域２５が形成される。
不純物例えばリンと選択拡散してN+型ソース・
ドレイン領域20〜25を形成する。すなわち、メモ
リセル部では、第２ｃ図に示すように第２ポリシ
リコン層１６以下の積層及びフイールド酸化膜１
４（第１ｂ図）をマスクとして自己整合的にソー
ス領域２１及びドレイン領域２０が形成され、Ｄ
モードIGFETでは、第３ｃ図に示すように第３
ポリシリコン層１９以下の積層及びフイールド酸
化膜１４をマスクとして自己整合的にソース領域
２２及びドレイン領域２３が形成され、高耐圧
IGFET部では、第４ｄ図に示すように第３ポリ
シリコン層１９′以下の積層及びフイールド酸化
膜１４をマスクとして自己整合的にソース領域２
４及びドレイン領域２５が形成される。
さらに、第１ｃ図、第２ｄ図、第３ｄ及び第４
ｄ図に示すように、慣用の方法にしたがつて基板
全面にPSG（リンケイ酸ガラス）からなる第２の
層間絶縁膜２６を形成した後、コンタクト孔をあ
けるためのホトエツチングを実施する。そして、
例えばAl等の金属を蒸着して適宜パターニング
することにより金属配線層２７〜３１を第１ｄ
図、第２図、第３ｄ図及び第４ｄ図に示すように
形成する。
ｄ図に示すように、慣用の方法にしたがつて基板
全面にPSG（リンケイ酸ガラス）からなる第２の
層間絶縁膜２６を形成した後、コンタクト孔をあ
けるためのホトエツチングを実施する。そして、
例えばAl等の金属を蒸着して適宜パターニング
することにより金属配線層２７〜３１を第１ｄ
図、第２図、第３ｄ図及び第４ｄ図に示すように
形成する。
第１ｄ及び第２ｄ図に示すメモリセル部におい
ては、第１ポリシリコン層１２がフローテイング
ゲートとして、第２ポリシリコン層１６がコント
ロールゲート又はワード線として、金属配線層２
７がビツト線としてそれぞれ作用するものであ
る。また、第３ｄ図に示すＤモードIGFET部に
おいては、第３層ポリシリコン層１９がコントロ
ールゲートとして作用し、金属配線層２８，２９
がそれぞれソース電極、ドレイン電極として作用
するものである。さらに第４ｄ図に示す高耐圧
IGFET部においては、第１及び第２ポリシリコ
ン層１２′，１６′の積層がコントロールゲートと
して、作用すると共に第３ポリシリコン層１９′
がドレイン電界を弱め高耐圧化を可能にするオフ
セツトゲートとして作用し、金属配線層30，31が
それぞれソース電極、ドレイン電極として作用す
るものである。
ては、第１ポリシリコン層１２がフローテイング
ゲートとして、第２ポリシリコン層１６がコント
ロールゲート又はワード線として、金属配線層２
７がビツト線としてそれぞれ作用するものであ
る。また、第３ｄ図に示すＤモードIGFET部に
おいては、第３層ポリシリコン層１９がコントロ
ールゲートとして作用し、金属配線層２８，２９
がそれぞれソース電極、ドレイン電極として作用
するものである。さらに第４ｄ図に示す高耐圧
IGFET部においては、第１及び第２ポリシリコ
ン層１２′，１６′の積層がコントロールゲートと
して、作用すると共に第３ポリシリコン層１９′
がドレイン電界を弱め高耐圧化を可能にするオフ
セツトゲートとして作用し、金属配線層30，31が
それぞれソース電極、ドレイン電極として作用す
るものである。
以上に述べたように、本発明の製法によれば、
次のような優れた作用効果が得られる。
次のような優れた作用効果が得られる。
(1) メモリセル部においては、フイールド酸化膜
の開口部とゲート部、ゲート部とソース・ドレ
イン領域がそれぞれ自己整合的に形成されるの
で、マスク合わせ余裕は実質的に不要であり、
メモリセルサイズを最少限にし、集積度を大幅
に向上させることができる。
の開口部とゲート部、ゲート部とソース・ドレ
イン領域がそれぞれ自己整合的に形成されるの
で、マスク合わせ余裕は実質的に不要であり、
メモリセルサイズを最少限にし、集積度を大幅
に向上させることができる。
(2) 上記(1)の利点をそこなうことなく周辺回路部
では、低ＶthのＥモードIGFET、Ｄモード
IGFET、高耐圧IGFETなどを自己整合的に形
成することができ、しかもその形成にあたつて
は基本的には第２ゲート酸化及び第３ポリシリ
コンデポジシヨンという簡単な工程を追加する
だけであり、工程の複雑化ないし歩留低下は最
少限におさえられる。
では、低ＶthのＥモードIGFET、Ｄモード
IGFET、高耐圧IGFETなどを自己整合的に形
成することができ、しかもその形成にあたつて
は基本的には第２ゲート酸化及び第３ポリシリ
コンデポジシヨンという簡単な工程を追加する
だけであり、工程の複雑化ないし歩留低下は最
少限におさえられる。
なお、本発明はその適用範囲がメモリ装置にの
み限定されるものではなく、他の絶縁ゲート型電
界効果装置の製作にあたつても適宜応用できるこ
とは明らかであろう。
み限定されるものではなく、他の絶縁ゲート型電
界効果装置の製作にあたつても適宜応用できるこ
とは明らかであろう。
第１ａ図乃至第１ｄ図及び第２ａ図乃至第２ｄ
図は、本発明の一実施例による集積回路装置のメ
モリセル部の製造工程を示すそれぞれワード線方
向及びビツト線方向に沿う基板断面図、第３ａ図
乃至第３ｄ図は、上記装置における周辺回路用Ｄ
モードIGFETの製造工程を示す基板断面図、第
４ａ図乃至第４ｄ図は、上記装置における周辺回
路用高耐圧IGFETの製造工程を示す基板断面図
である。 １０…シリコン基板、１１，１１′…第１のゲ
ート酸化膜、１２，１２′…第１のポリシリコン
層、１３，１３′…第１の層間絶縁膜（Si3N4
膜）、１４…フイールド酸化膜、１６，１６′…第
２のポリシリコン層、１７，１７′…第２のゲー
ト酸化膜、１８…チヤンネルドープ領域、１９，
１９′…第３のポリシリコン層、２０〜２５…ソ
ース又はドレイン領域、２６…第２の層間絶縁膜
（PSG膜）、２７〜３１…金属配線層。
図は、本発明の一実施例による集積回路装置のメ
モリセル部の製造工程を示すそれぞれワード線方
向及びビツト線方向に沿う基板断面図、第３ａ図
乃至第３ｄ図は、上記装置における周辺回路用Ｄ
モードIGFETの製造工程を示す基板断面図、第
４ａ図乃至第４ｄ図は、上記装置における周辺回
路用高耐圧IGFETの製造工程を示す基板断面図
である。 １０…シリコン基板、１１，１１′…第１のゲ
ート酸化膜、１２，１２′…第１のポリシリコン
層、１３，１３′…第１の層間絶縁膜（Si3N4
膜）、１４…フイールド酸化膜、１６，１６′…第
２のポリシリコン層、１７，１７′…第２のゲー
ト酸化膜、１８…チヤンネルドープ領域、１９，
１９′…第３のポリシリコン層、２０〜２５…ソ
ース又はドレイン領域、２６…第２の層間絶縁膜
（PSG膜）、２７〜３１…金属配線層。
Claims (1)
- １ 第１のアクテイブ領域形成パターンに対応し
て半導体基板表面に第１の絶縁膜、第１のゲート
用電極層及び第２の絶縁膜を積層状に配置した
後、前記第２の絶縁膜をマスクとする選択酸化処
理により、前記第１の絶縁膜及び前記第１のゲー
ト用電極層の周辺を取囲むように、半導体基板表
面に第１のフイールド酸化膜を形成し、さらに前
記第１のゲート用電極層上に層間絶縁膜を介して
第２のゲート用電極層を形成してから所望のソー
ス及びドレイン領域形成パターンに対応して前記
第２のゲート電極層、前記層間絶縁膜、及び前記
第１のゲート電極層を選択的且つ自己整合的に除
去し、しかる後、残在する第２のゲート用電極層
以下の積層と前記第１フイールド酸化膜とをマス
クとする選択的不純物導入処理によりソース及び
ドレイン領域を形成することにより、前記第１の
ゲート用電極層の残存部分をフローテイングゲー
トとし、かつ前記第２のゲート用電極層の残存部
分をコントロールゲートとする第１の絶縁ゲート
型電界効果素子を形成するとともに、さらに、前
記第１の絶縁ゲート型電界効果素子を形成する部
分以外の前記基板表面部分に第２のアクテイブ領
域形成パターンに対応して前記第２の絶縁膜の形
成と同時の処理により第３の絶縁膜を形成した
後、この第３の絶縁膜をマスクとして前記選択酸
化処理と同時の処理により第２のフイールド絶縁
膜を形成し、この第２のフイールド絶縁膜の開口
部内の基板表面部分に第４の絶縁膜を形成し、こ
の第４の絶縁膜上に第３のゲート用電極層を形成
してから所望のゲートパターンに対応して前記第
３のゲート用電極層をパターニングし、しかる
後、残存する第３のゲート用電極層以下の積層と
前記第２のフイールド絶縁膜とをマスクとして前
記選択的不純物導入処理と同時の処理によりソー
ス及びドレイン領域を形成することにより、前記
第３のゲート用電極層の残存部分をゲートとする
第２の絶縁ゲート型電界効果素子を形成すること
を特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136079A JPS567482A (en) | 1979-06-29 | 1979-06-29 | Manufacturing of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136079A JPS567482A (en) | 1979-06-29 | 1979-06-29 | Manufacturing of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS567482A JPS567482A (en) | 1981-01-26 |
| JPS6244700B2 true JPS6244700B2 (ja) | 1987-09-22 |
Family
ID=13744168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8136079A Granted JPS567482A (en) | 1979-06-29 | 1979-06-29 | Manufacturing of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS567482A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3278896D1 (en) * | 1981-06-30 | 1988-09-15 | Ibm | Method for connecting a semiconductor chip to a substrate and such connection |
| JPS5850771A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | 再書込み可能な高集積ｒｏｍ及びその製造方法 |
| JP2633547B2 (ja) * | 1987-02-21 | 1997-07-23 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
-
1979
- 1979-06-29 JP JP8136079A patent/JPS567482A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS567482A (en) | 1981-01-26 |
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