JPS6244701B2 - - Google Patents
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- JPS6244701B2 JPS6244701B2 JP54094143A JP9414379A JPS6244701B2 JP S6244701 B2 JPS6244701 B2 JP S6244701B2 JP 54094143 A JP54094143 A JP 54094143A JP 9414379 A JP9414379 A JP 9414379A JP S6244701 B2 JPS6244701 B2 JP S6244701B2
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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Description
【発明の詳細な説明】
この発明はMNOSトランジスタとMOSトラン
ジスタを自己整合式に重なり合つたポリシリコン
接触と共に一つの共通基板上に製作する方法に関
するものである。ここでMNOSトランジスタはメ
モリ素子として使用され、窒化シリコン層の酸化
によつて作られる酸化層が障壁層として使用され
る。
ジスタを自己整合式に重なり合つたポリシリコン
接触と共に一つの共通基板上に製作する方法に関
するものである。ここでMNOSトランジスタはメ
モリ素子として使用され、窒化シリコン層の酸化
によつて作られる酸化層が障壁層として使用され
る。
特に記憶回路用のMOSデバイスの製作には現
在ポリシリコンゲート技術が有利であるとされて
いる。ポリシリコン技術では電界効果トランジス
タのゲート電極およびこの電極の接続導体に多結
晶シリコンが使用されている。これによりゲート
電極とその接続導体をアルミニウムで作る場合に
比べてゲートソース間およびゲートドレン間の重
り合いによる容量が極めて小さくなり更にポリシ
リコンの形で補助の導体路面が存在するという利
点が得られる。
在ポリシリコンゲート技術が有利であるとされて
いる。ポリシリコン技術では電界効果トランジス
タのゲート電極およびこの電極の接続導体に多結
晶シリコンが使用されている。これによりゲート
電極とその接続導体をアルミニウムで作る場合に
比べてゲートソース間およびゲートドレン間の重
り合いによる容量が極めて小さくなり更にポリシ
リコンの形で補助の導体路面が存在するという利
点が得られる。
MNOS形デバイスはゲート誘電体が窒化シリコ
ン(Si3N4)層と二酸化シリコン(SiO2)層から成
る二重層である点でMOS形デバイスと異つてい
る。MNOS技術は電気的にプログラム組替え可能
のROMに応用されている。このメモリはメモリ
セル毎に一つのトランジスタだけを必要とするた
め小形であつて集積密度を高くすることができ
る。
ン(Si3N4)層と二酸化シリコン(SiO2)層から成
る二重層である点でMOS形デバイスと異つてい
る。MNOS技術は電気的にプログラム組替え可能
のROMに応用されている。このメモリはメモリ
セル毎に一つのトランジスタだけを必要とするた
め小形であつて集積密度を高くすることができ
る。
IEEE Transactions on Electron Deveces、
ED―24〔5〕p.584(1977)にはシリコン・ゲー
トMNOS構造がPシリコン基板に作られたキヤパ
シタンスを例として記載されている。この場合窒
化シリコン層表面を酸化して作られた酸窒化層が
蓄積情報の崩壊又はその部分的消去の原因となる
シリコン・ゲート電極からのキヤリヤ注入を阻止
する。この層を以後障壁層と呼ぶことにする。
ED―24〔5〕p.584(1977)にはシリコン・ゲー
トMNOS構造がPシリコン基板に作られたキヤパ
シタンスを例として記載されている。この場合窒
化シリコン層表面を酸化して作られた酸窒化層が
蓄積情報の崩壊又はその部分的消去の原因となる
シリコン・ゲート電極からのキヤリヤ注入を阻止
する。この層を以後障壁層と呼ぶことにする。
この発明はこの発見をEAROM(電気的に書替
え可能のROM)の製作に利用し同時にできるだ
け集積密度の高いメモリ回路をできるだけ少数の
工程で製作する問題を解決しようとするもので特
許請求の範囲第1項に特徴として挙げた工程を採
用することによつて所期の目的が達成される。
え可能のROM)の製作に利用し同時にできるだ
け集積密度の高いメモリ回路をできるだけ少数の
工程で製作する問題を解決しようとするもので特
許請求の範囲第1項に特徴として挙げた工程を採
用することによつて所期の目的が達成される。
この発明の方法によればメモリ窒化物層の形成
後に第二の局部的酸化物層として作用し又周辺ト
ランジスタのゲート酸化物層となる酸化物層を作
ることにより従来のゲート酸化が窒化物析出前に
行われるシリコン・ゲートMNOS構造の場合と比
べてマスク形成工程が省略される。これによつて
失敗の原因となる工程数が低下し歩留りが上昇す
る。その上この工程に要する時間と費用が省かれ
る。
後に第二の局部的酸化物層として作用し又周辺ト
ランジスタのゲート酸化物層となる酸化物層を作
ることにより従来のゲート酸化が窒化物析出前に
行われるシリコン・ゲートMNOS構造の場合と比
べてマスク形成工程が省略される。これによつて
失敗の原因となる工程数が低下し歩留りが上昇す
る。その上この工程に要する時間と費用が省かれ
る。
図面に示した実施例についてこの発明を更に詳
細に説明する。第1図乃至第6図にこの発明によ
るn―チヤネルMNOSメモリセルの製造過程を示
す。第1図に示すように(100)面に沿つて切ら
れたpシリコン結晶基板11を出発材料としてこ
れに能動トランジスタ領域を分離するための構造
を持つSiO2層12をイソプレーナ法によつて作
る。その際p基板11をまず厚さ100nmの酸化シ
リコン層で覆い、その上に200nm厚さの窒化シリ
コン層を設ける。この層に構造を作つた後シリコ
ン基板表面部分を酸化して厚膜酸化物として作用
する1000nm厚さのSiO2層12を作る。続いて窒
化シリコン層を除去して第2図に示すように全面
に3nm厚さのトンネルオキサイドとして作用する
SiO2層13を析出させる。その上にメモリ窒化
層14と24を約50nmの厚さにつけ、マスク技
術によりメモリトランジスタ14の領域と後で作
られるポリシリコン金属接触の形成個所24だけ
に残された構造とする。
細に説明する。第1図乃至第6図にこの発明によ
るn―チヤネルMNOSメモリセルの製造過程を示
す。第1図に示すように(100)面に沿つて切ら
れたpシリコン結晶基板11を出発材料としてこ
れに能動トランジスタ領域を分離するための構造
を持つSiO2層12をイソプレーナ法によつて作
る。その際p基板11をまず厚さ100nmの酸化シ
リコン層で覆い、その上に200nm厚さの窒化シリ
コン層を設ける。この層に構造を作つた後シリコ
ン基板表面部分を酸化して厚膜酸化物として作用
する1000nm厚さのSiO2層12を作る。続いて窒
化シリコン層を除去して第2図に示すように全面
に3nm厚さのトンネルオキサイドとして作用する
SiO2層13を析出させる。その上にメモリ窒化
層14と24を約50nmの厚さにつけ、マスク技
術によりメモリトランジスタ14の領域と後で作
られるポリシリコン金属接触の形成個所24だけ
に残された構造とする。
第3図に示すようにゲート酸化物15として作
用する厚さ50nmのSiO2層を設け、その際窒化シ
リコン層の表面を厚さ約20nmの酸窒化層16に
変える。酸窒化層の代りに障壁層として作用する
SiO2層を設けてもよい。
用する厚さ50nmのSiO2層を設け、その際窒化シ
リコン層の表面を厚さ約20nmの酸窒化層16に
変える。酸窒化層の代りに障壁層として作用する
SiO2層を設けてもよい。
続いて第4図に示すように厚さ約500nmのポリ
シリコン層17を析出させそれに構造を作る。図
を見易くするため両SiO2層13と15は一つの
層15として示してある。第4図に点破線Cでか
こんだ区域はメモリトランジスタの一部分であ
り、点破線Dでかこんだ区域は通常のトランジス
タの区域である。
シリコン層17を析出させそれに構造を作る。図
を見易くするため両SiO2層13と15は一つの
層15として示してある。第4図に点破線Cでか
こんだ区域はメモリトランジスタの一部分であ
り、点破線Dでかこんだ区域は通常のトランジス
タの区域である。
次にソース・ドレン領域とするため第5図の矢
印18で示すように例えば150kevのAS+イオン
を5×1015cm-2の表面密度で注入しn+領域19を
作る。イオン注入後の回復処理を行つた後中間酸
化物層20を500nmの厚さにつけこれに接触孔を
設けるため第6図に示す構造を作る。金属マスク
を使用して接触孔区域に接触金属層21を設けた
後全体を保護酸化物マスク例えばリン酸塩ガラス
で覆う。上記の製作過程から分るようにメモリ窒
化層の後でゲート酸化層を作ることにより通常の
シリコンゲートMNOS法と比べて一つのマスク処
理工程が省かれる。ポリシリコン層が酸化された
メモリ窒化層の上に重ねられることにより(第4
図の区域C)絶縁層の厚さに差を生じスプリツ
ト・ゲート構造となりドレン基板間の破壊放電が
阻止され動作の安全性が高くなる。
印18で示すように例えば150kevのAS+イオン
を5×1015cm-2の表面密度で注入しn+領域19を
作る。イオン注入後の回復処理を行つた後中間酸
化物層20を500nmの厚さにつけこれに接触孔を
設けるため第6図に示す構造を作る。金属マスク
を使用して接触孔区域に接触金属層21を設けた
後全体を保護酸化物マスク例えばリン酸塩ガラス
で覆う。上記の製作過程から分るようにメモリ窒
化層の後でゲート酸化層を作ることにより通常の
シリコンゲートMNOS法と比べて一つのマスク処
理工程が省かれる。ポリシリコン層が酸化された
メモリ窒化層の上に重ねられることにより(第4
図の区域C)絶縁層の厚さに差を生じスプリツ
ト・ゲート構造となりドレン基板間の破壊放電が
阻止され動作の安全性が高くなる。
ポリシリコン―金属接触のためのポリシリコン
領域17は厚膜酸化物12の上で通常のように
SiO2上にはなく、Si3N4層上にある。窒化物層2
3,16はエツチストツプとして作用するから接
触孔21(第6図中央)のエツチングに際してポ
リシリコン17の回り込みエツチングは発生しな
い。これによつて特大の接触孔を持つ自己整合式
ポリシリコン接触形成の可能性が生ずる。
領域17は厚膜酸化物12の上で通常のように
SiO2上にはなく、Si3N4層上にある。窒化物層2
3,16はエツチストツプとして作用するから接
触孔21(第6図中央)のエツチングに際してポ
リシリコン17の回り込みエツチングは発生しな
い。これによつて特大の接触孔を持つ自己整合式
ポリシリコン接触形成の可能性が生ずる。
第7図に第6図のA―B線に沿断面を示す。破
線22でかこんだ区域は自己整合式の重なり合つ
た接触であり、この巨大な接触孔を持つ自己整合
接触によりメモリ回路の集積密度を著しく高める
ことができる。その他の部分は第1図乃至第6図
の図符号部分に対応する。矩形23でかこんだ区
域はLOCOS法で作られた盆地であり、区域25
は接触孔を示している。
線22でかこんだ区域は自己整合式の重なり合つ
た接触であり、この巨大な接触孔を持つ自己整合
接触によりメモリ回路の集積密度を著しく高める
ことができる。その他の部分は第1図乃至第6図
の図符号部分に対応する。矩形23でかこんだ区
域はLOCOS法で作られた盆地であり、区域25
は接触孔を示している。
第1図から第6図まではこの発明によるメモリ
セルの製造過程を示す断面図、第7図は完成品の
正面図である。各図において11は基板、12と
13はSiO2層、14と24は窒化シリコン層、
15はゲート酸化物層、16は酸窒化物層、17
はポリシリコン層、20は中間酸化物層、21は
金属層である。
セルの製造過程を示す断面図、第7図は完成品の
正面図である。各図において11は基板、12と
13はSiO2層、14と24は窒化シリコン層、
15はゲート酸化物層、16は酸窒化物層、17
はポリシリコン層、20は中間酸化物層、21は
金属層である。
Claims (1)
- 【特許請求の範囲】 1 次の工程: (a) 半導体基板11の上に能動トランジスタ領域
23の分離のために構造を持つSiO2層12を
LOCOS法又はイソプレーナ法で作る; (b) 全面酸化によりトンネルオキサイドとして作
用するSiO2層13を作る; (c) メモリトランジスタ区域Cと重なり合い接触
の区域に構造化された窒化シリコン層14,2
4を作る; (d) ゲート酸化層15の酸化形成と同時に窒化シ
リコン層表面14を障壁層として作用する酸窒
化層に変える; (e) 全面的にポリシリコン層17を析出させ続い
てこのポリシリコン層に構造を作る; (f) ソース・ドレン領域19を作る; (g) 中間酸化物として作用する二酸化シリコン層
20を析出させる; (h) ソース・ドレン領域19と厚い酸化物12の
上のポリシリコン層に向かつての接触孔25を
作る; (i) 全面的に金属層21を析出させこれに構造を
作る; に従つて行われることを特徴とするMNOSトラン
ジスタとMOSトランジスタを自己整合式に重な
り合うポリシリコン接触と共に一つの共通基板上
に製作する方法。 2 工程段(b)においてトンネルオキサイドとして
作用するSiO2層13が1.5nm乃至12nmの厚さに
調整され、工程段(C)においてその上に作られる窒
化シリコン層14,24が20nm乃至60nmの厚さ
に調整されることを特徴とする特許請求の範囲第
1項記載の方法。 3 工程段(d)の酸化処理によりゲート区域には厚
さ50乃至100nmの酸化層15が作られ、窒化シリ
コン層14の表面には厚さ5乃至30nmの酸化層
16が作られることを特徴とする特許請求の範囲
第1項又は第2項記載の方法。 4 工程段(e)におけるポリシリコン層17が100
乃至1000nmの厚さに析出することを特徴とする
特許請求の範囲第1項乃至第3項のいずれか1項
に記載の方法。 5 工程段(f)においてソース・ドレン領域19が
イオン注入によつて作られることを特徴とする特
許請求の範囲第1項乃至第5項のいずれか1項に
記載の方法。 6 比抵抗が2乃至20Ωcmのp型シリコン基板を
出発材料として工程段(f)におけるn型ドープ領域
19が面密度1×1015乃至1×1016cm-2、イオン
エネルギー20乃至300keVのAs+イオン注入によ
つて作られることを特徴とする特許請求の範囲第
1項乃至第5項のいずれか1項に記載の方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2832388A DE2832388C2 (de) | 1978-07-24 | 1978-07-24 | Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5518099A JPS5518099A (en) | 1980-02-07 |
JPS6244701B2 true JPS6244701B2 (ja) | 1987-09-22 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9414379A Granted JPS5518099A (en) | 1978-07-24 | 1979-07-24 | Method of manufacturing multiple insulating layer memory cell integrated circuit |
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Country | Link |
---|---|
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JP (1) | JPS5518099A (ja) |
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GB (1) | GB2026768B (ja) |
Families Citing this family (95)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4373248A (en) * | 1978-07-12 | 1983-02-15 | Texas Instruments Incorporated | Method of making high density semiconductor device such as floating gate electrically programmable ROM or the like |
JPS5530846A (en) * | 1978-08-28 | 1980-03-04 | Hitachi Ltd | Method for manufacturing fixed memory |
DE2918888C2 (de) * | 1979-05-10 | 1984-10-18 | Siemens AG, 1000 Berlin und 8000 München | MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung |
DE2923995C2 (de) * | 1979-06-13 | 1985-11-07 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Herstellen von integrierten MOS-Schaltungen mit MOS-Transistoren und MNOS-Speichertransistoren in Silizium-Gate-Technologie |
JPS5621372A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5642375A (en) * | 1979-08-31 | 1981-04-20 | Fujitsu Ltd | Semiconductor nonvolatile memory |
JPS5642377A (en) * | 1979-09-14 | 1981-04-20 | Fujitsu Ltd | Ultraviolet ray erasable type rewritable read-only memory |
JPS5650532A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Manufacture of semiconductor device |
US4317273A (en) * | 1979-11-13 | 1982-03-02 | Texas Instruments Incorporated | Method of making high coupling ratio DMOS electrically programmable ROM |
DE2947350A1 (de) * | 1979-11-23 | 1981-05-27 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von mnos-speichertransistoren mit sehr kurzer kanallaenge in silizium-gate-technologie |
US4336647A (en) * | 1979-12-21 | 1982-06-29 | Texas Instruments Incorporated | Method of making implant programmable N-channel read only memory |
DE3032364C2 (de) * | 1980-08-28 | 1987-11-12 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Elektrisch programmierbarer Halbleiter-Festwertspeicher und Verfahren zu seiner Herstellung |
JPS58500683A (ja) * | 1981-05-11 | 1983-04-28 | エヌ・シ−・ア−ル・コ−ポレ−シヨン | 閾値変更可能半導体メモリ−装置 |
JPS583264A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | 高耐圧半導体集積回路およびその製造方法 |
US4534104A (en) * | 1982-02-26 | 1985-08-13 | Ncr Corporation | Mixed dielectric process and nonvolatile memory device fabricated thereby |
EP0118506A1 (en) * | 1982-08-12 | 1984-09-19 | Ncr Corporation | Non-volatile semiconductor memory device |
JPS59107583A (ja) * | 1982-12-13 | 1984-06-21 | Fuji Photo Film Co Ltd | 半導体光検出装置の製造方法 |
JPS59107582A (ja) * | 1982-12-13 | 1984-06-21 | Fuji Photo Film Co Ltd | 半導体光検出装置の製造方法 |
JPS6010644A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置の製造方法 |
DE3329074A1 (de) * | 1983-08-11 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Verhinderung der oxidationsmitteldiffusion bei der herstellung von halbleiterschichtanordnungen |
ATE41265T1 (de) * | 1984-03-21 | 1989-03-15 | Siemens Ag | Verfahren zum herstellen einer hochintegrierten mos-feld-effekttransistorschaltung. |
US4868629A (en) * | 1984-05-15 | 1989-09-19 | Waferscale Integration, Inc. | Self-aligned split gate EPROM |
US4639893A (en) * | 1984-05-15 | 1987-01-27 | Wafer Scale Integration, Inc. | Self-aligned split gate EPROM |
US4795719A (en) * | 1984-05-15 | 1989-01-03 | Waferscale Integration, Inc. | Self-aligned split gate eprom process |
US4663645A (en) * | 1984-05-23 | 1987-05-05 | Hitachi, Ltd. | Semiconductor device of an LDD structure having a floating gate |
US5352620A (en) * | 1984-05-23 | 1994-10-04 | Hitachi, Ltd. | Method of making semiconductor device with memory cells and peripheral transistors |
US4823181A (en) * | 1986-05-09 | 1989-04-18 | Actel Corporation | Programmable low impedance anti-fuse element |
US5266829A (en) * | 1986-05-09 | 1993-11-30 | Actel Corporation | Electrically-programmable low-impedance anti-fuse element |
US4899205A (en) * | 1986-05-09 | 1990-02-06 | Actel Corporation | Electrically-programmable low-impedance anti-fuse element |
US4881114A (en) * | 1986-05-16 | 1989-11-14 | Actel Corporation | Selectively formable vertical diode circuit element |
USH665H (en) | 1987-10-19 | 1989-08-01 | Bell Telephone Laboratories, Incorporated | Resistive field shields for high voltage devices |
KR930000876B1 (ko) * | 1990-03-09 | 1993-02-08 | 금성일렉트론 주식회사 | 질화막을 이용한 고에너지 이온 주입 저지방법 |
US5393683A (en) * | 1992-05-26 | 1995-02-28 | Micron Technology, Inc. | Method of making semiconductor devices having two-layer gate structure |
US6127262A (en) * | 1996-06-28 | 2000-10-03 | Applied Materials, Inc. | Method and apparatus for depositing an etch stop layer |
US6083852A (en) | 1997-05-07 | 2000-07-04 | Applied Materials, Inc. | Method for applying films using reduced deposition rates |
US6117736A (en) * | 1997-01-30 | 2000-09-12 | Lsi Logic Corporation | Method of fabricating insulated-gate field-effect transistors having different gate capacitances |
US5909049A (en) * | 1997-02-11 | 1999-06-01 | Actel Corporation | Antifuse programmed PROM cell |
US6297096B1 (en) | 1997-06-11 | 2001-10-02 | Saifun Semiconductors Ltd. | NROM fabrication method |
US5966603A (en) * | 1997-06-11 | 1999-10-12 | Saifun Semiconductors Ltd. | NROM fabrication method with a periphery portion |
IL125604A (en) | 1997-07-30 | 2004-03-28 | Saifun Semiconductors Ltd | Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge |
US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
US6048763A (en) * | 1997-08-21 | 2000-04-11 | Micron Technology, Inc. | Integrated capacitor bottom electrode with etch stop layer |
US6010935A (en) * | 1997-08-21 | 2000-01-04 | Micron Technology, Inc. | Self aligned contacts |
US6121654A (en) * | 1997-10-10 | 2000-09-19 | The Research Foundation Of State University Of New York | Memory device having a crested tunnel barrier |
US6064102A (en) * | 1997-12-17 | 2000-05-16 | Advanced Micro Devices, Inc. | Semiconductor device having gate electrodes with different gate insulators and fabrication thereof |
US6033998A (en) * | 1998-03-09 | 2000-03-07 | Lsi Logic Corporation | Method of forming variable thickness gate dielectrics |
US6348711B1 (en) | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
US6215148B1 (en) | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
KR100455737B1 (ko) | 1998-12-30 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체소자의게이트산화막형성방법 |
US6429063B1 (en) | 1999-10-26 | 2002-08-06 | Saifun Semiconductors Ltd. | NROM cell with generally decoupled primary and secondary injection |
US6490204B2 (en) | 2000-05-04 | 2002-12-03 | Saifun Semiconductors Ltd. | Programming and erasing methods for a reference cell of an NROM array |
US6396741B1 (en) * | 2000-05-04 | 2002-05-28 | Saifun Semiconductors Ltd. | Programming of nonvolatile memory cells |
US6928001B2 (en) | 2000-12-07 | 2005-08-09 | Saifun Semiconductors Ltd. | Programming and erasing methods for a non-volatile memory cell |
US6614692B2 (en) * | 2001-01-18 | 2003-09-02 | Saifun Semiconductors Ltd. | EEPROM array and method for operation thereof |
US6584017B2 (en) | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
US20030062567A1 (en) * | 2001-09-28 | 2003-04-03 | Wei Zheng | Non volatile dielectric memory cell structure with high dielectric constant capacitive coupling layer |
US7098107B2 (en) * | 2001-11-19 | 2006-08-29 | Saifun Semiconductor Ltd. | Protective layer in memory device and method therefor |
US6583007B1 (en) | 2001-12-20 | 2003-06-24 | Saifun Semiconductors Ltd. | Reducing secondary injection effects |
US6700818B2 (en) * | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
US6917544B2 (en) * | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
US6826107B2 (en) * | 2002-08-01 | 2004-11-30 | Saifun Semiconductors Ltd. | High voltage insertion in flash memory cards |
US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
US7178004B2 (en) * | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
US7142464B2 (en) * | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
US7608882B2 (en) * | 2003-08-11 | 2009-10-27 | Macronix International Co., Ltd. | Split-gate non-volatile memory |
US7123532B2 (en) * | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
US7317633B2 (en) | 2004-07-06 | 2008-01-08 | Saifun Semiconductors Ltd | Protection of NROM devices from charge damage |
US7095655B2 (en) * | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
US20060068551A1 (en) * | 2004-09-27 | 2006-03-30 | Saifun Semiconductors, Ltd. | Method for embedding NROM |
US7638850B2 (en) * | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
US20060146624A1 (en) * | 2004-12-02 | 2006-07-06 | Saifun Semiconductors, Ltd. | Current folding sense amplifier |
US7535765B2 (en) | 2004-12-09 | 2009-05-19 | Saifun Semiconductors Ltd. | Non-volatile memory device and method for reading cells |
CN1838328A (zh) | 2005-01-19 | 2006-09-27 | 赛芬半导体有限公司 | 擦除存储器阵列上存储单元的方法 |
US8053812B2 (en) * | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
US20070141788A1 (en) * | 2005-05-25 | 2007-06-21 | Ilan Bloom | Method for embedding non-volatile memory with logic circuitry |
US7804126B2 (en) * | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
US20070096199A1 (en) * | 2005-09-08 | 2007-05-03 | Eli Lusky | Method of manufacturing symmetric arrays |
US7221138B2 (en) * | 2005-09-27 | 2007-05-22 | Saifun Semiconductors Ltd | Method and apparatus for measuring charge pump output current |
US20070087503A1 (en) * | 2005-10-17 | 2007-04-19 | Saifun Semiconductors, Ltd. | Improving NROM device characteristics using adjusted gate work function |
US20070120180A1 (en) * | 2005-11-25 | 2007-05-31 | Boaz Eitan | Transition areas for dense memory arrays |
US7352627B2 (en) * | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
US7808818B2 (en) * | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
US20070173017A1 (en) * | 2006-01-20 | 2007-07-26 | Saifun Semiconductors, Ltd. | Advanced non-volatile memory array and method of fabrication thereof |
US7760554B2 (en) * | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
US8253452B2 (en) * | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
US7692961B2 (en) * | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
US7638835B2 (en) * | 2006-02-28 | 2009-12-29 | Saifun Semiconductors Ltd. | Double density NROM with nitride strips (DDNS) |
US7701779B2 (en) * | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
US7605579B2 (en) * | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
US20090179253A1 (en) | 2007-05-25 | 2009-07-16 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
US8940645B2 (en) | 2007-05-25 | 2015-01-27 | Cypress Semiconductor Corporation | Radical oxidation process for fabricating a nonvolatile charge trap memory device |
US8633537B2 (en) | 2007-05-25 | 2014-01-21 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
US9449831B2 (en) | 2007-05-25 | 2016-09-20 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
US9331184B2 (en) | 2013-06-11 | 2016-05-03 | United Microelectronics Corp. | Sonos device and method for fabricating the same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4992982A (ja) * | 1972-12-29 | 1974-09-04 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3829888A (en) * | 1971-01-08 | 1974-08-13 | Hitachi Ltd | Semiconductor device and the method of making the same |
US3873372A (en) * | 1973-07-09 | 1975-03-25 | Ibm | Method for producing improved transistor devices |
US3900352A (en) * | 1973-11-01 | 1975-08-19 | Ibm | Isolated fixed and variable threshold field effect transistor fabrication technique |
US4001048A (en) * | 1974-06-26 | 1977-01-04 | Signetics Corporation | Method of making metal oxide semiconductor structures using ion implantation |
US4021789A (en) * | 1975-09-29 | 1977-05-03 | International Business Machines Corporation | Self-aligned integrated circuits |
US4080718A (en) * | 1976-12-14 | 1978-03-28 | Smc Standard Microsystems Corporation | Method of modifying electrical characteristics of MOS devices using ion implantation |
US4102733A (en) * | 1977-04-29 | 1978-07-25 | International Business Machines Corporation | Two and three mask process for IGFET fabrication |
US4149307A (en) * | 1977-12-28 | 1979-04-17 | Hughes Aircraft Company | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts |
US4140548A (en) * | 1978-05-19 | 1979-02-20 | Maruman Integrated Circuits Inc. | MOS Semiconductor process utilizing a two-layer oxide forming technique |
-
1978
- 1978-07-24 DE DE2832388A patent/DE2832388C2/de not_active Expired
-
1979
- 1979-07-11 FR FR7917988A patent/FR2432216A1/fr active Granted
- 1979-07-18 US US06/058,555 patent/US4257832A/en not_active Expired - Lifetime
- 1979-07-19 GB GB7925198A patent/GB2026768B/en not_active Expired
- 1979-07-24 JP JP9414379A patent/JPS5518099A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS4992982A (ja) * | 1972-12-29 | 1974-09-04 |
Also Published As
Publication number | Publication date |
---|---|
GB2026768B (en) | 1982-11-03 |
FR2432216A1 (fr) | 1980-02-22 |
US4257832A (en) | 1981-03-24 |
DE2832388A1 (de) | 1980-02-14 |
JPS5518099A (en) | 1980-02-07 |
DE2832388C2 (de) | 1986-08-14 |
FR2432216B1 (ja) | 1982-12-10 |
GB2026768A (en) | 1980-02-06 |
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