JPH0252859B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はその半導体装置およびその製造方法、
特にバイポーラ型トランジスタの素子構造および
その製造方法に関するものである。

〔従来技術〕

従来、バイポーラ型トランジスタの１つとして
マスクを用いたパターンニング工程が多結晶半導
体層に窓を穿設する場合ただ１回のみですむとい
ういわゆるSSTと称する構造が提案されている。
従来、この種の装置は特願昭52−137554号公報に
開示されているように第１図、第２図の構成を有
していた。すなわち、これらの図において、１は
コレクタ、２はベース領域、３はエミツタ領域、
４はSiO₂膜、５はSi₃N₄膜であり、これらの膜
４，５は２層構成となつてフイールド絶縁膜を形
成している。６はポリシリコンに代表される多結
晶半導体層からなるベース引き出し電極、７はエ
ミツタ電極、８はエミツタ電極７とベース引き出
し電極６との間に形成された絶縁膜、９は金属電
極、１０は酸化膜である。

このように構成されるバイポーラ型トランジス
タは、マスクによるフオトリソグラフイー技術の
製造限界による制約を受けることなく、サイドエ
ツチ工程により加工面寸法を制御できるので、半
導体基板主面におけるベース領域２と、ベース引
き出し電極６の幅と、フイールド絶縁膜の厚さと
をほぼ等しくできる特徴を有することから、ベー
ス引き出し電極６のベース領域２との接触部の幅
を約1μm以下と極めて小さくすることが可能とな
り、コレクタ・ベース接合容量等の寄生素子を減
小させ、スイツチ速度を高速化したバイポーラ型
トランジスタを形成する点に特徴がある。

しかしながら、このような構成によると、前述
したサイドエツチにより主要な構成が形成される
ため、膜厚とサイドエツチ量との関係が素子構造
の制約要因となつていた。すなわち、第１図にお
いては、SiO₂膜４、Si₃N₄膜５からなるフイール
ド絶縁膜の膜厚が大きくなり、製造工程における
サイドエツチ量が大となり、ベース引き出し電極
６と外部ベース領域２との接触面積が大となり、
外部ベース領域２が大きくなつて結果としてコレ
クタ１とベース領域２との間の接合容量の増大を
招くことになる。一方、このような問題を改善す
るものとしては、第２図に示すようにSiO₂膜４、
Si₃N₄膜５からなるフイールド絶縁膜の膜厚を小
さくすると、第１図で説明した問題が解決される
が、逆にベース引き出し電極６とコレクタ１との
間の寄生MOS容量の増大を招くことになる。

このようにコレクタ１とベース領域２との間の
接合容量およびベース引き出し電極６とコレクタ
１との間の寄生MOS容量は、トランジスタのス
イツチング特性に最も大きな影響を与え、その増
大はスイツチングスピードの著しい低下を招くこ
とになる。また、エミツタ電極７とベース引き出
し電極６との間の絶縁膜（エミツタ領域３とベー
ス領域２との接合表面保護膜）８は、ボロンが多
量に添加されたポリシリコンからなるベース引き
出し電極６の表面を酸化して形成しているので、
ボロンが多量に添加された酸化膜となり、吸湿性
が大きくなることから、従来の製造方法で形成さ
れた装置は信頼性が低下するという問題があつ
た。また、ポリシリコンからなるベース引き出し
電極６はボロン濃度が１×10²¹／cm³以上と極めて
高濃度であり、絶縁膜８にも同様にボロンが多量
に含まれていることから、エミツタ拡散時等の熱
処理により、ベース領域２とエミツタ領域３とが
接触し、エミツタ・ベース接合の耐電圧性を低下
させ、電流増幅率h_FEの低下を招き、トランジス
タの歩留りを低下させる原因となつていた。

〔発明の目的および構成〕

したがつて、本発明は、前述した従来の欠点を
除去するためになされたものであり、その目的と
するところは、ベース引き出し電極とコレクタと
の間の寄生容量およびコレクタとベース領域との
間の接合容量のいずれも低減させて高速度動作を
可能にさせ、かつ信頼性が高く、しかも電流増幅
率の低下、変動を小さくさせた半導体装置を提供
することにある。また、このような半導体装置を
高歩留りで製造する方法を提供することにある。

このような目的を達成するために本発明は、フ
イールド絶縁膜を複数の積層膜で構成するととも
に、ベース領域とベース引き出し電極との接触部
の幅を小さくしかつ階段状の断面形状を有して外
方向に向つて膜厚を大きくさせ、しかもエミツタ
電極とベース引き出し電極との間の絶縁膜を熱酸
化法とC.V.D法によるボロン含有率の極めて低い
酸化膜で形成するものである。

〔発明の実施例〕

第３図は本発明による半導体装置の一実施例を
示す要部断面構成図であり、前述の図と同一部分
は同一符号を付す。同図において、Si₃N₄膜５上
にはSiO₂膜４′が形成され、コレクタ１の表面上
から順に第１のSiO₂膜４、第１のSi₃N₄膜５およ
び第２のSiO₂膜４′の３層が順次積層されてフイ
ールド絶縁膜１００が構成され、かつこのフイー
ルド絶縁膜１００のベース領域２側の内縁部には
段差部を有し、第１のSiO₂膜４の内縁部側面位
置に比べて第２のSiO₂膜４′の内縁部側面位置が
外方に位置して構成されている。

このような構成によれば、ベース引き出し電極
６とベース領域３との接触面積が低減するので、
コレクタ１とベース領域２との間の接合容量が第
１図の場合よりも小さくなり、かつベース引き出
し電極６とコレクタ１との間の寄生MOS容量を
第２のSiO₂膜４′の導入より低減させることがで
きる。

第４図は本発明による半導体装置の他の実施例
を示す要部断面構成図であり、前述の図と同一部
分は同一符号を付す。同図においては、コレクタ
１内にはLOCOS法による熱酸化膜１１が形成さ
れ、またこのコレクタ１の表面上には、コレクタ
１の表面から順に第１のSiO₂膜４、第１のSi₃N₄
膜５、第２のSiO₂膜４′および第２のSi₃N₄膜
５′の４層が順次積層されてフイールド絶縁膜１
０１が構成され、かつこのフイールド絶縁膜１０
１の内縁部側面位置は第１のSi₃N₄膜５、第１の
SiO₂膜（、第２のSi₃N₄膜５′および第２のSiO₂
膜４′の順に外方に位置している。

このような構成によれば、ベース引き出し電極
６とコレクタ１との間の寄生MOS容量をさらに
低減化することができる。

なお、第３図と第４図とでは半導体基板中に
LOCOS法により形成された熱酸化膜１１の有無
が異なる点であるが本質的には異なることはな
い。また、フイールド絶縁膜の層数が３層の場合
と４層の場合について説明したが本発明はこれら
の実施例によつて示されるフイールド絶縁膜の層
数に何ら制約されるものではなく、さらに多層化
することが可能である。また、フイールド絶縁膜
の層数は偶数であつても奇数であつても良く、ま
た、これらの実施例で示すようにSiO₂膜とSi₃N₄
膜との交互積層の場合に内縁端がSiO₂膜よりも
その上方のSi₃N₄膜の内縁端がわずかにいわゆる
オーバーハング状態となり、かつ全体として階段
状の断面を有し、外方向に向つてフイールド絶縁
膜の膜厚が増加した構成が特徴である。ここで、
オーバーハングの大きさはプロセス条件によつて
変えることが可能であり、極めて容量に小さくす
ることができる。したがつて階段状の断面構造と
称する説明に前述したわずかのオーバーハング状
態を含むことは明らかである。

第５図は本発明による半導体装置のさらに他の
実施例を示す要部断面構成図であり、前述の図と
同一部分は同一符号を付す。同図において、コレ
クタ１の表面から順に第１のSiO₂膜４、第１の
Si₃N₄膜５、第２のSiO₂膜４′および第２のSi₃N₄
膜５′の４層が順次積層されて多層構造のフイー
ルド絶縁膜１０１が構成され、かつベース領域２
とエミツタ領域３との接合部の半導体基板主面に
おける保護絶縁膜が半導体基板の熱酸化膜１２、
C.V.DSiO₂膜１３、ポリシリコン膜１４およびポ
リシリコン酸化膜１５の多層構造で構成される。

このような構成によれば、ベース引き出し電極
６とコレクタ１との間の寄生容量およびベース領
域２との間の接合容量のいずれをも同時に低減化
することが可能となり、さらにベース領域３とエ
ミツタ領域３との間の接合部が半導体基板の主面
において接触する絶縁膜が、単結晶半導体基板を
酸化して得られる酸化膜１２であり、それに接触
する主たる他の絶縁膜もC.V.D法により形成され
たSiO₂膜１３およびポリシリコン膜１４であり、
これらの部分の膜はボロン濃度が極めて低いた
め、吸湿性が小さくなり、素子の信頼性を高める
ことができる。また熱処理時にP⁺ベース補償領
域２ａがエミツタ領域３と接触し、エミツタ領域
３とベース領域２との接合部の耐圧性を低下さ
せ、電流増幅率の低下を防止することができる。
なお、ここで、前述した保護絶縁膜を構成する各
膜のボロン濃度の代表値を以下に示す。熱酸化膜
１２は単結晶半導体基板の表面を熱酸化して得ら
れボロン濃度は約５×10¹⁸／cm³以下である。ま
た、C.V.D SiO₂膜１３はC.V.D法で形成された
SiO₂膜でボロン濃度は約５×10¹⁸／cm³以下であ
る。また、ポリシリコン１４はC.V.D法で形成さ
れたノンドーブあるいはＮ形のポリシリコン膜ま
たはボロン濃度が約10¹⁸／cm³以下のＰ形ポリシリ
コン膜である。ポリシリコン酸化膜１５はベース
引き出し電極６の表面で酸化して得られるP⁺ポ
リシリコン酸化膜でボロン濃度は約10²⁰／cm³以上
である。

次に本発明による半導体装置の製造方法につい
て説明する。

第６図ａ〜ｓは本発明による半導体装置の製造
方法をNPNトランジスタの製造方法に適用した
一例を示す要部断面工程図であり、前述の図と同
一部分は同一符号を付して説明する。まず、同図
ａに示すようにＮ形シリコン基板２０の表面所定
位置にLOCOS法により選択的に熱酸化膜２１を
膜厚約1μm程度の厚さに形成する。次に同図ｂに
示すようにこの基板２０上に第１のSiO₂膜２２、
第１のSi₃N₄膜２３、第２のSiO₂膜２４およびノ
ンドープポリシリコン膜２５をそれぞれ形成す
る。この場合、第１のSiO₂膜２２は基板２０の
熱酸化あるいはC.V.D法によりその表面に約500
Å程度に形成され、第２のSiO₂膜２４はC.V.D法
により膜厚約3000Å程度の厚さに形成される。ま
た第１のSi₃N₄膜２３およびノンドープポリシリ
コン膜２５は通常の常圧あるいは減圧C.V.D法に
よりそれぞれ約1500Åおよび約5000Å程度の厚さ
に形成される。

次にこのノンドープシリコン膜２５上にSi₃N₄
膜２６を形成し、このSi₃N₄膜２６を利用して
LOCOS法により同図ｃに示すようにノンドープ
ポリシリコン膜２５の不要な部分を酸化する。こ
の場合、不要領域にはポリシリコン酸化膜２７が
形成される。次に同図ｄに示すようにノンドープ
シリコン膜２５の表面にSi₃N₄膜２８を形成し、
将来トランジスタのエミツタとベース領域とを形
成する部分にイオン注入用マスクを形成する。こ
の場合、例えばポリシリコン膜２９と酸化シリコ
ン膜３０とを形成し、フオトリソグラフイ技術と
ドライ加工技術とにより、イオン注入用マスクを
形成する。また、マスクはレジストでも良い。次
にノンドープシリコン膜２５にボロンを注入す
る。この場合、例えばボロンを５×10¹⁶個／cm²程
度多量注入によりドーズし、部分的にP⁺ポリシ
リコン膜３１を形成する。次に熱処理により、イ
オン注入損傷を回復させるとともに、ボロンをマ
スク下のポリシリコン膜２５中にも適量拡散させ
る。次にポリシリコン膜２９と酸化シリコン膜３
０とで形成されたイオン注入用マスクおよび
Si₃N₄膜２８を除去した後、ノンドープポリシリ
コンの方がP⁺ポリシリコンよりもエツチング速
度が速いエツチング液、例えばKOH等のエツチ
ング液を用いてノンドープポリシリコン膜２５の
みを除去して同図ｅに示すようにボロン添加のポ
リシリコン膜３１を形成する。なお、同図ｅに示
す構造を実現する手段として他の方法を用いるこ
とも可能である。すなわち、具体的には同図ｂに
工程でノンドープポリシリコン膜２５を形成する
代りにP⁺ポリシリコン膜を形成するかあるいは
同図ｂまたは同図ｃの工程で形成したノンドープ
ポリシリコン膜２５の全面にボロンをイオン注入
等で添加した後に公知のリソグラフイ技術と加工
技術とによりエミツタ電極形成用窓を有したP⁺
ポリシリコン膜３１を同図ｄに示す形態で構成す
ることも可能である。次に同図ｆで示すようにエ
ミツタ形成用窓内に露出した第２のSiO₂膜２４
をサイドエツチングした後、第２のSiO₂膜２４
のサイドエツチにより欠損した部分を少なくとも
充填するようにノンドープシリコン膜を形成し、
熱処理を行ないボロンを多量に含むP⁺ポリシリ
コン膜３１からノンドープポリシリコンにボロン
を再拡散させ、第２のSiO₂膜２４の欠損部分に
充填したノンドープポリシリコンをP⁺ポリシリ
コンに変性させ、しかる後にKOH系のエツチン
グ液を用い、ノンドープシリコンがP⁺ポリシリ
コンよりもエツチング速度が速いことを利用して
選択的に除去する。この結果、同図ｇに示すよう
に第２のSiO₂膜２４のサイドエツチにより欠損
した部分にはP⁺ポリシリコン３２が充填される。
次に同図ｈに示すようにP⁺ポリシリコン膜３１，
３２を酸化し、その上面および側面に酸化膜３３
を形成する。この場合、酸化前にボロンをさらに
P⁺ポリシリコン膜３１，３２に拡散等で追加し
ても良い。次に同図ｉに示すように希ふつ酸によ
るライトエツチング後、露出した第１のSi₃N₄膜
２３を熱リン酸等でサイドエツチングする。この
場合P⁺ポリシリコン膜３２下の第１のSi₃N₄膜２
３も同時に約0.7μm程度の適量のサイドエツチン
グを行なう。引き続き第１のSiO₂膜２２をエツ
チングする。これらの工程により、前述したフイ
ールド絶縁膜１００（第３図参照）のベース領域
側の側面、すなわち内縁部に段差が生じ、外方に
膜厚が厚く、内方に膜厚が薄いフイールド絶縁膜
構造が得られる。次に同図ｊに示すように表面に
ノンドープポリシリコン膜３４を形成する。この
場合、このノンドープポリシリコン膜３４は完全
なノンドープポリシリコンでなくても良く、例え
ば10¹⁷個／cm³程度の極めて微量のボロンがドープ
されていても良い。また、この場合、このノンド
ープポリシリコン膜３４は同図ｉの工程で除去さ
れた第１のSi₃N₄膜２３と第１のSiO₂膜２２との
消失部分にも充填して形成される。次に熱処理を
行なつてP⁺ポリシリコン膜３１からボロンをノ
ンドープポリシリコン膜３４に適量拡散させる。
この場合、同図ｋに示すようにノンドープポリシ
リコン膜３４の一部がP⁺ポリシリコン膜３５に
変化し、このP⁺ポリシリコン膜３５はボロン含
有率がP⁺ポリシリコン膜３１よりも増加してい
る。また、基板１とP⁺ポリシリコン膜３１とが
P⁺ポリシリコン膜３５により、前述したベース
拡散領域２ａ（第５図参照）と接触して前述した
ベース引き出し電極６が形成される。次にノンド
ープポリシリコンをP⁺ポリシリコンよりも速く
エツチングする例えば、KOH等のエツチング溶
液でエツチングして同図ｌに示すようにノンドー
プポリシリコン膜３４を除去する。この場合、ノ
ンドープシリコン膜３４にボロンが１×10¹⁷個／
cm³程度ドープされていても選択的なエツチングを
問題なく行なうことができる。次にこの基板２０
を熱酸化して同図ｍに示すようにSiO₂膜３６を
形成する。この場合、このSiO₂膜３６は基板２
０のエミツタとなる部分の開口部のほかに酸化膜
３３の上面、側面およびP⁺ポリシリコン膜３５
の側面に例えば約700Å程度の厚さに形成される。
その後、イオン注入法等により、ボロンをこの
SiO₂膜３６を通して基板１中に注入して前述し
たベース領域２を形成する。次に同図ｎに示すよ
うに化学気相成長法（CVD法）により、例えば
厚さ約2000Å程度のSiO₂膜３７をSiO₂膜３６上
に重ねて形成する。この場合、SiO₂膜３７の代
りにSi₃N₄膜等の絶縁膜でも良い。次に同図ｏに
示すようにCVD法によりSiO₂膜３７上に例えば
厚さ2000〜4000Å程度のポリシリコン膜３８を形
成する。この場合、CJD法を用いるため、SiO₂
膜３７およびポリシリコン膜３８に含まれるボロ
ンは極めて低い濃度にすることが可能となる。次
に方向性のあるドライ加工によりこのポリシリコ
ン膜３８を除去する。この場合、同図ｐに示すよ
うに穴の部分の周囲にポリシリコン膜３８の残つ
た残渣部３８ａが形成される。次に同図ｑに示す
ようにポリシリコン残渣部３８ａをマスクとして
SiO₂膜３７および３６をエツチング除去し、エ
ミツタ領域形成用の窓３９を開設する。この場
合、SiO₂膜３６および３７の除去はドライ加工、
HF系のエツチングあるいはこれらの組合せを用
いる。次に同図ｒに示すように窓３９に接触して
ノンドープポリシリコンを形成し、これにAs等
のＮ形不純物をドープしてN⁺ポリシリコン膜４
０とする。そして、これを不純物源としてエミツ
タ拡散を行なつて前述したエミツタ領域３を形成
する。その後、このN⁺ポリシリコン膜４０を加
工する。次に同図ｓに示すように従来のトランジ
スタの形成工程と同様にベースコンタクトの窓開
を行なつてAl等のベース電極用金属電極４１お
よびエミツタ電極用金属電極４２を形成すること
によりNPNトランジスタが完成する。なお、同
図ｓに示す完成されたNPNトランジスタにおい
て、SiO₂膜３６は第５図の熱酸化層１２、SiO₂
膜３７は第５図のCVDSiO₂層１３、酸化膜３３
は第５図のP⁺ポリシリコン酸化層１５、ポリシ
リコン残渣部３８ａは第３図のポリシリコン層１
４にそれぞれ対応するものである。

また、前述した実施例においては、第６図ｃに
示す工程から同図ｄに示す工程にまたがつて前述
したようにノンドープポリシリコン膜２５をP⁺
ポリシリコン膜３１に変え、通常のフオトエツチ
ング技術を用いて同図ｆに示す工程の穴を形成し
ても良い。また、第６図ｒに示す工程でN⁺ポリ
シリコン膜４０を形成せずに拡散、イオン注入等
によりエミツタ領域３を形成しても良い。

このような方法によつて形成されたNPNトラ
ンジスタはコレクタ・ベース接合容量が約40％程
度減少し、NPL回路の伝搬遅延時間が約42p.
sec／GATEから約30p.sec／GATE程度に高速化
することができた。

〔発明の効果〕

以上説明したように本発明によれば、ベース引
き出し電極とコレクタとの間の寄生容量およびコ
レクタとベース領域との間の接合容量のいずれも
低減できるので、高速度動作が可能となり、信頼
性が向上するとともに、電流増幅率の低下、変動
が極めて小さくなる。また、このような半導体装
置が生産性よく得られるなどの極めて優れた効果
が得られる。

【図面の簡単な説明】

第１図、第２図は従来の半導体装置の一例を示
す要部断面構成図、第３図は本発明による半導体
装置の一実施例を示す要部断面構成図、第４図、
第５図は本発明による半導体装置の他の実施例を
示す要部断面構成図、第６図ａ〜ｓは本発明によ
る半導体装置の製造方法の一例を示す要部断面工
程図である。 １……コレクタ、２……ベース領域、２ａ……
ベース拡散領域、３……エミツタ領域、４……
SiO₂膜（第１のSiO₂膜）、４′……第２のSiO₂膜、
５……Si₃N₄膜（第１のSi₃N₄膜）、５′……第２
のSi₃N₄膜、６……ベース引き出し電極、７……
エミツタ電極、８……絶縁膜、９……金属電極、
１０……酸化膜、１１，１２……熱誘化膜、１３
……C.V.D SiO₂膜、１４……ポリシリコン膜、
１５……ポリシリコン酸化膜、２０……Ｎ形シリ
コン基板、２１……熱酸化膜、２２……第１の
SiO₂膜、２３……第１のSi₃N₄膜、２４……第２
のSiO₂膜、２５……ノンドープポリシリコン膜、
２６……Si₃N₄膜、２７……ポリシリコン酸化
膜、２８……Si₃N₄膜、２９……ポリシリコン
膜、３０……酸化シリコン膜、３１，３２……
P⁺ポリシリコン膜、３３……酸化膜、３４……
ノンドープポリシリコン膜、３５……P⁺ポリシ
リコン膜、３６，３７……SiO₂膜、３８……ポ
リシリコン膜、３８ａ……ポリシリコン残渣部、
３９……窓、４０……N⁺ポリシリコン膜、１０
０，１０１……フイールド絶縁膜。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電型を有する半導体層内にその主面
   側に第２の導電型を有する第１の半導体領域が形
   成され、前記第１の半導体領域内に第１の導電型
   を有する第２の半導体領域が形成されて、前記半
   導体層、上記第１の半導体領域および前記第２の
   半導体領域を夫々コレクタ領域、ベース領域およ
   びエミツタ領域とするバイポーラ型トランジスタ
   が構成され、前記半導体層の主面上に前記第１の
   半導体領域の外縁部上の位置より外方に延長して
   フイールド絶縁層が形成され、前記フイールド絶
   縁層の上部および側面部を覆つて導電性を有する
   ベース引出し用電極としての第１の多結晶半導体
   層が形成され、前記第１の多結晶半導体層の表面
   の一部にエミツタ・ベース電極間絶縁層が形成さ
   れ、前記第１の多結晶半導体層の前記フイールド
   絶縁層上に延長する部分にベース電極としての第
   １の電極が連結され、前記エミツタとしての第２
   の半導体領域上にエミツタ電極としての第２の電
   極が第２の多結晶半導体層を介して、または介す
   ることなしに連結され、かつ前記ベース領域とし
   ての第１の半導体領域と、前記ベース引出用電極
   としての第１の多結晶半導体層との接触部が前記
   主面上において前記エミツタ領域としての第２の
   半導体領域の周囲を一定の幅でかつ一定の距離を
   おいた形態で構成されている半導体装置におい
   て、前記フイールド絶縁膜がそれぞれ前記主面に
   平行な主面を有する複数の絶縁膜を積層した複合
   膜で構成され、かつ前記フイールド絶縁膜の内縁
   部の断面形状がほぼ段階状を有して厚さが外方に
   向つて増加していることを特徴とする半導体装
   置。 ２ 第１の導電型を有する半導体層内にその主面
   側に第２の導電型を有する第１の半導体領域が形
   成され、前記第１の半導体領域内に第１の導電型
   を有する第２の半導体領域が形成されて、前記半
   導体層、前記第１の半導体領域および前記第２の
   半導体領域を夫々コレクタ領域、ベース領域およ
   びエミツタ領域とするバイポーラ型トランジスタ
   が構成され、前記半導体層の主面上に前記第１の
   半導体領域の外縁部上の位置より外方に延長し
   て、フイールド絶縁層が形成され、前記フイール
   ド絶縁層の上部および側面部を覆つて導電性を有
   するベース引き出し電極としての第１の多結晶半
   導体層が形成され、前記第１の多結晶半導体層の
   表面の一部にエミツタ・ベース電極間絶縁層が形
   成され、前記第１の多結晶半導体層の前記フイー
   ルド絶縁層上に延長する部分にベース電極として
   の第１の電極が連結され、前記エミツタとしての
   第２の半導体領域上にエミツタ電極としての第２
   の電極が、第２の多結晶半導体層を介して、また
   は介することなしに連結されかつ前記ベース領域
   としての第１の半導体領域と、前記ベース引出用
   電極としての第１の多結晶半導体層との接触部が
   前記主面上において前記エミツタ領域としての第
   ２の半導体領域の周囲を一定の幅でかつ一定の距
   離をおいた形態で構成されている半導体装置にお
   いて、前記フイールド絶縁膜がそれぞれ上記主面
   に平行な主面を有する複数の絶縁膜を積層して成
   る複合膜で構成され、かつ前記フイールド絶縁膜
   の内縁部の断面形状がほぼ階段状を有して厚さが
   外方に向つて増加し、かつ前記エミツタ・ベース
   電極間絶縁層が少なくとも、前記第１の半導体領
   域と前記第２の半導体領域との接合面の主面上の
   位置およびその近傍を覆う部分が前記半導体層を
   熱酸化して形成した絶縁膜と、その上面にCVD
   法で形成された絶縁膜とから成り、他の部分は前
   記第１の多結晶半導体層を熱酸化した絶縁膜で成
   ることを特徴とする半導体装置。 ３ 第１の導電型を有する半導体基板の主面上
   に、フイールド絶縁膜を複数の絶縁膜を積層した
   構成で形成する第１の工程と、前記フイールド絶
   縁膜上に、ボロンを含み導電性を有する第１の多
   結晶半導体層を形成する第２の工程と、前記第１
   の多結晶半導体層に将来エミツタ形成用の窓とな
   る部分を前記フイールド絶縁膜を構成する最山層
   の主面に達して穿設する第３の工程と、前記窓部
   を介して前記フイールド絶縁膜の最上層のみをサ
   イドエツチまたは前記最上層をサイドエツチした
   後に当該最上層の下に隣接して位置する層の一部
   を除去する第４の工程と、ノンドープ多結晶半導
   体層を前記サイドエツチ工程またはエイドエツチ
   工程とその後に行なう下層の除去工程により生じ
   た欠損部分を少なくとも充填して形成する第５の
   工程と、熱処理によりボロンを前記第１の多結晶
   半導体層から前記ノンドープ多結晶半導体層中に
   拡散せしめた後にノンドープ部分のみを選択的に
   除去せしめフイールド絶縁膜のサイドエツチまた
   はサイドエツチおよび引き続く除去工程とにより
   生じた欠損部分にボロンを含む第２の多結晶半導
   体層を埋め込んで形成する第６の工程と、前記第
   １の多結晶半導体層および第２の多結晶半導体層
   の上面部または側面部を酸化し、前記エミツタ形
   成用窓部構成する多結晶半導体層の上面部および
   側壁部に絶縁層を形成して前記窓部の開口部を縮
   小せしめる第７の工程と、前記開口部が縮小した
   窓部を介して前記フイールド絶縁膜を構成する複
   数の絶縁膜の上記開口部に主面が露出した層のみ
   をサイドエツチまたは前記主面が露出した層のサ
   イドエツチに続き当該露出せる層の下に隣接する
   層の一部を除去する工程により、前記フイールド
   絶縁膜の断面形状に段差を形成する第８の工程
   と、前記第５ないし第８の工程を前記フイールド
   絶縁膜を構成する複数の絶縁膜の層数に応じた回
   数だけ繰り返し、前記半導体層の主面が露出し、
   かつ前記フイールド絶縁膜の内縁部の断面形状が
   ほぼ階段状を有しかつ前記窓部から外方に向つて
   膜厚が増加しているフイールド絶縁膜を形成する
   第９工程とを少なくとも含むことを特徴とする半
   導体装置の製造方法。 ４ 第１の導電型を有する半導体基板の主面上に
   フイールド絶縁膜を複数の絶縁膜を積層した構成
   で形成する第１の工程と、前記フイールド絶縁膜
   上に、ボロンを含み導電性を有する第１の多結晶
   半導体層を形成する第２の工程と、前記第１の多
   結晶半導体層に将来エミツタ形成用の窓となる部
   分を、前記フイールド絶縁膜を構成する最上層の
   主面に達して穿設する第３の工程と、前記窓部を
   介して前記フイールド絶縁膜の最上層のみをサイ
   ドエツチまたは前記最上層をサイドエツチした後
   に当該最上層の下に隣接して位置する層の一部を
   除去する第４の工程と、ノンドープ多結晶半導体
   層を上記サイドエツチ工程またはエイドエツチ工
   程とその後に行なう下層の除去工程により生じた
   欠損部分を少なくとも充填して形成する第５の工
   程と、熱処理によりボロンを前記第１の多結晶半
   導体層から前記ノンドープ多結晶半導体層中に拡
   散せしめた後にノンドープ部分のみを選択的に除
   去せしめ、フイールド絶縁膜のサイドエツチまた
   はサイドエツチおよび引き続く除去工程とにより
   生じた欠損部分にボロンを含む第２の多結晶半導
   体層を埋め込んで形成する第６の工程と、前記第
   １の多結晶半導体層および第２の多結晶半導体層
   の上面部または側面部を酸化し、前記エミツタ形
   成用窓部構成する多結晶半導体層の上面部および
   側壁部に絶縁層を形成して前記窓部の開口部を縮
   小せしめる第７の工程と、前記開口部が縮小した
   窓部を介して、前記フイールド絶縁膜を構成する
   複数の絶縁膜の上記開口部に主面が露出した層の
   みをサイドエツチまたは前記主面が露出した層の
   サイドエツチに続き、当該露出せる層の下に隣接
   する層の一部を除去する工程により、前記フイー
   ルド絶縁膜の断面形状に段差を形成する第８の工
   程と、前記第５ないし第８の工程を前記フイール
   ド絶縁膜を構成する複数の絶縁膜の層数に応じた
   回数だけ繰り返し、前記半導体層の主面が露出し
   かつ前記フイールド絶縁膜の内縁部の断面形状が
   ほぼ階段状を有しかつ前記窓部から外方に向つて
   膜厚が増加しているフイールド絶縁膜を形成する
   第９の工程と、前記フイールド絶縁膜の最下層ま
   たは最下層とその上の層のサイドエツチにより欠
   損した部分にボロンを含む多結晶半導体層を埋め
   込む第10の工程と、半導体基板である第１の半導
   体層の窓を介して開口した主面上、第１の多結晶
   半導体層の上面および側面部を覆う絶縁膜をさら
   に覆つて熱酸化によるSiO₂膜を形成する第11の
   工程と、前記SiO₂膜を介してイオン注入を行な
   い半導体基板内にベース領域を形成する第12の工
   程と、CVD法により絶縁膜および多結晶半導体
   層を形成した後に方向性の加工技術により、窓部
   の側壁に上記CVD絶縁膜および前記SiO₂膜の一
   部を残存せしめてエミツタコンタクトの窓を形成
   する第13の工程と、前記エミツタコンタクトの窓
   を介して前記半導体基板内にエミツタ領域を形成
   する第14の工程とを少なくとも含むことを特徴と
   する半導体装置の製造方法。