JPH0252858B2 - - Google Patents
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- JPH0252858B2 JPH0252858B2 JP19025583A JP19025583A JPH0252858B2 JP H0252858 B2 JPH0252858 B2 JP H0252858B2 JP 19025583 A JP19025583 A JP 19025583A JP 19025583 A JP19025583 A JP 19025583A JP H0252858 B2 JPH0252858 B2 JP H0252858B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置およびその製造方法、特に
バイポーラ型トランジスタの素子構造およびその
製造方法に関するものである。
バイポーラ型トランジスタの素子構造およびその
製造方法に関するものである。
従来、この種の半導体装置としては、特願昭52
−137554号に開示されている。この半導体装置
は、ベース領域の周囲にP+ポリシリコンからな
るベース引き出し用電極を設け、このベース引き
出し用電極の表面の一部に熱酸化により形成され
たSiO2からなる酸化膜を設け、この酸化膜によ
りN+ポリシリコンからなるエミツタ電極とベー
ス電極とが電気的に分離され、かつベース領域、
エミツタ領域およびエミツタのコンタクト領域が
同一形成用パターンによつて形成され、ベース引
き出し用電極はエミツタ領域から一定の距離に位
置している構成となつている。
−137554号に開示されている。この半導体装置
は、ベース領域の周囲にP+ポリシリコンからな
るベース引き出し用電極を設け、このベース引き
出し用電極の表面の一部に熱酸化により形成され
たSiO2からなる酸化膜を設け、この酸化膜によ
りN+ポリシリコンからなるエミツタ電極とベー
ス電極とが電気的に分離され、かつベース領域、
エミツタ領域およびエミツタのコンタクト領域が
同一形成用パターンによつて形成され、ベース引
き出し用電極はエミツタ領域から一定の距離に位
置している構成となつている。
このように構成される半導体装置において、酸
化膜は、高濃度にボロンが添加されたベース引き
出し用電極の酸化速度が大きいことと、その形成
された酸化膜にボロンが多量に添加されており、
かんしようふつ酸液によるエツチング速度が、ボ
ロンが添加していない酸化膜よりも遅いことを利
用している。このため、エミツタ・ベース接合の
表面保護膜はベース引き出し電極の表面を酸化し
て得られるので、ボロンが多量に添加された酸化
膜となる。しかしながら、ボロンが多量に添加さ
れた酸化膜は吸湿性が大きいことから、従来の製
造方法で製作した半導体装置は信頼性が低下する
という問題があつた。また、ベース引き出し用電
極のボロン濃度は、１×1021／cm3以上と極めて高
濃度であり、酸化膜にもボロンが多量に含まれて
いることから、酸化膜形成時、エミツタ拡散等の
熱処理により、P+ベース補償領域がエミツタ領
域と接触し、エミツタ・ベース接合の耐圧を低下
させ、電流増幅率hFEの低下を招き、トランジス
タの歩留りを低下させる原因となつていた。
化膜は、高濃度にボロンが添加されたベース引き
出し用電極の酸化速度が大きいことと、その形成
された酸化膜にボロンが多量に添加されており、
かんしようふつ酸液によるエツチング速度が、ボ
ロンが添加していない酸化膜よりも遅いことを利
用している。このため、エミツタ・ベース接合の
表面保護膜はベース引き出し電極の表面を酸化し
て得られるので、ボロンが多量に添加された酸化
膜となる。しかしながら、ボロンが多量に添加さ
れた酸化膜は吸湿性が大きいことから、従来の製
造方法で製作した半導体装置は信頼性が低下する
という問題があつた。また、ベース引き出し用電
極のボロン濃度は、１×1021／cm3以上と極めて高
濃度であり、酸化膜にもボロンが多量に含まれて
いることから、酸化膜形成時、エミツタ拡散等の
熱処理により、P+ベース補償領域がエミツタ領
域と接触し、エミツタ・ベース接合の耐圧を低下
させ、電流増幅率hFEの低下を招き、トランジス
タの歩留りを低下させる原因となつていた。
したがつて本発明は、前述した従来の欠点を除
去するためになされたものであり、その目的とす
るところは、酸化膜と化学気相成長法（CVD法）
よりボロン含有率の極めて低い絶縁膜とを形成
し、これらをエミツタ・ベース接合の表面保護膜
とすることにより、信頼性が高くかつ電流増幅率
の低下、変動が小さい高歩留りを可能とした半導
体装置およびその製造方法を提供することにあ
る。
去するためになされたものであり、その目的とす
るところは、酸化膜と化学気相成長法（CVD法）
よりボロン含有率の極めて低い絶縁膜とを形成
し、これらをエミツタ・ベース接合の表面保護膜
とすることにより、信頼性が高くかつ電流増幅率
の低下、変動が小さい高歩留りを可能とした半導
体装置およびその製造方法を提供することにあ
る。
以下、図面を用いて本発明を詳細に説明する。
第１図は本発明による半導体装置の一例を示す
要部断面構成図である。同図において、１はＮ形
単結晶基板、２は素子間分離用熱酸化膜、３は
N+エミツタ領域、４はP+ベース領域、５はSiO2
膜、６はSi3N4膜、７はポリシリコンからなるベ
ース電極、８はポリシリコン酸化膜、９はベース
領域４、ベース電極７上に単結晶基板１の熱酸化
層９ａ，化学気相形長（CVD）法により形成さ
れたCVDSiO2層９ｂ、P+ポリシリコン酸化層９
ｃおよびポリシリコン層９ｄを順次積層して形成
された絶縁層、１０はエミツタ領域３および絶縁
層９上に形成されたポリシリコンからなるエミツ
タ電極、１１はエミツタ電極１０上に形成された
金属電極、１２はベース電極７上に形成された金
属電極である。
要部断面構成図である。同図において、１はＮ形
単結晶基板、２は素子間分離用熱酸化膜、３は
N+エミツタ領域、４はP+ベース領域、５はSiO2
膜、６はSi3N4膜、７はポリシリコンからなるベ
ース電極、８はポリシリコン酸化膜、９はベース
領域４、ベース電極７上に単結晶基板１の熱酸化
層９ａ，化学気相形長（CVD）法により形成さ
れたCVDSiO2層９ｂ、P+ポリシリコン酸化層９
ｃおよびポリシリコン層９ｄを順次積層して形成
された絶縁層、１０はエミツタ領域３および絶縁
層９上に形成されたポリシリコンからなるエミツ
タ電極、１１はエミツタ電極１０上に形成された
金属電極、１２はベース電極７上に形成された金
属電極である。
このような構成において、第２図に要部拡大断
面図で示すようにベース領域４、ベース電極７上
に相互に分離された単結晶基板１の熱酸化層９
ａ，CVDSiO2層９ｂ、ポリシリコン酸化層９ｃ
およびポリシリコン層９ｄからなる絶縁膜９を形
成することにより、ベース電極７とエミツタ電極
１０とが絶縁分離されるとともに、ベース領域４
とエミツタ領域３との接合部が単結晶基板１の主
面上において保護されることになり、したがつ
て、エミツタ・ベース接合面の主面上の位置およ
びその近傍を覆う部分はボロンの含有率を極めて
少ない絶縁膜が形成される。また、ポリシリコン
により形成されたベース電極７およびその上に形
成された絶縁層９がポリシリコンの酸化膜のみで
構成されておらず、単結晶基板１の熱酸化層９
ａ、CVDSiO2層９ｂおよびポリシリコン酸化層
９ｃにより形成されており、特に熱酸化層９ａお
よびCVDSiO2層９ｂはエミツタ窓の内側に延在
した構成となつている。この結果、エミツタの開
口面積を従来構成に比べてさらに小さくできると
ともに、ベース補償拡散領域４ａとエミツタ領域
３を容易にかつ確実に分離することができる。
面図で示すようにベース領域４、ベース電極７上
に相互に分離された単結晶基板１の熱酸化層９
ａ，CVDSiO2層９ｂ、ポリシリコン酸化層９ｃ
およびポリシリコン層９ｄからなる絶縁膜９を形
成することにより、ベース電極７とエミツタ電極
１０とが絶縁分離されるとともに、ベース領域４
とエミツタ領域３との接合部が単結晶基板１の主
面上において保護されることになり、したがつ
て、エミツタ・ベース接合面の主面上の位置およ
びその近傍を覆う部分はボロンの含有率を極めて
少ない絶縁膜が形成される。また、ポリシリコン
により形成されたベース電極７およびその上に形
成された絶縁層９がポリシリコンの酸化膜のみで
構成されておらず、単結晶基板１の熱酸化層９
ａ、CVDSiO2層９ｂおよびポリシリコン酸化層
９ｃにより形成されており、特に熱酸化層９ａお
よびCVDSiO2層９ｂはエミツタ窓の内側に延在
した構成となつている。この結果、エミツタの開
口面積を従来構成に比べてさらに小さくできると
ともに、ベース補償拡散領域４ａとエミツタ領域
３を容易にかつ確実に分離することができる。
次に、本発明による半導体装置の製造方法につ
いて説明する。
いて説明する。
第３図ａ〜Ｑは本発明による半導体装置の製造
方法をNPNトランジスタの製造方法に適用した
一例を示す要部断面工程図であり、前述の図と同
一部分は同一符号を付して説明する。まず同図ａ
に示すようにＮ形単結晶基板１の表面所定位置に
LOCOS法により選択的に熱酸化膜２を膜厚約
1μm程度の厚さに形成する。次に同図ｂに示すよ
うにこの基板１を熱酸化あるいはCVD法により
その表面に膜厚約500Å程度のSiO2膜５を形成
し、さらにその上に通常の常圧あるいは減圧
CVD法によりSi3N4膜６、将来ベース電極となる
ノンドープポリシリコン膜１３を形成する。この
場合、例えばSi3N4膜６は約1500Å程度、ノンド
ープポリシリコン膜１３は約5000Å程度の厚さに
それぞれ形成する。次にこのノンドープシリコン
膜１３上にSi3N4膜１４を形成し、このSi3N4膜
１４を利用してLOCOS法により同図ｃに示すよ
うにノンドープポリシリコン膜１３の不要な部分
を酸化する。この場合、不要領域にはポリシリコ
ン酸化膜８が形成される。次に同図ｄに示すよう
に表面にSi3N4膜１５を形成し、将来トランジス
タのエミツタとベース領域とを形成する部分にイ
オン注入用マスクを形成する。この場合、例えば
ポリシリコン膜１６と酸化シリコン膜１７とを形
成し、フオトリソグラフイ技術とドライ加工技術
とにより、イオン注入用マスクを形成する。ま
た、マスクはレジストでも良い。次にノンドープ
シリコン膜１３にボロンを注入する。この場合、
例えばボロンを５×1016個／cm2程度多量注入によ
りドーズし、部分的にP+ポリシリコン膜１８を
形成する。次に熱処理により、イオン注入損傷を
回復させるとともに、ボロンをマスク下のポリシ
リコン膜１３中にも適量拡散させる。次にポリシ
リコン膜１６と酸化シリコン膜１７とで形成され
たイオン注入用マスクおよびSi3N4膜１５を除去
した後、ノンドープポリシリコンの方がP+ポリ
シリコンよりもエツチング速度が速いエツチング
液、例えばKOH等のエツチング液を用いてノン
ドープポリシリコン膜１３のみを除去して同図ｅ
に示すようにボロン添加のポリシリコン膜１８か
らなる前述したベース電極７を形成する。なお、
同図ｅに示す構造を実現する手段として他の方法
を用いることも可能である。すなわち、具体的に
は同図ｂの工程でノンドープポリシリコン膜１３
を形成する代りにP+ポリシリコン膜を形成する
かあるいは同図ｂまたは同図ｃの工程で形成した
ノンドープポリシリコン膜１３の全面にボロンを
イオン注入等で添加した後に公知のリゾグラフイ
技術と加工技術とによりエミツタ用窓を有した
P+ポリシリコン膜１８を同図ｄに示す形態で構
成することも可能である。次に同図ｆに示すよう
にP+ポリシリコン膜からなるベース電極７を酸
化し、その上面および側面に酸化膜１９を形成す
る。この場合、酸化前にボロンをさらにベース電
極７に拡散等で追加しても良い。次に希ふつ酸に
よるライトエツチング後、Si3N4膜６を熱リン酸
等でエツチングする。この場合、P+ポリシリコ
ン膜からなるベース電極７下のSi3N4膜６も同時
に約0.7μm程度の適量のサイドエツチングを行な
う。引き続きSiO2膜５をエツチングする。次に
同図ｈに示すように表面にノンドープポリシリコ
ン膜２０を形成する。この場合、このノンドープ
ポリシリコン膜２０は完全なノンドープポリシリ
コンでなくても良く、例えば1017個／cm3程度の極
めて微量のボロンがドープされていても良い。ま
た、この場合、このノンドープポリシリコン膜２
０は同図ｇの工程で除去されたSi3N4膜６とSiO2
膜５との消失部分にも充填して形成される。次に
熱処理を行なつてP+ポリシリコン膜からなるベ
ース電極７からボロンをノンドープポリシリコン
膜２０に適量拡散させる。この場合、同図ｉに示
すようにノンドープポリシリコン膜２０の一部が
P+ポリシリコン膜２１に変化し、このP+ポリシ
リコン膜２１はボロン含有率がベース電極７より
も増加している。また、単結晶基板１とベース電
極７とがP+ポリシリコン膜２１により、前述し
たベース拡散領域４ａと接続し、ベース引き出し
電極が形成される。次にノンドープポリシリコン
をP+ポリシリコンよりも速くエツチングする例
えば、KOH等のエツチング溶液でエツチングし
て同図ｊに示すようにノンドープポリシリコン膜
２０を除去する。この場合、ノンドープポリシリ
コン膜２０にボロンが１×1017個／cm3程度ドープ
されていても選択的なエツチングを問題なく行な
うことができる。次にこの単結晶基板１を熱酸化
して同図ｋに示すようにSiO2膜２２を形成する。
この場合、このSiO2膜２２は単結基板１のエミ
ツタとなる部分の開口部のほかに酸化膜１９の上
面、側面およびP+ポリシリコン膜２１の側面に
例えば約700Å程度の厚さに形成される。その後、
イオン注入法等により、ボロンをこのSiO2膜２
２を通して単結晶基板１中に注入した前述したベ
ース領域４を形成する。次に同図ｌに示すように
化学気相成長法（CVD法）により、例えば厚さ
約2000Å程度のSiO2膜２３をSiO2膜２２に重ね
て形成する。この場合、SiO2膜２３の代りに
Si3N4膜等の絶縁膜でも良い。次に同図ｍに示す
ようにCVD法によりSiO2膜２３上に例えば厚さ
2000〜4000Å程度のポリシリコン２４を形成す
る。この場合、CVD法を用いるため、SiO2膜２
３およびポリシリコン膜２４に含まれるボロンは
極めて低い濃度にすることが可能となる。次に方
向性のあるドライ加工によりこのポリシリコン膜
２４を除去する。この場合、同図ｎに示すように
穴の部分の周囲にポリシリコン膜２４の残つた残
渣部２４ａが形成される。次に同図ｏに示すよう
にポリシリコン残渣部２４ａをマスクとして
SiO2膜２３および２２をエツチング除去し、エ
ミツタ領域形成用の窓２５を開設する。この場
合、SiO2膜２３および２２の除去はドライ加工、
HF系のエツチングあるいはこれらの組合せを用
いる。次に同図ｐに示すように窓２５に接触して
ノンドープポリシリコンを形成し、これにAS等
のＮ形不純物をドープしてN+ポリシリコン膜２
６とする。そして、これを不純物源としてエミツ
タ拡散を行なつて前述したエミツタ領域３を形成
する。その後、このN+ポリシリコン膜２６を加
工してエミツタ電極１０を形成する。次に同図Ｑ
に示すように従来のトランジスタの形成工程と同
様にベースコンタクトの窓開を行なつてAl等の
ベース電極用金属電極１２およびエミツタ電極用
金属電極１１を形成することにより、NPNトラ
ンジスタが完成する。なお、同図Ｑに示す完成さ
れたNPNトランジスタにおいて、SiO2膜２２は
第１図の熱酸化層９ａ、SiO2膜２３は第１図の
CVDSiO2層９ｂ、酸化膜１９は第１図のP+ポリ
シリコン酸化層９ｃ、ポリシリコン残渣部２４ａ
は第１図のポリシリコン層９ｄにそれぞれ対応す
るものである。
方法をNPNトランジスタの製造方法に適用した
一例を示す要部断面工程図であり、前述の図と同
一部分は同一符号を付して説明する。まず同図ａ
に示すようにＮ形単結晶基板１の表面所定位置に
LOCOS法により選択的に熱酸化膜２を膜厚約
1μm程度の厚さに形成する。次に同図ｂに示すよ
うにこの基板１を熱酸化あるいはCVD法により
その表面に膜厚約500Å程度のSiO2膜５を形成
し、さらにその上に通常の常圧あるいは減圧
CVD法によりSi3N4膜６、将来ベース電極となる
ノンドープポリシリコン膜１３を形成する。この
場合、例えばSi3N4膜６は約1500Å程度、ノンド
ープポリシリコン膜１３は約5000Å程度の厚さに
それぞれ形成する。次にこのノンドープシリコン
膜１３上にSi3N4膜１４を形成し、このSi3N4膜
１４を利用してLOCOS法により同図ｃに示すよ
うにノンドープポリシリコン膜１３の不要な部分
を酸化する。この場合、不要領域にはポリシリコ
ン酸化膜８が形成される。次に同図ｄに示すよう
に表面にSi3N4膜１５を形成し、将来トランジス
タのエミツタとベース領域とを形成する部分にイ
オン注入用マスクを形成する。この場合、例えば
ポリシリコン膜１６と酸化シリコン膜１７とを形
成し、フオトリソグラフイ技術とドライ加工技術
とにより、イオン注入用マスクを形成する。ま
た、マスクはレジストでも良い。次にノンドープ
シリコン膜１３にボロンを注入する。この場合、
例えばボロンを５×1016個／cm2程度多量注入によ
りドーズし、部分的にP+ポリシリコン膜１８を
形成する。次に熱処理により、イオン注入損傷を
回復させるとともに、ボロンをマスク下のポリシ
リコン膜１３中にも適量拡散させる。次にポリシ
リコン膜１６と酸化シリコン膜１７とで形成され
たイオン注入用マスクおよびSi3N4膜１５を除去
した後、ノンドープポリシリコンの方がP+ポリ
シリコンよりもエツチング速度が速いエツチング
液、例えばKOH等のエツチング液を用いてノン
ドープポリシリコン膜１３のみを除去して同図ｅ
に示すようにボロン添加のポリシリコン膜１８か
らなる前述したベース電極７を形成する。なお、
同図ｅに示す構造を実現する手段として他の方法
を用いることも可能である。すなわち、具体的に
は同図ｂの工程でノンドープポリシリコン膜１３
を形成する代りにP+ポリシリコン膜を形成する
かあるいは同図ｂまたは同図ｃの工程で形成した
ノンドープポリシリコン膜１３の全面にボロンを
イオン注入等で添加した後に公知のリゾグラフイ
技術と加工技術とによりエミツタ用窓を有した
P+ポリシリコン膜１８を同図ｄに示す形態で構
成することも可能である。次に同図ｆに示すよう
にP+ポリシリコン膜からなるベース電極７を酸
化し、その上面および側面に酸化膜１９を形成す
る。この場合、酸化前にボロンをさらにベース電
極７に拡散等で追加しても良い。次に希ふつ酸に
よるライトエツチング後、Si3N4膜６を熱リン酸
等でエツチングする。この場合、P+ポリシリコ
ン膜からなるベース電極７下のSi3N4膜６も同時
に約0.7μm程度の適量のサイドエツチングを行な
う。引き続きSiO2膜５をエツチングする。次に
同図ｈに示すように表面にノンドープポリシリコ
ン膜２０を形成する。この場合、このノンドープ
ポリシリコン膜２０は完全なノンドープポリシリ
コンでなくても良く、例えば1017個／cm3程度の極
めて微量のボロンがドープされていても良い。ま
た、この場合、このノンドープポリシリコン膜２
０は同図ｇの工程で除去されたSi3N4膜６とSiO2
膜５との消失部分にも充填して形成される。次に
熱処理を行なつてP+ポリシリコン膜からなるベ
ース電極７からボロンをノンドープポリシリコン
膜２０に適量拡散させる。この場合、同図ｉに示
すようにノンドープポリシリコン膜２０の一部が
P+ポリシリコン膜２１に変化し、このP+ポリシ
リコン膜２１はボロン含有率がベース電極７より
も増加している。また、単結晶基板１とベース電
極７とがP+ポリシリコン膜２１により、前述し
たベース拡散領域４ａと接続し、ベース引き出し
電極が形成される。次にノンドープポリシリコン
をP+ポリシリコンよりも速くエツチングする例
えば、KOH等のエツチング溶液でエツチングし
て同図ｊに示すようにノンドープポリシリコン膜
２０を除去する。この場合、ノンドープポリシリ
コン膜２０にボロンが１×1017個／cm3程度ドープ
されていても選択的なエツチングを問題なく行な
うことができる。次にこの単結晶基板１を熱酸化
して同図ｋに示すようにSiO2膜２２を形成する。
この場合、このSiO2膜２２は単結基板１のエミ
ツタとなる部分の開口部のほかに酸化膜１９の上
面、側面およびP+ポリシリコン膜２１の側面に
例えば約700Å程度の厚さに形成される。その後、
イオン注入法等により、ボロンをこのSiO2膜２
２を通して単結晶基板１中に注入した前述したベ
ース領域４を形成する。次に同図ｌに示すように
化学気相成長法（CVD法）により、例えば厚さ
約2000Å程度のSiO2膜２３をSiO2膜２２に重ね
て形成する。この場合、SiO2膜２３の代りに
Si3N4膜等の絶縁膜でも良い。次に同図ｍに示す
ようにCVD法によりSiO2膜２３上に例えば厚さ
2000〜4000Å程度のポリシリコン２４を形成す
る。この場合、CVD法を用いるため、SiO2膜２
３およびポリシリコン膜２４に含まれるボロンは
極めて低い濃度にすることが可能となる。次に方
向性のあるドライ加工によりこのポリシリコン膜
２４を除去する。この場合、同図ｎに示すように
穴の部分の周囲にポリシリコン膜２４の残つた残
渣部２４ａが形成される。次に同図ｏに示すよう
にポリシリコン残渣部２４ａをマスクとして
SiO2膜２３および２２をエツチング除去し、エ
ミツタ領域形成用の窓２５を開設する。この場
合、SiO2膜２３および２２の除去はドライ加工、
HF系のエツチングあるいはこれらの組合せを用
いる。次に同図ｐに示すように窓２５に接触して
ノンドープポリシリコンを形成し、これにAS等
のＮ形不純物をドープしてN+ポリシリコン膜２
６とする。そして、これを不純物源としてエミツ
タ拡散を行なつて前述したエミツタ領域３を形成
する。その後、このN+ポリシリコン膜２６を加
工してエミツタ電極１０を形成する。次に同図Ｑ
に示すように従来のトランジスタの形成工程と同
様にベースコンタクトの窓開を行なつてAl等の
ベース電極用金属電極１２およびエミツタ電極用
金属電極１１を形成することにより、NPNトラ
ンジスタが完成する。なお、同図Ｑに示す完成さ
れたNPNトランジスタにおいて、SiO2膜２２は
第１図の熱酸化層９ａ、SiO2膜２３は第１図の
CVDSiO2層９ｂ、酸化膜１９は第１図のP+ポリ
シリコン酸化層９ｃ、ポリシリコン残渣部２４ａ
は第１図のポリシリコン層９ｄにそれぞれ対応す
るものである。
また、前述した実施例においては、第３図ｃに
示す工程から同図ｄに示す工程にまたがつて前述
したようにノンドープポリシリコン膜１３をP+
ポリシリコン膜１８に変え、通常のフオトエツチ
ング技術を用いて同図ｆに示す工程の穴を形成し
ても良い。また、第３図ｐに示す工程でN+ポリ
シリコン膜２６を形成せずに拡散、イオン注入等
によりエミツタ領域３を形成しても良い。
示す工程から同図ｄに示す工程にまたがつて前述
したようにノンドープポリシリコン膜１３をP+
ポリシリコン膜１８に変え、通常のフオトエツチ
ング技術を用いて同図ｆに示す工程の穴を形成し
ても良い。また、第３図ｐに示す工程でN+ポリ
シリコン膜２６を形成せずに拡散、イオン注入等
によりエミツタ領域３を形成しても良い。
このような製造方法によれば、第３図ｋに示す
工程で形成される熱酸化によるSiO2膜２２と、
同図ｌに示す工程で形成されるCVD法による
SiO2膜２３とによつてエミツタ・ベース接合は
保護される。また両方のSiO2膜２２，２３はと
もにボロンが極めて少なく、従来の方法における
高濃度にボロンを含んだ酸化シリコン膜がエミツ
タ・ベース接合の保護膜となることによる信頼性
上の問題がなくなる。特に第３図ｌに示す工程で
形成される膜がSi3N4膜の場にはさらに信頼性上
良好な保護膜の構成となる。また、第３図ｊに示
す工程でP+ポリシリコン膜２１の形成状況、つ
まり同図ｉに示す工程のボロン拡散の程度と、同
図ｌ，ｍに示す工程で形成されるCVD法による
SiO2膜２３とポリシリコン膜２４の膜厚とによ
りエミツタとP+ベース補償拡散領域４ａとの位
置関係を第２図に示すように任意に制御性良く決
定することができるので、従来構造にみられるよ
うなP+ベース補償拡散領域とエミツタとの接触
によるエミツタ・ベース接合の逆耐圧の低下と電
流増幅率hFEが低下する問題は生じない。また、
第３図ｄに示す工程でP+ポリシリコン膜１８中
のイオン注入されたボロンを適当な熱処理によ
り、ノンドープポリシリコン膜１３が減少する方
向に拡散させ、次の同図ｅに示す工程でこのノン
ドープポリシリコン膜１３のみをエツチングして
除去し、穴を形成する。このため、この穴はリソ
グラフイ技術の最小寸法より小さくすることがで
きる。また、第３図ｆに示す工程でポリシリコン
酸化膜１９、同図ｌに示す工程でSiO2膜２３お
よび同図ｍに示す工程でポリシリコン膜２４の形
成はいずれも前述した穴をさらに小さくする方向
の工程であり、これらの寸法を適量に選ぶことに
より、約0.1μm程度のエミツタ幅を、通常の最小
寸法約2μm程度のリソグラフイ技術を用いて実現
することが可能である。このように１つの図柄で
極めて微細なエミツタ領域、ベース領域、ベース
電極部、エミツタおよびベースコンタクト部を全
て形成することができる。次に、この実施例の効
果を従来のプレーナ構造の場合と比較して以下に
説明する。すなわち、最小寸法約2μmのリソグラ
フイ技術を使用し、エミツタ幅約0.5μm、エミツ
タとベースコンタクト間の距離約0.3μm、ベース
コンタクト幅約0.3μmのNPNトランジスタを製
作し、ベース・コレクタ間の寄生容量を従来のプ
レーナ構造の1/5〜1/7に減小させ、さらにベース
抵抗も約1/5程度に減小させ、この分だけトラン
ジスタの高速化を達成することができた。例えば
Ｄタイプのマスタースレイブによる識別回路を本
発明による製造方法でモノリシツクICとして試
作し、同じ約2μmのリソグラフイ技術を用いて従
来のプレーナ法では約600MHzの動作があつたが、
本発明のものでは約3GHzまで動作可能となつた。
工程で形成される熱酸化によるSiO2膜２２と、
同図ｌに示す工程で形成されるCVD法による
SiO2膜２３とによつてエミツタ・ベース接合は
保護される。また両方のSiO2膜２２，２３はと
もにボロンが極めて少なく、従来の方法における
高濃度にボロンを含んだ酸化シリコン膜がエミツ
タ・ベース接合の保護膜となることによる信頼性
上の問題がなくなる。特に第３図ｌに示す工程で
形成される膜がSi3N4膜の場にはさらに信頼性上
良好な保護膜の構成となる。また、第３図ｊに示
す工程でP+ポリシリコン膜２１の形成状況、つ
まり同図ｉに示す工程のボロン拡散の程度と、同
図ｌ，ｍに示す工程で形成されるCVD法による
SiO2膜２３とポリシリコン膜２４の膜厚とによ
りエミツタとP+ベース補償拡散領域４ａとの位
置関係を第２図に示すように任意に制御性良く決
定することができるので、従来構造にみられるよ
うなP+ベース補償拡散領域とエミツタとの接触
によるエミツタ・ベース接合の逆耐圧の低下と電
流増幅率hFEが低下する問題は生じない。また、
第３図ｄに示す工程でP+ポリシリコン膜１８中
のイオン注入されたボロンを適当な熱処理によ
り、ノンドープポリシリコン膜１３が減少する方
向に拡散させ、次の同図ｅに示す工程でこのノン
ドープポリシリコン膜１３のみをエツチングして
除去し、穴を形成する。このため、この穴はリソ
グラフイ技術の最小寸法より小さくすることがで
きる。また、第３図ｆに示す工程でポリシリコン
酸化膜１９、同図ｌに示す工程でSiO2膜２３お
よび同図ｍに示す工程でポリシリコン膜２４の形
成はいずれも前述した穴をさらに小さくする方向
の工程であり、これらの寸法を適量に選ぶことに
より、約0.1μm程度のエミツタ幅を、通常の最小
寸法約2μm程度のリソグラフイ技術を用いて実現
することが可能である。このように１つの図柄で
極めて微細なエミツタ領域、ベース領域、ベース
電極部、エミツタおよびベースコンタクト部を全
て形成することができる。次に、この実施例の効
果を従来のプレーナ構造の場合と比較して以下に
説明する。すなわち、最小寸法約2μmのリソグラ
フイ技術を使用し、エミツタ幅約0.5μm、エミツ
タとベースコンタクト間の距離約0.3μm、ベース
コンタクト幅約0.3μmのNPNトランジスタを製
作し、ベース・コレクタ間の寄生容量を従来のプ
レーナ構造の1/5〜1/7に減小させ、さらにベース
抵抗も約1/5程度に減小させ、この分だけトラン
ジスタの高速化を達成することができた。例えば
Ｄタイプのマスタースレイブによる識別回路を本
発明による製造方法でモノリシツクICとして試
作し、同じ約2μmのリソグラフイ技術を用いて従
来のプレーナ法では約600MHzの動作があつたが、
本発明のものでは約3GHzまで動作可能となつた。
以上説明したように本発明によれば、信頼性が
高くかつ電流増幅率の低下、変動が小さい高歩留
りを可能とした半導体装置が得られるという極め
て優れた効果を有する。
高くかつ電流増幅率の低下、変動が小さい高歩留
りを可能とした半導体装置が得られるという極め
て優れた効果を有する。
第１図は本発明による半導体装置の一例を示す
要部断面構成図、第２図は第１図の要部拡大断面
図、第３図ａ〜Ｑは本発明による半導体装置の製
造方法の一例を示す要部断面工程図である。 １……Ｎ形単結晶基板、２……素子間分離用酸
化膜、３……N+エミツタ領域、４……P+ベース
領域、ベース補償拡散領域、５……SiO2膜、６
……Si3N4膜、７……ベース電極、８……ポリシ
リコン酸化膜、９……絶縁層、９ａ……熱酸化
層、９ｂ……CVDSiO2層、９ｃ……P+ポリシリ
コン酸化層、９ｄ……ポリシリコン層、１０……
エミツタ電極、１１，１２……金属電極、１３…
…ノンドープシリコン膜、１４，１５……Si3N4
膜、１６……ポリシリコン膜、１７……酸化シリ
コン膜、１８……P+ポリシリコン膜、１９……
酸化膜、２０……ノンドープポリシリコン膜、２
１……P+ポリシリコン膜、２２，２３……SiO2
膜、２４……ポリシリコン膜、２４ａ……ポリシ
リコン残渣部、２５……窓、２６……N+ポリシ
リコン膜。
要部断面構成図、第２図は第１図の要部拡大断面
図、第３図ａ〜Ｑは本発明による半導体装置の製
造方法の一例を示す要部断面工程図である。 １……Ｎ形単結晶基板、２……素子間分離用酸
化膜、３……N+エミツタ領域、４……P+ベース
領域、ベース補償拡散領域、５……SiO2膜、６
……Si3N4膜、７……ベース電極、８……ポリシ
リコン酸化膜、９……絶縁層、９ａ……熱酸化
層、９ｂ……CVDSiO2層、９ｃ……P+ポリシリ
コン酸化層、９ｄ……ポリシリコン層、１０……
エミツタ電極、１１，１２……金属電極、１３…
…ノンドープシリコン膜、１４，１５……Si3N4
膜、１６……ポリシリコン膜、１７……酸化シリ
コン膜、１８……P+ポリシリコン膜、１９……
酸化膜、２０……ノンドープポリシリコン膜、２
１……P+ポリシリコン膜、２２，２３……SiO2
膜、２４……ポリシリコン膜、２４ａ……ポリシ
リコン残渣部、２５……窓、２６……N+ポリシ
リコン膜。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型を有する半導体層内にその主面
側に第２の導電型を有する第１の半導体領域が形
成され、前記第１の半導体領域内に前記第１の導
電型を有する第２の半導体領域が形成されて前記
半導体層、前記第１の半導体領域および前記第２
の半導体領域をそれぞれコレクタ領域、ベース領
域およびエミツタ領域とするバイポーラ型トラン
ジスタが構成され、前記半導体層の主面上に前記
第１の半導体領域の外縁部上の位置より外方に延
長する第１の絶縁膜が形成され、前記第１の絶縁
膜上および前記第１の絶縁膜の前記第１の半導体
領域の外縁部上の位置における側面上に延長して
導電性を有する第１の多結晶半導体膜が前記第１
の半導体領域に連結して形成され、前記第１の多
結晶半導体膜と前記第１の半導体領域との連結部
の内縁は前記第１と第２との半導体領域との接合
面の主面上位置より外方に位置し、前記第１の多
結晶半導体膜表面上に第２の絶縁層が形成され、
前記第２の絶縁層は主面上において前記第１と第
２の半導体領域との接合面の主面上の位置および
前記接合面位置近傍の前記第１と第２の半導体領
域の一部を覆い、前記第１の多結晶半導体膜の前
記第１の絶縁膜に延長する部分にベース電極とし
ての第１の電極が連結され、前記第２の半導体領
域上にエミツタ電極としての第２の電極が第２の
多結晶半導体膜を介してまたは介することなしに
連結してなる半導体装置において、前記第２の絶
縁層は少なくとも前記接合面の主面上の位置およ
びその近傍を覆う部分が前記半導体層を熱酸化し
て形成された熱酸化層と、前記熱酸化層上に化学
気相成長法で形成された酸化層と、前記第１の多
結晶半導体層を熱酸化して形成された熱酸化層と
で構成することを特徴とした半導体装置。 ２ 単結晶基板の主面上所定位置に素子間分離用
の酸化膜を形成する工程と、前記半導体層主面上
に第１のSiO2膜を形成する工程と、前記第１の
SiO2膜上にSi3N4膜を形成する工程と、前記
Si3N4膜上に第１の単結晶半導体膜を形成する工
程と、前記第１の単結晶半導体膜の不要部分を選
択的に酸化する工程と、前記第１の単結晶半導体
膜のエミツタ形成部位を除去しかつ残存する第１
の単結晶半導体膜中にボロンを注入拡散させる工
程と、前記第１の単結晶半導体膜の表面を酸化し
第２の絶縁膜を形成する工程と、前記エミツタ形
成部位に位置する前記Si3N4膜を除去しかつ残存
した第１の単結晶半導体膜の下部に位置する前記
Si3N4膜の側面を適量サイドエツチングする工程
と、前記サイドエツチした前記Si3N4膜下の前記
第１のSiO2膜を除去する工程と、前記サイドエ
ツチで除去された前記Si3N4膜およびこのSi3N4
膜下の除去された前記第１のSiO2膜の消失した
部分を少なくとも充填して第２の単結晶半導体膜
を形成する工程と、前記第２の単結晶半導体膜に
前記第１の単結晶半導体膜から適量のボロンを拡
散させる工程と、前記単結晶基板中にベース補償
拡散領域を形成する工程と、前記第２の単結晶半
導体膜を異方性エツチングによりボロンが拡散さ
れた部分以外を除去する工程と、前記第２の単結
晶半導体膜の除去により開口された単結晶基板の
主面上、第２の単結晶半導体膜の側面および前記
第２の絶縁膜上に第３の絶縁膜を形成する工程
と、前記単結晶基板主面上の前記第３の絶縁膜を
介してイオン注入を行ないベース領域を形成する
工程と、前記第３の絶縁膜の上面および側面上に
気相成長法により第４の絶縁膜を形成する工程
と、前記第４の絶縁膜上に第３の単結晶半導体膜
を形成する工程と、前記第３の単結晶半導体膜、
前記第４の絶縁膜および第３の絶縁膜を方向性の
ドライ加工または方向性のドライ加工とウエツト
エツチングにより開口の側壁に前記第３および第
４の絶縁膜の一部を残存させた形態で除去しエミ
ツタコンタクトの開口を形成する工程と、前記エ
ミツタコンタクトの開口を介してエミツタ領域を
形成する工程とを少なくとも含むことを特徴とす
る半導体装置の製造方法。 ３ 前記絶縁膜をSiO2膜としたことを特徴とす
る特許請求の範囲第２項記載の半導体装置の製造
方法。 ４ 前記第４の絶縁膜をSi3N4膜とすることを特
徴とする特許請求の範囲第２項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19025583A JPS6081862A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19025583A JPS6081862A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24120391A Division JPH05121416A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6081862A JPS6081862A (ja) | 1985-05-09 |
| JPH0252858B2 true JPH0252858B2 (ja) | 1990-11-14 |
Family
ID=16255089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19025583A Granted JPS6081862A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081862A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2780711B2 (ja) * | 1986-11-05 | 1998-07-30 | ソニー株式会社 | 半導体装置の製造方法 |
| JPS63184364A (ja) * | 1987-01-27 | 1988-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2794571B2 (ja) * | 1988-06-20 | 1998-09-10 | ソニー株式会社 | バイポーラトランジスタの製造方法 |
| US5204276A (en) * | 1988-12-06 | 1993-04-20 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JPH0744186B2 (ja) * | 1989-03-13 | 1995-05-15 | 株式会社東芝 | 半導体装置の製造方法 |
| GB2236901A (en) * | 1989-09-20 | 1991-04-17 | Philips Nv | A method of manufacturing a semiconductor device |
| JP2015103551A (ja) * | 2013-11-21 | 2015-06-04 | 旭化成エレクトロニクス株式会社 | 半導体装置及びその製造方法 |
-
1983
- 1983-10-12 JP JP19025583A patent/JPS6081862A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6081862A (ja) | 1985-05-09 |
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