JPH0253944B2 - - Google Patents
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
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- C08G12/00—Condensation polymers of aldehydes or ketones with only compounds containing hydrogen attached to nitrogen
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Description
【発明の詳細な説明】
本発明の分野
本発明は自己整合により半導体材料中に横方向
に形成された集積回路素子構造体に係り、更に具
体的にいえば、自己整合による処理技術を用いて
半導体材料中に集積化されて横方向に形成された
相補型バイポーラ・トランジスタ、シヨツトキ障
壁ダイオード、及び抵抗素子の構造体に係る。
に形成された集積回路素子構造体に係り、更に具
体的にいえば、自己整合による処理技術を用いて
半導体材料中に集積化されて横方向に形成された
相補型バイポーラ・トランジスタ、シヨツトキ障
壁ダイオード、及び抵抗素子の構造体に係る。
従来技術
従来において、トランジスタ素子の如き電子的
素子の性能を増すために、できる限り近接して配
置されたより小さい素子を形成し得る形成方法の
開発に多くの試みが成されている。素子密度の増
加はスイツチング速度特性及びウエハの生産性を
改良する。
素子の性能を増すために、できる限り近接して配
置されたより小さい素子を形成し得る形成方法の
開発に多くの試みが成されている。素子密度の増
加はスイツチング速度特性及びウエハの生産性を
改良する。
バイポーラ・トランジスタ素子においては、ベ
ース抵抗、ベース―コレクタ接合容量、及びコレ
クタ―基板容量を減少させることによつて、少な
くとも部分的にスイツチング速度特性を改良する
ことが試みられている。更に、コレクタ―分離領
域容量及びベース―分離領域容量を最小限にする
ことによつても、スイツチング速度の改良が試み
られている。素子寸法を減少させることによつて
それらのパラメータを減少させる試みは多くの問
題に遭遇している。この点に関して、従来のフオ
トリソグラフイの能力では整合及び食刻に相当な
幅の許容誤差を必要とする。更に、従来の方法
は、各々個々に整合を要する多数の複雑な工程を
用いている。整合を要する多数の別個の工程は、
欠陥及び誤差の可能を増すことによつて問題を複
雑にする。従つて、欠陥及び誤差を最小限にする
為に、許容誤差による制約に基づいて作られた基
本法則が形成方法に課せられねばならず、それら
の制約は寸法を減少させる試みを妨げている。
ース抵抗、ベース―コレクタ接合容量、及びコレ
クタ―基板容量を減少させることによつて、少な
くとも部分的にスイツチング速度特性を改良する
ことが試みられている。更に、コレクタ―分離領
域容量及びベース―分離領域容量を最小限にする
ことによつても、スイツチング速度の改良が試み
られている。素子寸法を減少させることによつて
それらのパラメータを減少させる試みは多くの問
題に遭遇している。この点に関して、従来のフオ
トリソグラフイの能力では整合及び食刻に相当な
幅の許容誤差を必要とする。更に、従来の方法
は、各々個々に整合を要する多数の複雑な工程を
用いている。整合を要する多数の別個の工程は、
欠陥及び誤差の可能を増すことによつて問題を複
雑にする。従つて、欠陥及び誤差を最小限にする
為に、許容誤差による制約に基づいて作られた基
本法則が形成方法に課せられねばならず、それら
の制約は寸法を減少させる試みを妨げている。
寸法を減少させそして素子の収率を増すために
従来技術において用いられている１つの技術は、
いわゆる“自己整合技術”である。その様な技術
が用いられない場合には、例えば、ベース接点に
関するエミツタ領域の誤つた整合が付随的
（extrinsic）ベース抵抗に変動を生ぜしめ得る。
更に、その誤つた整合は又、一方のエミツタ端部
において他方のエミツタ端部よりも高いVBEを生
ぜしめ得る。従つて、自己整合は素子寸法の減少
だけでなく素子の特性、信頼性及び収率の改良を
助ける。
従来技術において用いられている１つの技術は、
いわゆる“自己整合技術”である。その様な技術
が用いられない場合には、例えば、ベース接点に
関するエミツタ領域の誤つた整合が付随的
（extrinsic）ベース抵抗に変動を生ぜしめ得る。
更に、その誤つた整合は又、一方のエミツタ端部
において他方のエミツタ端部よりも高いVBEを生
ぜしめ得る。従つて、自己整合は素子寸法の減少
だけでなく素子の特性、信頼性及び収率の改良を
助ける。
自己整合を用いる従来技術の典型的なものは、
IBM Tehnical Disclosure Bulletin、第21巻、
第12号（1979年５月）におけるHo等による
“Stacking Poly―Silicon Devices for High
Density LSI”と題する論文に記載されている技
術である。その技術は、多結晶シリコン・ベース
接点が多結晶シリコン・エミツタ接点を自己整合
するために用いられそしてそのエミツタ接点がエ
ミツタ領域を形成するために不純物源として用い
られているバイポーラ方法である。それらの多結
晶シリコンのベース及びエミツタ接点は酸化物に
より分離されている。
IBM Tehnical Disclosure Bulletin、第21巻、
第12号（1979年５月）におけるHo等による
“Stacking Poly―Silicon Devices for High
Density LSI”と題する論文に記載されている技
術である。その技術は、多結晶シリコン・ベース
接点が多結晶シリコン・エミツタ接点を自己整合
するために用いられそしてそのエミツタ接点がエ
ミツタ領域を形成するために不純物源として用い
られているバイポーラ方法である。それらの多結
晶シリコンのベース及びエミツタ接点は酸化物に
より分離されている。
同様に、米国特許第4157269号の明細書は、酸
化物層によりエミツタ接点から分離されている自
己整合を行なう多結晶シリコン・ベース接点を用
いる方法について記載している。しかしながら、
酸化物の側壁を形成するその方法は、多数のマス
ク層及び食刻工程並びに湿式食刻を用いたアン
ダ・カツト技術に依存している。
化物層によりエミツタ接点から分離されている自
己整合を行なう多結晶シリコン・ベース接点を用
いる方法について記載している。しかしながら、
酸化物の側壁を形成するその方法は、多数のマス
ク層及び食刻工程並びに湿式食刻を用いたアン
ダ・カツト技術に依存している。
IBM Technical Disclosure Bulletin、第19
巻、第12号（1977年５月）におけるC.G.
Jambotkarによる“Method for Reducing the
Emitter―Base Contact Distance in Bipolar
Transistors”と題する論文は、エミツタ―ベー
ス接点間の距離を減少させるために、水平な絶縁
層をそれらの間の分離に用いそして多結晶シリコ
ンをベース又はエミツタ接点のいずれかに用いて
いる２つの方法について記載している。しかしな
がら、この技術はエミツタ及びベース接点間を絶
縁するために従来の処理技術を用いているため、
近接した間隔はある程度までしか達成されない。
同様に、米国特許第4160991号の明細書は、エミ
ツタ及び多結晶シリコン・ベース接点間の間隔を
減少させることを意図しているもう１つの典型的
な配置について記載している。
巻、第12号（1977年５月）におけるC.G.
Jambotkarによる“Method for Reducing the
Emitter―Base Contact Distance in Bipolar
Transistors”と題する論文は、エミツタ―ベー
ス接点間の距離を減少させるために、水平な絶縁
層をそれらの間の分離に用いそして多結晶シリコ
ンをベース又はエミツタ接点のいずれかに用いて
いる２つの方法について記載している。しかしな
がら、この技術はエミツタ及びベース接点間を絶
縁するために従来の処理技術を用いているため、
近接した間隔はある程度までしか達成されない。
同様に、米国特許第4160991号の明細書は、エミ
ツタ及び多結晶シリコン・ベース接点間の間隔を
減少させることを意図しているもう１つの典型的
な配置について記載している。
より近接した間隔及びより高い密度を達成する
ために素子接点間の間隔を減少させるための従来
技術による試みにおける問題の１つは、それらの
方法が密度を増加させる試みを物理的に制限する
縦方向構造のトランジスタを形成するために従来
のリソグラフイに依存していることである。従来
のリソグラフイにより形成された縦方向構造のト
ランジスタは、電極の変位及び素子の分離領域を
包含するために半導体領域の多数のリソグラフイ
素子を用いることを本来的に必要とする設計の特
徴を含む。更に、縦方向構造体は相補型トランジ
スタの配置の達成を極めて困難にする。
ために素子接点間の間隔を減少させるための従来
技術による試みにおける問題の１つは、それらの
方法が密度を増加させる試みを物理的に制限する
縦方向構造のトランジスタを形成するために従来
のリソグラフイに依存していることである。従来
のリソグラフイにより形成された縦方向構造のト
ランジスタは、電極の変位及び素子の分離領域を
包含するために半導体領域の多数のリソグラフイ
素子を用いることを本来的に必要とする設計の特
徴を含む。更に、縦方向構造体は相補型トランジ
スタの配置の達成を極めて困難にする。
本発明の要旨
従つて、本発明の目的は、改良された集積半導
体素子を提供することである。
体素子を提供することである。
本発明の他の目的は、より小さい寸法及びより
高い性能を有する、バイポーラ・トランジスタの
如き、集積半導体回路素子を提供することであ
る。
高い性能を有する、バイポーラ・トランジスタの
如き、集積半導体回路素子を提供することであ
る。
本発明の他の目的は、NPNトランジスタ、
PNPトランジスタ、シヨツトキ障壁ダイオード
及び抵抗を半導体チツプ中に最小のスペースで容
易に集積化させ得る、半導体素子を提供すること
である。
PNPトランジスタ、シヨツトキ障壁ダイオード
及び抵抗を半導体チツプ中に最小のスペースで容
易に集積化させ得る、半導体素子を提供すること
である。
本発明の他の目的は、より高い収率及びより少
ない処理工程で高密度の集積回路を形成すること
である。
ない処理工程で高密度の集積回路を形成すること
である。
本発明の更に他の目的は、従来のフオトリソグ
ラフイ及び自己整合による形成技術を用いて、バ
イポーラ・トランジスタの如き、集積化された横
方向構造の電子的素子を形成する方法を提供する
ことである。
ラフイ及び自己整合による形成技術を用いて、バ
イポーラ・トランジスタの如き、集積化された横
方向構造の電子的素子を形成する方法を提供する
ことである。
本発明に従つて、自己整合による形成技術及び
従来のフオトリソグラフイを用いて横方向素子構
造体を形成することにより、改良されたバイポー
ラ・トランジスタ及び電子的素子の密度が達成さ
れる。
従来のフオトリソグラフイを用いて横方向素子構
造体を形成することにより、改良されたバイポー
ラ・トランジスタ及び電子的素子の密度が達成さ
れる。
化学的に、気相付着された（CVD）膜の反応
性イオン食刻（RIE）を用いた絶縁体側壁技術が
エピタキシヤル・シリコン上にサブミクロンのス
タツド（stud）を正確に位置付けるために用いら
れる。そのスタツドは、該スタツドにより限定さ
れそして該スタツドの下に配置された幅の狭いエ
ピタキシヤル突出部を除くエピタキシヤル層の
RIEを可能にするためにマスクとして用いられ
る。残されているエピタキシヤル・ペデスタル上
の幅の狭い突出部は素子形成のための能動領域を
与える。該突出部の対向する垂直面に直接隣接す
る領域はバイポーラ・トランジスタの配置の自己
整合されたエミツタ及びコレクタ領域を与え、そ
のベース領域はそれらの領域間のエピタキシヤル
部分によつて限定される。
性イオン食刻（RIE）を用いた絶縁体側壁技術が
エピタキシヤル・シリコン上にサブミクロンのス
タツド（stud）を正確に位置付けるために用いら
れる。そのスタツドは、該スタツドにより限定さ
れそして該スタツドの下に配置された幅の狭いエ
ピタキシヤル突出部を除くエピタキシヤル層の
RIEを可能にするためにマスクとして用いられ
る。残されているエピタキシヤル・ペデスタル上
の幅の狭い突出部は素子形成のための能動領域を
与える。該突出部の対向する垂直面に直接隣接す
る領域はバイポーラ・トランジスタの配置の自己
整合されたエミツタ及びコレクタ領域を与え、そ
のベース領域はそれらの領域間のエピタキシヤル
部分によつて限定される。
エピタキシヤル平面よりも上方に延びる能動素
子領域を用いることにより、素子間の分離手段が
不要になる。この改良点は、エミツタ及びコレク
タ領域間の最小間隔及びそれらへの垂直なオーム
接点とともに、従来の縦方向トランジスタ構造体
及びその形成方法において必要とされたスペース
を超える大きさのオーダーで、チツプ上の素子に
要する全体的スペースを減少させる。
子領域を用いることにより、素子間の分離手段が
不要になる。この改良点は、エミツタ及びコレク
タ領域間の最小間隔及びそれらへの垂直なオーム
接点とともに、従来の縦方向トランジスタ構造体
及びその形成方法において必要とされたスペース
を超える大きさのオーダーで、チツプ上の素子に
要する全体的スペースを減少させる。
本発明の実施例
第１図は本発明の方法に従つて横方向素子を形
成するために用いられた典型的半導体構造体を示
す部分的縦断面図である。第２図乃至第９図は、
横方向NPNバイポーラ・トランジスタ構造体を
形成するために用いられた本発明の方法における
種々の工程を示す一連の縦断面図である。第２図
乃至第９図は説明を簡単にするために横方向
NPNバイポーラ・トランジスタを形成し得る方
法のみを示しているが、ダイオード、抵抗及び相
補型トランジスタが集積化されて形成されるべき
製造条件においては、それらの種々の素子が集積
構造体として同時に形成され得ることを理解され
たい。
成するために用いられた典型的半導体構造体を示
す部分的縦断面図である。第２図乃至第９図は、
横方向NPNバイポーラ・トランジスタ構造体を
形成するために用いられた本発明の方法における
種々の工程を示す一連の縦断面図である。第２図
乃至第９図は説明を簡単にするために横方向
NPNバイポーラ・トランジスタを形成し得る方
法のみを示しているが、ダイオード、抵抗及び相
補型トランジスタが集積化されて形成されるべき
製造条件においては、それらの種々の素子が集積
構造体として同時に形成され得ることを理解され
たい。
従つて、第１図において、全体的に１として示
されている構造体の右側部分は横方向NPNトラ
ンジスタ及び抵抗を形成するために用いられるこ
とを理解されたい。全体的に３として示されてい
る左側部分は横方向PNPトランジスタ及びシヨ
ツトキ障壁ダイオードを形成するために用いられ
る。又、横方向NPN素子を形成するための第２
図乃至第９図に示されている基本的工程は、
PNPトランジスタ、シヨツトキ障壁ダイオード
及び抵抗の素子を形成するためにも同様に用いら
れ得ることを理解されたい。
されている構造体の右側部分は横方向NPNトラ
ンジスタ及び抵抗を形成するために用いられるこ
とを理解されたい。全体的に３として示されてい
る左側部分は横方向PNPトランジスタ及びシヨ
ツトキ障壁ダイオードを形成するために用いられ
る。又、横方向NPN素子を形成するための第２
図乃至第９図に示されている基本的工程は、
PNPトランジスタ、シヨツトキ障壁ダイオード
及び抵抗の素子を形成するためにも同様に用いら
れ得ることを理解されたい。
本発明の方法による横方向素子の形成において
は、第１図に示されている如く、始めにP-基板
５が用いられる。横方向PNPトランジスタ及び
シヨツトキ障壁ダイオードを形成するためには、
P-基板５中にドープされたN+領域７が従来の方
法により設けられることが必要である。そのドー
プされN+領域は例えば横方向PNPトランジスタ
のベースのためのサブコレクタとして用いられ
る。更に、第１図に示されている如く、CVDの
如き任意の種々の従来技術を用いて基板５上にエ
ピタキシヤル層９が成長される。次に、2.0乃至
3.0μmであり得るエピタキシヤル層９が酸化され
て、その表面上に典型的に500乃至1000Åの厚さ
を有する酸化物層１１が形成される。それから、
Ｐベース領域１３が、酸化物層１１をマスクしそ
して該酸化物層１１中に開孔を形成するために該
領域１３上の該酸化物層１１を食刻することによ
つて形成される。典型的には、RIEがそのために
用いられ得る。それから、硼素の如き従来のＰド
ーパント材料がＰベース領域１３を形成するため
にエピタキシヤル層９中に拡散又は注入される。
示されている構造体の処理中に、N+領域７は第
１図に示されている如くエピタキシヤル層９中に
拡散することを理解されたい。その形成中又はそ
の後に、Ｐベース領域１３上に酸化物が形成され
る。
は、第１図に示されている如く、始めにP-基板
５が用いられる。横方向PNPトランジスタ及び
シヨツトキ障壁ダイオードを形成するためには、
P-基板５中にドープされたN+領域７が従来の方
法により設けられることが必要である。そのドー
プされN+領域は例えば横方向PNPトランジスタ
のベースのためのサブコレクタとして用いられ
る。更に、第１図に示されている如く、CVDの
如き任意の種々の従来技術を用いて基板５上にエ
ピタキシヤル層９が成長される。次に、2.0乃至
3.0μmであり得るエピタキシヤル層９が酸化され
て、その表面上に典型的に500乃至1000Åの厚さ
を有する酸化物層１１が形成される。それから、
Ｐベース領域１３が、酸化物層１１をマスクしそ
して該酸化物層１１中に開孔を形成するために該
領域１３上の該酸化物層１１を食刻することによ
つて形成される。典型的には、RIEがそのために
用いられ得る。それから、硼素の如き従来のＰド
ーパント材料がＰベース領域１３を形成するため
にエピタキシヤル層９中に拡散又は注入される。
示されている構造体の処理中に、N+領域７は第
１図に示されている如くエピタキシヤル層９中に
拡散することを理解されたい。その形成中又はそ
の後に、Ｐベース領域１３上に酸化物が形成され
る。
Ｐベース領域１３が形成された後、第２図に示
されている如く、酸化物層１１が窒化シリコン層
１５で被覆される。この層は300乃至1000Åの厚
さを有し得る。ここで、酸化物層１１と窒化シリ
コン層１５とにより第１の絶縁物層が構成され
る。それから、第１のポリシリコン層としての多
結晶シリコン層１７（厚さ0.5乃至1.5μm）が例え
ばCVDにより窒化シリコン層１５上に付着され
る。次に第２窒化シリコン層１９（厚さ1000乃至
2000Å）が多結晶シリコン層１７上に付着され
る。始め、多結晶シリコン層１７及び窒化シリコ
ン層１９はシリコン基板の表面全体に付着され
る。それから、第２図に示されている窒化シリコ
ン層１９の部分がマスクされ、マスクされていな
い部分が例えばRIEにより例えばCF4中で食刻さ
れる。次に、窒化シリコン層１９のマスクされた
部分が下の多結晶シリコン層１７のためのマスク
として用いられる。多結晶シリコン層１７のマス
クされていない部分が同様にして食刻される。典
型的には、多結晶シリコン層１７をSF6＋Cl2中
で食刻するためにRIEが用いられる。しかしなが
ら、他の形の食刻も容易に用いられ得ることを理
解されたい。
されている如く、酸化物層１１が窒化シリコン層
１５で被覆される。この層は300乃至1000Åの厚
さを有し得る。ここで、酸化物層１１と窒化シリ
コン層１５とにより第１の絶縁物層が構成され
る。それから、第１のポリシリコン層としての多
結晶シリコン層１７（厚さ0.5乃至1.5μm）が例え
ばCVDにより窒化シリコン層１５上に付着され
る。次に第２窒化シリコン層１９（厚さ1000乃至
2000Å）が多結晶シリコン層１７上に付着され
る。始め、多結晶シリコン層１７及び窒化シリコ
ン層１９はシリコン基板の表面全体に付着され
る。それから、第２図に示されている窒化シリコ
ン層１９の部分がマスクされ、マスクされていな
い部分が例えばRIEにより例えばCF4中で食刻さ
れる。次に、窒化シリコン層１９のマスクされた
部分が下の多結晶シリコン層１７のためのマスク
として用いられる。多結晶シリコン層１７のマス
クされていない部分が同様にして食刻される。典
型的には、多結晶シリコン層１７をSF6＋Cl2中
で食刻するためにRIEが用いられる。しかしなが
ら、他の形の食刻も容易に用いられ得ることを理
解されたい。
再び第２図において、多結晶シリコン層１７が
食刻された後、食刻されずに残されている部分の
垂直な側壁が酸化されて、典型的には500乃至
1000Åの厚さを有する垂直酸化物層２１が形成さ
れる。垂直酸化物層２１が形成された後、該層に
順応して表面全体に第３窒化シリコン層２３（厚
さ300乃至1000Å）が付着される。同様に、第２
多結晶シリコン層２５（厚さ0.4乃至1.2μm）が例
えばCVDにより第３窒化シリコン層２３上にそ
れに順応して付着される。この時点における構造
体が第２図に示されている。
食刻された後、食刻されずに残されている部分の
垂直な側壁が酸化されて、典型的には500乃至
1000Åの厚さを有する垂直酸化物層２１が形成さ
れる。垂直酸化物層２１が形成された後、該層に
順応して表面全体に第３窒化シリコン層２３（厚
さ300乃至1000Å）が付着される。同様に、第２
多結晶シリコン層２５（厚さ0.4乃至1.2μm）が例
えばCVDにより第３窒化シリコン層２３上にそ
れに順応して付着される。この時点における構造
体が第２図に示されている。
ここで、第２窒化シリコン層１９、垂直酸化物
層２１、及び第３窒化シリコン層２３により第１
の絶縁物層が構成されている。
層２１、及び第３窒化シリコン層２３により第１
の絶縁物層が構成されている。
次に、第３図に示されている如く、本発明の方
法による絶縁体側壁技術を用いて、、サブミクロ
ンのスタツドが第２のポリシリコン層としての多
結晶シリコン層２５の異方性食刻によつて形成さ
れる。典型的には、これは多結晶シリコンをSF6
＋Cl2又はそれと同等物中で第３窒化シリコン層
２３に達するまで反応性イオン食刻することによ
つて達成され得る。スタツド２７は、窒化シリコ
ン層２３の垂直部分により支持されて示されてい
る。多結晶シリコン層２５が反応性イオン食刻さ
れた後、残されたスタツド２７が酸化されて、第
３図に示されている如く酸化物層２９（厚さ2000
乃至5000Å）が形成される。多結晶シリコン残留
部分２８が無くなる様に多結晶シリコンのスタツ
ド２７を完全に酸化した方がよいことはもちろん
である。そのために、高圧酸化装置が用いられ得
る。スタツド２７が形成された後、窒化シリコン
層２３及び１９並びに多結晶シリコン層１７を除
去するために、従来のRIE及びCVDの技術が用
いられる。この時点における構造体が第４図に示
されている。
法による絶縁体側壁技術を用いて、、サブミクロ
ンのスタツドが第２のポリシリコン層としての多
結晶シリコン層２５の異方性食刻によつて形成さ
れる。典型的には、これは多結晶シリコンをSF6
＋Cl2又はそれと同等物中で第３窒化シリコン層
２３に達するまで反応性イオン食刻することによ
つて達成され得る。スタツド２７は、窒化シリコ
ン層２３の垂直部分により支持されて示されてい
る。多結晶シリコン層２５が反応性イオン食刻さ
れた後、残されたスタツド２７が酸化されて、第
３図に示されている如く酸化物層２９（厚さ2000
乃至5000Å）が形成される。多結晶シリコン残留
部分２８が無くなる様に多結晶シリコンのスタツ
ド２７を完全に酸化した方がよいことはもちろん
である。そのために、高圧酸化装置が用いられ得
る。スタツド２７が形成された後、窒化シリコン
層２３及び１９並びに多結晶シリコン層１７を除
去するために、従来のRIE及びCVDの技術が用
いられる。この時点における構造体が第４図に示
されている。
スタツド２７は多結晶シリコン層２５の異方性
食刻により形成されたものとして示されている
が、厚さ500乃至1000Åの垂直酸化物層２１を形
成するために用いられた酸化工程を例えば厚さ
8000Åの垂直酸化物層が形成されるまで延長する
他の方法も用いられ得ることを理解されたい。そ
れから、多結晶シリコン層１７の非酸化部分が食
刻されて、それ自身で支持可能な酸化された多結
晶シリコン材料のスタツドが残される。典型的に
は、高圧酸化がそのために用いられ得る。
食刻により形成されたものとして示されている
が、厚さ500乃至1000Åの垂直酸化物層２１を形
成するために用いられた酸化工程を例えば厚さ
8000Åの垂直酸化物層が形成されるまで延長する
他の方法も用いられ得ることを理解されたい。そ
れから、多結晶シリコン層１７の非酸化部分が食
刻されて、それ自身で支持可能な酸化された多結
晶シリコン材料のスタツドが残される。典型的に
は、高圧酸化がそのために用いられ得る。
窒化シリコン層１９及び２３並びに多結晶シリ
コン層１７が除去されて、サブミクロンのスタツ
ド２７が残された後、窒化シリコン層１５がスタ
ツド２７の下の部分を除くすべての部分において
除去される。同様に、これもRIEにより達成され
得る。窒化シリコン層１５が除去された後、スタ
ツド２７の下の部分を除くすべての部分において
エピタキシヤル層を食刻（典型的には1.0μm）す
るために更にRIEが用いられる。この点に関し
て、サブミクロンのスタツド２７はそのサブミク
ロンの寸法をエピタキシヤル層中にも達成するた
めのマスクとして働いて、シリコンのペデスタル
上にサブミクロンのシリコン突出部３０を限定す
る。これは第５図に示されており、シリコン突出
部３０の幅はCVDによる多結晶シリコン層２５
の膜厚によつて制御され、0.4μmの狭い幅を有し
得る。第５図に示されている如く、スタツド２７
をマスクとして用いてエピタキシヤル・シリコン
層９が食刻された後、露出されたエピタキシヤ
ル・シリコン層上に酸化物層３１（厚さ500乃至
1000Å）が形成される様にエピタキシヤル・シリ
コン層の表面が従来の方法で再酸化される。それ
から、更に窒化シリコン層３３（厚さ300乃至
1000Å）がスタツド２７を含む構造体全体上に付
着される。典型的には、この窒化シリコン層３３
も前述の場合と同様にCVDにより付着され得る。
コン層１７が除去されて、サブミクロンのスタツ
ド２７が残された後、窒化シリコン層１５がスタ
ツド２７の下の部分を除くすべての部分において
除去される。同様に、これもRIEにより達成され
得る。窒化シリコン層１５が除去された後、スタ
ツド２７の下の部分を除くすべての部分において
エピタキシヤル層を食刻（典型的には1.0μm）す
るために更にRIEが用いられる。この点に関し
て、サブミクロンのスタツド２７はそのサブミク
ロンの寸法をエピタキシヤル層中にも達成するた
めのマスクとして働いて、シリコンのペデスタル
上にサブミクロンのシリコン突出部３０を限定す
る。これは第５図に示されており、シリコン突出
部３０の幅はCVDによる多結晶シリコン層２５
の膜厚によつて制御され、0.4μmの狭い幅を有し
得る。第５図に示されている如く、スタツド２７
をマスクとして用いてエピタキシヤル・シリコン
層９が食刻された後、露出されたエピタキシヤ
ル・シリコン層上に酸化物層３１（厚さ500乃至
1000Å）が形成される様にエピタキシヤル・シリ
コン層の表面が従来の方法で再酸化される。それ
から、更に窒化シリコン層３３（厚さ300乃至
1000Å）がスタツド２７を含む構造体全体上に付
着される。典型的には、この窒化シリコン層３３
も前述の場合と同様にCVDにより付着され得る。
窒化シリコン層３３が付着された後、スタツド
２７及びシリコン突出部３０の垂直な側壁を除く
すべての部分における窒化シリコン層３３が除く
ために、例えばCF4を用いたRIEがほどこされ
る。スタツド２７及びシリコン突出部３０の垂直
な側壁上に窒化シリコンが付着された後、第６図
に示されている如く比較的厚い酸化物層３５を形
成するために従来技術による再酸化が用いられ
る。酸化物層３５は2000乃至5000Åの範囲の任意
の厚さでよい。
２７及びシリコン突出部３０の垂直な側壁を除く
すべての部分における窒化シリコン層３３が除く
ために、例えばCF4を用いたRIEがほどこされ
る。スタツド２７及びシリコン突出部３０の垂直
な側壁上に窒化シリコンが付着された後、第６図
に示されている如く比較的厚い酸化物層３５を形
成するために従来技術による再酸化が用いられ
る。酸化物層３５は2000乃至5000Åの範囲の任意
の厚さでよい。
酸化物層３５が形成された後、窒化シリコン層
３７が構造全体上に順応して付着される。それか
ら、従来のマスク技術を用いて、スタツド２７及
び突出部３０を被覆しそしてそれらに隣接する部
分の窒化シリコン層３７がマスクされる。窒化シ
リコン層３７のそれらの部分がマスクされた後、
第７図に示されている如く、層３７のマスクされ
ていない部分を除去してマスクされた部分を残す
ためにRIEが用いられる。
３７が構造全体上に順応して付着される。それか
ら、従来のマスク技術を用いて、スタツド２７及
び突出部３０を被覆しそしてそれらに隣接する部
分の窒化シリコン層３７がマスクされる。窒化シ
リコン層３７のそれらの部分がマスクされた後、
第７図に示されている如く、層３７のマスクされ
ていない部分を除去してマスクされた部分を残す
ためにRIEが用いられる。
窒化シリコン層３７がマスクとして働いて、埋
設酸化物分離（ROI）層が３９が形成される様に
酸化物層３５及びエピタキシヤル・シリコン層９
が食刻される。典型的には、4000Åのエピタキシ
ヤル・シリコンが食刻され得る。そのエピタキシ
ヤル・シリコンが食刻された後、図に示されてい
る如くSiO2層より成るROI層３９が例えば蒸気を
用いて成長される。この場合には、平坦さを増す
ために、従来のROIでなく鳥のくちばし状部分
（Birds′ beak）を生じないROIが用いられ得る。
ROI層３９が形成された後、注入されたＰ分離領
域４１が形成され得る様に従来の分離領域注入マ
スクが用いられる。この点に関して、硼素は略
180keVでイオン注入され得る。典型的には、そ
の様な注入に用いられるマスクは従来のフオトレ
ジストであり得る。始めにROI層３９を成長させ
てからＰ分離領域４１を注入せずに、始めにＰ分
離領域４１を注入してからエピタキシヤル・シリ
コン層９を食刻しそしてROI層３９を形成しても
よいことを理解されたい。P+拡散領域４１によ
り基板への導通接点が必要とされる領域において
は、ROI層が形成されない様に窒化シリコン層３
７の部分が保持される。又、ROI層の酸化のため
に用いられた熱サイクルによつて、第７図に示さ
れている如く、シリコン突出部３０のＰベース領
域１３における不純物が下方に拡散する。
設酸化物分離（ROI）層が３９が形成される様に
酸化物層３５及びエピタキシヤル・シリコン層９
が食刻される。典型的には、4000Åのエピタキシ
ヤル・シリコンが食刻され得る。そのエピタキシ
ヤル・シリコンが食刻された後、図に示されてい
る如くSiO2層より成るROI層３９が例えば蒸気を
用いて成長される。この場合には、平坦さを増す
ために、従来のROIでなく鳥のくちばし状部分
（Birds′ beak）を生じないROIが用いられ得る。
ROI層３９が形成された後、注入されたＰ分離領
域４１が形成され得る様に従来の分離領域注入マ
スクが用いられる。この点に関して、硼素は略
180keVでイオン注入され得る。典型的には、そ
の様な注入に用いられるマスクは従来のフオトレ
ジストであり得る。始めにROI層３９を成長させ
てからＰ分離領域４１を注入せずに、始めにＰ分
離領域４１を注入してからエピタキシヤル・シリ
コン層９を食刻しそしてROI層３９を形成しても
よいことを理解されたい。P+拡散領域４１によ
り基板への導通接点が必要とされる領域において
は、ROI層が形成されない様に窒化シリコン層３
７の部分が保持される。又、ROI層の酸化のため
に用いられた熱サイクルによつて、第７図に示さ
れている如く、シリコン突出部３０のＰベース領
域１３における不純物が下方に拡散する。
ROI層３９及び分離領域４１が形成された後
に、付随的P+ベース領域４３が形成される。付
随的P+ベース領域４３を形成するために、第８
図に示されている如く、スタツド２７の周囲の領
域を除くすべての領域が遮蔽される様に、従来の
フオトレジストの如き遮蔽マスクが用いられ得
る。それから、付随的P+ベース領域４３が略
180KeVにおいて硼素イオンをイオン注入するこ
とによつて形成される。付随的P+ベース領域４
３が形成された後、シリコン突出部の垂直な側壁
上の残されている窒化シリコン層３３及び３７を
化学的食刻又はプラズマ食刻され、次にN+エミ
ツタ領域４９及びN+コレクタ領域５１を限定す
るためにフオトレジスト・マスクが用いられ、そ
れから該領域４９及び５１のためにN+ドーパン
トを拡散するための開孔を形成するためにその下
の酸化物層３１が化学的に食刻される。次に、多
結晶シリコン（厚さ1000乃至3000Å）を全体的に
付着しそして例えばフオトレジスト・マスク及び
化学的又はプラズマ食刻を用いて不要部分の多結
晶シリコンを食刻して、シリコン突出部及びスタ
ツド上に多結晶シリコンの帯を残すことによつ
て、多結晶シリコン層４７が形成される。
に、付随的P+ベース領域４３が形成される。付
随的P+ベース領域４３を形成するために、第８
図に示されている如く、スタツド２７の周囲の領
域を除くすべての領域が遮蔽される様に、従来の
フオトレジストの如き遮蔽マスクが用いられ得
る。それから、付随的P+ベース領域４３が略
180KeVにおいて硼素イオンをイオン注入するこ
とによつて形成される。付随的P+ベース領域４
３が形成された後、シリコン突出部の垂直な側壁
上の残されている窒化シリコン層３３及び３７を
化学的食刻又はプラズマ食刻され、次にN+エミ
ツタ領域４９及びN+コレクタ領域５１を限定す
るためにフオトレジスト・マスクが用いられ、そ
れから該領域４９及び５１のためにN+ドーパン
トを拡散するための開孔を形成するためにその下
の酸化物層３１が化学的に食刻される。次に、多
結晶シリコン（厚さ1000乃至3000Å）を全体的に
付着しそして例えばフオトレジスト・マスク及び
化学的又はプラズマ食刻を用いて不要部分の多結
晶シリコンを食刻して、シリコン突出部及びスタ
ツド上に多結晶シリコンの帯を残すことによつ
て、多結晶シリコン層４７が形成される。
エミツタ及びコレクタ領域を覆う残された第３
のポリシリコン層としての多結晶シリコン層４７
が、従来の拡散技術又は低圧イオン注入（約30乃
至200KeV）を用いることにより、ヒ素の如き
N+ドーパントでドープされる。多結晶シリコン
中にドーパントを捕捉するために、上記イオン注
入の前又は後に、薄い熱成長スクリーン酸化物が
用いられ得る。それから、約950℃における適当
なドライブ・イン熱サイクルを用いることによ
り、ヒ素が単結晶シリコン突出部中に所望の深さ
（例えば、0.3μm）にドライブされて、エミツタ
領域４９及びコレクタ領域５１が形成される。多
結晶シリコン層４７が全体的な層から垂直に反応
性イオン食刻されることにより、多結晶シリコン
層４７は第８図に示されている如く２つの別個の
部分に分割される。
のポリシリコン層としての多結晶シリコン層４７
が、従来の拡散技術又は低圧イオン注入（約30乃
至200KeV）を用いることにより、ヒ素の如き
N+ドーパントでドープされる。多結晶シリコン
中にドーパントを捕捉するために、上記イオン注
入の前又は後に、薄い熱成長スクリーン酸化物が
用いられ得る。それから、約950℃における適当
なドライブ・イン熱サイクルを用いることによ
り、ヒ素が単結晶シリコン突出部中に所望の深さ
（例えば、0.3μm）にドライブされて、エミツタ
領域４９及びコレクタ領域５１が形成される。多
結晶シリコン層４７が全体的な層から垂直に反応
性イオン食刻されることにより、多結晶シリコン
層４７は第８図に示されている如く２つの別個の
部分に分割される。
エミツタ領域のための熱サイクルは、突出部３
０のＰベース領域１３をより高濃度にドープされ
た付随的P+ベース領域４３と結合させる様に充
分に施される。そうでない場合には、その様な結
合を確実に達成するために、上記エミツタ領域の
ための熱サイクルの前に、更に適当な熱サイクル
が加えられ得る。それらの熱サイクルは又、通常
の場合の如く、P+ドーパントを電気的に活性に
する。
０のＰベース領域１３をより高濃度にドープされ
た付随的P+ベース領域４３と結合させる様に充
分に施される。そうでない場合には、その様な結
合を確実に達成するために、上記エミツタ領域の
ための熱サイクルの前に、更に適当な熱サイクル
が加えられ得る。それらの熱サイクルは又、通常
の場合の如く、P+ドーパントを電気的に活性に
する。
エミツタ領域４９及びコレクタ領域５１が形成
され且つ２つの部分に分離された多結晶シリコン
層４７が形成された後、金属接点領域を限定する
ために第９図に示される如くフオトレジスト・マ
スク５３及び５５が用いられる。それらの領域か
ら酸化物層（残つていれば、窒化物層も）を除去
して下のシリコン又は多結晶シリコン層を露出さ
せるために、化学的、プラズマ又は等方性の反応
性イオン食刻が用いられ得る。次に、通常の焼結
によりPtSiを形成するために、従来の技術を用い
て白金が全体的に付着される。それから、余分の
白金が従来の技術により化学的に食刻されてか
ら、例えばリフト・オフ技術を用いそして平坦化
によりコレクタ金属をエミツタ金属から分離させ
ることによつて、金属が選択された領域に付着さ
れる。上記平坦化は、基板を平坦なフオトレジス
ト又はポリイミドの層で被覆しそしてスタツド２
７上の金属のこぶを露出させるためにRIEを施す
ことを含む。それから、コレクタ金属とエミツタ
金属とを離隔させるために、露出された金属のこ
ぶが食刻される。
され且つ２つの部分に分離された多結晶シリコン
層４７が形成された後、金属接点領域を限定する
ために第９図に示される如くフオトレジスト・マ
スク５３及び５５が用いられる。それらの領域か
ら酸化物層（残つていれば、窒化物層も）を除去
して下のシリコン又は多結晶シリコン層を露出さ
せるために、化学的、プラズマ又は等方性の反応
性イオン食刻が用いられ得る。次に、通常の焼結
によりPtSiを形成するために、従来の技術を用い
て白金が全体的に付着される。それから、余分の
白金が従来の技術により化学的に食刻されてか
ら、例えばリフト・オフ技術を用いそして平坦化
によりコレクタ金属をエミツタ金属から分離させ
ることによつて、金属が選択された領域に付着さ
れる。上記平坦化は、基板を平坦なフオトレジス
ト又はポリイミドの層で被覆しそしてスタツド２
７上の金属のこぶを露出させるためにRIEを施す
ことを含む。それから、コレクタ金属とエミツタ
金属とを離隔させるために、露出された金属のこ
ぶが食刻される。
第１３図に示されている如く、ベース接点はベ
ースを包囲している付随的P+ベース領域４３へ
の水平方向接点により設けられ得る。又は、第１
４図に示されている如く、ベース接点は、その上
の多結晶シリコンがN+でなくP+でドープされて
いる場合を除いて、エミツタ及びコレクタ接点と
同様に、垂直方向接点により設けられてもよい。
更に、方法を簡単にするために、ベース接点をエ
ミツタ及びコレクタ接点とともに同様にして限定
してもよい。それから、水平方向ベース接点領域
は、その多結晶シリコンがP+ドーパントでドー
プされている場合を除いて、多結晶シリコン層４
７で被覆され得る。
ースを包囲している付随的P+ベース領域４３へ
の水平方向接点により設けられ得る。又は、第１
４図に示されている如く、ベース接点は、その上
の多結晶シリコンがN+でなくP+でドープされて
いる場合を除いて、エミツタ及びコレクタ接点と
同様に、垂直方向接点により設けられてもよい。
更に、方法を簡単にするために、ベース接点をエ
ミツタ及びコレクタ接点とともに同様にして限定
してもよい。それから、水平方向ベース接点領域
は、その多結晶シリコンがP+ドーパントでドー
プされている場合を除いて、多結晶シリコン層４
７で被覆され得る。
第１図乃至第９図に示された基本的工程は、
NPNバイポーラ・トランジスタ素子の形成以外
に、第１０図に示されている如く、PNPバイポ
ーラ・トランジスタ素子の形成にも用いられ得
る。既に述べた如く、PNPバイポーラ・トラン
ジスタ素子の場合には、横方向トランジスタを形
成する前に、第１図に示されているN+領域７の
如きサブコレクタとして働くN+領域７′の形成を
必要とする。横方向PNPトランジスタを形成す
るには、始めにエピタキシヤル層中にN+拡散領
域が、第１図に示されている如くＰベース領域１
３が設けられた場合と同様にして形成される。第
１０図に示されているそのN+領域５７は種々の
任意の従来技術によつて形成され得る。典型的に
は、N+領域５７はN+領域７′よりも低いがＮエ
ピタキシヤル層９よりも高い不純物濃度を有して
いる。N+領域５７が形成された後は、第１図乃
至第７図において用いられたものと同一の技術が
スタツド２７′及びその下のシリコン突出部３
０′を形成するために用いられる。同様に、第７
図においてROI層３９及びＰ分離領域４１を形成
するために用いられたものと同一の技術が、第１
０図に示されているROI層３９′及びＰ分離領域
４１′を形成するために用いられる。ROI層３
９′の形成に用いられた熱サイクルはN+領域５７
を下方に拡散させる様に働く。この点に関して、
その熱サイクルはN+領域５７をN+領域７′中へ
わずかに拡散させる様に制御される。P+エミツ
タ及びコレクタ領域４９′及び５１′は、第９図に
示されているNPNトランジスタのN+エミツタ及
びコレクタ領域４９及び５１が形成された場合と
同様にして、多結晶シリコン層４７′を経て形成
され得る。そのPNPトランジスタの形成に用い
られた工程はNPNトランジスタの形成に用いら
れた工程及び従来の製造方法と本質的に同一であ
る。典型的には、それらの素子は一緒に形成され
得る。
NPNバイポーラ・トランジスタ素子の形成以外
に、第１０図に示されている如く、PNPバイポ
ーラ・トランジスタ素子の形成にも用いられ得
る。既に述べた如く、PNPバイポーラ・トラン
ジスタ素子の場合には、横方向トランジスタを形
成する前に、第１図に示されているN+領域７の
如きサブコレクタとして働くN+領域７′の形成を
必要とする。横方向PNPトランジスタを形成す
るには、始めにエピタキシヤル層中にN+拡散領
域が、第１図に示されている如くＰベース領域１
３が設けられた場合と同様にして形成される。第
１０図に示されているそのN+領域５７は種々の
任意の従来技術によつて形成され得る。典型的に
は、N+領域５７はN+領域７′よりも低いがＮエ
ピタキシヤル層９よりも高い不純物濃度を有して
いる。N+領域５７が形成された後は、第１図乃
至第７図において用いられたものと同一の技術が
スタツド２７′及びその下のシリコン突出部３
０′を形成するために用いられる。同様に、第７
図においてROI層３９及びＰ分離領域４１を形成
するために用いられたものと同一の技術が、第１
０図に示されているROI層３９′及びＰ分離領域
４１′を形成するために用いられる。ROI層３
９′の形成に用いられた熱サイクルはN+領域５７
を下方に拡散させる様に働く。この点に関して、
その熱サイクルはN+領域５７をN+領域７′中へ
わずかに拡散させる様に制御される。P+エミツ
タ及びコレクタ領域４９′及び５１′は、第９図に
示されているNPNトランジスタのN+エミツタ及
びコレクタ領域４９及び５１が形成された場合と
同様にして、多結晶シリコン層４７′を経て形成
され得る。そのPNPトランジスタの形成に用い
られた工程はNPNトランジスタの形成に用いら
れた工程及び従来の製造方法と本質的に同一であ
る。典型的には、それらの素子は一緒に形成され
得る。
本発明の方法は、上述の横方向NPN及びPNP
バイポーラ・トランジスタの形成以外に、横方向
の抵抗及びシヨツトキ障壁ダイオードの形成にも
用いられ得る。第１１図は、横方向の抵抗の形成
に用いられ得る構造体を示している。第１１図に
示されている構造体は、N+エミツタ及びコレク
タ領域４９及び５１が拡散される前の第７図に示
されている構造体と本質的に同一である。従来の
マスク及び食刻技術による抵抗接点が、抵抗素子
として用いられるＰシリコン突出部３０に接点を
形成するために用いられ得る。当業者に明らかな
如く、抵抗の値はＰドーパント・レベルによつて
変更され得る。
バイポーラ・トランジスタの形成以外に、横方向
の抵抗及びシヨツトキ障壁ダイオードの形成にも
用いられ得る。第１１図は、横方向の抵抗の形成
に用いられ得る構造体を示している。第１１図に
示されている構造体は、N+エミツタ及びコレク
タ領域４９及び５１が拡散される前の第７図に示
されている構造体と本質的に同一である。従来の
マスク及び食刻技術による抵抗接点が、抵抗素子
として用いられるＰシリコン突出部３０に接点を
形成するために用いられ得る。当業者に明らかな
如く、抵抗の値はＰドーパント・レベルによつて
変更され得る。
同様に、シヨツトキ障壁ダイオードは、P+エ
ミツタ及びコレクタ領域４９′及び５１′が形成さ
れる前に、横方向PNPトランジスタを形成する
ために用いられた工程と本質的に同一の工程を用
いて形成され得る。第１２図に示されている如
く、シヨツトキ障壁ダイオードの陽極はシリコン
突出部３０′に対応し、陰極N+領域７′に対応す
る。この場合も、ダイオードを形成するためにそ
れらの領域に電気接点を形成するため従来のマス
ク及び食刻技術が容易に用いられ得る。
ミツタ及びコレクタ領域４９′及び５１′が形成さ
れる前に、横方向PNPトランジスタを形成する
ために用いられた工程と本質的に同一の工程を用
いて形成され得る。第１２図に示されている如
く、シヨツトキ障壁ダイオードの陽極はシリコン
突出部３０′に対応し、陰極N+領域７′に対応す
る。この場合も、ダイオードを形成するためにそ
れらの領域に電気接点を形成するため従来のマス
ク及び食刻技術が容易に用いられ得る。
例えばＰベース領域１３を形成するために始め
に上面から拡散された、NPN及びPNPトランジ
スタのためのシリコン突出部３０及び３０′にお
けるベース・ドーパントは又、該突出部の形成直
後又はその後の任意の適当な工程において、突出
部の垂直な側壁から拡散することによつても導入
され得る。
に上面から拡散された、NPN及びPNPトランジ
スタのためのシリコン突出部３０及び３０′にお
けるベース・ドーパントは又、該突出部の形成直
後又はその後の任意の適当な工程において、突出
部の垂直な側壁から拡散することによつても導入
され得る。
第１３図は、本発明の方法により形成された横
方向NPNトランジスタ素子に接点を形成するた
めの方法を示している斜視図である。この場合に
は、ベース接点は、窒化シリコン層３３／３７及
び酸化物層３５中に開孔６１を形成することによ
つて形成される。エミツタ及びコレクタ接点は、
多結晶シリコン層４７が食刻される前に該層４７
中に開孔６３を形成することによつて形成され
る。
方向NPNトランジスタ素子に接点を形成するた
めの方法を示している斜視図である。この場合に
は、ベース接点は、窒化シリコン層３３／３７及
び酸化物層３５中に開孔６１を形成することによ
つて形成される。エミツタ及びコレクタ接点は、
多結晶シリコン層４７が食刻される前に該層４７
中に開孔６３を形成することによつて形成され
る。
第１４図においては、ベース接点は第１３図の
エミツタ及びコレクタ接点と同様に開孔６２によ
り垂直方向に形成される。
エミツタ及びコレクタ接点と同様に開孔６２によ
り垂直方向に形成される。
以上において、本発明の方法をシリコン及びそ
れに適合する処理材料を用いて示したが、GaAs
の如き他の半導体材料もそれに適合する種々の処
理材料とともに用いられ得ることは明らかであ
る。
れに適合する処理材料を用いて示したが、GaAs
の如き他の半導体材料もそれに適合する種々の処
理材料とともに用いられ得ることは明らかであ
る。
第１図は本発明の方法に従つて横方向バイポー
ラ・トランジスタ、シヨツトキ障壁ダイオード及
び抵抗の素子を形成するために用いられた典型的
な半導体構造体を示す部分的縦断面図であり、第
２図乃至第９図は本発明の方法に従つて横方向
NPNバイポーラ・トランジスタ構造体を形成す
るために用いられた種々の工程を示す部分的縦断
面図であり、第１０図は第２図乃至第９図に示さ
れた横方向NPNトランジスタ構造体の形成に用
いられた工程と同一の基本的工程を用いて同一の
エピタキシヤル層中に形成された横方向PNPバ
イポーラ・トランジスタ構造体を示す部分的縦断
面図であり、第１１図は第２図乃至第９図に示さ
れた横方向NPNトランジスタ構造体の形成に用
いられた工程と同一の基本的工程を用いて同一の
エピタキシヤル層中に形成された抵抗構造体を示
す部分的縦断面図であり、第１２図は第２図乃至
第９図に示されたトランジスタ構造体の形成に用
いられた工程と同一の基本的工程を用いて同一の
エピタキシヤル層中に形成されたシヨツトキ障壁
ダイオード構造体を示す部分的縦断面図を示し、
第１３図は本発明の方法に従つて形成された横方
向トランジスタのエミツタ、ベース及びコレクタ
領域に接点を形成するための１つの方法を示す斜
視図であり、第１４図は本発明の方法に従つて形
成された横方向トランジスタのエミツタ、ベース
及びコレクタ領域に接点を形成するための他の方
法を示す斜視図である。 １……構造体の右側部分、３……構造体の左側
部分、５……P-基板、７，７′……ドープされた
N+領域、９……エピタキシヤル・シリコン層、
１１，２１，２９，３１，３５……酸化物層、１
３……Ｐベース領域、１５，１９，２３，３３，
３７……窒化シリコン層、１７，２５，４７，４
７′……多結晶シリコン層、２７，２７′……スタ
ツド、２８……多結晶シリコン残留部分、３０，
３０′……シリコン突出部、３９，３９′……埋設
酸化物分離層（ROI層）、４１，４１′……注入さ
れたＰ分離領域、４３……付随的P+ベース領域、
４９……N+エミツタ領域、４９′……P+エミツ
タ領域、５１……N+コレクタ領域、５１′……
P+コレクタ領域、５７……N+領域、６１，６２
……開孔（ベース接点）、６３……開孔（エミツ
タ及びコレクタ接点）。
ラ・トランジスタ、シヨツトキ障壁ダイオード及
び抵抗の素子を形成するために用いられた典型的
な半導体構造体を示す部分的縦断面図であり、第
２図乃至第９図は本発明の方法に従つて横方向
NPNバイポーラ・トランジスタ構造体を形成す
るために用いられた種々の工程を示す部分的縦断
面図であり、第１０図は第２図乃至第９図に示さ
れた横方向NPNトランジスタ構造体の形成に用
いられた工程と同一の基本的工程を用いて同一の
エピタキシヤル層中に形成された横方向PNPバ
イポーラ・トランジスタ構造体を示す部分的縦断
面図であり、第１１図は第２図乃至第９図に示さ
れた横方向NPNトランジスタ構造体の形成に用
いられた工程と同一の基本的工程を用いて同一の
エピタキシヤル層中に形成された抵抗構造体を示
す部分的縦断面図であり、第１２図は第２図乃至
第９図に示されたトランジスタ構造体の形成に用
いられた工程と同一の基本的工程を用いて同一の
エピタキシヤル層中に形成されたシヨツトキ障壁
ダイオード構造体を示す部分的縦断面図を示し、
第１３図は本発明の方法に従つて形成された横方
向トランジスタのエミツタ、ベース及びコレクタ
領域に接点を形成するための１つの方法を示す斜
視図であり、第１４図は本発明の方法に従つて形
成された横方向トランジスタのエミツタ、ベース
及びコレクタ領域に接点を形成するための他の方
法を示す斜視図である。 １……構造体の右側部分、３……構造体の左側
部分、５……P-基板、７，７′……ドープされた
N+領域、９……エピタキシヤル・シリコン層、
１１，２１，２９，３１，３５……酸化物層、１
３……Ｐベース領域、１５，１９，２３，３３，
３７……窒化シリコン層、１７，２５，４７，４
７′……多結晶シリコン層、２７，２７′……スタ
ツド、２８……多結晶シリコン残留部分、３０，
３０′……シリコン突出部、３９，３９′……埋設
酸化物分離層（ROI層）、４１，４１′……注入さ
れたＰ分離領域、４３……付随的P+ベース領域、
４９……N+エミツタ領域、４９′……P+エミツ
タ領域、５１……N+コレクタ領域、５１′……
P+コレクタ領域、５７……N+領域、６１，６２
……開孔（ベース接点）、６３……開孔（エミツ
タ及びコレクタ接点）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面に第１の絶縁物層を形成
し、垂直な側壁部を有する第１のポリシリコン層
を前記第１の絶縁物層の一部域の上に形成し、 前記第１のポリシリコン層の上面部、前記側壁
部、及び前記第１のポリシリコン層で被われてい
ない第１の絶縁物層の上に第２の絶縁物層を形成
し、 前記第２の絶縁物層の上に第２のポリシリコン
層を形成し、 前記第２のポリシリコン層を異方性エツチング
して第２のポリシリコン層の厚さに関連する幅を
有するスタツドを前記側壁部上に形成し、 ポリシリコンの前記スタツドを熱酸化して２酸
化シリコンに変化させ、 前記第１のポリシリコン層及びその上の第２の
絶縁物層を除去して前記スタツドを前記第１の絶
縁物層上に残し、 前記スタツドをマスクとして前記表面を異方性
エツチングしてスタツドと等しい幅の半導体材料
の突出部を形成し、 内部に不純物を捕捉している第３のポリシリコ
ン層を前記突出部の垂直な両側壁の所定部分の上
に形成し、 加熱処理を施すことにより、前記第３のポリシ
リコン層に捕捉されている不純物を前記垂直な両
側壁の所定部分から前記突出部内に所定の深さま
で横方向に拡散させて不純物領域を形成すること
を特徴とする半導体素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/248,918 US4508579A (en) | 1981-03-30 | 1981-03-30 | Lateral device structures using self-aligned fabrication techniques |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57170546A JPS57170546A (en) | 1982-10-20 |
| JPH0253944B2 true JPH0253944B2 (ja) | 1990-11-20 |
Family
ID=22941252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006188A Granted JPS57170546A (en) | 1981-03-30 | 1982-01-20 | Semiconductor element |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4508579A (ja) |
| EP (1) | EP0061729B1 (ja) |
| JP (1) | JPS57170546A (ja) |
| DE (1) | DE3279910D1 (ja) |
Families Citing this family (79)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4691219A (en) * | 1980-07-08 | 1987-09-01 | International Business Machines Corporation | Self-aligned polysilicon base contact structure |
| US4743565A (en) * | 1981-03-30 | 1988-05-10 | International Business Machines Corporation | Lateral device structures using self-aligned fabrication techniques |
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| US4464212A (en) * | 1982-12-13 | 1984-08-07 | International Business Machines Corporation | Method for making high sheet resistivity resistors |
| JPH0618198B2 (ja) * | 1984-02-15 | 1994-03-09 | 株式会社日立製作所 | 半導体装置 |
| JPS61191043A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 半導体装置 |
| US4648173A (en) * | 1985-05-28 | 1987-03-10 | International Business Machines Corporation | Fabrication of stud-defined integrated circuit structure |
| US4764799A (en) * | 1985-05-28 | 1988-08-16 | International Business Machines Corporation | Stud-defined integrated circuit structure |
| JPS61290764A (ja) * | 1985-06-19 | 1986-12-20 | Sanyo Electric Co Ltd | ラテラルｎｐｎトランジスタ |
| US5063168A (en) * | 1986-07-02 | 1991-11-05 | National Semiconductor Corporation | Process for making bipolar transistor with polysilicon stringer base contact |
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| US5061644A (en) * | 1988-12-22 | 1991-10-29 | Honeywell Inc. | Method for fabricating self-aligned semiconductor devices |
| US5017999A (en) * | 1989-06-30 | 1991-05-21 | Honeywell Inc. | Method for forming variable width isolation structures |
| US5234861A (en) * | 1989-06-30 | 1993-08-10 | Honeywell Inc. | Method for forming variable width isolation structures |
| US5171702A (en) * | 1989-07-21 | 1992-12-15 | Texas Instruments Incorporated | Method for forming a thick base oxide in a BiCMOS process |
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| US6580150B1 (en) | 2000-11-13 | 2003-06-17 | Vram Technologies, Llc | Vertical junction field effect semiconductor diodes |
| US6537921B2 (en) | 2001-05-23 | 2003-03-25 | Vram Technologies, Llc | Vertical metal oxide silicon field effect semiconductor diodes |
| US6624478B2 (en) | 2002-01-30 | 2003-09-23 | International Business Machines Corporation | High mobility transistors in SOI and method for forming |
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| KR100843244B1 (ko) | 2007-04-19 | 2008-07-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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| US7910288B2 (en) * | 2004-09-01 | 2011-03-22 | Micron Technology, Inc. | Mask material conversion |
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