JPS60124869A - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
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- JPS60124869A JPS60124869A JP59149813A JP14981384A JPS60124869A JP S60124869 A JPS60124869 A JP S60124869A JP 59149813 A JP59149813 A JP 59149813A JP 14981384 A JP14981384 A JP 14981384A JP S60124869 A JPS60124869 A JP S60124869A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8224—Bipolar technology comprising a combination of vertical and lateral transistors
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- H01L29/0821—Collector regions of bipolar transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/73—Bipolar junction transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＮＰＮトランジスタの製造と同時に製造され
る、勾配を有するコレクタを有している横方向（ラテラ
ル）ＰＮＰｈランジスタに係る。
る、勾配を有するコレクタを有している横方向（ラテラ
ル）ＰＮＰｈランジスタに係る。
［従来技術］
集積回路に於て広範に用いられている１つの型のトラン
ジスタは、横方向ＰＮＰ トランジスタである。この型
のトランジスタに於ては、半導体材料の表面の近傍に於
ける２つの領域がＰ型にドーピングされて、各々エミッ
タ及びコレクタを形成している。それらのエミッタ及び
コレクタは、トランジスタのベースを形成するＮ型領域
により、表面に沿って相互に分離されている。動作速度
を速くするために、そのベースは可能な限り狭い幅にさ
れる。しかしながら、それに伴って２つの問題が生じる
。ベース−コレクタ接合が逆バイアスにされた場合に、
空乏領域が幅の狭いベース領域中に延び、つきぬけ電圧
に於て、ベースを経てエミッタ迄延びてしまう。空乏領
域につきぬけ現象が生じてしまうと、トランジスタの電
流制御が不可能になる。しかしながら、ベース領域のド
ーピング・レベルを増すことにより、空乏領域の幅が所
与の電圧に於て比較的狭く維持された場合には、空乏領
域に高電界が生じ、その電界は電子なだれ降伏を生ぜし
ぬる電界を超えることがある。又、電子なだれに伴う電
流増幅も、電流制御を不可能にする。
ジスタは、横方向ＰＮＰ トランジスタである。この型
のトランジスタに於ては、半導体材料の表面の近傍に於
ける２つの領域がＰ型にドーピングされて、各々エミッ
タ及びコレクタを形成している。それらのエミッタ及び
コレクタは、トランジスタのベースを形成するＮ型領域
により、表面に沿って相互に分離されている。動作速度
を速くするために、そのベースは可能な限り狭い幅にさ
れる。しかしながら、それに伴って２つの問題が生じる
。ベース−コレクタ接合が逆バイアスにされた場合に、
空乏領域が幅の狭いベース領域中に延び、つきぬけ電圧
に於て、ベースを経てエミッタ迄延びてしまう。空乏領
域につきぬけ現象が生じてしまうと、トランジスタの電
流制御が不可能になる。しかしながら、ベース領域のド
ーピング・レベルを増すことにより、空乏領域の幅が所
与の電圧に於て比較的狭く維持された場合には、空乏領
域に高電界が生じ、その電界は電子なだれ降伏を生ぜし
ぬる電界を超えることがある。又、電子なだれに伴う電
流増幅も、電流制御を不可能にする。
ＰＮＰトランジスタの製造は、ＮＰＮトランジスタ技術
を用いて製造される集積回路中にそれらが含まれるべき
場合には、特に難しくなる。即ち、その集積回路は、Ｎ
ＰＮトランジスタ及びＰＮＰトランジスタの両方を含ま
ねばならない。いずれの集積回路技術の場合もそうであ
るように、処理工程数、特にマスク・レベルの数は最小
限にされるへきである。ＮＰＮトランジスタ及びＰＮＰ
トランジスタの両方を同時に製造しなければならないと
いう必要性は、設計に於て妥協を生ぜしめ、形成される
ＰＮＰ トランジスタの性能を犠牲にする。
を用いて製造される集積回路中にそれらが含まれるべき
場合には、特に難しくなる。即ち、その集積回路は、Ｎ
ＰＮトランジスタ及びＰＮＰトランジスタの両方を含ま
ねばならない。いずれの集積回路技術の場合もそうであ
るように、処理工程数、特にマスク・レベルの数は最小
限にされるへきである。ＮＰＮトランジスタ及びＰＮＰ
トランジスタの両方を同時に製造しなければならないと
いう必要性は、設計に於て妥協を生ぜしめ、形成される
ＰＮＰ トランジスタの性能を犠牲にする。
次に第２図乃至第８図を参照して、従来の縦方向ＮＰＮ
バイポーラ・トランジスタを製造するための典型的な処
理工程について述べる。第２図に於て、Ｐ型シリコン基
板２０上に酸化物層２２が設けられており、該酸化物層
２２は、コレクタ開孔２４及び該コレクタ開孔２４を包
囲する分離開孔２６を設けるために食刻されている。次
に、一連のフォトレジスト・マスク工程及び拡散工程を
用いて、Ｎ＋＋サブコレクタ２８及びＰ１型分離領域３
０が基板２０の表面に形成される。それから、酸化物層
２２が剥離されて、第３図に示されている如く、Ｎ−型
エピタキシャル層３２が成長される。
バイポーラ・トランジスタを製造するための典型的な処
理工程について述べる。第２図に於て、Ｐ型シリコン基
板２０上に酸化物層２２が設けられており、該酸化物層
２２は、コレクタ開孔２４及び該コレクタ開孔２４を包
囲する分離開孔２６を設けるために食刻されている。次
に、一連のフォトレジスト・マスク工程及び拡散工程を
用いて、Ｎ＋＋サブコレクタ２８及びＰ１型分離領域３
０が基板２０の表面に形成される。それから、酸化物層
２２が剥離されて、第３図に示されている如く、Ｎ−型
エピタキシャル層３２が成長される。
次に、第４図に於て、更にマスク及び拡散工程を用いて
、表面からＮ型及びＰ型ドーパントが拡散されて、」〕
記Ｎ＋型サブコレクタ２８に接続したＮ＋＋サブコレク
タ導通領域３４及びより太き一３＝ なＰ＋型分離領域３６が形成される。この構造体上に、
フィールド酸化物３８が成長され、Ｐ１型分離領域３６
上にはより厚く成長される。次に、第５図に示されてい
る如く、イオン注入を用いて、分離領域３６内のＮ＋＋
サブコレクタ２８の一部の上の表面にＰ型ベース４０が
形成される。そのイオン注入は、フィールド酸化物３８
を介して行われ、形成されたベース４０はＮ−型コレク
タ４２を限定する。フィールド酸化物３８は、イオン注
入された領域の表面を保護するように働く。
、表面からＮ型及びＰ型ドーパントが拡散されて、」〕
記Ｎ＋型サブコレクタ２８に接続したＮ＋＋サブコレク
タ導通領域３４及びより太き一３＝ なＰ＋型分離領域３６が形成される。この構造体上に、
フィールド酸化物３８が成長され、Ｐ１型分離領域３６
上にはより厚く成長される。次に、第５図に示されてい
る如く、イオン注入を用いて、分離領域３６内のＮ＋＋
サブコレクタ２８の一部の上の表面にＰ型ベース４０が
形成される。そのイオン注入は、フィールド酸化物３８
を介して行われ、形成されたベース４０はＮ−型コレク
タ４２を限定する。フィールド酸化物３８は、イオン注
入された領域の表面を保護するように働く。
第６図に於て、フォトレジストの遮蔽マスク４４が、Ｐ
＋型分離領域３６内のトランジスタ領域を覆うために用
いられ、それからＰ型の抵抗４６を形成するために、も
う１つのＰ型ドーパントのイオン注入が、フィールド酸
化物３８を介して行われる。第７図に於て、更にマスク
が施され、Ｐ型ドーパントがフィールド酸化物３８を介
してイオン注入されて、Ｐ＋型ベース接点４８及びＰ＋
型抵抗接点５０が形成される。次に、第８図に於て、Ｎ
＋型トド−パントベース４０中に拡散されて、４− Ｎ１型エミッタ５２が形成される。その結果、エミッタ
５２、ベース４０及びコレクタ４２の間に縦方向ＮＰＮ
トランジスタが形成される。フィールド酸化物３８が、
ベース４０の一部であるベース接点４８、エミッタ５２
、Ｎ＋＋サブコレクタ導通領域３４、及び抵抗接点５０
の上に於て選択的にエツチングされる。最後に、ベース
・リード５４、エミッタ・リード５６、コレクタ・リー
ド５８及び抵抗リード６０を形成するために、相互接続
導体が表面上に所定のパターンに蒸着される。
＋型分離領域３６内のトランジスタ領域を覆うために用
いられ、それからＰ型の抵抗４６を形成するために、も
う１つのＰ型ドーパントのイオン注入が、フィールド酸
化物３８を介して行われる。第７図に於て、更にマスク
が施され、Ｐ型ドーパントがフィールド酸化物３８を介
してイオン注入されて、Ｐ＋型ベース接点４８及びＰ＋
型抵抗接点５０が形成される。次に、第８図に於て、Ｎ
＋型トド−パントベース４０中に拡散されて、４− Ｎ１型エミッタ５２が形成される。その結果、エミッタ
５２、ベース４０及びコレクタ４２の間に縦方向ＮＰＮ
トランジスタが形成される。フィールド酸化物３８が、
ベース４０の一部であるベース接点４８、エミッタ５２
、Ｎ＋＋サブコレクタ導通領域３４、及び抵抗接点５０
の上に於て選択的にエツチングされる。最後に、ベース
・リード５４、エミッタ・リード５６、コレクタ・リー
ド５８及び抵抗リード６０を形成するために、相互接続
導体が表面上に所定のパターンに蒸着される。
上記のＮＰＮ製造工程内でＰＮＰＦ−ランジスタ、特に
横方向ＰＮＰトランジスタを製造する方法は既に知られ
ているが、それらのトランジスタは、つきぬけ電圧が低
い、電子なだれ降伏電圧が低い、又は利得及び周波数応
答により測定される性能が好ましくないという、前述の
問題を有している。
横方向ＰＮＰトランジスタを製造する方法は既に知られ
ているが、それらのトランジスタは、つきぬけ電圧が低
い、電子なだれ降伏電圧が低い、又は利得及び周波数応
答により測定される性能が好ましくないという、前述の
問題を有している。
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｊ、５ｃｌｏｓｕｒａ
Ｂｕｌｌｅｔｉｎ、第１３巻、１９７０年、第１４５
７頁に於けるＥ、Ａ。
Ｂｕｌｌｅｔｉｎ、第１３巻、１９７０年、第１４５
７頁に於けるＥ、Ａ。
Ｖａｌｓａｍａｋｉｓによる”Ｌａｔｅｒａｌ ＰＮＰ
ｗｉｔｈ ＧａｉｎＢａｎｄｗｉｄｔｈ Ｐｒｏｄｕ
ｃｔ”と題する論文は、ベース領域内に勾配を有するド
ーピングを与えることによりトランジスタの性能を増す
方法を、横方向ＰＮＰトランジスタについて記載してい
る。米国特許第３８７３９８９号明細書は、ベースのド
ーピングが勾配を有しているＰＮＰ トランジスタのた
めの全く異なる方法について記載している。しかしなが
ら、それらの方法をどのようにすればＮＰＮ製造技術内
に容易に組込むことができるかについては知られていな
い。
ｗｉｔｈ ＧａｉｎＢａｎｄｗｉｄｔｈ Ｐｒｏｄｕ
ｃｔ”と題する論文は、ベース領域内に勾配を有するド
ーピングを与えることによりトランジスタの性能を増す
方法を、横方向ＰＮＰトランジスタについて記載してい
る。米国特許第３８７３９８９号明細書は、ベースのド
ーピングが勾配を有しているＰＮＰ トランジスタのた
めの全く異なる方法について記載している。しかしなが
ら、それらの方法をどのようにすればＮＰＮ製造技術内
に容易に組込むことができるかについては知られていな
い。
［発明が解決しようとする問題点］
本発明の目的は、従来の標準的なＮＰＮ技術と適合する
。高いつきぬけ電圧及び高い電子なだれ降伏電圧を有す
る、高性能の横方向ＰＮＰトランジスタを提供すること
である。
。高いつきぬけ電圧及び高い電子なだれ降伏電圧を有す
る、高性能の横方向ＰＮＰトランジスタを提供すること
である。
［問題点を解決するための手段］
本発明は、Ｎ＋型領領域び該Ｎ＋型領領域上Ｎ−型領域
を含む半導体領域と、上記Ｎ−型領域との間にコレクタ
ーベース接合を形成するように該Ｎ−型領域中に設けら
れたＰ−型領域と、上記Ｎ−型領域との間にエミッター
ベース接合を形成するように該Ｎ−型領域中に」二記Ｐ
−型領域と離隔して設けられた第１Ｐ＋型領域と、コレ
クタ接点領域として働き且つ上記Ｐ−型領領域ともに勾
配を有するコレクタを形成するように、上記Ｎ−型領域
中に上記第１Ｐ＋型領域と反対側に於て上記Ｐ−型領領
域隣接して設けられた、上記第１Ｐ＋型領域と実質的に
同一の不純物濃度及び上記Ｐ−型領領域実質的に同一の
深さを有している第２Ｐ＋型領域と、ベース接点が形成
されるように、上記半導体領域の表面から」二記Ｎ＋型
領域へ延びているＮ＋型領領域を有する、勾配を有する
コレクタを有している横方向ＰＮＰトランジスタを提供
する。
を含む半導体領域と、上記Ｎ−型領域との間にコレクタ
ーベース接合を形成するように該Ｎ−型領域中に設けら
れたＰ−型領域と、上記Ｎ−型領域との間にエミッター
ベース接合を形成するように該Ｎ−型領域中に」二記Ｐ
−型領域と離隔して設けられた第１Ｐ＋型領域と、コレ
クタ接点領域として働き且つ上記Ｐ−型領領域ともに勾
配を有するコレクタを形成するように、上記Ｎ−型領域
中に上記第１Ｐ＋型領域と反対側に於て上記Ｐ−型領領
域隣接して設けられた、上記第１Ｐ＋型領域と実質的に
同一の不純物濃度及び上記Ｐ−型領領域実質的に同一の
深さを有している第２Ｐ＋型領域と、ベース接点が形成
されるように、上記半導体領域の表面から」二記Ｎ＋型
領域へ延びているＮ＋型領領域を有する、勾配を有する
コレクタを有している横方向ＰＮＰトランジスタを提供
する。
本発明は、ＮＰＮ技術と適合し、高い性能及び高い動作
電圧を有する、横方向ＰＮＰトランジスタを実現する。
電圧を有する、横方向ＰＮＰトランジスタを実現する。
本発明に於ては、ＰＮＰＩ−ランジスタのエミッタとコ
レクタとの間のベース幅を限定するために、ＮＰＮ技術
に於けるフィールド酸化物を介しての抵抗のイオン注入
が用いられる。
レクタとの間のベース幅を限定するために、ＮＰＮ技術
に於けるフィールド酸化物を介しての抵抗のイオン注入
が用いられる。
次に、第２フォトレジスト層が、ベース」二の第１フォ
トレジスト層の一部及びコレクタの一部の上＝７− に付着される。上記フィールド酸化物が、エミッタ、及
び上記第１及び第２フォトレジスト層により覆われてい
ないコレクタの領域から除かれる。
トレジスト層の一部及びコレクタの一部の上＝７− に付着される。上記フィールド酸化物が、エミッタ、及
び上記第１及び第２フォトレジスト層により覆われてい
ないコレクタの領域から除かれる。
ＰＮＰトランジスタのエミッタ及びコレクタを形成する
ために、ＮＰＮ技術に於けるＰ＋型接点の形成が用いら
れる。その結果、ＰＮＰトランジスタは、勾配を有する
コレクタを有する。
ために、ＮＰＮ技術に於けるＰ＋型接点の形成が用いら
れる。その結果、ＰＮＰトランジスタは、勾配を有する
コレクタを有する。
［実施例］
本発明による横方向ＰＮＰトランジスタは、第２図乃至
第８図に関して述べたＮＰＮ技術に容易に組込まれる。
第８図に関して述べたＮＰＮ技術に容易に組込まれる。
本発明によるＰＮＰトランジスタは、ＮＰＮ技術に必要
な処理工程に幾分修正を加えるが、主な処理工程を更に
必要とせずに、製造される。
な処理工程に幾分修正を加えるが、主な処理工程を更に
必要とせずに、製造される。
第９図に於て、Ｎ−型エピタキシャル層７０及びその上
のフィールド酸化物７２の構造体が、前述のＮＰＮ技術
に於ける第４図に示されている工程により製造される。
のフィールド酸化物７２の構造体が、前述のＮＰＮ技術
に於ける第４図に示されている工程により製造される。
そのＮ−型エピタキシャル層７０は、例えば、第４図に
示されている如く、分離領域３６によりＮＰＮトランジ
スタから分離８− されたＮ−型エピタキシャル層の部分７４である。
示されている如く、分離領域３６によりＮＰＮトランジ
スタから分離８− されたＮ−型エピタキシャル層の部分７４である。
第１フォトレジスト層７６がフィールド酸化物７２の薄
い部分の上に付着され、該フォトレジスト層７６の幅Ｗ
８が、ＰＮＰ トランジスタのベースの幅を限定する。
い部分の上に付着され、該フォトレジスト層７６の幅Ｗ
８が、ＰＮＰ トランジスタのベースの幅を限定する。
その第１フオトレジス１一層は、Ｐ型抵抗４６のイオン
注入をマスクするために用いられる、第６図に示されて
いる遮蔽マスク４４と同時に付着される。
注入をマスクするために用いられる、第６図に示されて
いる遮蔽マスク４４と同時に付着される。
第１フォトレジスト層７６は、プラズマ又は紫外線によ
り硬化され、高温でボースト・ベーキングを施される。
り硬化され、高温でボースト・ベーキングを施される。
それから、フィールド酸化物７２を介して行われる抵抗
のイオン注入とともに、初期のエミッタ領域７８及び初
期のコレクタ領域８０が形成される。
のイオン注入とともに、初期のエミッタ領域７８及び初
期のコレクタ領域８０が形成される。
次に、第２フォトレジスト層８４及び８６が同時に付着
され、第１０図に示されている如く、エミッタ接点開孔
８８及びコレクタ接点開孔８９を限定するようにパター
ン化される。第２フォトレジスト層８６は、第１０図に
示されている如く、第１フォトレジスト層に部分的に重
なり、又初期のコレクタ領域８０の一部に重なっている
。第２フォトレジスト層８４は、第７図に示されている
ＮＰＮトランジスタに於けるＰ型抵抗４６及びベース接
点４８のイオン注入間孔を覆っている。従って、第１フ
ォトレジスト層７６は、ＰＮＰトランジスタのエミッタ
ーベース接合を限定している。
され、第１０図に示されている如く、エミッタ接点開孔
８８及びコレクタ接点開孔８９を限定するようにパター
ン化される。第２フォトレジスト層８６は、第１０図に
示されている如く、第１フォトレジスト層に部分的に重
なり、又初期のコレクタ領域８０の一部に重なっている
。第２フォトレジスト層８４は、第７図に示されている
ＮＰＮトランジスタに於けるＰ型抵抗４６及びベース接
点４８のイオン注入間孔を覆っている。従って、第１フ
ォトレジスト層７６は、ＰＮＰトランジスタのエミッタ
ーベース接合を限定している。
そのエミッターベース接合は自己整合されており、それ
らの２つのレベルのフォトレジスト層の間の誤差を更に
考慮する必要がない。ＮＰＮ技術内に横方向ＰＮＰ ト
ランジスタを組込む従来の方法に於ては、第１フォトレ
ジスト層７６が除かれて。
らの２つのレベルのフォトレジスト層の間の誤差を更に
考慮する必要がない。ＮＰＮ技術内に横方向ＰＮＰ ト
ランジスタを組込む従来の方法に於ては、第１フォトレ
ジスト層７６が除かれて。
第２フォトレジスト層８６により置換えられていた。従
って、その第２フォトレジスト層は、ベースに関して対
称的でなければならず、後述する勾配を有するコレクタ
を設けることができなかった。
って、その第２フォトレジスト層は、ベースに関して対
称的でなければならず、後述する勾配を有するコレクタ
を設けることができなかった。
更に、そのエミッターベース接合は、自己整合されてお
らず、従って２つのレベルのフォトレジスト層７６及び
８６の間の誤差を補償するために、より大きなエミッタ
領域を必要とした。
らず、従って２つのレベルのフォトレジスト層７６及び
８６の間の誤差を補償するために、より大きなエミッタ
領域を必要とした。
次に、第１１図に示されている如く、エミッタ接点開孔
８８及びコレクタ接点開孔８９が、フィールド酸化物７
２を反応性イオン・エツチングすることにより形成され
る。初期のエミッタ領域７８の全て及び初期のコレクタ
領域８０の一部が、それらの開孔によって露出される。
８８及びコレクタ接点開孔８９が、フィールド酸化物７
２を反応性イオン・エツチングすることにより形成され
る。初期のエミッタ領域７８の全て及び初期のコレクタ
領域８０の一部が、それらの開孔によって露出される。
それから、エミッタ接点及びコレクタ接点が、それらの
２つの領域を縮退させ又は略縮退させるように硼素を高
注入量でイオン注入することによって形成される。
２つの領域を縮退させ又は略縮退させるように硼素を高
注入量でイオン注入することによって形成される。
第１図に示されている如く、２つのレベルのフォトレジ
スト層７６並びに８４及び８６が剥離され、相互接続導
体９０及び９１が付着される。そのパターンは、露出さ
れていた初期エミッタ領域７８の全て及び初期コレクタ
領域８０の一部を覆っている。相互接続導体９０及び９
１には、アルミニウムーシリコン−銅の合金又は高濃度
にドーピングされたＰ型多結晶シリコンを用いることが
できる。
スト層７６並びに８４及び８６が剥離され、相互接続導
体９０及び９１が付着される。そのパターンは、露出さ
れていた初期エミッタ領域７８の全て及び初期コレクタ
領域８０の一部を覆っている。相互接続導体９０及び９
１には、アルミニウムーシリコン−銅の合金又は高濃度
にドーピングされたＰ型多結晶シリコンを用いることが
できる。
高濃度にドーピングされたＰ型多結晶シリコンが用いら
れる場合には、エミッタ／コレクタのイオン注入工程を
除くことができる。その代りに、多結晶シリコンの相互
接続導体９０及び９１から■〕＝１１− 型ドーパントをドライブ・インさせて、Ｐ＋型エミッタ
９２及びＰ＋型コレクタ接点９４を形成するために、熱
処理工程が行われる。このドライブ・インに於て更にド
ーピングされない初期コレクタ領域８０の部分が、主要
コレクタ９６を形成する。
れる場合には、エミッタ／コレクタのイオン注入工程を
除くことができる。その代りに、多結晶シリコンの相互
接続導体９０及び９１から■〕＝１１− 型ドーパントをドライブ・インさせて、Ｐ＋型エミッタ
９２及びＰ＋型コレクタ接点９４を形成するために、熱
処理工程が行われる。このドライブ・インに於て更にド
ーピングされない初期コレクタ領域８０の部分が、主要
コレクタ９６を形成する。
主要コレクタ９６とＰ＋型コレクタ接点９４との組合せ
が、勾配を有するコレクタを形成する。
が、勾配を有するコレクタを形成する。
」二記ドライブ・インの結果生じるドーピング・プロフ
ィルが、第１２図に於て、プロフィル９８により示され
ている。プロフィル８２は、基板２０の表面から約０．
７μｍの深さを有するエピタキシャル層７０のドーピン
グ・プロフィルである。
ィルが、第１２図に於て、プロフィル９８により示され
ている。プロフィル８２は、基板２０の表面から約０．
７μｍの深さを有するエピタキシャル層７０のドーピン
グ・プロフィルである。
プロフィル８３は、約０．５μｍの深さを有する抵抗の
イオン注入によって導入されたアクセプタ濃度を表わし
ている。第１２図に示されているプロフィルは、注入後
の熱処理によって拡大されている、最終的プロフィルで
ある。勿論、プロフィル８３により表わされるアクセプ
タ濃度ＮＡが、プロフィル８２により表わされるドナー
濃度Ｎ。
イオン注入によって導入されたアクセプタ濃度を表わし
ている。第１２図に示されているプロフィルは、注入後
の熱処理によって拡大されている、最終的プロフィルで
ある。勿論、プロフィル８３により表わされるアクセプ
タ濃度ＮＡが、プロフィル８２により表わされるドナー
濃度Ｎ。
よりも低い場合には、有効キャリアの型及び濃度１２−
がより大きな値で表わされる。２つのＰ型のプロフィル
８３及び９８から明らかであるように、コレクタ接点９
４は、単なる表面接点でなく、主要コレクタ９６と略同
じ深さ迄延びている。その結果、導電路が、コレクタ９
６及び９４中へ実質的に水平方向に生じる。エミッタ９
２の領域中へ更に垂直に導電路が生じないことにより、
垂直な注入によって生じるＰＮＰ ｌ−ランジスタのエ
ミッタ側に於ける遅い応答が除かれる。Ｎ型のドーピン
グ・プロフィル８２はベースのプロフィルであり、Ｐ型
のドーピング・プロフィル８３は主要コレクタ９６のプ
ロフィルであり、Ｐ型のドーピング・プロフィル９８は
エミッタ９２及びコレクタ接点９４のプロフィルである
。又、第１１図に於ては示されていないが、横方向ＰＮ
Ｐトランジスタの構造体には、Ｎ−ベース７０へのＮ＋
型現型導通領域１０６含まれている。この導通領域は、
第８図のＮＰＮトランジスタに於けるＮ＋＋サブコレク
タ２８への導通領域３４と同様である。両方の導通領域
は、埋込まれた領域へ表面接点を設けるという、同一の
目的を果す。
８３及び９８から明らかであるように、コレクタ接点９
４は、単なる表面接点でなく、主要コレクタ９６と略同
じ深さ迄延びている。その結果、導電路が、コレクタ９
６及び９４中へ実質的に水平方向に生じる。エミッタ９
２の領域中へ更に垂直に導電路が生じないことにより、
垂直な注入によって生じるＰＮＰ ｌ−ランジスタのエ
ミッタ側に於ける遅い応答が除かれる。Ｎ型のドーピン
グ・プロフィル８２はベースのプロフィルであり、Ｐ型
のドーピング・プロフィル８３は主要コレクタ９６のプ
ロフィルであり、Ｐ型のドーピング・プロフィル９８は
エミッタ９２及びコレクタ接点９４のプロフィルである
。又、第１１図に於ては示されていないが、横方向ＰＮ
Ｐトランジスタの構造体には、Ｎ−ベース７０へのＮ＋
型現型導通領域１０６含まれている。この導通領域は、
第８図のＮＰＮトランジスタに於けるＮ＋＋サブコレク
タ２８への導通領域３４と同様である。両方の導通領域
は、埋込まれた領域へ表面接点を設けるという、同一の
目的を果す。
第１図に示されている本発明による横方向ＰＮＰトラン
ジスタは、ＮＰＮ技術と適合するだけでなく、次に示す
利点を有している。ベース幅ＷＢは、単一のフオトレジ
ス１一層７６によって限定され、後の熱処理工程に於て
更に生じる側方拡散は制御可能である。エミッターベー
ス接合が自己整合されており、従ってエミッタ９２は最
小限の表面積で設計することができる。小さなエミッタ
９２は、縦方向の注入を減少させて、より効率の高い横
方向の注入を生ぜしめて、低いキャパシタンスを有し、
従ってより迅速なトランジスタ及びより高い電流利得を
有するトランジスタを与える。
ジスタは、ＮＰＮ技術と適合するだけでなく、次に示す
利点を有している。ベース幅ＷＢは、単一のフオトレジ
ス１一層７６によって限定され、後の熱処理工程に於て
更に生じる側方拡散は制御可能である。エミッターベー
ス接合が自己整合されており、従ってエミッタ９２は最
小限の表面積で設計することができる。小さなエミッタ
９２は、縦方向の注入を減少させて、より効率の高い横
方向の注入を生ぜしめて、低いキャパシタンスを有し、
従ってより迅速なトランジスタ及びより高い電流利得を
有するトランジスタを与える。
主要コレクタ９６は、低いドーピング即ち高抵抗を有し
、従ってベース−コレクタ接合に於ける電場の強さを減
少させるように働いて、コレクターベース接合に於ける
つきぬけ電圧を上昇させ、電子なだれの増幅を減少させ
る。高濃度にドーピングされている比較的大きなＰ＋型
コレクタ接点９４は、コレクタの抵抗を減少させる。
、従ってベース−コレクタ接合に於ける電場の強さを減
少させるように働いて、コレクターベース接合に於ける
つきぬけ電圧を上昇させ、電子なだれの増幅を減少させ
る。高濃度にドーピングされている比較的大きなＰ＋型
コレクタ接点９４は、コレクタの抵抗を減少させる。
本発明の他の実施例によるＰＮＰ トランジスタが第１
３図に示されている。素子の限定は、Ｎ＋型エピタキシ
ャル層７１に達する厚い酸化物領域１００及び１０２（
浅い５ｊＯ２の溝とも呼ばれる）によって行われる。素
子の分離は、Ｐ−型基板２０に達する、Ｐ＋型分離領域
３６に代る、より深い酸化物領域１０４ （深いＳｉＯ
□の溝とも呼ばれる）によって行われる。Ｎ＋型エピタ
キシャル層７１に達するＮ＋型導通領域１０６は、ベー
ス７０に接点を与える。他の点に於ては、この素子は、
第１図に示されているＰＮＰ トランジスタと同様であ
る。
３図に示されている。素子の限定は、Ｎ＋型エピタキシ
ャル層７１に達する厚い酸化物領域１００及び１０２（
浅い５ｊＯ２の溝とも呼ばれる）によって行われる。素
子の分離は、Ｐ−型基板２０に達する、Ｐ＋型分離領域
３６に代る、より深い酸化物領域１０４ （深いＳｉＯ
□の溝とも呼ばれる）によって行われる。Ｎ＋型エピタ
キシャル層７１に達するＮ＋型導通領域１０６は、ベー
ス７０に接点を与える。他の点に於ては、この素子は、
第１図に示されているＰＮＰ トランジスタと同様であ
る。
、第１３図に示されているＰＮＰトランジスタに於て、
ベース幅Ｗ［ｌが１．５μｍであり、エミッタ領域が８
．２μｍ２である場合には、電流利得は、ＶＥＲ＝ ０
、６ Ｖに於て４３であり（Ｉｃ＝８２ｎＡ） 、
ＶＥＩｌｌ＝ ０ 、９ Ｖに於て２，２である（Ｉｃ
＝０．３２ｍＡ）、１２．７μｍ２のエミッタ領域を有
し、エミッタ及びコレクタの両方に抵抗のイオン注入を
用いている従来の横方向ＰＮＰ トラ１５− ンジスタと比べると、上記素子はＶやＢ＝０．９Ｖに於
て２倍の電流利得を有し、エミッターベース接合に於て
２７％小さいキャパシタンスを有している。
ベース幅Ｗ［ｌが１．５μｍであり、エミッタ領域が８
．２μｍ２である場合には、電流利得は、ＶＥＲ＝ ０
、６ Ｖに於て４３であり（Ｉｃ＝８２ｎＡ） 、
ＶＥＩｌｌ＝ ０ 、９ Ｖに於て２，２である（Ｉｃ
＝０．３２ｍＡ）、１２．７μｍ２のエミッタ領域を有
し、エミッタ及びコレクタの両方に抵抗のイオン注入を
用いている従来の横方向ＰＮＰ トラ１５− ンジスタと比べると、上記素子はＶやＢ＝０．９Ｖに於
て２倍の電流利得を有し、エミッターベース接合に於て
２７％小さいキャパシタンスを有している。
［発明の効果］
本発明によれば、従来の標準的なＮＰＮ技術と適合する
、高いつきぬけ電圧及び高い電子なだれ降伏電圧を有す
る、高性能の横方向ＰＮＰ トランジスタが得られる。
、高いつきぬけ電圧及び高い電子なだれ降伏電圧を有す
る、高性能の横方向ＰＮＰ トランジスタが得られる。
第１図は本発明の一実施例によるＰＮＰトランジスタを
示す断面図、第２図乃至第８図は従来の縦方向ＮＰＮト
ランジスタの製造方法を示す断面図、第９図乃至第１１
図は第１図のＰＮＰ トランジスタの製造方法を示す断
面図、第１２図は本発明に従って形成されたＰＮＰトラ
ンジスタに於けるドーピング・プロフィルを示すグラフ
、第１３図は本発明の他の実施例によるＰＮＰトランジ
スタを示す断面図である。 ２０・・・・シリコン基板、２２・・・・酸化物層、２
１６− ４・・・・コレクタ開孔、２６・・・・分離開孔、２８
・・・・サブコレクタ、３０．３６・・・・分離領域、
３２゜７１・・・・エピタキシャル層、３４．１０６・
・・・サブコレクタ導通領域、３８．７２・・・・フィ
ールド酸化物、４０・・・・ベース、４２・・・・コレ
クタ、４４・・・・遮蔽マスク、４６・・・・抵抗、４
８・・・・ベース接点、５０・・・・抵抗接点、５２．
９２・・・・エミッタ、５４・・・・ベース・リード、
５６・・・・エミッタ・リード、５８・・・・コレクタ
・リード、６０・・・・抵抗リード、７０・・・・エピ
タキシャル層（ベース）、７４・・・・ＮＰＮトランジ
スタから分離されたエピタキシャル層の部分、７６・・
・・第１フ第１〜レジスト層、７８・・・・初期エミッ
タ領域、８０・・・・初期コレクタ領域、８２．８３．
９８・・・・ドーピング・プロフィル、８４．８６・・
・・第２フ第１へレジスト層、８８・・・・エミッタ接
点開孔、８９・・・・コレクタ接点開孔、９０．９］、
・・・・相互接続導体、９４・・・・コレクタ接点、９
６・・・・主要コレクタ、１００．１０２・・・・酸化
物領域（浅いＳｊＯ□の溝）、１０４・・・・酸化物領
域（深いＳｊＯ□の溝）。 第１２図 第１３図 第１頁の続き ０発 明 者 イーショウ・ハング アメリキル・ ０発 明 者 ポール・ジャーミン・ アメリツアング
ツク。 力合衆国ニューヨーク州ポーキプシー、キャスパードラ
イブ７番地 力合衆国ニューヨーク州ポーキプシー、サドル・ロドラ
イブ５幡地
示す断面図、第２図乃至第８図は従来の縦方向ＮＰＮト
ランジスタの製造方法を示す断面図、第９図乃至第１１
図は第１図のＰＮＰ トランジスタの製造方法を示す断
面図、第１２図は本発明に従って形成されたＰＮＰトラ
ンジスタに於けるドーピング・プロフィルを示すグラフ
、第１３図は本発明の他の実施例によるＰＮＰトランジ
スタを示す断面図である。 ２０・・・・シリコン基板、２２・・・・酸化物層、２
１６− ４・・・・コレクタ開孔、２６・・・・分離開孔、２８
・・・・サブコレクタ、３０．３６・・・・分離領域、
３２゜７１・・・・エピタキシャル層、３４．１０６・
・・・サブコレクタ導通領域、３８．７２・・・・フィ
ールド酸化物、４０・・・・ベース、４２・・・・コレ
クタ、４４・・・・遮蔽マスク、４６・・・・抵抗、４
８・・・・ベース接点、５０・・・・抵抗接点、５２．
９２・・・・エミッタ、５４・・・・ベース・リード、
５６・・・・エミッタ・リード、５８・・・・コレクタ
・リード、６０・・・・抵抗リード、７０・・・・エピ
タキシャル層（ベース）、７４・・・・ＮＰＮトランジ
スタから分離されたエピタキシャル層の部分、７６・・
・・第１フ第１〜レジスト層、７８・・・・初期エミッ
タ領域、８０・・・・初期コレクタ領域、８２．８３．
９８・・・・ドーピング・プロフィル、８４．８６・・
・・第２フ第１へレジスト層、８８・・・・エミッタ接
点開孔、８９・・・・コレクタ接点開孔、９０．９］、
・・・・相互接続導体、９４・・・・コレクタ接点、９
６・・・・主要コレクタ、１００．１０２・・・・酸化
物領域（浅いＳｊＯ□の溝）、１０４・・・・酸化物領
域（深いＳｊＯ□の溝）。 第１２図 第１３図 第１頁の続き ０発 明 者 イーショウ・ハング アメリキル・ ０発 明 者 ポール・ジャーミン・ アメリツアング
ツク。 力合衆国ニューヨーク州ポーキプシー、キャスパードラ
イブ７番地 力合衆国ニューヨーク州ポーキプシー、サドル・ロドラ
イブ５幡地
Claims (1)
- 【特許請求の範囲】 Ｎ＋型領領域び該Ｎ＋型領領域二のＮ−型領域を含む半
導体領域と、 上記Ｎ−型領域との間にコレクターベース接合を形成す
るように該Ｎ−型領域中に設けられたＰ−型領域と、 上記Ｎ−型領域との間にエミッターベース接合を形成す
るように該Ｎ−型領域中に上記Ｐ−型領領域離隔して設
けられた第１Ｐ＋型領域と、コレクタ接点領域として働
き且つ上記Ｐ−型領領域ともに勾配を有するコレクタを
形成するように、上記Ｎ−型領域中に上記第１Ｐ＋型領
域と反対側に於て上記Ｐ−型領領域隣接して設けられた
、上記第１Ｐ”型領域と実質的に同一の不純物濃度及び
上記Ｐ−型領領域実質的に同一の深さを有している第２
Ｐ“型領域と、 ベース接点が形成されるように、上記半導体領域の表面
から」二記Ｎ＋型領域へ延びているＮ＋型領領域を有す
る、 横方向ＰＮＰトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/558,740 US4510676A (en) | 1983-12-06 | 1983-12-06 | Method of fabricating a lateral PNP transistor |
| US558740 | 1983-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124869A true JPS60124869A (ja) | 1985-07-03 |
| JPH0420265B2 JPH0420265B2 (ja) | 1992-04-02 |
Family
ID=24230788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59149813A Granted JPS60124869A (ja) | 1983-12-06 | 1984-07-20 | トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4510676A (ja) |
| EP (1) | EP0144823B1 (ja) |
| JP (1) | JPS60124869A (ja) |
| DE (1) | DE3485457D1 (ja) |
Cited By (1)
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|---|---|---|---|---|
| JPS62226666A (ja) * | 1986-03-28 | 1987-10-05 | Toshiba Corp | 半導体装置の製造方法 |
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