JPH03203265A - 半導体装置 - Google Patents

半導体装置

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JPH03203265A
JPH03203265A JP1344269A JP34426989A JPH03203265A JP H03203265 A JPH03203265 A JP H03203265A JP 1344269 A JP1344269 A JP 1344269A JP 34426989 A JP34426989 A JP 34426989A JP H03203265 A JPH03203265 A JP H03203265A
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JP1344269A
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Takayuki Gomi
五味　孝行
Minoru Nakamura
稔 中村
Hiroaki Yasushige
博章 安茂
Norikazu Ouchi
大内　紀和
Hiroyuki Miwa
三輪　浩之
Akio Kashiwanuma
栢沼　昭夫
Koji Kobayashi
孝司 小林
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Original Assignee
Sony Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置及び半導体装置の製法に関するも
のである。
半導体装置は、特にラテラル型バイポーラトランジスタ
の構造に係わる。
また、半導体装置の製法は、特にバーチカル型バイポー
ラトランジスタ、ラテラル型バイポーラトランジスタ及
びショットキーバリアダイオードを有する高性能バイポ
ーラＬＳＩにおいて、そのラテラル型バイポーラトラン
ジスタの製法及び該高性能バイポーラＬＳＩの製法に係
わる。
〔発明の概要〕
本発明は、半導体基体のラテラル方向にコレクタ領域、
ベース領域及び工粟ツタ領域を有して成るラテラル型バ
イポーラトランジスタにおいて、そのコレクタ領域及び
エミッタ領域の不純物濃度ピークが基体中に存するよう
に構成することによって、表面再結合を防止し、電流増
幅率ｈＦＥの向上と安定化を図るようにしたものである
。
本発明は、ラテラル型バイポーラトランジスタの製法に
おいて、第１導電形のベース領域となる半導体基体に、
対の開口を有する第１のマスクを介してラテラル方向に
沿う第２導電形のコレクタ領域及び工くツタ領域を形成
する工程と、第１のマスクの開口間隔より広い開口間隔
をもつ第２のマスクを介して夫々上記コレクタ領域及び
エミッタ領域に接続する第２導電型の高濃度領域を形成
する工程を有することによって、ヘース幅ＷＢの短小化
を可能とし、高ｆＴ、高ｈＦＥ化を図るようにしたもの
である。
また、本発明は、共通の半導体基体にラテラル型バイポ
ーラトランジスタとバーティカル型バイポーラトランジ
スタとガードリング付きショットキーバリアダイオード
を有して成る半導体装置の製法において、共通のマスク
に同時に形成された各開口を通じて同一の不純物を導入
して、ラテラル型トランジスタのエミッタ領域及びコレ
クタ領域と、ショットキバリアダイオードのガードリン
グ領域と、バーティカル型Ｉ・ランマスクのリンクベー
ス領域を同時に形成することによって、性能を悪くする
ことなく工程数の削減を図るようにしたものである。
［従来の技術〕 従来、バイポーラトランジスタにおいて、ベース取出し
電極及びエミッタ取出し電極を多結晶シリコン膜で形成
し、エミッタ取出し用の多結晶シリコン膜からの不純物
拡散でセルファライン的にベース領域及びエミッタ領域
を形成して成る超高速バイポーラトランジスタが提案さ
れている。第２１図は、この超高速バイポーラトランジ
スタの製法例を示す。第２１図Ａに示すように第１導電
形例えばｐ型のシリコン基板（１）の−主面に第２導電
形即ちｎ形のコレクタ埋込み領域（２）及びｐ形チャン
ネルストップ領域（３）を形成した後、ｎ形のエピタキ
シャル層（４）を成長する。コレクタ埋込み領域（２）
に達する高濃度のｎ形コレクタ取出し領域（５）を形成
し、このコレクタ取出し領域（５）及び爾後ベース領域
、エミッタ領域を形成するべき領域（４Ａ）を除いて選
択酸化によるフィールド絶縁膜（６）を形成する。次い
で全面に薄い絶縁膜例えばＳｉＯ□膜（７）を形成し、
領域（４Ａ）に対応する部分を開口した後、ＣＶＤ（化
学気相成長）法によりベース取出し電極となる第１の多
結晶シリコンＩＩ！（８）を形成し、この多結晶シリコ
ン膜（８）にｐ形不純物のボロンをドープする。しかる
後ベース取出し電極の外形形状に対応するパターンの第
１のレジストマスク（９）を介してｐ゛多多結晶シリコ
成膜８）をバターニングする。
次に、第２１図Ｂに示すようにバターニングしたｐ゛多
多結晶シリコ成膜８）を含む全面にＣＶＤ法によりＳｉ
０ｇ膜（１０）を被着形成した後、第２のレジストマス
ク（１１）を形成する。そして、このレジストマスク（
１１）を介して真性ベース領域及びエミッタ領域を形成
すべき活性部に対応する部分のＳｉ０ｇ膜（１０）及び
ｐ゛多多結晶シリコ成膜８）を選択的にエツチング除去
し、開口（１３）を形成すると共に、ｐ゛多多結晶シリ
コ成膜８）からなるベース取出し電極（１２）を形成す
る。
次に、第２１図Ｃに示すように、この開口（１３）を通
じてｐ形不純物のボロンをイオン注入し領域（４Ａ）の
面に爾後形成する外部ベース領域と真性ベース領域とを
接続するためのリンクベース領域（１４）を形成する。
次いで５ｉ０２膜をＣＶＤ法により被着形成した後、９
００°Ｃ程度の熱処理でＣＶＤ５ｉＯｚ膜をデンシファ
イ（緻密化）する。このときの熱処理でｐ゛多多結晶シ
リコ成膜ベース取出し電極（１２）からのボロン拡散で
一部外部ベース領域（１６）が形成される。その後、エ
ッチパックして開口（１３）に臨むベース取出し電極（
１２）の内壁に５ｉ０２によるサイドウオール（１５）
を形成する。
次に、第２１図りに示すようにサイドウォール（１５）
で規制された開口（１７）に最終的にエミッタ取出し電
極となる第２の多結晶シリコン膜（１８）をＣＶＤ法に
より形成し、多結晶シリコン膜（１８）にｐ形不純物（
例えばＢ又はＢＦ　ｚ）をイオン注入しアニールして活
性部にｐ形真性ベース領域（１９）を形成し、続いてｎ
形不純物（例えばヒ素）をイオン注入しアニールしてｎ
形工稟ツタ領域（２０）を形成する。或は多結晶シリコ
ン膜（１８）にｐ形不純物及びｎ形不純物をイオン注入
した後、同時にアニールしてｐ形真性ベース領域（１９
）及びｎ形工ξツタ領域（２０）を形成する。このベー
ス及びエミッタ形成時のアニール処理で同時にｐ゛形多
結晶シリコンのベース取出し電極（１２）からのポロン
拡散で最終的に外部ベース領域（１６）が形成される。
なお、真性ベース領域（１９）はリンクベース領域（１
４）より不純物濃度は大きい。しかる後、コンタクトホ
ールを形成し、メタル（例えばＡＩ）によるベース電極
（２１）、コレクタ電極（２２）及びエミッタ電１　（
２３）を形成する。この様にして超高速バイポーラトラ
ンジスタ（２４）が構成される。
この様なｎｐｎバイポーラトランジスタと共に、ラテラ
ル型ｐｎｐバイポーラトランジスタ、ガードリング付き
ショットキーバリアダイオード、さらにはＬ　Ｅ　Ｃ（
Ｌｏｗ　Ｅｍｉｔｔｅｒ　Ｃｏｎｃｅｎｔｒａｔｉｏｎ
）　　ｌ・ランマスタ等を共通半導体基板に形成した高
性能バイポーラトランジスタＬＳＩが開発されつつある
。
第１６図はラテラル型ｐｎｐバイポーラトランジスタの
構成の一例を示す。このラテラル型ｐｎｐバイポーラト
ランジスタ（４０）は、ｐ形シリコン基板（１）にｎ形
ベース埋込み領域（２６）を介してｎ形エピタキシャル
層（４）を形成し、選択酸化によるフィールド絶縁膜（
６）を形成した後、ｎ形ベース埋込み領域（２６〉に達
するｎ形プラグイン領域（２７）及びｎ形ベース取出し
領域　（２日）を形成し、また、夫々ｐ形高濃度領域（
３０）、　（３１）を有するｐ形コレクタ領域（３２）
及びｐ形エミッタ領域（３３）を形成し、Ｍによるコレ
クタ電極（３４）　、ベース電極（３５〉及び工もツタ
電極（３６）を形成して構成される。（３７）はｐ形分
離領域、（３８）ハ眉間ｗＡ縁膜、（３９）　ハＦｉｌ
イ５ｉＯｚ膜である。ｐ形コレクタ領域（３２）及びエ
ミッタ領域（３３）は前記ｎｐｎバイポーラトランジス
タ（２４）のｐ形真性ベース領域（１９）と共有し、ｐ
形高濃度領域（３０）、　（３１）はｎｐｎバイポーラ
トランジスタ（２４）の外部ベース領域（１６）と共有
することが多い。
そして、ベース幅ＷＢはｐ形コレクタ領域（３２）及び
エミッタ領域（３３〉で決定され、その鎖線（４１）上
の不純物濃度プロファイルは第１７図に示すように表面
近傍に濃度ピークを有している。これは、ｐ形コレクタ
領域（３２）及びエミッタ領域（３３）を形成するとき
、表面近傍にボロンをイオン注入し、それを拡散により
拡げているためである。またそのために、エミッタＩＪ
ｆ：＃１（３３）及びコレクタ領域（３２）が最接近し
ているのは表面近傍である。
第１８図はラテラル型ｐｎｐバイポーラＩ・ランマスタ
の構成の他の例を示す。第１６図と対応する部分は同一
符号を付して重複説明を省略するも、このラテラルｐｎ
ｐバイポーラトランジスタ（４２）の場合は、ベース取
出し領域（２８）はｎｐｎバイポーラトランジスタ（２
４）のコレクタ取出し領域（５）と同時に形成し、ｐ形
エミッタ領域〈３３〉及びコレクタ領域（３２）はｎｐ
ｎバイポーラトランジスタ（２４）の外部ベース領域（
１６）と同時に形成し、即ちｐ゛多結晶シリコンによる
取出し電極（４４）及び（４３）からのボロン拡散で形
成して構成される。（３）はｐ形チャンネルストップ領
域である。
一方、第２０図はガードリング付きショッＩ・キーバリ
アダイオードの構成の一例を示す。
このガードリング付きショットキーバリアダイオード（
５１）は、フィールド絶縁膜（６）で分離されたｎ形エ
ピタキシャル層によるｎ影領域（４Ｂ）のフィールド絶
縁膜（６）に接する周辺にｐ゛ガードリング領域５２）
を形成し、その主面にショットキー接触する一方の電極
（５３）を形成し、ｎ形埋込み領域（５４）及びｎ形取
出し領域（５５）を通じてオーミック接触する他方の電
極（５６）を形成して構成される。
このようなｎｐｎバイポーラトランジスタ（２４）、ラ
テラル型ｐｎｐバイポーラトランジスタ（４０）（又は
、（４２））及びガードリング付きショットキーバリア
ダイオード（５１）を有する高性能バイポーラＬＳＩに
おいては、ｎｐｎ　）ランマスタ（２４）の真性ベース
領域（１９）及びエミッタ領域（２０）を多結晶シリコ
ン膜（８）からの２重拡散で形威する場合にはリンクベ
ース領域（１４）をドーズ量１０１１０ｌ３”オーダの
ボロンイオン注入で形成する工程、ショットキーバリア
ダイオード（５１）のガードリング領域（５２）をドー
ズ量１０１″ａｍ−”のオーダのボロンイオン注入で形
威する工程、ラテラルｐｎｐトランジスタのエミッタ領
域（３３）及びコレクタ領域（３２）をドーズ量１０１
″〜１０１４オーダのボロンイオン注入で形威する工程
等があり、各工程は別々に行われる場合が多い。その理
由としては、 （ｉ）　　リンクベース領域（１４）としてはなるべく
浅くする為に特に大電流域で使用するときはりンクベー
ス領域での所謂寄生トランジスタ作用が影響するので、
（浅く形成して寄生Ｉ・ランジスクとして動作する部分
をできるだけ少なくする必要がある）熱工程が少なくな
る様になるべく後工程で行う。
（ｉｉ）ガードリング領域（５２）は取出し電極となる
多結晶シリコン膜（８）のＣＶＤ前にイオン注入する必
要がある。
（ｉｉｉ　）ラテラルｐｎｐ　）ランマスタはエミッタ
注入効率を上げ電流増幅率ｈＦＥを高くするために他よ
りドーズ量を多くする 等が挙げられている。
（発明が解決しようとする課題〕 上述した第１６図の構成のラテラル型ｐｎｐ）ランマス
タ（４０）においては、表面（即ち酸化膜（３９）界面
近傍）を流れる電流が主となるため、表面再結合により
電流増幅率ｈＦ、が低下してしまう。また酸化膜（３９
）界面の状態により、表面再結合電極が変化して電流増
幅率ｈ□が不安定となり易い。
本発明は、かかる欠点を解消し、高いｈＦＥが得られ、
且つ安定したｈＦＥが得られるラテラル型バイポーラト
ランジスタを提供するものである。
また、上述した第１８図の構成のラテラル型ｐｎｐトラ
ンジスタ（４２）においては、第１９図の拡大図で示す
ように、ベース幅Ｗ、はりソゲラフイー技術の最小線幅
では決まらず、次式で決まる。
エエ ２ Ｗ、＝ａ＋２ｂ−２ｃ 但し、ａ：最小線幅 ｂ：５ｉｏｚ膜（１９）とｐ′″多結晶シリコン膜（４
３）　（４４）の重なり分 Ｃ：工３　ツタ、コレクタのｐ４拡散碩域（３２）　（
３３）のサイドデイツージョン分例えばリソグラフィー
技術の最小線幅ａが１．２μｍ、全０．３μｍ合せ精度
のステッパーを用いた場合、ｐ゛拡散領域（３２）　（
３３）の接合深さＸ」を０．２μｍとすると、 Ｗｗ’ｉ１．２μｍ＋（０，８μｍＸ２）−（０，２μ
ｎ＋×０．８Ｘ２）＝２．４８μｍ となる。
従って、ベース幅Ｗ、は最小線幅ａの約２倍となり、高
いｆ、が得られない。
本発明は、かかる点に鑑み、ベース幅ＷＢを最小線幅ま
で短くして高ｆｒ、高り、ゆ化を可能にしたラテラル型
バイポーラトランジスタの製法を提供するものである。
さらに、上述したｎｐｎバイポーラトランジスタ、ラテ
ラル型ｐｎｐバイポーラトランジスタ及びショットキー
バリアダイオードを有して戒る高性能バイポーラＬＳＩ
においては、その製造工程の簡略化が望まれている。即
ち、リンクベース領域（１４）の形成工程、ガードリン
グ領域（５２）の形成工程及びラテラル型ｐｎｐ）ラン
マスタのエミッタ領域（３３）及びコレクタ領域（３２
）の形成工程を同一の工程で兼用できればイオン注入工
程が２回。
窓あけ（開口）工程が２回削減できる。そして大規模集
積回路を考えた場合、ショットキーバリアダイオードは
ショットキーＴＴＬ回路用に必要であり、ラテラル型ｐ
ｎｐ）ランマスタはＥＣＬ回路のアクティブフルダウン
回路用等に必要であるが、ｎｐｎバイポーラトランジス
タにおけるリンクベース領域（１４）に関しては使用電
流域が低下するので浅く形威しな（でも良く、これらは
全て兼用できる可能性がある。
本発明は、かかる点に鑑み、製造工程の簡略化を図った
高性能バイポーラＬＳＩの製法を提供するものである。
（課題を解決するための手段〕 本発明に係る半導体装置（所謂ラテラル型トランジスタ
）は、半導体基体のラテラル方向にコレクタ領域（６２
）　、ベース領域（６０）及びエミッタ領域（６１）を
形威し、コレクタ領域（６２）及びエミッタ領域（６１
）の不純！ＩＵ濃度ピークが表面近傍でなく基体（４）
中に存するようにして構成する。
また、本発明に係る半導体装置（所謂ラテラル型トラン
ジスタ）の製法は、第１導電形の半導体基体（１）に、
エミッタ及びコレクタ形成相の対の開口（１２１）　（
１２２）を有する第１のマスク（１２３）を介してラテ
ラル方向に沿う第２導電形のコレクタ領域（１３２）及
びエミッタ領域（１３３）を形成する工程第１のマスク
（１２３）の開口間隔ｄ、より広い開口間隔ｄ２をもつ
第２のマスク（１２７）を介して夫々コレクタ領域（１
，３２）及びエミッタ領域（１３３）に接する第２導電
形の高濃度領域（１３０）及び（１３１）を形成する工
程を有するものである。
また、本発明は、共通の半導体基体にラテラル型トラン
ジスタとバーティカル型トランジスタとガードリング付
きショットキーバリアダイオードを有する半導体装置（
所謂高性能バイポーラトランジスタＬＳ　Ｈの製法にお
いて、共通のマスク（１５８）に同時形成された各開口
（１５４）　、　（１５５）　、　（１５６）（１５７
）を通じて同一不純物を導入即ち不純物を同じ条件で導
入して、ラテラル型トランジスタのエミッタ領域（１６
０）及びコレクタ領域（１５９）　　と、ショッＩ・キ
ーバリアダイオードのガードリング領域（１５８）　と
バーティカル型トランジスタのリンクベース領域（１６
１）を同時に形成する工程を有するものである。
〔作用〕
上述の第１の発明においては、ラテラル型トランジスタ
におけるコレクタ領域（６２〉及び工藁ツタ領域（６１
）をその不純物濃度ピークが基体（４）中に存するよう
に形成することにより、主たる電流通路が基体表面でな
くバルク中となるために表面再結合によるり１．の低下
が防止される。また、酸化膜界面の状態による表面再結
合電流の変化が小さく５ ６ なるため安定なｈＦＥが得られる。従って、安定した高
ｈＦｌ、のラテラル型トランジスタが得られる。
上述の第２の発明においては、ラテラル型トランジスタ
の製法において、第１のマスク（１２３）を形威してコ
レクタ領域（１３２）及びエミッタ領域（１３３）を形
威し、第１のマスク（１２３）の開口間隔ｄ、より広い
開口間隔ｄ２をもつ第２のマスク（１２７）を介してコ
レクタ及び工藁ツタ領域の高濃度領域（１３０）及び（
１３１）を形成するようにしたので、第１のマスク（１
２３）の対の開口（１２１）及び（１２２）の間隔ｄ１
をリソグラフィ技術の最小線幅とすることができる。従
ってコレクタ領域（１３２）及びエミッタ領域（１３３
）間のベース幅ＷＢは最小線幅とすることができ、高い
ｆ。が得られる。コレクタ電極叫う）（１卸及び工果ツ
タ電極（４４）　（１３６）は第２のマスクの開口（１
２５）及び（１２６）において形成されるので、コレク
タ電極（４３）　（１３４）　及び工ξツタ電極（４４
）　（１３６）間の分離は容易になしうる。
また工くツタ領域（１３３）では高濃度領域（１３１）
が設けられるのでエミッタ注入効率は高くなり、ｈ□が
向上する。
従って、高ｆ、且つ高ｈＦ９のラテラル型トランジスタ
の製造ができる。
また、上述の第３の発明においては、高性能バイポーラ
ＬＳＩの製法において、同時形成した各開口（１５４）
　、　（１５５）　、　（１５６）　、　（１５７）を
有する共通のマスク（１５８）を通じて同一不純物を導
入してラテラル型トランジスタのエミッタ領域（１６０
）及びコレクタ領域（１５９）と、ショットキーバリア
ダイオードのガードリング領域（１５８）　と、バーテ
ィカル型トランジスタのリンクベース領域（１６１）を
同時に形成するので、性能を悪化させることなくこの種
の高性能バイポーラＬＳＩの製造工程数を削減すること
ができる。
〔実施例〕
第１図は本発明に係るラテラル型ｐｎｐバイポーラトラ
ンジスタの実施例を示す。
本発明においては、ｐ形シリコン基板（１）にｎ形ベー
ス埋込み領域（２６）を形威し、ｎ形エビタキシャルＮ
（４）を形成した後、ｐ形分離領域（３７）　、選択酸
化（ＬＯＧＯＳ）によるフィールド絶縁層（６）を形成
し、またｎ形ヘース埋込み領域（２６）に達するｎ形プ
ラグイン領域（２７）及びｎ形ベース取出し領域（２８
）を形成する。
そして、ベース領域（６０）となるｎ形エピタキシャル
層（４）に、ラテラル方向にベース幅Ｗ１１を保って対
向し、その不純物濃度ピークがエピタキシャル層表面近
傍ではなく、バルク中即ちエピタキシャル層（４）中に
存するようにｐ形の工ごツタ領域（６１）及びコレクタ
領域（６２）を形成し、このエミッタ領域（６１）及び
コレクタ領域（６２）に夫々接続するようにｐ形高濃度
領域（６３）及び（６４）を形成する。
そして、眉間絶縁膜（３８）を形成し、コンタクトール
ールを介して、夫々例えばＡＩによるコレクタ電極（３
４〉　　ベース電極（３５）及びエミッタ電極（３６）
を形成してラテラル型ｐｎｐバイポーラトランジスタ（
６５）を構成する。
ここで、第１図のＡ１　Ａ＋線上の不純物濃度プロファ
イルを第２図に示し、Ｂ＋Ｂｉ線上の不純物濃度プロフ
ァイルを第３図に示す。
このラテラル型ｐｎｐバイポーラトランジスタ（６５）
の製法を第４図に示す。この例はラテラル型ｐｎｐバイ
ポーラトランジスタ（６５）を、高Ｖ　ＥＢＯ低ＣＢＥ
及び低ノイズを特徴とするＬ　Ｅ　Ｃ）ランマスタと共
に製造する場合である。
第４図Ａに示すように、通常のバイポーラトランジスタ
工程にて、ｐ形シリコン基板（１）に各ラテラル型ｐｎ
ｐ　）ランジスタ形成部（６６）及びＬＥＣトランジス
タ形成部（６７）に対応してｎ形ベース埋込み領域（２
６）、　　ｎ形コレクタ埋込み領域（６８）を形成し、
ｎ形エピタキシャル層（４）を形成した後、ｐ形分離領
域（３７）、フィールド絶縁層（６）を形成する。
また、必要に応して形成部（６６）及び（６７）におい
て、夫々ｎ形ベース埋込み領域（２６）に達するｎ形プ
ラグイン領域（２７）及びｎ形コレクタ埋込み領域（６
８）に達するｎ形プラグイン領域（６９）を形成する。
（８０）は薄いＳｉ０ｇ膜である。
次に、第４図Ｂに示すように、レジストマスク（８１）
を介して、ｐ形不純物例えばポロン（８２）を例９ ０ えば１８０ｋｅＶ以上のエネルギーでイオン注入し、形
成部（６６）においてベース領域となるエピタキシャル
層（４）中に不純物濃度ピークが存するようにｐ形の工
泉ツタ領域（６１）及びコレクタ領域（６２〉を形成し
、同時に形成部（６７）においてＬ　Ｅ　Ｃ）ランマス
タのｐ形ベース領域（８３）を形成する。
次に、第４図Ｃに示すように、形成部（６６）において
ｐ形のコレクタ取出し領域及び工Ｑ　ツタ取出し領域即
ちｐ形高濃度領域（６４）及び（６３）を形成し、同時
に形成部（６７）においてＬＥＣｌ−ランマスタのｐ形
ベース取出し領域（８４）を形成する。また、形成部（
６７）にＬ　Ｅ　Ｃ）ランマスタのｎ形エミッタ領域（
８５）を形成する。このｎ形工ξツタ領域形成時に、Ｌ
　Ｅ　Ｃｌ−ランマスタのｎ形のコレクタ取出し領域（
８６）と、形成部（１６）においてラテラル型ｐｎｐ　
Ｉ□ランジマスのｎ形ベース取出し領域（２８）も同時
に形成する。
次に、第４図りに示すように、層間絶縁膜（３８）を形
成した後、コンタクトホールを形成し、形成部（６６）
において例えばＡｔによるコレクタ電極（３４）ベース
電極（３５）及びエミッタ電極（３６）を形成して目的
のラテラル型ｐｎｐバイポーラトランジスタ（６５）を
形成し、形成部（６７）において同時にＭによるコレク
タ電極（８７）、ベース電極（８８）及びエミッタ電極
（８９）を形成してＬＥＣｎｐｎｌ−ランマスタ（９０
）を形成する。
このような構成のラテラル型ｐｎｐバイポーラトランジ
スタ（６５）によれば、コレクタ領域（６２）及びエミ
ッタ領域（６１）の濃度ピークがバルク中に存するよう
になし、コレクタ領域（６２）とエミッタ領域（６１）
間の最接近する部分をバルク中に設けることにより、主
たる電流通路が表面でなくバルク中となる。従って、表
面再結合による電流増幅率ｈｙｔの低下が防止できるの
で高ｈ□のラテラル型バイポーラトランジスタが得られ
る。また、酸化膜（ＳｉＯ□）界面の状態によるｈＦ、
の不安定性が除去され、即ち酸化膜界面の状態による表
面再結合電流の変化が小さくなり、安定したｈＦ！が得
られる。
第５図は本発明に係るラテラル型ｐｎｐパイポ−ラトラ
ンマスタの他の実施例を示す。同図中、第４図と対応す
る部分には同一符号を付して重複説明を省略する。本例
においては、ラテラル型ｐｎｐトランジスタのコレクタ
領域（６２）及びエミッタ領域（６３）を、例えば１０
０ｋｅ　Ｖ　〜１５０ｋｅ　Ｖ程度の高エネルギーでｐ
形不純物をイオン注入し、その後の熱処理でエピタキシ
セルＮ（４）の表面まで拡散せしめるも、バルク中に不
純物濃度ピークが存するような不純物濃度プロファイル
（第６図参照）をもって形成する。
第６図は第５図におけるＡ！−Ａ２線上の不純物濃度プ
ロファイル、第７図はＢ２−Ｂ２線上の不純物濃度プロ
ファイルを示す。
ここでコレクタ領域（６２）及び工壽ツタ領域（６１）
は、上述の第１図の構成についても同じことが云えるが
、第６図の濃度プロファイルで示すように表面近傍の濃
度がバルク中のピーク濃度の１／３以下（即ちｂ／ａ≦
１／３）となるように形成する。一方、Ｌ　Ｅ　Ｃ）ラ
ンマスタ（９０）では同時に形成するベース領域（８３
）を、上記ラテラル型ｐｎｐトランジスタ（９１）のコ
レクタ領域（６２〉及びエミッタ領域（６１）と同様に
表面近傍の濃度を低濃度としエミッタ直下のバルク中に
ピーク濃度を有する濃度プロファイルをもって形成する
。
このような構成のラテラル型ｐｎｐバイポーラトランジ
スタ（９１）においても、コレクタ領域（６２）及びエ
ミッタ領域（６１）の濃度ピークがバルク中に存するの
で、主たる電流通路は表面でなく濃度の高いバルク中と
なり、第１図の構成の場合と同様に、表面再結合による
ｈＦＥの低下が防止でき、また酸化膜界面の状態による
ｈＦｒ、の不安定性が除去され、高り、Ｆ）！且つ安定
したり、。が得られる。
ところで、デバイスの高速化に伴い、ラテラルｐｎｐ　
）ランマスタの高性能化が望まれており、このためには
第１図の構成をとるラテラル型ｐｎｐトランジスタ（６
５）においてベース幅Ｗ、を減少させれば良い。しかし
、通常エピタキシャル濃度は５Ｘ１０１’〜５×１０１
１′Ｃｌ１１−３程度であり、特に第２１図に示す多結
晶シリコンでベース取出し電極及び工もツタ取出し電極
を形成するｎｐｎバイポーラ３ ４ トランジスタと共有するＬＳＩに適用した際、かかるｎ
ｐｎバイポーラトランジスタの高速化の為にコレクタ接
合容量ＣＪＣを低減する目的でエピタキシャル層（４）
を高抵抗にする場合にはエピタキシャル濃度が≦１０”
ｃｎ＋−３のオーダになる。従ってラテラルｐ　ｎ　ｐ
　ｌ−ランマスタにおいてベース幅Ｗ３を１．０μｍ以
下（Ｗ　Ｂ≦１．０μｍ）程度に微細化していくと、ベ
ースの合計の不純物量Ｑｌｌとしては、Ｑｌｌ：１０　
”　ｃｍ　−”のオーダとなり、エミッタ及びコレクタ
間でパンチスルーが生してしまい、ベース幅ＷＢの減少
による高性能化が困難となる。
第８図は、この点を解決した高性能かつ安定なラテラル
型ｐｎｐバイポーラトランジスタの実施例である。
第８図において、第１図と対応する部分には同一符号を
付す。本例のＰｎｐ）ランマスタ（９３）は、前述の第
１図と同様にｐ形シリコン基板（１）上にｎ形ヘース埋
込み層（２６）を介してｎ形ヱビタキシャル層（４）を
形成し、ｎ形エピタキシャル層（４）を形成した後、ｐ
形分離領域（３７）、フィールド絶縁層（６）を形成し
、ｎ形ベース埋込み領域（２６）に達するｎ形プラグイ
ン領域（２７）及びｎ形ベース取出し領域（２８）を形
成する。また、バルク中に濃度ピークを有するようにエ
ピタキシャル層（４）にベース幅Ｗ、ｌを保ってラテラ
ル方向に対向するようにｐ形のコレクタ領域（６２）及
びエミッタ領域（６１）を形成し、さらに各コレクタ領
域（６２）及びエミッタ領域（６］）に接続する高濃度
のｐ形のコレクタ取出し領域（６４）及び工くツタ取出
し領域（６３）を形成する。そして、特に本例では、ｐ
形のコレクタ領域（６２）及びエミッタ領域（６１）間
の真性ベース領域部にコレクタ領域（６２）及びエミッ
タ領域（６１）の濃度ピーク位置と同じ深さ位置に濃度
ピークをもちエピタキシャル層（４）より高い不純物濃
度のｎ影領域（９４）を形成して構成する。この場合、
ｎ影領域（９４）はコレクタ領域（６２）及びＰ１エミ
ッタ領域（６４）と重ならないように形成するを可とす
る。
この様にコレクタ領域（６２）及びエミッタ領域（６１
）間の真性ベース領域部にエピタキシャルＮ（４）より
も濃度の高いｎ影領域（９４）を形成することにより、
ベース幅ＷＢの減少に伴゛うパンチスルーを防止するこ
とができる。またｎ影領域（９４）がｐ形のコレクタ領
域（６２）及びエミッタ領域（６１）に重ならないよ・
うに形成するときには接合容量の増加を防止できる。従
って、高性能でかつ安定したラテラルｐｎｐ）ランマス
クが容易に実現できる。
第９図は、上記ラテラル型ｐｎｐ）ランマスク（９３）
と前述の第２１図のｎｐｎバイポーラトランジスタ（２
４）とを同時に形成する場合の製法例を示す。
但し、同図ではラテラル型ｐｎｐ　トランジスタ（９３
〉のみ示す。先ず、第９図Ａに示すようにｐ形シリコン
基板（１）上にｎ形ベース埋込み層（２６）、ｐ形チャ
ンネルストップ領域（３）を介して不純物濃度が例えば
ｌ　Ｑ　Ｉ　Ｓ　ｃｍ　−３以下のオーダのｎ形エピタ
キシャル層（４）を形成し、選択酸化によるフィールド
絶縁層（６）を形成して素子間分離を行い、さらに薄い
５ｉ０２膜（７）を形成した後、選択的にベース埋込み
層（２６）に達するｎ形のベース取出し領域（２７）を
形成する。次いで、薄い５ｉ（ｈ膜（７）をパターニン
グしてコレクタ用開口（９６）及びエミッタ用開口（９
７）を形成した後、開口（９６）及び（９７）よりも広
い開口（９８）及び（９９）を有する（即ち開口間隔が
開口（９６ン及び（９７）間の間隔よりも狭い）レジス
トマスク（１００）を介してｐ形不純物（例えばボロン
）のイオン注入により、ベース幅ＷＢの間隔をもってエ
ピタキシャル層（４）中に濃度ピークをもつｐ形のコレ
クタ領域（６２）及びエミッタ領域（６１）を形成する
。薄いＳ４０ｇ膜（７）の開口（９６）及び（９７）の
形成は、ｎｐｎバイポーラトランジスタ（２４）側での
ベース取出し領域と真性ベースＮ域、工業ツタ領域を形
成すべき活性部とを含む領域に対応する部分の開口（第
２１図Ａ参照）と同時に形成される。
次に、第９図Ｂに示すようにレジストマスク（１００）
を除去した後、開口（９６）及び（９７）を含む全面に
多結晶シリコン膜（８）をＣＶＤ法により被着形成し、
この多結晶シリコン膜（８）にｐ形不純物（例えばボロ
ン）をイオン注入した後、レジストマスク（１１１）を
介してパターニングして夫々ｐ＋多結晶シリコン膜によ
るコレクタ取出し電極（１１２）及び工藁ツタ取出し電
極（１１３）を形成する。このと７ ８ き、画電極（１１２）及び（１１３）間の間隔ｌがコレ
クタ領域（６２）及びエミッタ領域（６１）間のベース
幅Ｗ１１に対応する幅となるようにパターニングする。
このパターニング時、ｎｐｎバイポーラトランジスタ（
２４）ではｐ”多結晶シリコン膜がベース取出し電極の
外形形状に対応するようにパターニングされる（第２１
図Ｂ参照）。そして、同じレジストマスク（１１１）を
用いてエピタキシャル層（４）内にｎ形不純物（例えば
ヒ素）をイオン注入して、ｐ形コレクタ領域（６２）及
びエミッタ領域（６１）間の真性ベース領域部に該コレ
クタ及び工要ツタ領域の濃度ピーク位置と同じ深さ位置
に濃度ピークをもつ不純物濃度が例えば１０１７ｃ「３
程度（ドーズ量でｌ　Ｑ　Ｉ　２　ｃｍ　−２程度）の
オーダのｎ影領域（９４）を形成する。
次に、第９図Ｃに示すように、全面にＳｉＯ２膜（１０
）を被着形威し、（その後ｎｐｎバイポーラトランジス
タ側で５ｉＯ７膜（１０）とｐ１多結晶シリコン膜（８
）を同時にパターニングしてｐ゛多結晶シリコンによる
ベース取出し電極（１２）を形成し、同時に活性部が臨
む開口を形成し、続いてサイドウオールの形成等を経て
）、ｐ゛多結晶シリコン膜のコレクタ取出し電極（１１
２）及びエミッタ取出し電極（１１３）からのボロン拡
散で高濃度のコレクタ取出し領域（６４）及びエミッタ
取出し領域（６３）を形成する。（ｎｐｎ）ランジスタ
側ではｐ゛外部ヘース領域が形成される。この後、ｎｐ
ｎ　）ランジスタ側で第２の多結晶シリコン膜が形成さ
れ、この第２の多結晶シリコン膜にｐ形不純物（例えば
ボロン）をイオン注入し、熱処理してｐ形ベース領域を
形成し、さらに第２の多結晶シリコン膜にｎ形不純物（
例えばＡｓ）をイオン注入してｎ彫工ξツタ領域を形成
し、ｎ゛の第２の多結晶シリコン膜をエミッタ取出し電
極とする。）然る後、ＳｉＯ□膜（１０）及び薄い５ｉ
ｏｚ膜（７）を含む絶縁膜にコンタクトホールを形成し
、Ｔｉ／ＴｉＮ膜（１１４）を介して例えばＡｌ−８ｔ
によるコレクタ電極（３４）、ベース電極（３５）及び
エミッタ電極（３６）を形成してラテラルｐｎｐバイポ
ーラトランジスタ（９３）及び図示せざるもｎｐｎバイ
ポーラトランジスタ（２４）を形成する。
これによって、超高速ｎｐｎバイポーラトランジスタ（
２４）と同時的にヘース幅ＷＢを減少してより高性能ど
し且つ安定なラテラルｐｎｐ　）ランマスク（９３）を
形成することができる。
第１０図Ａ−Ｅはヘース幅ＷＩｌをリソグラフィー技術
の最小線幅まで小さくした本発明に係るラテラル型Ｐｎ
Ｐバイポーラトランジスタの製法の実施例を示す。
ＥＣＬ回路において、ｎｐｎバイポーラトランジスタの
高速化は進んでおり、遮断周波数ｆｙ−３０ＧＨｚのデ
バイスも発表されているが、ｐｎｐバイポーラトランジ
スタに関しては発表が少ない。
特にラテラル型ｐｎｐトランジスタに関してはｆ。
−１ＧＨｚを得るものも難かしい。もし、ラテラル型ｐ
ｎｐ　トランジスタでｆｔがＩＧＨｚ以上が得られれば
、アクティブフルダウン回路用のｐｎｐ）ランマスクと
してもちいる事で低消費電力で高速な回路が得られ、大
規模化につながる。ところで大規模ＥＣＬゲートアレイ
ではＭＯＳ）ランマスクとのインターフェース用にＴＴ
Ｌ回路が入るが、ＴＴＬ回路にはガードリング付きジョ
ンＩ・キバリアダイオードを付加したショットキＴＴＬ
回路が主に用いられる。このガードリングはショットキ
バリアダイオードの逆耐圧を大きくする為に入っており
、通常、レジストマスクを介したボロン（Ｂ”）イオン
注入で１０”ｃ＋ｃ”オーダをもって導入される。本実
施例ではこのガードリングの工程を利用してベース幅Ｗ
Ｂをリソグラフィー技術の最小線幅で決定し、高性能の
ラテラルｐ　ｎ、　ｐバイポーラトランジスタを得よう
とするものである。
第１０図では、ラテラル型ｐｎｐバイポーラトランマス
タ、バーティカル型ｎｐｎバイポーラトランジスタ及び
ガードリング付きショットキバリアダイオードを有する
大規模集積回路（ＥＣＬ）において、そのラテラル型ｐ
ｎｐバイポーラトランジスタのみを示す。
本例においては、第１０図Ａに示すようにｐ形シリコン
基板（１）にｎ形ベース埋込み領域（２６）、Ｐ形チャ
ンネルストップ領域（３）を形威し、ｎ形エピタキシャ
ル層（４）を形威した後、選択酸化によるフイ１ ２ −ルド絶縁Ｎ（６）を形威し、ｎ形ベース取出し領域（
２８）を形成する。そして、ＣＶＤ法により薄いＳｉ０
ｇ膜（７）を形威した後、コレクタ形成用及びエミッタ
形成用の開口（１２１）及び（１２２）を有し、両開口
（１２１）及び（１２２）間の間隔ｄ、かりソゲラフイ
ー技術の最小線幅で規制した第１のレジストマスク（１
２３）を介してｐ形不純物例えばボロン（１２４）をド
ーズ量１０”ｃ＋ｎ−”オーダでイオン注入し、ｐ形の
コレクタ領域（１３２）及び二重ツタ領域（１３３）を
形威する。ここで、図示せざるもレジストマスク（１２
３）はショットキーバリアダイオードのガードリング形
成用のレジストマスクと共有し、ボロンのイオン注入は
ガードリングを形成するためのイオン注入と共有する。
次に、第１０図Ｂに示すように、開口（１２５）及び（
１２６）が夫々コレクタ領域（３２）及びエミッタ領域
（３１）に対応するもこの開口（１２５）及び（１２６
）間の間隔ｄ２が上記第１のレジストマスク（１２３）
の開口間隔ｄ、より広い第２のレジストマスク（１２７
）を介して薄いＳｉＯ□膜（７）を選択的にエツチング
除去する。
次に、第１０図Ｃに示すように全面に多結晶シリコン膜
（８）をＣＶＤ法により被着形成し、この多結晶シリコ
ン膜（８）にＰ形不純物の例えばボロンをドーズ量１０
”ｃｍ−”オーダでイオン注入する。
次に、第１０図りに示すように、Ｐ゛多多結晶シリコ腹
膜８）を開口（１２５）及び（１２６）に対応する部分
が残るようにバターニングしてコレクタ取出し電極（４
３）及び工朶ツタ取出し電極（４４）を形威し、全面に
ＣＶＤ法による５ｉ０２膜（１０）を形威した後、熱処
理してｐ゛多多結晶シリコ成膜らのボロン拡散で夫々ｐ
形のコレクタ取出し領域（１９の及び工朶ツタ取出し領
域ａ９１）を形成する。ここで、図示せざるも、Ｐ゛多
多結晶シリコ腹膜よるコレクタ取出し電極（４３）、工
藁ツタ取出し電極（４４）及び之よりのボロン拡散によ
るコレクタ取出し領域（１３０）及び工もツタ取出し領
域（１３１）の形成は前述の超高速ｎｐｎバイポーラト
ランジスタのベース取出し電極及びｐ形外部ベース領域
の形成と共有する。
然る後、コンタクトホールを形威し、コレクタ電極（１
３４）　、ベース電極（１３５）及びエミッタ電極（１
３６）を形成する。これらの電極は、他のショットキバ
リアダイオード、ｎｐｎバイポーラトランジスタの電極
と同時に形成するもので、例えばＰ。
シリサイドとバリアメタルとＭの３層構造で形成するこ
とができる。この様にして目的のラテラル型ｐｎｐバイ
ポーラトランジスタ（１３７）を得る。
上述の製法によれば、開口間隔ｄ１をリソグラフィー技
術の最小線幅となるように形成した第１のレジスＩ・マ
スク（１２３）を介してイオン注入によりｐ形のコレク
タ領域（１３２）及びエミッタ領域（１３３）を形成す
ることにより、ベース幅ＷＢは最小線幅で決定され高い
ｆｔが得られる。因みに、ベース幅Ｗａｉｌ　１　μｍ
　Ｔ：　ｆ　Ｔ＝　Ｉ　ＧＨｚが得られる。
同時に、開口間隔ｄ２が第１のレジストマスク（１２３
）より広くなるように形成した第２のレジストマスク（
１２７）を介してＳｉＯ□膜を選択エツチングして開口
（１２５）及び（１２６）を形成し、この開口（１２５
）及び（１２６）を通して、夫々ｐ１多結晶シリコン膜
からのボロン拡散でコレクタ取出し電極（１３０）及び
エミッタ取出し領域（１３１）を形成すると共に、ここ
でオーもツク接触するコレクタ電極（１３４）及びエミ
ッタ電極（１３６）を形成するので、リソグラフィー技
術による画電極（１３４）及び（１３６）のバターニン
グは容易に行うことができる。
また、エミッタ取出し領域（１３１）の不純物濃度は１
０”ｃｍ−”オーダであり、この高不純物濃度でエトン
タ注入効率は決まるので、ベース幅ＷＢを決定する部分
でのベース領域の濃度が１０１１１ｃｍ−３のオーダで
あってもｈＰ４は小さくならず、高いｈＦＥが得られる
。
なお、ベース幅Ｗ、を小としたことにより、アーリーボ
ルテージＶＡが小となり、コレクターエミッタ間耐圧Ｖ
　ＣＱ。が小となる場合には、第１０図Ａの工程の後、
ラテラル型ｐｎｐ　トランジスタの真性ベース領域部に
ｎ形不純物の例えばリンω）をイオン注入して濃度を上
げるようになせばよい。
この場合、ベース窓あけ、ベースのイオン注入の２工程
の追加のみで、ＶＣＯ６＋ＶＡＯ対策が可能となる。
５ ６ 第１１図Ａ〜Ｇは、本発明に係る高性能バイポーラＬＳ
Ｉ（ｎｐｎバイポーラトランジスタ、ラテラル型ｐｎｐ
バイポーラトランマスタ、ショットキバリアダイオード
等を有する）の製法の実施例を示す。
本例においては、通常のパイポーラトランジスタ工程で
、先ず第１１図Ａに示すようにｐ形のシリコン基板（１
）上に各ｎｐｎバイポーラトランジスマス戒形成１５１
）　、ラテラルｐｎｐバイポーラトランマスタ形成部（
１５２）及びガードリング付ショットキバリアダイオー
ド形成部（１５３）に対応して夫々ｐ形チャンネルスト
ップ領域（３）、ｎ形コレクタ理込み領域（２）、ｎ形
ベース埋込み領域（２６）、ｎ形埋込み領域（５４）を
形成し、ｎ形エピタキシャル層（４）を成長した後、選
択酸化によるフィールド絶縁層（６）を形成し、夫々フ
ィールド絶縁層（６）で区分されたｎｐｎバイポーラト
ランジスマス戊形成１５１）にｎ形コレクタ取出し領域
（５）を、ラテラル型ｐｎｐバイポーラトランジスタ形
成部（１５２）にｎ形ベース取出し領域（２７）を形成
し、全面の薄い５ｉ０２膜（７）の形成を行う。その後
、ショッＩ・キーバリアダイオード形成部（１５３）の
ガードリング領域に対応する部分、ラテラル型ｐｎｐバ
イポーラトランジスタ形成部（１５２）のコレクタ領域
及びエミッタ領域に対応する部分、ｎｐｎバイポーラト
ランジスタ形成部（１’５１）のリンクベース領域（こ
の例では外部ベース領域からリンクベース領域及び活性
部まで含む領域）に対応する部分に夫々開口（１５４）
。
（１５５）　、　（１５６）　、　（１５７）を−括し
て形成した第１のレジストマスク（１５８）を形成する
。そして、各開口（１５４）　、　（１５５）　、　（
１５６）　、　（１５７）を通してｐ形不純物例えばボ
ロンをエネルギー１０〜３０ｋｅ　Ｖ、ドーズ量１〜４
　Ｘｌ０１３ｃｍ−２程度でイオン注入し、夫々イオン
注入領域（１５Ｂ）　、　（１５９）　、　（１６０）
　、　（１６１）　（、不純物濃度１０１″ｃ酊３オー
ダ）を形成する。
次に、第１１図Ｂに示すように、第２のレジストマスク
（６２）を介してラテラル型ｐｎｐバイポーラトランマ
スタ形底部（１５２）のコレクタ取出し領域及びエミッ
タ取出し領域に対応する部分、ｎｐｎバイポーラトラン
ジスタの形成部（１５１）の外部べ−ス領域から活性部
まで含む領域に対応する部分の薄い５ｉＯｚ膜（７）を
選択的に除去し、夫々開口（１６３）　。
（１６４）　、　（１６５）を形成する。
次に、第１１図Ｃに示すように各開口（１６３）　、　
（１６４）（１６５）を含む全ＵｎＫＣＶＤ法により膜
厚１０００人〜４０００人程度の第１の多結晶シリコン
膜（８）を被着形成する。
そして、この多結晶シリコン膜（８）にｐ形不純物例え
ばボロンをドーズ量１０１５ｃｍ−２程度のオーダでイ
オン注入する（不純物濃度１０”Ｃｍ−３オーダ）。
次に、レジスＩ・マスク（図示せず）を介して各開口（
１５５）　、　（１５６）　、　（１５７）に対応する
部分にｐ゛多結晶シリコン膜（８）が残るようにバター
ニングし、第１１図りに示すようにラテラル型ｐｎｐバ
イポーラトランジスタ形成部（１５２）においてｐ°°
結晶シリコンによるコレクタ取出し電極（４３）及びエ
ミッタ取出し電極（４４）を形威し、ｎｐｎバイポーラ
トランジスマス底部（１５１）においてベース取出し電
極の外形形状のｐ＋多多結晶シリコ腹膜８）を形成する
。次いで全面にＣＶＤ法によりＳｔｏｗ膜（１０）を被
着形成する。
次に、レジストマスク（図示せず）を介してｎｐｎバイ
ポーラトランジスタ形成部（１５１）の真性ベース領域
及びエミッタ領域を形成すべき活性部が臨むように５ｉ
Ｏｚ膜（１０）及びｐ゛多結晶シリコン膜（８）をバタ
ーニングし、開口（図示せず）を形成する。このバター
ニングでｐ“多結晶シリコンよりなるベース取出し電極
（１２）　（第１１図Ｅ参照）が形威される。
そして、第１１図Ｅに示すように、開口を含む全面にＣ
ＶＤ法によりＳｉＯ□膜を被着形成し、ＲＩＥ法により
エッチバックして開口内のベース取出し電極（１２）の
側壁にＳｉＯ□のサイドウオール（１５）を形成する。
その後、全面に第２の多結晶シリコン膜（１日）をＣＶ
Ｄ法により被着し、Ｐ形不純物例えばボロンをドーズ量
１　ｘｉｏ”〜Ｉ　ＸＩＯ”ｃｍ−”程度イオン注入し
、アニール処理して、ｎｐｎバイポーラトランジスタ形
成部（１５１）において真性ベース領域（１９）を形威
し、続いて第２の多結晶シリコン膜（１８）にｎ形不純
物例えばヒ素をドーズ量１０１６ｃｍ　−２９ ０ オーダ程度イオン注入し、アニール処理して１主ツタ領
域（２０）を形成する。このアニール処理により、Ｐ°
多多結晶シリコ腹膜よる各取出し電極（４３）　、　（
４４）　、　（１２）からのボロン拡散と、第１１図Ａ
でイオン注入したボロンのアニールが進み、２つの異な
る深さのｐ″領域形威され、ｎｐｎバイポーラトランジ
スタ形成部（１５１）では外部ベース領域（１６）及び
リンクベース領域（１４）が形威され、ラテラル型ｐｎ
ｐバイポーラトランマスタ形成部（１５２）ではコレク
タ領域　（３２）及びエミッタ領域（３３）が形成され
、ショットキーバリアダイオード形成部（１５３）では
ｐ形ガードリング領域（５２）が形威される。即ち浅い
方は第１１図Ａのボロンイオンで決まり、深い方は第１
の多結晶シリコン膜（８）中へのボロンイオン注入で決
定される。
次に、レジストマスク（図示せず）を介して第１１図Ｆ
に示すようにｎ１多結晶シリコン膜（１８）をバターニ
ングしてｎ゛多結晶シリコンによるエミッタ取出し電極
（２５）を形威した後、ＳｉＯ＋＋膜（１０）をバター
ニングして形成部（１５１）にコレクタ用及びベース用
のコンタクトホール（１６７）及び（１６８）を、形成
部（１５２）にコレクタ用、ベース用及びエミッタ用の
コンタクトホール（１６９）　、　（１７０）及び（１
７１）を、さらに形成部（１５３）にコンタクトホール
（１７２）を、夫々形成する。
次に、第１１図Ｇに示すように、例えばＰｔ膜を全面蒸
着し、シリサイド化したのち、玉串等でＰｔを除去し、
さらにバリアメタル及びＡｌを被着形威し、バターニン
グして形成部（１５１）においてはコレクタ電極（２２
）、ベース電極（２１）及びエミッタ電極（２３）を形
威し、形成部（１５２）におていはコレクタ電極（３４
Ｌ　ベース電極（３５）及びエミッタ電極（３６）を形
威し、形成部（１５３）においてはショット電極（５３
）を形成する。Ｐ、、シリサイド膜は、低濃度領域では
ショットキ接触となり、高濃度領域ではオーミック接触
となる。なお、各電極としてはＰｔシリサイドの他Ｍ０
シリサイド等も用い得る。
この様にして、バーティカル型ｎｐｎバイポーラトラン
ジスタ（１７４）　、ラテラル型ｐｎｐバイポーラＩ・
ランマスク（１７５）及びガードリング付きショットキ
バリアダイオード（１７６）を有する高性能バイポーラ
Ｌ　Ｓ　Ｉ　（１７７）を得る。
この高性能バイポーラＬ　Ｓ　Ｉ　（１７７）によれば
、ラテラル型ＰｎＰ）ランマスタ（１７５）では遮断周
波数ｆアを決定するベース幅Ｗ１１が第１１図Ａのボロ
ン注入による浅いｐ″領域決定され、工もツタ注入効率
が第１１図Ｅのｐ゛多結晶シリコン膜からのボロン拡散
により高濃度且つ深いｐ”ｆｉＪＩ域で決定される。従
って、高ｆ、で且つ高ｈＦＥのラテラル型ＰｎＰ）ラン
マスタを形成することができる。さらにエミッタ領域（
３３）の浅いｐ″領域低濃度であるのでエミッターベー
ス間耐圧が大きくなる。
バーティカル型ｎｐｎバイポーラトランジスタ（１７４
）では第１１図Ａのボロンイオン注入によるリンクベー
ス領域（１４〉で真性ベース領域（１９）と外部ベース
領域（１６）が確実に継かり、真性ベース領域（１９）
は第１１図Ｅの第２の多結晶シリコン膜からのボロン拡
散で決定される。
ガードリング付きショットキバリアダイオード（１７６
）では第１１図Ａのボロンイオン注入によりガードリン
グ領域（５２）が形成され、耐圧の安定したショットキ
バリアダイオードが得られる。
このようにラテラル型ｐｎｐ）ランジスク（１７５）の
ベース幅ＷＢを決定するエミッタ領域（３３）及びコレ
クタ領域（３２）の浅いｐ’ｍＪＩ域、バーティカル型
ｎｐｎｌ−ランマスタ（１７４）のリンクベース領域（
１４）、ショットキバリアダイオード（１７６）のガー
ドリング領域（５２）が第１１図Ａのイオン注入工程で
一括して形成され、またｐｎｐ　）ランマスタのエミッ
タ領域（３３）及びコレクタ領域（３２）の高濃度領域
がｎｐｎ）ランマスタの外部ベース領域（１６）と同時
に形成されることにより、工程数を削減することができ
る。従って、本実施例ではこの種の高性能バイポーラＬ
ＳＩを、性能を悪くすることな（、工程数を削減して製
造することができる。
前述の超高速バイポーラトランジスタにおいては、第２
の多結晶シリコン膜から拡散した真性ベース領域（１９
〉と、第１の多結晶シリコン膜から拡散した外部ベース
領域（１６）との接続を、確実に行３ ４ うため、サイドウオール（１５）直下にリンクベース領
域（１４）を形成している。従来は第２１図で説明した
ように真性ベース領域（１９）、エミッタ領域（２０）
を形成すべき活性部の開口後、イオン注入にて形成して
いるため、安定に且つ浅（形成することが難かしい。
第１２図は、浅いリンクベース領域を安定に形成できる
ようにした超高速バイポーラトランジスタの製法の実施
例を示す。
薄いＳｉＯ□膜上のｐ＋多結晶シリコンからボロンが薄
い５ｉＯ７賎を貫通してシリコン基板中に拡散すること
が知られており（１９８９ＶＬＳＩ　シンポジウム予稿
集Ｐ１７〜１８参照）、本実施例では上記現象をリンク
ベース領域の形成に応用するものである。
本例においては、第１２図Ａに示すように第１導電形例
えばｐ形のシリコン基板（１）上に第２導電形即ちｎ形
のコレクタ埋込み領域（２）、ｐ形チャンネルスＩ・ツ
ブ領域（３）、フィールド絶縁層（６）にて区分された
エピタキシャル層によるｎ影領域（４Ａ）、ｎ形コレク
タ取出し領域（５）を形成し、さらに表面に薄いＳｉ０
ｇ膜（７）を形成する。
次に、第１２図Ｂに示すように、薄いＳｉＯ□膜（１８
２）をバターニングして爾後形成すべき外部ベース領域
に対応する部分に開口（１８１）を形成する。そして、
全面に第１の多結晶シリコン膜（８）をＣＶＤ法により
被着形成する。そして、この第１の多結晶シリコン膜（
８）にｐ形不純物例えばボロンをイオン注入した後、ｎ
形コレクタ取出し領域（５）上のｐ＋多結晶シリコン膜
を除去するようにバターニングする（尚、このバターニ
ングは次の外部ベース電極の外形形状のバターニングを
兼ねることも可能）、次いでアニール処理し、開口（１
８１）を通してｐ゛多結晶シリコン膜（８）からのボロ
ン拡散でＰ“外部ベース領域（１６）を形成すると共に
、ｐ゛多結晶シリコン膜（８）からボロンが薄いＳｉＯ
２膜（１８２）を貫通してｎ影領域（４Ａ）に拡散する
ことによってｐ−リンクベース領域（１４）を同時に形
成する。水素雰囲気中でアニール処理すればボロンは薄
いＳｉＯ□膜（１Ｂ２）を突き抜は易い。
次に、第１２図Ｃに示すようにｐ゛多結晶シリコン膜（
８）を外部ベース電極の外形形状にバターニングし、全
面にＳｉＯ□Ｉｔ！Ｊ（ｔｏ）をＣＶＤ法により被着形
成した後、活性部に対応する部分のＳｉＯ□ｌ１ｌ（１
０）。
ｐ“多結晶シリコン膜（８）及び薄い５ｉ０２膜（１８
２）を選択的にエツチング除去し、開口（１３）を形威
すると共に、ｐ゛多結晶シリコン膜よりなるベース取出
し電極（１２）を形成する。次いでＳｉＯ□膜をＣＶＤ
法により被着して、デンシファイ後、エッチバックして
開口（１３）の内壁に５ｉ（ｈによるサイドウオール（
１５）を形成する。
次に、第１２図りに示すように、サイドウオール（１５
）で規制された開口（１７〉に最終的にエミッタ取出し
電極となる第２の多結晶シリコン膜（１８）をＣＶＤ法
で形威し、この多結晶シリコン膜（１８）にｐ形不純物
（例えばポロン）をイオン注入しアニールしてｐ形翼性
ベース領域（１９）を形威し、続いて、多結晶シリコン
膜（１８）にｎ形不純物（例えばヒ素）をイオン注入し
、アニールしてｎ彫工≧ツタ領域（２０）を形成する。
ここに多結晶シリコンＩＩＩ！　（１８）は二累ツタ取
出し電極となる。なお、多結晶シリコン膜（１８）にｐ
形不純物及びｎ形不純物をイオン注入した後、同時にア
ニールしてｐ形翼性ベース領域（１９）及びｎ形エミッ
タ領域（２０）を形成することも可能である。しかる後
、コンタクトホールを形威し、例えばメタルによるコレ
クタ電極（２２）、ベース電極（２１）及び工ξツタ電
極（２３〉を形威し、超高速バイボーラトランジスク（
１８３）を得る。
このような製法によれば、リンクベース領域（１４）を
、薄い５ｉ０２膜（１８２）上のｐ”多結晶シリコン膜
（８）からの薄い５ｔ（ｈ膜（１Ｂ２）を貫通してのボ
ロン拡散により形成するので、チャネリング現象がなく
リンクベース領域（１４）を浅く且つ安定して形成する
ことができる。従って信頼性の高い超高速バイポーラト
ランジスタを製造することができる。
次に、ショットキーバリアダイオードの製法について説
明する。
従来のメタルシリサイド（例えばＴｉシリサイド）を用
いたショットキーバリアダイオードの製法としては、選
択形成法と、非選択形成法が知られている。選択形成法
は、第１４図に示すように、シリア コン基板（１８５）の主面上のＳｉＯｚｌＩＩＣ１８６
）に開口（１８７）を形成し、全面にＴｉ膜（１８８）
を堆積した後（同図Ａ）、アニール処理してシリサイド
化し、開口に臨む面にＴｉＳｉｚ　［（１８９）を形成
する（同図Ｂ）。
次に、残ったＴｉ膜（１８８）を選択エツチングにより
除去しく同図Ｃ）、しかる後、バリアメタルの例えばＴ
ｉＮ膜（１９０）及びＡＩ系のメタル例えばＡ／Ｓｉ膜
（１９１）を被着し、パターニングして電極（１９２）
を形成してショットキーバリアダイオード（１９３）を
作成する（同図Ｄ）。
或は、第１４図Ｂの工程の後、第１４図Ｅに示すように
Ｔｉ膜（１８８）の選択エツチングを行わないでＴｉＮ
膜（１９０）及びＡＺＳｉ膜（１９１）を被着形成し、
パターニングして電極（１９２）を形威してショットキ
ーバリアダイオード（１９４）を作成する。
しかし、第１４図Ａ，Ｂ，Ｃ，Ｄの工程１の製法の場合
、Ｔｉ膜（１８８）は雰囲気に酸素があると酸化され易
いので、アニールによってシリサイド化してもＴｉＳｈ
膜（１８９）が高比抵抗となること、第１４図ＣでＴｉ
膜（１８８）を選択エツチングした後のＴｉＳｉｚ膜（
１８９）のエッヂ部（Ｅ）が弱点となること（これはエ
ッヂ部（Ｅ）からＡＺＳｉ膜（１９１）のＭなどのメタ
ル進入によってリーク電流発生の原因となる）、ＴｉＮ
膜（１８９）のバリア性が弱く、ＡＩなどの進入による
リーク電流が発生し易いこと、さらに全体として製造工
程が長くなる等の欠点を有している。
また第１４図Ａ，Ｂ，Ｅの工程２の製法の場合には、Ｔ
ｉＮ膜（１９０）のバリア性が弱いという欠点を有して
いる。
一方、非選択形成法は、第１５図に示すようにシリコン
基板（１８５）の主面上のＳｉ０２膜（１８６）に開口
（１８７）を形成し、全面にコンパウンドターゲットを
用いてスパッタ等によりＴｉＳｉ２膜（１８９）を堆積
しく同図Ａ）、次いで、その上にＴｉＮ膜（１９０）及
びＡｆＳｉ膜（１９１）を被着形成し、ＲＩＢにより同
時にバターニングして電極（１９２）を形威し、ショッ
トキーバリアダイオード（１９５）を作成する（同図Ｂ
）。しかし、この製法では、ＴｉＳｉ２膜（１８９）の
膜質が悪く（即ち完全なＴｉＳｉ２にならず）このため
Ｔｉのショットキーバリアバイトφ８が生じショットキ
バリアになりにくいこと、ＴｉＮ膜（１９０）のバリア
性が弱いこと等の欠点を有していた。
第１３図はこれを改善したショットキーバリアダイオー
ドの製法の実施例である。基本的には、表面に開口を有
する絶縁膜が形威されたシリコン基板上にリフラクトリ
−メタルとバリアメタルを連続的に堆積させ、酸化され
やすい物質（リフラクトリ−メタル）を保護し、アニー
ル処理でシリサイド化する。その後、Ｍ系膜を堆積させ
、Ａ！系膜と同時にリフラクトリ−メタル及びバリアメ
タルをバターニングして電極を形威するこようになすも
のである。
即ち、第１３図Ａに示すように、シリコン基板（１８５
）の主面上のＳｉＯ□膜（１８６）に開口（１８７）を
形威し、全面にＴｉ膜（１８８）及びＴｉＮ膜（１９０
）を連続的に堆積する。
次に、第１３図Ｂに示すように、Ｎ２雰囲気中でアニー
ル処理してシリサイド化を行い、シリコン基板表面にＴ
ｉ５ｉｔ膜（１８９）を形成する。次に、第１３図Ｃに
示すようにＡＩ系膜例えばＡｆＳｉ膜を蒸着して後、Ｒ
ＩＥ法によりＩＶＳｉ膜を選択エツチングすると共に、
ＴｉＮ膜（１９０）及びＴｉ膜（１８８）　も同時に選
択エツチングして電極（１９２）を形成し、目的のショ
ットキーバリアダイオード（１９６）を得る。
この製法によれば、Ｔｉ膜（１８８）及びＴｉＮ膜（１
９０）を連続的に堆積するので、Ｔｉ膜（１８Ｂ）がＴ
ｉＮ膜（１９０）により保護され、この結果、Ｔｉ膜（
１８８）の酸化が防止されて低比抵抗の良質なＴｉ５ｉ
ｚ膜（１８９）が形成できる。またアニール前において
はＴｉＮ膜（１９０）が０２で補強される。さらにアニ
ール時にはＮ２雰囲気中で行われるので、ＴｉＮ膜（１
９０）がさらにＮ２で補強される結果、バリアメタルで
あるＴｉＮ膜（１９０）のバリア性が改善される。従っ
て、低比抵抗で均一なショッＩ・キーバリアハイドφ８
を示すＴｉ５ｉｚ膜（１８９）　とバリア性に優れたバ
リアメタルのＴｉＮ膜（１９０）が形成でき、且つ工程
も単純化され、良好な特性を有するショットキーバリア
ダイオードを製造することができる。
１ ２ 〔発明の効果〕 第１の発明に係るラテラル型バイポーラトランジスタに
よれば、コレクタ領域及び工壽ツタ領域をその不純物濃
度ピークが基体表面近傍でなく、ベース領域となる基体
中に存するように形威して構成することにより、表面再
結合の影響を抑えて高いｈｏを得ると共に、酸化膜界面
の状態による表面再結合電流の変化を小さくし、バラツ
キのない安定したｈＦｙを得ることができる。
また、第２の発明に係るラテラル型バイポーラトランジ
スタの製法によれば、ベース領域となる半導体基体に、
対の開口を有する第１のマスクを介してラテラル方向に
沿うコレクタ領域及び工果ツタ領域を形威し、次いで、
第１のマスクの開口間隔より広い開口間隔をもつ第２の
マスクを介して夫々コレクタ領域及びエミッタ領域へ接
続する高濃度領域を形成することにより、ベース幅をリ
ソグラフィ技術の最小線幅まで小さくすることができ、
高いｆ丁が得られ、且つ高いｈＦＥが得られるラテラル
型バイポーラトランジスタを製造することができる。
また、第３の発明に係る高性能バイポーラＬＳＩの製法
によれば、共通の半導体基体上に各開口を同時に形威し
てなる共通マスクを形威し、この共通マスクの各開口を
通して同し条件で不純物を導入してラテラル型トランジ
スタのエミッタ領域コレクタ領域と、ショットキバリア
ダイオードのガードリング領域と、バーティカル型トラ
ンジスタのリンクベース領域（外部ベース領域と真性ベ
ース領域をつなぐ領域）を同時に形成することにより、
性能を悪化させることなく、製造工程数をを削減するこ
とができ、この種高性能バイポーラＬＳＩの製造を容易
にし、且つ歩留りの向上を図ることができる。
【図面の簡単な説明】
第１図は本発明に係るラテラル型バイポーラトランジス
タの一例を示す断面図、第２図及び第３図は夫々第１図
のＡ、−Ａ、線上及びＢ＋　　Ｂ＋線上の濃度プロファ
イル図、第４図は第１図のラテラル型バイポーラトラン
ジスタをＬＥＣｌ−ランジス夕と共に製造する場合の製
法例を示す製造工程図、第５図は本発明に係るラテラル
型バイポーラトランジスタ及びＬ　Ｅ　Ｃ）ランジスク
を有する半導体装置の他の例を示す断面図、第６図及び
第７図は第５図のＡｒ−Ａ、線上及び８２Ｂ２線上の濃
度プロワ１イル図、第８図は本発明に係るラテラル型バ
イポーラトランジスタの他の例を示す断面図、第９図Ａ
−Ｃはその製造工程図、第１０図Ａ−Ｅは本発明に係る
ラテラル型バイポーラトランジスタの製法の他の例を示
す製造工程図、第１１図Ａ−Ｃは本発明に係る高性能バ
イポーラＬＳＩの製法の例を示す製造工程図、第１２図
Ａ−Ｄは本発明に係る超高速バイポーラトランジスタの
製法例を示す製造工程図、第１３図Ａ−Ｃは本発明に係
るショットキバリアダイオードの製法例を示す製造工程
図、第１４図Ａ−Ｅは従来の選択形成法によるショット
キバリアダイオードの製法例を示す製造工程図、第１５
図Ａ及びＢは従来の非選択形成法によるショッＩ・キバ
リアダイオードの製法例を示す製造工程図、第１６図は
従来のラテラル型バイポーラトランジスタの例を示す断
面図、第１７図はその濃度プロファイル図、第１８図は
従来のラテラル型バイポーラトランジスタの他の例を示
す断面図、第１９図はその要部の拡大断面図、第２０図
は従来のガードリング付きショットキダイオードの断面
図、第２１図Ａ−Ｄは従来の超高速バイポーラトランジ
スタの製法例を示す製造工程図である。 （１）はシリコン基板、（６０）はベース領域、（６１
）ば工藁ツタ領域、（６２）はコレクタ領域、（６３）
　（６４）は高濃度Ｎ域、ＷＩｌはベース幅である。

Claims (1)

  1. 【特許請求の範囲】 １、半導体基体のラテラル方向にコレクタ領域、ベース
    領域及びエミッタ領域が形成され、 該コレクタ領域及びエミッタ領域の不純物濃度ピークが
    上記基体中に存して成る半導体装置。 ２、第１導電形のベース領域となる半導体基体に、対の
    開口を有する第１のマスクを介してラテラル方向に沿う
    第２導電形のコレクタ領域及びエミッタ領域を形成する
    工程、 上記第１のマスクの開口間隔より広い開口間隔をもつ第
    ２のマスクを介して夫々上記コレクタ領域及びエミッタ
    領域に接続する第２導電形の高濃度領域を形成する工程
    、 を有することを特徴とする半導体装置の製法。 ３、共通の半導体基体にラテラル型トランジスタとバー
    ティカル型トランジスタとガードリング付きシットキバ
    リアダイオードを有して成る半導体装置の製法において
    、 共通のマスクに同時形成された各開口を通じて同一の不
    純物を導入して、上記ラテラル型トランジスタのエミッ
    タ領域及びコレクタ領域と、上記ショットキバリアダイ
    オードのガードリング領域と、バーティカル型トランジ
    スタのリンクベース領域を同時に形成する工程を有する
    半導体装置の製法。
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