CN112397507B - 横向双扩散晶体管及其制造方法 - Google Patents

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Abstract

本申请提供了一种横向双扩散晶体及其制造方法，包括：衬底和位于衬底上部的漂移区；位于衬底表面上的多个场氧化层；位于漂移区上部相互隔开的第一N型阱区和P型阱区，以及与P型阱区相邻的第二N型阱区；位于衬底表面上的且覆盖部分P型阱区的第一栅氧层、第一多晶硅层、第二栅氧层和第二多晶硅层；分别位于第一N型阱区、P型阱区和第二N型阱区中的第一N+区域、第二N+区域和第三N+区域；以及位于P型阱区中的P+区域和第四N+区域，第四N+区域位于第二多晶硅层两侧，且位于P+区域和第三N+区域之间。该横向双扩散晶体管在漂移区的阱区中形成不同的P+区域和N+区域，使得器件的导通电流提高，且漏端电流得到控制。

Description

横向双扩散晶体管及其制造方法
技术领域
本发明涉及半导体技术领域，具体涉及一种横向双扩散晶体管及其制造方法。
背景技术
横向双扩散MOS(Lateral Double-Diffused MOSFET，LDMOS)晶体管作为功率场效应晶体管的一种，因具有热稳定性好、增益高、热阻低等优良特性，得到了广泛应用。对于LDMOS的性能要求也越来越高，尤其在UHV LDMOS(超高压横向双扩散晶体管)中更甚。衡量LDMOS性能的主要参数有导通电阻和击穿电压，在实际应用中，要求在满足Off-BV(关断击穿电压)足够高的前提下，尽量降低源漏导通电阻Rdson。
为了获得较高的Off-BV，常规的UHV LDMOS的漂移区很长，因此其导通电流较小。在目前的技术中，为了提高UHV LDMOS的导通电流，通常会在制造工艺中增加一到两层掩模板对结构进行优化，比如将漂移区的浓度做成有梯度差的，或者根据掩模板将场氧层厚度做成有梯度差的。这样虽然保证了在不增加器件面积且不降低Off-BV的前提下，提高了UHVLDMOS的导通电流，但增加了芯片的制造成本，复杂的制造工艺也使得制造周期变长，效率降低。
因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。
发明内容
为了解决上述技术问题，本发明提供了一种横向双扩散晶体管及其制造方法，可以在不增加器件面积且不改变场氧化层形状的同时，提升器件的导通电流，也不会降低器件的关断击穿电压，提供更为简洁的器件结构和制造工艺。
根据本发明第一方面，提供一种横向双扩散晶体管，其包括：
衬底和位于所述衬底上部的漂移区；
位于所述衬底表面上的多个场氧化层；
位于所述漂移区上部相互隔开的第一N型阱区和P型阱区，以及与所述P型阱区相邻的第二N型阱区；
位于所述衬底表面上的且覆盖部分所述P型阱区的第一栅氧层、第一多晶硅层、第二栅氧层和第二多晶硅层；
分别位于所述第一N型阱区、所述P型阱区和所述第二N型阱区中的第一N+区域、第二N+区域和第三N+区域；以及
位于所述P型阱区中的P+区域和第四N+区域，所述第四N+区域位于所述第二多晶硅层两侧，且位于所述P+区域和所述第三N+区域之间。
可选地，所述第二N型阱区位于所述P型阱区中，且与所述漂移区相连通。
可选地，所述横向双扩散晶体管内部包括串联的JFET和MOS管。
可选地，由位于所述横向双扩散晶体管端部的所述第一N型阱区中的第一N+区域引出所述横向双扩散晶体管的漏端，由位于所述第一N+区域和所述第二N+区域之间的所述第一多晶硅层引出所述横向双扩散晶体管的栅端，由所述第二N+区域引出所述横向双扩散晶体管的源端，由所述P+区域引出横向双扩散晶体管的体端。
可选地，所述JFET与所述横向双扩散晶体管共用漏端，所述JFET的源端由所述第三N+区域引出，所述JFET的栅端复用所述横向双扩散晶体管的体端。
可选地，所述第二多晶硅层位于所述P+区域和所述第三N+区域之间的所述P+区域的表面上，由所述第二多晶硅层引出所述MOS管的栅端；且一个所述第二多晶硅层两侧分别分布有一个第四N+区域，由位于所述P+区域和所述第二多晶硅层之间的所述第四N+区域引出所述MOS管的源端，由位于所述第二多晶硅层和所述第三N+区域之间的所述第四N+区域引出所述MOS管的漏端。
可选地，所述MOS管的源端与所述横向双扩散晶体管的源端连接，同时连接所述横向双扩散晶体管的体端，所述MOS管的漏端连接所述JFET的源端，所述MOS管的栅端与所述横向双扩散晶体管的栅端连接，由所述MOS管的栅端施加的电压控制所述JFET的电流通路。
可选地，所述MOS管导通时，所述横向双扩散晶体管和所述JFET的电流通路导通，所述MOS管截止时，所述JFET和所述横向双扩散晶体管的电流通路断开。
可选地，所述横向双扩散晶体管的漏端接供电电压，所述横向双扩散晶体管的源端接接地电压。
可选地，所述横向双扩散晶体管的漂移区为N型掺杂，所述MOS管为NMOS管。
根据本发明第二方面，提供一种横向双扩散晶体管的制造方法，包括：
提供衬底；
在所述衬底顶部形成漂移区；
在所述漂移区表面形成场氧化层和多晶硅层；
在所述漂移区中形成相互隔开的第一N型阱区和P型阱区，以及与所述P型阱区相邻的第二N型阱区；
分别在所述第一N型阱区、所述P型阱区和所述第二N型阱区中形成第一N+区域、第二N+区域和第三N+区域，并在所述P型阱区中形成P+区域和第四N+区域；以及
分别引出所述横向双扩散晶体管的源端、漏端、栅端和体端。
本发明的有益效果是：本发明实施例提供的横向双扩散晶体管及其制造方法，在原有LDMOS器件结构的基础上，在漂移区中增加了和P型阱区相邻的第二N型阱区，并在第二N型阱区中形成第三N+区域，而在P型阱区中形成了第四N+区域，从而改变了器件结构，在LDMOS器件中集成了MOSFET器件和JFET器件。在LDMOS导通状态下，MOSFET控制JFET导通形成附加的电流路径，使得器件的电流通路增加，导通时电流增加，提高驱动能力；同时第四N+区域的增加，使得在LDMOS器件的关断状态下，附加的电流路径随之关断，从而可以抑制器件关断状态下的漏电现象。LDMOS结构、NMOS结构和JFET结构内部互联形成电路组件，使得器件的结构简化。
进一步地，该器件及其制造方法在不改变器件面积的同时增加了器件的导通电流，同时节省了制造工艺，节约成本，提升制造效率和器件良率。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和图1b分别示出传统横向双扩散晶体管的简易结构图和截面结构示意图；
图2a示出根据本发明实施例的横向双扩散晶体管的截面结构示意图；
图2b示出根据图2a的横向双扩散晶体管中左半部分结构的放大截面示意图；
图3示出根据本发明实施例的横向双扩散晶体管的电路连接示意图。
图4a～图4e分别示出根据本发明实施例的横向双扩散晶体管的制造方法中各个阶段的截面结构示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1a和图1b分别示出传统横向双扩散晶体管的简易结构图和截面结构示意图，以下以N型横向双扩散晶体管为例介绍。
如图1a所示，LDMOS器件的A区域为其源区和体区，被周围的漂移区所包围。取FF’为截面，做出截面图如图1b所示。图1b中，传统的横向双扩散晶体管100包括衬底101、位于衬底101上部(或顶部)的漂移区102、位于漂移区102上部的依次隔开的N型阱区104、P型阱区103和N型阱区105，漂移区102为N型漂移区。在N型阱区104和N型阱区105中分别形成有N+区域111和N+区域115，由这两个N+区域引出LDMOS的漏端。P型阱区102中形成有相互间隔的N+区域112、P+区域113和N+区域114，由N+区域112和N+区域114引出LDMOS的源端，由P+区域113引出LDMOS的体端。在每个N+区域或P+区域两侧均形成有场氧化层，场氧化层位于衬底101表面上，隔开各个引出端。如图1b，在N+区域111左侧为场氧化层121，N+区域111和N+区域112之间为场氧化层122，类似的，该LDMOS还包括场氧化层123、场氧化层124、场氧化层125和场氧化层126。在场氧化层122和N+区域112之间还形成有位于衬底101表面上的栅氧层131，栅氧层131上方形成有多晶硅层132，由该多晶硅层132引出LDMOS的栅端。另外，在LDMOS的另一侧，在栅氧化层125和N+区域114之间形成有栅氧层133和多晶硅层134，由多晶硅层134引出栅端。
从图1b中得知，该LDMOS器件左右两端的结构对称，以P+区域113的中心为对称轴可以分为左右对称的两部分，位于LDMOS两侧部的N型阱区104和N型阱区105均可以视为第一N型阱区，它们内部的N+区域111和N+区域115均为第一N+区域，P型阱区103中的N+区域112和N+区域114均为第二N+区域，栅氧层131和栅氧层133均为第一栅氧层，多晶硅层132和多晶硅层134均为第一多晶硅层。
进一步地，P型阱区103对应图1a中的A区域，而N型阱区104和N型阱区105分别对应图1中的F和F’端。区域A是N型漂移区102包围P型阱区103的区域，为保证较高的Off-BV值，需要增大A区域的P型阱区103的曲率半径，使得电场减弱，因此体端引出的宽度较长，即P+区域113的宽度较宽。但是图1b中仅是为了更直观地提现P型阱区103内的结构，所以增加了P型阱区103在漂移区102中的宽度，但是在实际的器件中，漂移区102和P型阱区103的比例与图1a中相符，即A区域在F-F’区域中的比例为漂移区102和P型阱区103的实际比例。
现有技术中，为提升LDMOS器件的关断击穿电压，通常将第一多晶硅层132下方的场氧化层122制作为阶梯状的结构，这样需要使用多次掩模板和多次刻蚀工艺，器件制造复杂，基于此，本发明提供了一种优化的横向双扩散晶体管及其制造方法，通过对图1b示出的传统LDMOS器件的结构和制造工艺进行改进，在不增加器件面积的情况下提升器件的导通电流，有效的降低源漏导通电阻，并且能简化工艺流程，便于实现。
图2a示出根据本发明实施例的横向双扩散晶体管的截面结构示意图；图2b示出根据图2a的横向双扩散晶体管中左半部分结构的放大截面示意图。
参考图2a，本发明实施例提供的一种LDMOS器件，该横向双扩散晶体管200包括衬底201、漂移区202、第一N型阱区204、P型阱区203和第一N型阱区205。在第一N型阱区204和第一N型阱区205中分别形成有第一N+区域211和第一N+区域215，由这两个N+区域引出LDMOS的漏端。P型阱区202中形成有相互间隔的第二N+区域212、P+区域213和第二N+区域214，由第二N+区域212和第二N+区域214引出LDMOS的源端，由P+区域213引出LDMOS的体端。在每个N+区域或P+区域两侧还包括场氧化层，场氧化层位于衬底201表面上。如图2a，该LDMOS器件(横向双扩散晶体管200)包括场氧化层221、场氧化层222、场氧化层223、场氧化层224、场氧化层225和场氧化层226。还包括位于衬底201表面上的第一栅氧层231、第一多晶硅层232、第一栅氧层233和第一多晶硅层234，由该第一多晶硅层232和第一多晶硅层234引出LDMOS的栅端。此处提到的结构均与图1b示出的对应结构完全相同。
进一步地，本实施例的横向双扩散晶体管200在图1b的基础上还增加了第二N型阱区206，该第二N型阱区206位于P型阱区203中，且与漂移区202相连通，第二N型阱区206将P型阱区203分为两部分。在该第二N型阱区206中形成有第三N+区域218，同样的，该第三N+区域218也将P+区域213分隔开。在被分开的P型区域203的两个部分中，均形成有第四N+区域，在左右两侧的P+区域203中，均形成有两个第四N+区域，如图2a，P型阱区203中形成有第四N+区域216和第四N+区域217。并且，在左侧的P型阱区203的表面上形成有第二栅氧层235和第二多晶硅层236，在右侧的P型阱区203的表面上形成有第二栅氧层237和第二多晶硅层238。
本实施例的横向双扩散晶体管200的结构和图1b示出的横向双扩散晶体管100的结构尺寸相同，只是将原来体端P+区域和P型阱区进行了调整，通过插入N型阱区和N+区域改善了电流路径，所以，实际上，P+阱区203和漂移区202以及衬底201的尺寸均未发生改变，器件的面积不变。
进一步地，由于图2a示出的器件结构是左右对称的结构，因此只取出左半部分结构来进行器件结构的说明，如图2b所示，是由图2a中，以第二N型阱区206为界限分开后得到的放大结构图。
如图2b所示，该LDMOS器件包括衬底201、漂移区202、位于漂移区202上部的第一N型阱区204、P型阱区203和第二N型阱区206，第一N型阱区204顶部形成有第一N+区域211，其两侧形成有场氧化层221和场氧化层222，场氧化层222与第一栅氧层231相邻，且第一栅氧层231上的第一多晶硅层232覆盖部分P型阱区203，第二N型阱区206中形成有第三N+区域218，其两侧形成有场氧层227和场氧层228，在P型阱区203中，从第一N型阱区204一侧开始依次形成有第二N+区域212、P+区域213、第四N+区域216和第四N+区域217，第二N+区域212和P+区域213之间形成有场氧层223，第四N+区域216和第四N+区域217之间的P型阱区203的表面上形成有第二栅氧层235和第二多晶硅层236。由第一N+区域211引出横向双扩散晶体管200的漏端，由第一多晶硅层232引出横向双扩散晶体管200的栅端，由第二N+区域212引出横向双扩散晶体管200的源端，由P+区域213引出横向双扩散晶体管200的体端。
本实施例中，在P型阱区203中形成的第二N型阱区206以及第三N+区域218和第四N+区域216和第四N+区域217，使得该LDMOS器件中包含了串联的JFET(junction field-effect transistor，结型场效应晶体管)和MOS管。具体地，JFET与横向双扩散晶体管共用漏端，JFET的源端由第三N+区域218引出，JFET的栅端复用横向双扩散晶体管的体端。由第二多晶硅层236引出MOS管的栅端，由位于P+区域213和第二多晶硅层236之间的第四N+区域216引出MOS管的源端，由位于第二多晶硅层236和第三N+区域218之间的第四N+区域217引出MOS管的漏端。
该优化后的LDMOS器件对应的电路连接示意图如图3所示，如图3，原有的LDMOS与JFET并联，而JFET又与MOS管串联，从而形成两条电流通路，由MOS管控制JFET的电流通路的通断。
结合图2b和图3，MOS管的源端与横向双扩散晶体管200的源端连接，同时连接横向双扩散晶体管200的体端，MOS管的漏端连接JFET的源端，MOS管的栅端与横向双扩散晶体管200的栅端连接，JFET的漏端与LDMOS的漏端连接。所以，JFET与LDMOS共用第一N+区域211引出的漏端，JFET的源端连接的第三N+区域218与MOS管的漏端连接，即第四N+区域217与第三N+区域218通过外部连接，而第四N+区域216与P+区域213和第二N+区域212通过外部连接。由MOS管的栅端施加的电压控制JFET的电流通路，MOS管导通时，横向双扩散晶体管200和JFET的电流通路导通，MOS管截止时，JFET和横向双扩散晶体管200的电流通路断开。且，横向双扩散晶体管200的漏端接供电电压VIN，横向双扩散晶体管200的源端接接地电压GND。
进一步地，MOS管为NMOS，LDMOS为N型，JFET为N型。NMOS的栅极和原UHV LDMOS的栅极相连，且漏端接JFET的源端来控制这条电流通路。而JFET的夹断电压要小于NMOS的工作电压。当NMOS管的Vgs>Vth时，NMOS导通，UHV LDMOS导通，且NMOS导通将JFET路径开启，总电流由于具有并联关系而增加；当NMOS管的Vgs<Vth时，UHV LDMOS和NMOS均截止(或关断)，整个器件没有电流，避免了关闭状态下JFET产生漏电的情况。
因此，本发明实施例提出的优化的LDMOS的结构，既不需要增加器件面积，也不会降低Off-BV，更没有增加掩模版的使用数量，就在原有UHV LDMOS器件中，并联了一个JFET结构来提高器件的导通电流。同时，为了控制关闭或状态下JFET的漏电，在器件中又寄生一个MOS开关管用于控制JFET的电流路径。节约了制造成本，器件良率提升，电流增加，导通电阻降低，且关断击穿电压不变，提升了横向双扩散晶体管的可靠性。
以下结合附图介绍本发明实施例的横向双扩散晶体管的制造方法。
图4a～图4e分别示出根据本发明实施例的横向双扩散晶体管的制造方法中各个阶段的截面结构示意图。
首先，提供衬底；在衬底顶部形成漂移区。
如图4a，在N型掺杂的半导体衬底201如硅衬底中进行离子掺杂和扩散，形成具有一定离子浓度的第一掺杂类型的漂移区202，漂移区202的形成为常规步骤，不进行特别介绍。
然后，在漂移区表面形成场氧化层和多晶硅层。
如图4b，在衬底201表面(或漂移区202表面)上形成多个场氧化层，例如形成场氧化层221至场氧化层228，场氧化层的形成采用常规步骤，例如是热生长等。
如图4c，在漂移区202的表面上生成第一栅氧层231、第一栅氧层233、第二栅氧层235、第二栅氧层237，并在第一栅氧层231和第一栅氧层233的表面上形成第一多晶硅层232和第一多晶硅层234，并在第二栅氧层235和第二栅氧层237的表面上形成第二多晶硅层236和第二多晶硅层238。
其次，在漂移区中形成相互隔开的第一N型阱区和P型阱区，以及与P型阱区相邻的第二N型阱区。
如图4d所示，在漂移区202中形成第一N型阱区204、P型阱区203，并在P型阱区203中形成与之相邻的第二N型阱区206。例如，采用离子注入等形成掺杂区。
再次，分别在第一N型阱区、P型阱区和第二N型阱区中形成第一N+区域、第二N+区域和第三N+区域，并在P型阱区中形成P+区域和第四N+区域。
如图4e，分别在第一N型阱区204、P型阱区203和第二N型阱区206中形成第一N+区域211、第二N+区域212(第二N+区域214)和第三N+区域215，并在P型阱区203中形成P+区域213和第四N+区域216(以及第四N+区域217)。
最后，分别引出横向双扩散晶体管的源端、漏端、栅端和体端。
如图2a所示，根据上述实施例中的连接方式，分别引出源端、漏端、栅端和体端，例如，在各个N+区域和P+区域上，分别形成金属接触引出漏极电极、栅极电极和源极电极，形成本实施例最终的LDMOS器件。
本实施例的LDMOS的制造方法，仅通过常规的掺杂、注入等工艺即实现结构的改变，无需设置多层掩模板来改变场氧层结构，节省了工艺步骤，缩短了制造周期，提升了器件的制造效率，降低工艺成本。
虽然以上将实施例分开说明和阐述，但涉及部分共通之技术，在本领域普通技术人员看来，可以在实施例之间进行替换和整合，涉及其中一个实施例未明确记载的内容，则可参考有记载的另一个实施例。
应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (11)

1.一种横向双扩散晶体管，其中，包括：
衬底和位于所述衬底上部的漂移区；
位于所述衬底表面上的多个场氧化层；
位于所述漂移区上部相互隔开的第一N型阱区和P型阱区，以及与所述P型阱区相邻的第二N型阱区；
位于所述衬底表面上的且覆盖部分所述P型阱区的第一栅氧层、第一多晶硅层、第二栅氧层和第二多晶硅层；
分别位于所述第一N型阱区、所述P型阱区和所述第二N型阱区中的第一N+区域、第二N+区域和第三N+区域；以及
位于所述P型阱区中的P+区域和第四N+区域，所述第四N+区域位于所述第二多晶硅层两侧，且位于所述P+区域和所述第三N+区域之间。
2.根据权利要求1所述的横向双扩散晶体管，其中，所述第二N型阱区位于所述P型阱区中，且与所述漂移区相连通。
3.根据权利要求1所述的横向双扩散晶体管，其中，所述横向双扩散晶体管内部包括串联的JFET和MOS管。
4.根据权利要求3所述的横向双扩散晶体管，其中，由位于所述横向双扩散晶体管端部的所述第一N型阱区中的第一N+区域引出所述横向双扩散晶体管的漏端，由位于所述第一N+区域和所述第二N+区域之间的所述第一多晶硅层引出所述横向双扩散晶体管的栅端，由所述第二N+区域引出所述横向双扩散晶体管的源端，由所述P+区域引出横向双扩散晶体管的体端。
5.根据权利要求4所述的横向双扩散晶体管，其中，所述JFET与所述横向双扩散晶体管共用漏端，所述JFET的源端由所述第三N+区域引出，所述JFET的栅端复用所述横向双扩散晶体管的体端。
6.根据权利要求5所述的横向双扩散晶体管，其中，所述第二多晶硅层位于所述P+区域和所述第三N+区域之间的所述P+区域的表面上，由所述第二多晶硅层引出所述MOS管的栅端；且一个所述第二多晶硅层两侧分别分布有一个第四N+区域，由位于所述P+区域和所述第二多晶硅层之间的所述第四N+区域引出所述MOS管的源端，由位于所述第二多晶硅层和所述第三N+区域之间的所述第四N+区域引出所述MOS管的漏端。
7.根据权利要求6所述的横向双扩散晶体管，其中，所述MOS管的源端与所述横向双扩散晶体管的源端连接，同时连接所述横向双扩散晶体管的体端，所述MOS管的漏端连接所述JFET的源端，所述MOS管的栅端与所述横向双扩散晶体管的栅端连接，由所述MOS管的栅端施加的电压控制所述JFET的电流通路。
8.根据权利要求7所述的横向双扩散晶体管，其中，所述MOS管导通时，所述横向双扩散晶体管和所述JFET的电流通路导通，所述MOS管截止时，所述JFET和所述横向双扩散晶体管的电流通路断开。
9.根据权利要求7所述的横向双扩散晶体管，其中，所述横向双扩散晶体管的漏端接供电电压，所述横向双扩散晶体管的源端接接地电压。
10.根据权利要求3-9任一项所述的横向双扩散晶体管，其中，所述横向双扩散晶体管的漂移区为N型掺杂，所述MOS管为NMOS管。
11.一种横向双扩散晶体管的制造方法，其中，包括：
提供衬底；
在所述衬底顶部形成漂移区；
在所述漂移区表面形成场氧化层和多晶硅层；
在所述漂移区中形成相互隔开的第一N型阱区和P型阱区，以及与所述P型阱区相邻的第二N型阱区；
分别在所述第一N型阱区、所述P型阱区和所述第二N型阱区中形成第一N+区域、第二N+区域和第三N+区域，并在所述P型阱区中形成P+区域和第四N+区域；以及
分别引出所述横向双扩散晶体管的源端、漏端、栅端和体端。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113871456B (zh) * 2021-10-09 2023-07-04 上海华虹宏力半导体制造有限公司 Ldmos器件及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4329700A (en) * 1977-05-04 1982-05-11 Kabushiki Kaisha Daini Seikosha Semi-conductor inverter using complementary junction field effect transistor pair
EP0435331A2 (en) * 1989-12-28 1991-07-03 Sony Corporation Semiconductor device and a method of fabricating the same
US5146298A (en) * 1991-08-16 1992-09-08 Eklund Klas H Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor
EP2437288A1 (en) * 2009-10-28 2012-04-04 CSMC Technologies Fab1 Co., Ltd. Compatible vertical double diffused metal oxide semiconductor transistor and lateral double diffused metal oxide semiconductor transistor and manufacture method thereof
CN108321156A (zh) * 2017-12-27 2018-07-24 杰华特微电子（杭州）有限公司 一种半导体器件的静电防护方法及半导体器件
CN111192871A (zh) * 2020-01-06 2020-05-22 杰华特微电子（杭州）有限公司 用于静电防护的晶体管结构及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101848352B1 (ko) * 2012-02-28 2018-04-12 신니혼무센 가부시키가이샤 반도체 장치
CN105226101B (zh) * 2014-06-30 2018-04-10 无锡华润上华科技有限公司 结型场效应晶体管及其制造方法
US9460926B2 (en) * 2014-06-30 2016-10-04 Alpha And Omega Semiconductor Incorporated Forming JFET and LDMOS transistor in monolithic power integrated circuit using deep diffusion regions

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4329700A (en) * 1977-05-04 1982-05-11 Kabushiki Kaisha Daini Seikosha Semi-conductor inverter using complementary junction field effect transistor pair
EP0435331A2 (en) * 1989-12-28 1991-07-03 Sony Corporation Semiconductor device and a method of fabricating the same
US5146298A (en) * 1991-08-16 1992-09-08 Eklund Klas H Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor
EP2437288A1 (en) * 2009-10-28 2012-04-04 CSMC Technologies Fab1 Co., Ltd. Compatible vertical double diffused metal oxide semiconductor transistor and lateral double diffused metal oxide semiconductor transistor and manufacture method thereof
CN108321156A (zh) * 2017-12-27 2018-07-24 杰华特微电子（杭州）有限公司 一种半导体器件的静电防护方法及半导体器件
CN111192871A (zh) * 2020-01-06 2020-05-22 杰华特微电子（杭州）有限公司 用于静电防护的晶体管结构及其制造方法

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