CN111785634B - Ldmos器件及工艺方法 - Google Patents
Ldmos器件及工艺方法 Download PDFInfo
- Publication number
- CN111785634B CN111785634B CN202010608787.5A CN202010608787A CN111785634B CN 111785634 B CN111785634 B CN 111785634B CN 202010608787 A CN202010608787 A CN 202010608787A CN 111785634 B CN111785634 B CN 111785634B
- Authority
- CN
- China
- Prior art keywords
- region
- well region
- well
- conductivity type
- ldmos device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 66
- 230000008569 process Effects 0.000 title claims abstract description 49
- 238000002347 injection Methods 0.000 claims abstract description 60
- 239000007924 injection Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 210000000746 body region Anatomy 0.000 claims abstract description 35
- 238000002513 implantation Methods 0.000 claims abstract description 24
- 230000015556 catabolic process Effects 0.000 claims abstract description 14
- 238000000407 epitaxy Methods 0.000 claims abstract description 12
- 230000001360 synchronised effect Effects 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 229920005591 polysilicon Polymers 0.000 claims description 37
- 238000002955 isolation Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 125000001475 halogen functional group Chemical group 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 230000004048 modification Effects 0.000 abstract description 3
- 238000012986 modification Methods 0.000 abstract description 3
- 230000006872 improvement Effects 0.000 description 9
- 238000004088 simulation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 206010063385 Intellectualisation Diseases 0.000 description 1
- INQLNSVYIFCUML-QZTLEVGFSA-N [[(2r,3s,4r,5r)-5-(6-aminopurin-9-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [(2r,3s,4r,5r)-5-(4-carbamoyl-1,3-thiazol-2-yl)-3,4-dihydroxyoxolan-2-yl]methyl hydrogen phosphate Chemical compound NC(=O)C1=CSC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 INQLNSVYIFCUML-QZTLEVGFSA-N 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0882—Disposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种LDMOS器件，在衬底或者外延中具有体区以及漂移区；体区中包括重掺杂的掺杂区作为LDMOS器件的源区，所述漂移区中具有重掺杂的掺杂区作为LDMOS器件的漏区，所述漂移区中还具有第一阱区及第二阱区，所述第一阱区的注入范围不超过漂移区，所述第一阱区的注入深度大于漂移区；所述第二阱区，所述第二阱区的注入范围小于漂移区。本发明第一及第二阱区分别由低压CMOS的阱注入以及高压CMOS的阱注入同步注入完成，在漏端形成三次的叠加注入，提高漏端的掺杂浓度，降低器件的特征导通电阻RSP并提高击穿电压BV，本发明基于BCD工艺，在形成第一阱区及第二阱区时不需要额外的注入工艺，无需改动工艺。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种在BCD工艺中集成的LDMOS器件。本发明还涉及所述LDMOS器件的工艺方法。
背景技术
DMOS(Double-diffused MOS)由于具有耐高压，大电流驱动能力和极低功耗等特点，目前广泛应用在电源管理芯片中。在LDMOS(Lateral Double-diffused MOSFET，横向双扩散场效应晶体管)器件中，导通电阻是一个重要的指标。在BCD(Bipolar-CMOS-DMOS)工艺中，LDMOS虽然与CMOS集成在同一块芯片中，但由于高击穿电压BV(Breakdown Voltage)和低特征导通电阻RSP(Specific on-Resistance)之间存在矛盾/折中，往往无法满足开关管应用的要求。高压LDMOS既具有分立器件高压大电流特点，又吸取了低压集成电路高密度智能逻辑控制的优点，单芯片实现原来多个芯片才能完成的功能，大大缩小了面积，降低了成本，提高了能效，符合现代电力电子器件小型化、智能化、低能耗的发展方向。击穿电压和导通电阻是衡量高压LDMOS器件的关键参数。因此在获得相同击穿电压的情况下，应尽量降低RSP以提高产品的竞争力。
现有的一种LDMOS结构中，如图1所示，以最为常见的NLDMOS器件为例，图中101是P型衬底或者是P型外延，102是浅沟槽隔离(Shallow Trench Isolation，STI)，103是高压N型阱注入，104是LDMOS器件的漂移区注入，106是栅绝缘介质层，107是栅极多晶硅，108是P型体区(P阱)注入，109是栅极侧墙，110是N型重掺杂注入形成源/漏区。该器件包括了耐高压的漂移区注入104，此外为了改善器件的漏端电流集中效应，通常会在器件的漏端引入高压CMOS器件的阱注入103(在形成CMOS器件时同步打开窗口注入形成)。
上述的两种结构的LDMOS器件的击穿电压BV或者特征导通电阻RSP都不是很理想，还有进一步优化的空间。
发明内容
本发明所要解决的技术问题是提供一种LDMOS器件，具有较佳的击穿电压BV及低特征导通电阻RSP性能。
本发明所要解决的另一技术问题在于提供所述LDMOS器件的工艺方法。
为解决上述问题，本发明所述的一种LDMOS器件，在第一导电类型的衬底或者外延中具有第一导电类型的体区以及第二导电类型的漂移区；
在所述第一导电类型的衬底表面还具有多晶硅栅极结构，所述多晶硅栅极结构包括栅介质层、多晶硅栅极以及栅极侧墙，所述栅介质层位于所述衬底表面，将多晶硅栅极与衬底隔离，所述侧墙位于多晶硅栅极两侧；
所述多晶硅栅极结构位于所述第一导电类型的体区与第二导电类型的漂移区之间的衬底表面，且与分别位于其两侧的第一导电类型的体区和第二导电类型的漂移区均有重叠；所述多晶硅栅极下方的体区形成所述LDMOS器件的沟道区；
所述第一导电类型的体区中还包括重掺杂的第二导电类型掺杂区，作为LDMOS器件的源区，所述源区位于衬底表面处；
所述第二导电类型的漂移区中还具有重掺杂的第二导电类型掺杂区，作为LDMOS器件的漏区，所述漏区位于衬底表面处；
所述漂移区中还具有第二导电类型的第一阱区，所述第一阱区的注入范围不超过漂移区，所述第一阱区的注入深度大于漂移区；
所述体区及漂移区远离沟道区的外侧具有浅槽隔离结构；
所述漂移区中，还具有第二导电类型的第二阱区，所述第二阱区的注入范围小于漂移区。
进一步的改进是，所述位于半导体衬底或者外延中的第二导电类型的漂移区与第一导电类型的体区能够彼此间隔一段距离，或者是互相抵靠接触，或者是彼此交叠一段距离。
进一步的改进是，所述第一阱区借由BCD工艺高压CMOS的形成工艺中的第二导电类型阱注入时同步注入形成，只需同步打开第一阱区的窗口即可，不需要额外增加专门的注入工艺。
进一步的改进是，所述的第一阱区及第二阱区，靠沟道区一侧的端面之间间距设定为L2，定义当L2＞0时，表示第一阱区包住第二阱区，第二阱区靠沟道区一侧的端面不超过第一阱区；当L2＝0时，表示第一阱区与第二阱区注入区域沟道区一侧对齐；当L2＜0时，表示第二阱区的注入区域在沟道区一侧超过第一阱区。
进一步的改进是，无论L2处于何种情况，漂移区的注入范围始终大于第一阱区和第二阱区。
进一步的改进是，所述第二阱区借由BCD工艺低压CMOS的形成工艺中的第二导电类型阱注入时同步注入形成，只需同步打开第二阱区的窗口即可，不需要额外增加专门的注入工艺。
进一步的改进是，所述的第一导电类型的衬底或外延为硅衬底或者是硅外延层。
进一步的改进是，所述第二阱区的叠加注入能使漂移区一侧的第二导电类型掺杂浓度更高，使LDMOS器件具有更好的击穿电压-特征导通电阻特性。
进一步的改进是，所述的第一导电类型为P型，所述第二导电类型为N型；或者是所述第一导电类型为N型，所述第二导电类型为P型。
为解决上述问题，本发明提供所述的LDMOS器件的工艺方法，基于BCD工艺，在衬底上或者外延上形成低压CMOS器件、LDMOS器件以及高压CMOS器件；包含如下的工艺步骤：
步骤一，在第一导电类型的衬底或外延中形成浅沟槽隔离结构，依次选择性注入形成第一阱区、LDMOS器件的第二导电类型的漂移区、第二阱区；
步骤二，热氧化法生长分别形成高压区域CMOS/LDMOS的栅氧化层和低压区域CMOS的栅氧化层；沉积形成多晶硅层；光刻及刻蚀打开LDMOS器件的体区注入窗口，立即进行LDMOS器件的体区注入；
步骤三，再次刻蚀多晶硅层，形成低压CMOS器件、LDMOS器件以及高压CMOS器件的各个晶体管的多晶硅栅极；进行低压CMOS的LDD和Halo注入形成低压CMOS器件的LDD区；形成各个晶体管的栅极侧墙，并进行源漏高掺杂注入形成各个晶体管的源区及漏区。
进一步的改进是，所述步骤一中，第二导电类型的第一阱区与BCD工艺中的高压CMOS器件的第二导电类型的阱注入同步完成；第二导电类型的第二阱区与BCD工艺中的低压CMOS器件的第二导电类型的阱注入同步完成。
进一步的改进是，所述步骤一中，所述第一阱区与第二阱区靠LDMOS器件沟道区的一侧的端面之间间距为L2，当L2＞0时，表示第一阱区包住第二阱区，第二阱区靠沟道区一侧端面不超过第一阱区；当L2＝0时，表示第一阱区与第二阱区注入区域靠沟道区一侧对齐；当L2＜0时，表示第二阱区的注入区域在沟道区一侧端面超过第一阱区。
进一步的改进是，无论L2为何种情况，漂移区的注入范围均大于第一阱区及第二阱区的注入范围。
进一步的改进是，所述步骤二中，光刻胶打开LDMOS器件体区注入窗口，向下刻蚀多晶硅层及栅氧化层，露出衬底或者外延，然后第一导电类型的离子注入掺杂形成LDMOS器件的体区。
本发明所述的LDMOS器件，在漏端包含有漂移区，以及第一、第二阱区，其中漂移区由专属的注入形成，第一及第二阱区分别由低压CMOS的阱注入以及高压CMOS的阱注入同步注入完成，在漏端形成三次的叠加注入，提高漏端的掺杂浓度，降低器件的特征导通电阻RSP并提高击穿电压BV，本发明基于BCD工艺，在形成第一阱区及第二阱区时不需要额外的注入工艺，对工艺无需改动。
附图说明
图1是传统的LDMOS器件剖面图。
图2是本发明提供的LDMOS器件剖面图。
图3-5是本发明制造图3所示结构的工艺步骤示意图。
图6是本发明与传统器件结构的线性漏端电流仿真效果曲线对比图。
图7是本发明与传统器件结构的击穿电压仿真效果曲线对比图。
图8是本发明工艺步骤流程图。
附图标记说明
101—衬底/外延层，102—浅沟槽隔离(Shallow Trench Isolation，STI)，103—第一阱区，104—LDMOS器件的漂移区，105—第二阱区，106、111—栅绝缘介质层，107—多晶硅，108—体区，109—栅极侧墙，110—重掺杂注入，112—LDD，501—牺牲氧化层，502—光刻胶。
具体实施方式
以下就本发明所述的技术方案做具体说明，在以下的实施例中，本发明均以最为常见及应用最广的N型LDMOS器件为例做说明，即，本实施例中第一导电类型定义为P型，第二导电类型定义为N型。在其他相反的实施例中可以将第一导电类型定义为N型，第二导电类型定义为P型，直接替换即可，本发明不再对此做进一步的具体说明。
本发明所述的一种LDMOS器件，如图2所示，在P型的衬底或者外延101中具有P型的体区108以及N型的漂移区104；
在所述P型的衬底表面还具有多晶硅栅极结构，所述多晶硅栅极结构包括栅介质层106、多晶硅栅极107以及栅极侧墙109，所述栅介质层位于所述衬底表面，将多晶硅栅极与衬底隔离，所述侧墙位于多晶硅栅极两侧.
所述多晶硅栅极结构位于所述P型体区与N型的漂移区之间的衬底表面，且与分别位于其两侧的体区108和漂移区104均有重叠；所述多晶硅栅极下方的部分体区108形成所述LDMOS器件的沟道区。所述漂移区104与体区108之间可以分离间隔、或接触抵靠或者是交叠一部分。
所述体区中还包括重掺杂的N型掺杂区110，作为LDMOS器件的源区，所述源区位于衬底表面处。
所述漂移区中还具有重掺杂的N型掺杂区110，作为LDMOS器件的漏区，所述漏区位于衬底表面处。
所述漂移区中还具有N型的第一阱区103，所述第一阱区的注入范围不超过漂移区104，所述第一阱区的注入深度大于漂移区
所述体区108及漂移区104远离沟道区的外侧具有STI浅槽隔离结构102。
所述漂移区中，还具有N型的第二阱区105，所述第二阱区的注入范围小于漂移区104。漂移区104的注入范围始终超过第一阱区103和第二阱区105，即第一阱区103和第二阱区105均包含于漂移区104范围之内。
所述第一阱区103借由BCD工艺高压CMOS的形成工艺中PMOS的N型阱注入时同步注入形成，只需同步打开第一阱区的窗口即可，不需要额外增加专门的注入工艺。
所述的第一阱区103及第二阱区105，靠沟道区一侧的端面之间间距设定为L2，定义当L2＞0时，表示第一阱区包住第二阱区，第二阱区靠沟道区一侧的端面不超过第一阱区；当L2＝0时，表示第一阱区与第二阱区注入区域沟道区一侧对齐；当L2＜0时，表示第二阱区的注入区域在沟道区一侧超过第一阱区。
所述第二阱区105借由BCD工艺低压CMOSD形成工艺中PMOS的N型阱注入时同步注入形成，只需同步打开第二阱区的窗口即可，不需要额外增加专门的注入工艺。
本发明结构通过所述第二阱区105的叠加注入能使漂移区104一侧的N型掺杂浓度更高，使LDMOS器件具有更好的击穿电压-特征导通电阻特性。
为解决上述问题，本发明提供所述的LDMOS器件的工艺方法，基于BCD工艺，在衬底上或者外延上形成低压CMOS器件、LDMOS器件以及高压CMOS器件；包含如下的工艺步骤：
步骤一，如图3所示，在第一导电类型的衬底或外延中形成浅沟槽隔离结构，依次选择性注入形成第一阱区、LDMOS器件的第二导电类型的漂移区、第二阱区。N型的第一阱区与BCD工艺中的高压CMOS器件PMOS的N型阱注入同步完成；第二阱区与BCD工艺中的低压CMOS器件PMOS的N型阱注入同步完成。因此，第一阱区和第二阱区的形成都无需增加额外的工艺步骤，只需在高压CMOS和低压CMOS工艺时同步对应打开LDMOS区域第一、第二阱区的注入窗口即可。
所述第一阱区与第二阱区靠LDMOS器件沟道区的一侧的端面之间间距为L2，当L2＞0时，表示第一阱区包住第二阱区，第二阱区靠沟道区一侧端面不超过第一阱区；当L2＝0时，表示第一阱区与第二阱区注入区域靠沟道区一侧对齐；当L2＜0时，表示第二阱区的注入区域在沟道区一侧端面超过第一阱区。
无论L2为何种情况，漂移区的注入范围均大于第一阱区及第二阱区的注入范围。
步骤二，热氧化法生长分别形成高压区域CMOS/LDMOS的栅氧化层和低压区域CMOS的栅氧化层；沉积形成多晶硅层；光刻及刻蚀打开LDMOS器件的体区注入窗口，立即进行LDMOS器件的体区注入，形成体区108。
步骤三，再次刻蚀多晶硅层，形成低压CMOS器件、LDMOS器件以及高压CMOS器件的各个晶体管的多晶硅栅极；进行低压CMOS的LDD和Halo注入形成低压CMOS器件的LDD区；形成各个晶体管的栅极侧墙，并进行源漏高掺杂注入形成各个晶体管的源区及漏区。
至此，本发明所述的LDMOS器件结构制作完成，本发明工艺基于BCD工艺，增加了LDMOS漂移区的掺杂浓度而无需增加额外的工艺步骤，不增加工艺成本。
如图6及图7的TCAD仿真显示，图6是漏端电流的仿真曲线，从其曲线可以看出，本发明在相同电压等参数的情况下，电流大于传统器件，证明了其导通电阻Rsp得到降低，图7是击穿电压BV的仿真曲线。本发明的LDMOS结构的Rsp降低了4％，并且击穿电压BV提高了约0.6V，改善了该器件的BV-Rsp特性。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (14)
1.一种LDMOS器件，在第一导电类型的衬底或者外延中具有第一导电类型的体区以及第二导电类型的漂移区；
在所述第一导电类型的衬底表面还具有多晶硅栅极结构，所述多晶硅栅极结构包括栅介质层、多晶硅栅极以及栅极侧墙，所述栅介质层位于所述衬底表面，将多晶硅栅极与衬底隔离，所述侧墙位于多晶硅栅极两侧；
所述多晶硅栅极结构位于所述第一导电类型的体区与第二导电类型的漂移区之间的衬底表面，且与分别位于其两侧的第一导电类型的体区和第二导电类型的漂移区均有重叠；所述多晶硅栅极下方的体区形成所述LDMOS器件的沟道区；
所述第一导电类型的体区中还包括重掺杂的第二导电类型掺杂区，作为LDMOS器件的源区，所述源区位于衬底表面处；
所述第二导电类型的漂移区中还具有重掺杂的第二导电类型掺杂区，作为LDMOS器件的漏区，所述漏区位于衬底表面处；
所述漂移区中还具有第二导电类型的第一阱区，所述第一阱区的注入范围不超过漂移区，所述第一阱区的注入深度大于漂移区；
所述体区及漂移区远离沟道区的外侧具有浅槽隔离结构；
其特征在于：所述漂移区中，还具有第二导电类型的第二阱区，所述第二阱区的注入范围小于漂移区，第二阱区的深度位于漏区与漂移区之间，即第二阱区的深度超过漏区但不超过漂移区。
2.如权利要求1所述的LDMOS器件，其特征在于：位于半导体衬底或者外延中的第二导电类型的漂移区与第一导电类型的体区能够彼此间隔一段距离，或者是互相抵靠接触，或者是彼此交叠一段距离。
3.如权利要求1所述的LDMOS器件，其特征在于：所述第一阱区借由BCD工艺高压CMOS的形成工艺中的第二导电类型阱注入时同步注入形成，只需同步打开第一阱区的窗口即可，不需要额外增加专门的注入工艺。
4.如权利要求1所述的LDMOS器件，其特征在于：所述的第一阱区及第二阱区，靠沟道区一侧的端面之间间距设定为L2，定义当L2＞0时，表示第一阱区包住第二阱区，第二阱区靠沟道区一侧的端面不超过第一阱区；当L2=0时，表示第一阱区与第二阱区注入区域沟道区一侧对齐；当L2＜0时，表示第二阱区的注入区域在沟道区一侧超过第一阱区。
5.如权利要求4所述的LDMOS器件，其特征在于：无论L2处于何种情况，漂移区的注入范围始终大于第一阱区和第二阱区。
6.如权利要求4所述的LDMOS器件，其特征在于：所述第二阱区借由BCD工艺低压CMOS的形成工艺中的第二导电类型阱注入时同步注入形成，只需同步打开第二阱区的窗口即可，不需要额外增加专门的注入工艺。
7.如权利要求1所述的LDMOS器件，其特征在于：所述的第一导电类型的衬底或外延为硅衬底或者是硅外延层。
8.如权利要求1所述的LDMOS器件，其特征在于：所述第二阱区的叠加注入能使漂移区一侧的第二导电类型掺杂浓度更高，使LDMOS器件具有更好的击穿电压-特征导通电阻特性。
9.如权利要求1～8项任一项所述的LDMOS器件，其特征在于：所述的第一导电类型为P型，所述第二导电类型为N型；或者是所述第一导电类型为N型，所述第二导电类型为P型。
10.制造如权利要求1所述的LDMOS器件的工艺方法，其特征在于：基于BCD工艺，在衬底上或者外延上形成低压CMOS器件、LDMOS器件以及高压CMOS器件；包含如下的工艺步骤：
步骤一，在第一导电类型的衬底或外延中形成浅沟槽隔离结构，依次选择性注入形成第一阱区、LDMOS器件的第二导电类型的漂移区、第二阱区；
步骤二，热氧化法生长分别形成高压区域CMOS/LDMOS的栅氧化层和低压区域CMOS的栅氧化层；沉积形成多晶硅层；光刻及刻蚀打开LDMOS器件的体区注入窗口，立即进行LDMOS器件的体区注入；
步骤三，再次刻蚀多晶硅层，形成低压CMOS器件、LDMOS器件以及高压CMOS器件的各个晶体管的多晶硅栅极；进行低压CMOS的LDD和Halo注入形成低压CMOS器件的LDD区；形成各个晶体管的栅极侧墙，并进行源漏高掺杂注入形成各个晶体管的源区及漏区。
11.如权利要求10所述的LDMOS器件的工艺方法，其特征在于：所述步骤一中，第二导电类型的第一阱区与BCD工艺中的高压CMOS器件的第二导电类型的阱注入同步完成；第二导电类型的第二阱区与BCD工艺中的低压CMOS器件的第二导电类型的阱注入同步完成。
12.如权利要求10所述的LDMOS器件的工艺方法，其特征在于：所述步骤一中，所述第一阱区与第二阱区靠LDMOS器件沟道区的一侧的端面之间间距为L2，当L2＞0时，表示第一阱区包住第二阱区，第二阱区靠沟道区一侧端面不超过第一阱区；当L2=0时，表示第一阱区与第二阱区注入区域靠沟道区一侧对齐；当L2＜0时，表示第二阱区的注入区域在沟道区一侧端面超过第一阱区。
13.如权利要求12所述的LDMOS器件的工艺方法，其特征在于：无论L2为何种情况，漂移区的注入范围均大于第一阱区及第二阱区的注入范围。
14.如权利要求10所述的LDMOS器件的工艺方法，其特征在于：所述步骤二中，光刻胶打开LDMOS器件体区注入窗口，向下刻蚀多晶硅层及栅氧化层，露出衬底或者外延，然后第一导电类型的离子注入掺杂形成LDMOS器件的体区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010608787.5A CN111785634B (zh) | 2020-06-30 | 2020-06-30 | Ldmos器件及工艺方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010608787.5A CN111785634B (zh) | 2020-06-30 | 2020-06-30 | Ldmos器件及工艺方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111785634A CN111785634A (zh) | 2020-10-16 |
| CN111785634B true CN111785634B (zh) | 2024-03-15 |
Family
ID=72759942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010608787.5A Active CN111785634B (zh) | 2020-06-30 | 2020-06-30 | Ldmos器件及工艺方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111785634B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114420760B (zh) * | 2022-03-28 | 2022-05-31 | 北京芯可鉴科技有限公司 | 横向双扩散场效应晶体管、制作方法、芯片及电路 |
| CN118231413B (zh) * | 2024-05-24 | 2024-08-06 | 杭州积海半导体有限公司 | Pdsoi晶体管及其制造方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275961A (en) * | 1990-11-23 | 1994-01-04 | Texas Instruments Incorporated | Method of forming insulated gate field-effect transistors |
| US5648288A (en) * | 1992-03-20 | 1997-07-15 | Siliconix Incorporated | Threshold adjustment in field effect semiconductor devices |
| CN101218682A (zh) * | 2005-07-13 | 2008-07-09 | Nxp股份有限公司 | Ldmos晶体管 |
| CN101599462A (zh) * | 2009-06-13 | 2009-12-09 | 无锡中微爱芯电子有限公司 | 基于薄外延的高低压器件生产方法 |
| CN101777582A (zh) * | 2010-01-12 | 2010-07-14 | 上海宏力半导体制造有限公司 | 一种可提高栅氧可靠性的ldmos器件及其制造方法 |
| CN103426881A (zh) * | 2012-05-15 | 2013-12-04 | 北大方正集团有限公司 | 一种bcd集成器件及其制造方法 |
| CN104716187A (zh) * | 2015-02-15 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
| CN105336736A (zh) * | 2015-10-21 | 2016-02-17 | 杭州士兰微电子股份有限公司 | Bcd器件及其制造方法 |
| CN109148589A (zh) * | 2018-08-28 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 高压ldmos器件制作工艺方法及高压ldmos器件 |
| CN109216352A (zh) * | 2018-09-13 | 2019-01-15 | 电子科技大学 | 一种bcd半导体集成器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7220633B2 (en) * | 2003-11-13 | 2007-05-22 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused MOSFET |
| JP4703196B2 (ja) * | 2005-01-18 | 2011-06-15 | 株式会社東芝 | 半導体装置 |
-
2020
- 2020-06-30 CN CN202010608787.5A patent/CN111785634B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275961A (en) * | 1990-11-23 | 1994-01-04 | Texas Instruments Incorporated | Method of forming insulated gate field-effect transistors |
| US5648288A (en) * | 1992-03-20 | 1997-07-15 | Siliconix Incorporated | Threshold adjustment in field effect semiconductor devices |
| CN101218682A (zh) * | 2005-07-13 | 2008-07-09 | Nxp股份有限公司 | Ldmos晶体管 |
| CN101599462A (zh) * | 2009-06-13 | 2009-12-09 | 无锡中微爱芯电子有限公司 | 基于薄外延的高低压器件生产方法 |
| CN101777582A (zh) * | 2010-01-12 | 2010-07-14 | 上海宏力半导体制造有限公司 | 一种可提高栅氧可靠性的ldmos器件及其制造方法 |
| CN103426881A (zh) * | 2012-05-15 | 2013-12-04 | 北大方正集团有限公司 | 一种bcd集成器件及其制造方法 |
| CN104716187A (zh) * | 2015-02-15 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
| CN105336736A (zh) * | 2015-10-21 | 2016-02-17 | 杭州士兰微电子股份有限公司 | Bcd器件及其制造方法 |
| CN109148589A (zh) * | 2018-08-28 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 高压ldmos器件制作工艺方法及高压ldmos器件 |
| CN109216352A (zh) * | 2018-09-13 | 2019-01-15 | 电子科技大学 | 一种bcd半导体集成器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111785634A (zh) | 2020-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0167273B1 (ko) | 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법 | |
| US7345341B2 (en) | High voltage semiconductor devices and methods for fabricating the same | |
| US10573645B2 (en) | Integrated semiconductor device and method for manufacturing the same | |
| US11004971B2 (en) | LDMOS transistor with gate structure having alternating regions of wider and narrower spacing to a body region | |
| CN110391293A (zh) | Ldmosfet器件及其制造方法 | |
| KR20100064263A (ko) | 반도체 소자 및 이의 제조 방법 | |
| CN112117332B (zh) | Ldmos器件及工艺方法 | |
| CN108807541B (zh) | 一种具有交错叉指式排列的浅槽隔离结构横向半导体器件 | |
| KR20080106341A (ko) | 드레인 확장 반도체 장치 및 대칭 드레인 확장 반도체 장치를 제조하는 방법 | |
| CN111785634B (zh) | Ldmos器件及工艺方法 | |
| CN104377244A (zh) | 一种降低ldmos导通电阻的器件结构 | |
| CN111063737A (zh) | Ldmos器件及工艺方法 | |
| KR20060006171A (ko) | 고주파용 모오스 트랜지스터, 이의 형성 방법 및 반도체장치의 제조 방법 | |
| CN109830538B (zh) | Ldmos器件及其制造方法 | |
| CN110767551A (zh) | Ldmos器件及其制作方法及调节其电性参数的方法 | |
| CN111785774B (zh) | Bcd工艺中cmos器件及其制造方法 | |
| KR20110078621A (ko) | 반도체 소자 및 그 제조 방법 | |
| CN111696984B (zh) | 半导体器件及其制作方法 | |
| CN104576732A (zh) | 一种寄生FinFET的横向双扩散半导体器件 | |
| CN108091695B (zh) | 垂直双扩散场效应晶体管及其制作方法 | |
| CN115719759A (zh) | Ldmos器件及工艺方法 | |
| CN112635330A (zh) | Ldmos器件制作方法、ldmos器件和终端设备 | |
| CN107275333B (zh) | Sonos非挥发性存储器工艺中的dmos器件及制造方法 | |
| CN108666363B (zh) | Ldmos器件及其制造方法 | |
| CN112309853A (zh) | 屏蔽栅极沟槽结构的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |