CN104716187A - 射频ldmos器件及工艺方法 - Google Patents
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Abstract
本发明公开了一种射频LDMOS器件，在P型衬底上的P型外延中具有体区及轻掺杂漂移区，外延上具有多晶硅栅极及法拉第盾结构。轻掺杂漂移区中具有所述LDMOS器件的漏区；所述P型体区与轻掺杂漂移区之间的硅表面具有栅氧化层及覆盖在栅氧化层之上的多晶硅栅极；在P型体区远离轻掺杂漂移区的一侧具有穿通外延层且其底部位于P型衬底的钨塞，钨塞上端连接所述重掺杂P型区；所述靠漏区的轻掺杂漂移区中还具有第二漂移区，第二漂移区中还包含有一P型注入区，所述的漏区位于该P型注入区中。本发明还公开了所述的射频LDMOS器件的工艺方法。
Description
技术领域
本发明涉及半导体领域，特别是指一种射频LDMOS器件，本发明还涉及所述射频LDMOS器件的工艺方法。
背景技术
在3G通讯领域越来越多的要求更大功率的射频器件的开发。射频LDMOS(LDMOS：Laterally Diffused Metal Oxide Semiconductor)，由于其具有线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好、易于和MOS工艺集成等优点，并且其价格远低于砷化镓器件，是一种非常具有竞争力的功率器件，被广泛用于以及无线广播与核磁共振、GSM、PCS、W-CDMA基站的功率放大器、手提式无线基站功率放大中，其应用频率为900MHz～3.8GHz。如今，射频LDMOS比双极型晶体管以及GaAs器件更受欢迎。
目前常规的射频LDMOS的结构如图1所示，图中包含P型衬底101，P型外延102，体区11，轻掺杂漂移区12，多晶硅栅极15，多晶硅栅极15之上还具有法拉第盾17。这种结构在漏端21有轻掺杂的漂移区12(LDD)，从而使其具有较大的击穿电压(BV)，同时由于其漂移区浓度较淡，使其具有较大的导通电阻(Rdson)。法拉第盾17的作用是降低反馈的栅漏电容(Cgd)，同时由于其在应用中处于零电位，可以起到场版的作用，降低表面电场，从而增大器件的击穿电压，并且能够起到抑制热载流子注入的作用。
对于应用于通讯基站的2.1GHz射频LDMOS器件来说，在直流特性方面，要求一定的击穿电压BV、较小的导通电阻Rdson和较高的饱和电流Idsat。较高的击穿电压BV有助于保证器件在实际工作时的稳定性，如工作电压为28V的射频LDMOS器件，其击穿电压需要达到60V以上。而导通电阻Rdson则会直接影响到器件射频特性，如增益与效率等特性。较高的饱和电流Idsat有助于获得更高的单位面积功率，是衡量器件性能非常重要的一个参数。为获得良好的射频性能，要求其输入电容Cgs和输出电容Cds也要尽可能小，减少寄生电容对器件增益与效率的影响。同时，对输出电容Cds的线性度(Vd＝0V时的电容与Vd＝28V时电容之比值，越小越好)要求较高，有助于获得更高的输出功率，这一点对2.1GHz的射频LDMOS器件来说尤为重要。
发明内容
本发明所要解决的技术问题是提供一种射频LDMOS器件，具有较高的输出电容Cds线性度，及导通饱和电流。
本发明所要解决的另一技术问题是提供所述射频LDMOS器件的工艺方法。
为解决上述问题，本发明所述的射频LDMOS器件，在P型衬底上具有P型外延，所述P型外延中具有P型体区，一重掺杂P型区和射频LDMOS器件的源区位于所述P型体区中；所述P型外延中还具有轻掺杂漂移区，轻掺杂漂移区中具有所述LDMOS器件的漏区；所述P型体区与轻掺杂漂移区之间的硅表面具有栅氧化层及覆盖在栅氧化层之上的多晶硅栅极；多晶硅栅极及靠近多晶硅栅极的轻掺杂漂移区之上覆盖氧化层，氧化层上具有法拉第盾；在P型体区远离轻掺杂漂移区的一侧具有穿通外延层且其底部位于P型衬底的钨塞，钨塞上端连接所述重掺杂P型区；
所述靠漏区的轻掺杂漂移区中还具有第二漂移区，第二漂移区中还包含有一P型注入区，所述的漏区位于该P型注入区中。
进一步地，所述第二漂移区距离栅氧化层1～2.4μm，第二漂移区的深度大于轻掺杂漂移区。
进一步地，所述P型注入区距离栅氧化层2.6～3μm，其深度大于漏区，小于第二漂移区。
为解决上述问题，本发明所述的射频LDMOS器件的工艺方法，包含如下工艺步骤：
第1步，在P型硅衬底上生长P型外延层；
第2步，利用光刻胶定义出轻掺杂漂移区，进行轻掺杂漂移区的离子注入；
第3步，通过光刻定义，在靠近漏端的位置进行第二漂移区的注入；
第4步，通过光刻定义，在靠近漏端的位置进行P型注入区的注入；
第5步，利用光刻胶定义出P型体区，进行离子注入并高温推进；
第6步，淀积栅氧及多晶硅并刻蚀，形成多晶硅栅极；
第7步，光刻胶定义出源区及漏区，进行源区及漏区的离子注入；再定义出重掺杂P型区，在P型体区中进行离子注入形成重掺杂P型区；
第8步，淀积氧化硅层及金属层，并刻蚀形成法拉第盾；
第9步，制作钨塞。
进一步地，所述第2步中，N型轻掺杂漂移区的注入杂质为磷或砷，注入能量50～300KeV，注入剂量为5x1011～5x1012cm-2。
进一步地，所述第3步中，第二漂移区距离栅氧化层1～2.4μm，注入杂质为磷或砷，注入能量为100～2000KeV，注入剂量为1x1012～1x1013cm-2。
进一步地，所述第4步中，P型注入区距离栅氧2.6～3μm,注入杂质为硼或氟化硼，注入能量为30～100KeV，注入剂量为5x1012～5x1014cm-2。
本发明所述的射频LDMOS器件及工艺方法，通过在N型漂移区增加一次N型注入，在保证器件的击穿电压的情况下，来降低2.1GHz器件的输出电容Cds，改善其输出电容Cds的线性度。同时，在漏端采用P型注入，通过对漂移区的空穴注入来增加导通时的饱和电流。
附图说明
图1是传统射频LDMOS器件的结构示意图。
图2～10是本发明工艺步骤示意图。
图11～12是本发明与传统LDMOS的仿真对比图。
图13是本发明工艺步骤流程图。
附图标记说明
101是P型衬底，102是P型外延层，11是P型体区，12是均匀轻掺杂漂移区，13是钨塞，14是栅氧，15是多晶硅栅极，16是氧化层，17是法拉第盾，21是漏区，22是重掺杂P型区，23是源区，24是第二漂移区，25是P型注入区，a、b是距离。
具体实施方式
本发明所述的射频LDMOS器件，如图10所示，在P型衬底101上具有P型外延102，所述P型外延102中具有P型体区11，一重掺杂P型区22和射频LDMOS器件的源区23位于所述P型体区11中；所述P型外延102中还具有轻掺杂漂移区12，轻掺杂漂移区12中具有所述LDMOS器件的漏区21；所述P型体区11与轻掺杂漂移区12之间的硅表面具有栅氧化层14及覆盖在栅氧化层14之上的多晶硅栅极15；多晶硅栅极15及靠近多晶硅栅极的轻掺杂漂移区12之上覆盖氧化层16，氧化层16上具有法拉第盾17；在P型体区11远离轻掺杂漂移区12的一侧具有穿通外延层102且其底部位于P型衬底101的钨塞13，钨塞13上端连接所述重掺杂P型区22。
所述靠漏区21的轻掺杂漂移区12中还具有第二漂移区24，第二漂移区24离栅氧化层14的距离a为1～2.4μm，第二漂移区24的深度大于轻掺杂漂移区12。第二漂移区24中还包含有一P型注入区25，所述的漏区21位于该P型注入区中25，P型注入区25离栅氧化层14的距离b为2.6～3μm，其深度大于漏区，小于第二漂移区。
本发明所述的射频LDMOS器件的工艺方法，现列举一实施例，包含如下工艺步骤：
第1步，如图2所示，采用外延生长工艺，在P型重掺杂的衬底101上生长P型外延层101。
第2步，如图3所示，利用光刻胶定义出轻掺杂漂移区，进行轻掺杂漂移区12的离子注入；N型轻掺杂漂移区12的注入杂质为磷或砷，注入能量50～300KeV，注入剂量为5x1011～5x1012cm-2。
第3步，通过光刻定义，在靠近漏端的位置进行第二漂移区的注入。第二漂移区24距离栅氧化层的位置1～2.4μm，注入杂质为磷或砷，注入能量为100～600KeV，注入剂量为1x1012～1x1013cm-2。如图4所示。
第4步，如图5所示，通过光刻定义，在靠近漏端的位置进行P型注入区25的注入。P型注入区25距离栅氧2.6～3μm,注入杂质为硼或氟化硼，注入能量为30～100KeV，注入剂量为5x1012～5x1014cm-2。
第5步，如图6所示，利用光刻胶定义出P型体区11，进行离子注入并高温推进。P型体区11的掺杂杂质为硼，注入能量为30～300KeV，注入剂量为1x1012～2x1014cm-2。
第6步，淀积栅氧14及多晶硅并刻蚀，形成多晶硅栅极15。如图7所示。
第7步，如图8所示，光刻胶定义出源区及漏区，进行源区及漏区的离子注入。源区23及漏区21均为重掺杂的N型区，注入杂质为磷或砷，注入能量≤200KeV，注入剂量为1x1013～1x1016cm-2；再定义出重掺杂P型区22，在P型体区11中进行离子注入形成重掺杂P型区22。重掺杂P型区22注入杂质为硼或二氟化硼，注入能量≤100KeV，注入剂量为1x1013～1x1016cm-2。
第8步，如图9所示，淀积氧化硅层16及金属层，并刻蚀形成法拉第盾17。
第9步，制作钨塞，器件最终形成如图10所示。
本发明的射频LDMNOS器件结构主要是通过在N型漂移区12增加一次N型注入，在保证器件的击穿电压的情况下，来降低2.1GHz器件的输出电容Cds，改善其输出电容Cds的线性度，将电场由器件表面引入器件内部，如图11及图12所示。同时，在漏端采用P型注入，通过对漂移区的空穴注入来增加导通时的饱和电流，减小器件的导通电阻。该方法主要是通过引入靠近漏端位置的P型注入区25，因为它的掺杂体浓度小于漏区21，因此它和第二偏移区24在零偏压时就可以形成较宽的耗尽区，因而具有较小的输出电容Cds，使得输出电容的线性度得到改善。同时，第二漂移区采用较高能量注入，增加漏区、第二漂移区和衬底之间寄生PNP的基区宽度，防止发生穿通。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种射频LDMOS器件，在P型衬底上具有P型外延，所述P型外延中具有P型体区，一重掺杂P型区和射频LDMOS器件的源区位于所述P型体区中；所述P型外延中还具有轻掺杂漂移区，轻掺杂漂移区中具有所述LDMOS器件的漏区；所述P型体区与轻掺杂漂移区之间的硅表面具有栅氧化层及覆盖在栅氧化层之上的多晶硅栅极；多晶硅栅极及靠近多晶硅栅极的轻掺杂漂移区之上覆盖氧化层，氧化层上具有法拉第盾；在P型体区远离轻掺杂漂移区的一侧具有穿通外延层且其底部位于P型衬底的钨塞，钨塞上端连接所述重掺杂P型区；
其特征在于：所述靠漏区的轻掺杂漂移区中还具有第二漂移区，第二漂移区中还包含有一P型注入区，所述的漏区位于该P型注入区中。
2.如权利要求1所述的射频LDMOS器件，其特征在于：所述第二漂移区距离栅氧化层1～2.4μm，第二漂移区的深度大于轻掺杂漂移区。
3.如权利要求1所述的射频LDMOS器件，其特征在于：所述P型注入区距离栅氧化层2.6～3μm，其深度大于漏区，小于第二漂移区。
4.如权利要求1所述的射频LDMOS器件的工艺方法，其特征在于：包含如下工艺步骤：
第1步，在P型硅衬底上生长P型外延层；
第2步，利用光刻胶定义出轻掺杂漂移区，进行轻掺杂漂移区的离子注入；
第3步，通过光刻定义，在靠近漏端的位置进行第二漂移区的注入；
第4步，通过光刻定义，在靠近漏端的位置进行P型注入区的注入；
第5步，利用光刻胶定义出P型体区，进行离子注入并高温推进；
第6步，淀积栅氧及多晶硅并刻蚀，形成多晶硅栅极；
第7步，光刻胶定义出源区及漏区，进行源区及漏区的离子注入；再定义出重掺杂P型区，在P型体区中进行离子注入形成重掺杂P型区；
第8步，淀积氧化硅层及金属层，并刻蚀形成法拉第盾；
第9步，制作钨塞。
5.如权利要求4所述的一种射频LDMOS器件的制造方法，其特征在于：所述第2步中，N型轻掺杂漂移区的注入杂质为磷或砷，注入能量50～300KeV，注入剂量为5x1011～5x1012cm-2。
6.如权利要求4所述的一种射频LDMOS器件的制造方法，其特征在于：所述第3步中，第二漂移区距离栅氧化层1～2.4μm，注入杂质为磷或砷，注入能量为100～2000KeV，注入剂量为1x1012～1x1013cm-2。
7.如权利要求4所述的一种射频LDMOS器件的制造方法，其特征在于：所述第4步中，P型注入区距离栅氧2.6～3μm,注入杂质为硼或氟化硼，注入能量为30～100KeV，注入剂量为5x1012～5x1014cm-2。
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