CN104282762A - 射频横向双扩散场效应晶体管及其制作方法 - Google Patents

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Abstract

本发明公开了一种射频横向双扩散场效应晶体管,具有阶梯型多晶硅栅与阶梯型法拉第屏蔽层,既保持有较小的输入电容,又减小了输出电容,降低了栅边缘下方电场强度。本发明还公开了一种射频横向双扩散场效应晶体管的制作方法,在阶梯型多晶硅栅的制作过程中,不添加任何步骤,只是在一次刻蚀中使第一层氧化层从源端到漏端为薄厚薄的结构,从而能够帮助后续形成的法拉第屏蔽层为靠近多晶硅栅为厚氧化层,靠近漏端为薄氧化层的阶梯型,阶梯型法拉第屏蔽层的制作不需要引入任何其他工艺,只需在形成阶梯型栅氧的情况下一起形成,工艺简单。

Description

射频横向双扩散场效应晶体管及其制作方法
技术领域
本发明涉及半导体技术,特别涉及一种射频横向双扩散场效应晶体管及其制作方法。
背景技术
随着3G时代的到来,通讯领域越来越多的要求更大功率的RF器件的开发。射频横向双扩散场效应晶体管(RFLDMOS),由于其具有非常高的输出功率,早在上世纪90年代就已经被广泛应用于手提式无线基站功率放大中,其应用频率为900MHz到3.8GHz。RFLDMOS与传统的硅基双极晶体管相比,具有更好的线性度,更高的功率和增益。如今,RFLDMOS比双极管,以及GaAs器件更受欢迎。
目前RFLDMOS的结构如图1所示,这种结构在漏端有轻掺杂的漂移区(LDD),从而使其具有较大的击穿电压(BV),同时由于其漂移区浓度较淡,使其具有较大的导通电阻(Rdson)。法拉第屏蔽层的作用是降低反馈的栅漏电容(Cgd),同时由于其在应用中处于零电位,可以起到场版的作用,降低表面电场,从而增大器件的击穿电压,并且能够起到抑制热载流子注入的作用。在RFLDMOS的设计中,其输出电容决定着器件的频率特性,在高频应用中要求更低的输出电容。并且其热载流子能力(HCI)也影响到器件的寿命,一般情况下,为了改善器件的热载流子注入能力,通常会采用阶梯型栅的结构,从而降低多晶硅栅下方电场强度。
发明内容
本发明要解决的技术问题是提供一种的射频横向双扩散场效应晶体管及其制作方法,工艺简单,制造的射频横向双扩散场效应晶体管具有阶梯型栅多晶硅栅与阶梯型法拉第屏蔽层,既保持有较小的输入电容,又减小了输出电容,降低栅边缘下方电场强度,提高器件的射频特性,以及改善器件的鲁棒性。
为解决上述技术问题,本发明提供的射频横向双扩散场效应晶体管的制作方法,包括以下步骤:
一.在P型衬底上生长P型外延层,P型外延层的掺杂浓度比P型衬底低;
二.在P型外延层上面热氧化生长第一氧化层;
三.保留P型外延层中部的第一氧化层,将P型外延层上的其它第一氧化层全部刻蚀掉;
四.在P型外延层上面再热氧生长第二氧化层,第二氧化层较第一氧化层薄,从而从左到右,P型外延层上面的氧化层的结构为薄厚薄的结构;
五.在氧化层上淀积多晶硅,光刻刻蚀出多晶硅栅,多晶硅栅的左部覆盖于P型外延层左部上面的薄氧化层的右端,多晶硅栅的右部覆盖于P型外延层中部上面的厚氧化层的左端,从而形成左低右高的阶梯型多晶硅栅;
六.保留多晶硅栅上面的光刻胶,通过自对准注入分别在多晶硅栅左侧及右侧的P型外延层中形成N型掺杂区,多晶硅栅右侧的P型外延层中的N型掺杂区作为N型漂移区;
七.通过模板定义P阱区域,在多晶硅栅左侧的P型外延层中进行P型离子注入,然后高温推进形成P阱;
八.通过光刻版定义出源端重N型区域、漏端重N型区域和衬底端重P型区域,在源端重N型区域、漏端重N型区域注入N型杂质;在衬底端重P型区域注入P型杂质;
九.在硅片上淀积第三氧化层,从而多晶硅栅右侧的氧化层从左到右为从高到低的三个高度;
十.在第三氧化层上淀积一金属层,通过模板定义,刻蚀形成左高右低的阶梯型法拉第屏蔽金属层,阶梯型法拉第屏蔽金属层的左部在阶梯型多晶硅栅右侧的最高的氧化层上方,阶梯型法拉第屏蔽金属层的中部在阶梯型多晶硅栅右侧的中间高度的氧化层上方,阶梯型法拉第屏蔽金属层的左部在阶梯型多晶硅栅右侧的最低的氧化层上方;
十一.通过模板,在衬底端重P型区域定义出多晶硅塞或者金属塞的位置和大小,刻蚀至P型衬底,淀积多晶硅或者金属,形成多晶硅或者金属塞。
本发明提供的射频横向双扩散场效应晶体管的制作方法制作的射频横向双扩散场效应晶体管,P型衬底上生长P型外延层,P型外延层左部形成有P阱,右部形成有N型漂移区;
在P阱的右部及N型漂移区的左部之间的P型外延层上方依次形成有左低右高的阶梯型栅氧及阶梯型多晶硅栅;
在邻接于多晶硅栅右侧的N型漂移区上方形成有左高右低的阶梯型法拉第屏蔽介质层以及阶梯型法拉第屏蔽金属层;
所述阶梯型法拉第屏蔽介质层,位于阶梯型法拉第屏蔽金属层同N型漂移区之间,从左到右呈高、中、低三种厚度分布;
在邻接多晶硅栅左侧的P阱上形成源端重N型区;
在N型漂移区右端上形成漏端重N型区;
所述源端重N型区左侧形成重P型区;
所述重P型区中及下方形成P型多晶硅或者金属连接物,将所述重P型区、P阱、P外延层及P衬底引出。
较佳的,位于阶梯型法拉第屏蔽金属层正下方的N型漂移区的深度,小于位于阶梯型法拉第屏蔽金属层右侧下方的N型漂移区的深度。
本发明的射频横向双扩散场效应晶体管的制作方法,在阶梯型多晶硅栅的制作过程中,不添加任何步骤,只是在一次刻蚀中使第一层氧化层从源端到漏端为薄厚薄的结构,从而能够帮助后续形成的法拉第屏蔽层为靠近多晶硅栅为厚氧化层,靠近漏端为薄氧化层的阶梯型,阶梯型法拉第屏蔽层的制作不需要引入任何其他工艺,只需在形成阶梯型栅氧的情况下一起形成,工艺简单。
本发明的射频横向双扩散场效应晶体管的制作方法所制作的射频横向双扩散场效应晶体管,由于法拉第屏蔽层为阶梯型,靠近多晶硅栅那边的法拉第屏蔽氧化层厚,从而能降低器件的输出电容,而靠近漏端一侧的法拉第屏蔽氧化层薄,不会影响到器件的电场分布。由于漂移区注入是在薄厚薄结构的第一层氧化层形成之后,如果采用普通的注入方法会形成非均匀掺杂的漂移区,即一边浅一边深的情况,为了能够使得多晶硅栅下方电场强度不变,使得近多晶硅栅处漂移区的离子注入深度同与普通射频横向双扩散场效应晶体管一样,近多晶硅栅漂移区必须增加离子注入能量,而法拉第屏蔽层边缘以及以外的硅表面上方氧化层厚度与普通的RFLDMOS保持一致,则其下方注入的离子会更深,其体浓度相对于普通的射频横向双扩散场效应晶体管更低,因此能够降低法拉第屏蔽层边缘下方电场强度,提高了漂移区靠近漏端边缘的电场,但是由于其增加了漂移区深度,即增加了载流子电流通路,因此也不会影响到器件的电流驱动能力,因此,实施例一的射频横向双扩散场效应晶体管的制作方法所制作的射频横向双扩散场效应晶体管,DC数据基本没有太大的影响,而器件的输出电容能够减小。
附图说明
为了更清楚地说明本发明的技术方案,下面对本发明所需要使用的附图作简单的介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是现有的RFLDMOS的结构;
图2是本发明射频横向双扩散场效应晶体管的制作方法一实施例外延层形成之后的器件截面图;
图3是本发明射频横向双扩散场效应晶体管的制作方法一实施例阶梯型多晶硅栅形成后的器件截面图;
图4是本发明射频横向双扩散场效应晶体管的制作方法一实施例阶梯型N型漂移区形成后的器件截面图;
图5是本发明射频横向双扩散场效应晶体管的制作方法一实施例注入及热过程完成后的器件截面图;
图6是本发明射频横向双扩散场效应晶体管一实施例的截面图;
图7是普通的射频横向双扩散场效应晶体管的仿真截面图;
图8是具有阶梯型栅的普通的射频横向双扩散场效应晶体管的仿真截面图;
图9是本发明的射频横向双扩散场效应晶体管的仿真截面图;
图10是三种结构的射频横向双扩散场效应晶体管在击穿时,沿着漂移区表面的电场分布曲线图。
具体实施方式
下面将结合附图,对本发明中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例,都属于本发明保护的范围。
实施例一
射频横向双扩散场效应晶体管的制作方法,包括以下步骤:
一.在重掺杂P型衬底101上生长轻掺杂P型外延层102,如图2所示;
二.在P型外延层102上面热氧化生长第一氧化层;
三.保留P型外延层102中部的第一氧化层,将P型外延层上的其它第一氧化层全部刻蚀掉;
四.在P型外延层102上面然后再热氧生长第二氧化层,第二氧化层较第一氧化层薄,从左端到右端,P型外延层102上面的氧化层的结构为薄厚薄的结构;
五.在氧化层201上淀积多晶硅,光刻刻蚀出多晶硅栅202,多晶硅栅的左部覆盖于P型外延层102左部上面的薄氧化层的右端,右部覆盖于P型外延层102中部上面的厚氧化层的左端,从而形成左低右高的阶梯型多晶硅栅202,如图3所示;
六.在保留多晶硅栅上面的光刻胶203,通过自对准注入分别在多晶硅栅202左侧及右侧的P型外延层102中形成N型掺杂区,多晶硅栅202右侧的P型外延层102中的N型掺杂区作为N型漂移区301,如图4所示;
七.通过模板定义P阱区域,在多晶硅栅左侧的P型外延层102中进行P型离子注入,然后高温推进形成P阱401,如图5所示;
八.通过光刻版定义出源端重N型区域503、漏端重N型区域501和衬底端重P型区域502,在源端重N型区域503、漏端重N型区域501注入N型杂质;在衬底端重P型区域502注入P型杂质,如图5所示;
九.在硅片上淀积第三氧化层,从而多晶硅栅右侧的氧化层从左到右依次为高、中、低三个高度;
十.在第三氧化层上淀积一金属层,通过模板定义,刻蚀形成左高右低的阶梯型法拉第屏蔽金属层601,阶梯型法拉第屏蔽金属层601的左部在阶梯型多晶硅栅右侧的最高的氧化层上方,阶梯型法拉第屏蔽金属层601的中部在阶梯型多晶硅栅右侧的中间高度的氧化层上方,阶梯型法拉第屏蔽金属层601的左部在阶梯型多晶硅栅右侧的最低的氧化层上方,如图6所示。
十一.通过模板,在衬底端重P型区域502定义出多晶硅塞或者金属塞的位置和大小,刻蚀至P型衬底101,淀积多晶硅或者金属,形成多晶硅或者金属塞701,如图6所示。
较佳的,所述轻掺杂P型外延层,体浓度为1e14~1e16个/cm3,厚度为1~10um。
较佳的,所述第一氧化层,厚度为5nm~500nm。
较佳的,步骤六中,注入N型掺杂区的杂质为磷或者砷,注入能量为10~500keV,剂量为1e12~5e13个/cm2
较佳的,步骤七中,在P阱区域注入的P型离子为硼,能量为30~300keV,剂量为1e12~2e14个/cm2
较佳的,步骤八中,注入源端重N型区域、漏端重N型区域的N型杂质为磷或砷,能量为0keV~200keV,剂量为1013~1016个/cm2;注入衬底端重P型区域的P型杂质为硼或者二氟化硼,能量为0keV~100keV,剂量为1013~1016个/cm2
较佳的,第三氧化层厚度为300埃~2000埃;
实施例一的射频横向双扩散场效应晶体管的制作方法,在P外延层上面先热氧化生长一层较厚氧化层,然后通过模板定义,将需要薄栅氧的区域的氧化层全部刻蚀掉,其中一边是多晶硅栅以及源端区域,另外一边是漏端漂移区区域的一部分,然后再热氧生长一层较薄的氧化层,从源端到漏端,其氧化层的结构为薄厚薄的结构,然后淀积多晶硅,刻蚀形成阶梯型栅。在制作法拉第屏蔽层时,由于形成的氧化层是薄厚薄的结构,在漂移区靠近栅上方为厚氧化层区,靠近漏端上方为薄氧化层区,因此在所有注入与热过程之后,分别淀积法拉第屏蔽氧化层与法拉第屏蔽金属层,仍然会是在漂移区靠近栅上方为厚氧化层区,靠近漏端上方为薄氧化层区的结构,之后通过刻蚀金属,从而形成靠近多晶硅栅为厚氧化层,靠近漏端为薄氧化层的阶梯型的法拉第屏蔽层。
实施例一的射频横向双扩散场效应晶体管的制作方法,在阶梯型多晶硅栅的制作过程中,不添加任何步骤,只是在一次刻蚀中使第一层氧化层从源端到漏端为薄厚薄的结构,从而能够帮助后续形成的法拉第屏蔽层为靠近多晶硅栅为厚氧化层,靠近漏端为薄氧化层的阶梯型,阶梯型法拉第屏蔽层的制作不需要引入任何其他工艺,只需在形成阶梯型栅氧的情况下一起形成,工艺简单。
实施例一的射频横向双扩散场效应晶体管的制作方法所制作的射频横向双扩散场效应晶体管,由于法拉第屏蔽层为阶梯型,靠近多晶硅栅那边的法拉第屏蔽氧化层厚,从而能降低器件的输出电容,而靠近漏端一侧的法拉第屏蔽氧化层薄,不会影响到器件的电场分布。由于漂移区注入是在薄厚薄结构的第一层氧化层形成之后,如果采用普通的注入方法会形成非均匀掺杂的漂移区,即一边浅一边深的情况,为了能够使得多晶硅栅下方电场强度不变,使得近多晶硅栅处漂移区的离子注入深度同与普通射频横向双扩散场效应晶体管一样,近多晶硅栅漂移区必须增加离子注入能量,而法拉第屏蔽层边缘以及以外的硅表面上方氧化层厚度与普通的RFLDMOS保持一致,则其下方注入的离子会更深,其体浓度相对于普通的射频横向双扩散场效应晶体管更低,因此能够降低法拉第屏蔽层边缘下方电场强度,提高了漂移区靠近漏端边缘的电场,但是由于其增加了漂移区深度,即增加了载流子电流通路,因此也不会影响到器件的电流驱动能力,因此,实施例一的射频横向双扩散场效应晶体管的制作方法所制作的射频横向双扩散场效应晶体管,DC数据基本没有太大的影响,而器件的输出电容能够减小。
实施例二
射频横向双扩散场效应晶体管,如图6所示,P型衬底101上生长P型外延层102,P型外延层102左部形成有P阱401,右部形成有N型漂移区301,在P阱401的右部及N型漂移区301的左部之间的P型外延层102上方依次形成有左低右高的阶梯型栅氧及阶梯型多晶硅栅202,在邻接于多晶硅栅202右侧的N型漂移区301上方形成有左高右低的型阶梯型法拉第屏蔽介质层以及法拉第屏蔽金属601,所述阶梯型法拉第屏蔽介质层,位于阶梯型法拉第屏蔽金属层601同N型漂移区301之间,从左到右呈高、中、低三种厚度分布,位于阶梯型法拉第屏蔽金属层正下方的N型漂移区的掺杂浓度,大于位于阶梯型法拉第屏蔽金属层右侧下方的N型漂移区的掺杂浓度;位于阶梯型法拉第屏蔽金属层正下方的N型漂移区的深度,小于于位于阶梯型法拉第屏蔽金属层右侧下方的N型漂移区的深度;在邻接多晶硅栅左侧的P阱401上形成源端重N型区,在N型漂移区右端上形成漏端重N型区,所述源端重N型区左侧形成重P型区,将所述P阱401与P外延层102及P衬底101引出。所述P阱401用于形成沟道。
采用TCAD仿真软件对实施例二的射频横向双扩散场效应晶体管进行仿真,如图7、图8、图9、图10所示,图7显示了普通的射频横向双扩散场效应晶体管的仿真截面图,图8显示了具有阶梯型栅的普通的射频横向双扩散场效应晶体管的仿真截面图,图9显示了实施例二的射频横向双扩散场效应晶体管的仿真截面图,图9中所示晶体管中法拉第屏蔽层末端下方的介质层厚度与图8中所示法拉第屏蔽层下方介质层厚度一样,图10为三种结构在击穿时,沿着漂移区表面的电场分布曲线图,其中第一个峰值为靠近漏端栅边缘下方电场,第二个峰值为靠近漏端法拉第屏蔽金属层边缘下方电场,从图中可以看出,阶梯型栅结构能够降低多晶硅栅下方电场强度,并且实施例二的射频横向双扩散场效应晶体管的多晶硅栅下方电场分布能够与具有阶梯型栅的普通的射频横向双扩散场效应晶体管保持一致。
实施例二的射频横向双扩散场效应晶体管,具有阶梯型栅多晶硅栅与阶梯型法拉第屏蔽层,既保持有较小的输入电容(Ciss),又减小了输出电容(Coss),降低了栅边缘下方电场强度,能够提高器件的射频特性,以及改善器件的鲁棒性。
以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明保护的范围之内。

Claims (9)

1.一种射频横向双扩散场效应晶体管,P型衬底上生长P型外延层,P型外延层左部形成有P阱,右部形成有N型漂移区,其特征在于,
在P阱的右部及N型漂移区的左部之间的P型外延层上方依次形成有左低右高的阶梯型栅氧及阶梯型多晶硅栅;
在邻接于多晶硅栅右侧的N型漂移区上方形成有左高右低的阶梯型法拉第屏蔽介质层以及阶梯型法拉第屏蔽金属层;
所述阶梯型法拉第屏蔽介质层,位于阶梯型法拉第屏蔽金属层同N型漂移区之间,从左到右呈高、中、低三种厚度分布;
在邻接多晶硅栅左侧的P阱上形成源端重N型区;
在N型漂移区右端上形成漏端重N型区;
所述源端重N型区左侧形成重P型区,
所述重P型区中及下方形成P型多晶硅或者金属连接物,将所述重P型区、P阱、P外延层及P衬底引出。
2.根据权利要求1所述的射频横向双扩散场效应晶体管,其特征在于,
位于阶梯型法拉第屏蔽金属层正下方的N型漂移区的深度,小于位于阶梯型法拉第屏蔽金属层右侧下方的N型漂移区的深度。
3.一种射频横向双扩散场效应晶体管的制作方法,其特征在于,包括以下步骤:
一.在P型衬底上生长P型外延层,P型外延层的掺杂浓度比P型衬底低;
二.在P型外延层上面热氧化生长第一氧化层;
三.保留P型外延层中部的第一氧化层,将P型外延层上的其它第一氧化层全部刻蚀掉;
四.在P型外延层上面再热氧生长第二氧化层,第二氧化层较第一氧化层薄,从而从左到右,P型外延层上面的氧化层的结构为薄厚薄的结构;
五.在氧化层上淀积多晶硅,光刻刻蚀出多晶硅栅,多晶硅栅的左部覆盖于P型外延层左部上面的薄氧化层的右端,多晶硅栅的右部覆盖于P型外延层中部上面的厚氧化层的左端,从而形成左低右高的阶梯型多晶硅栅;
六.保留多晶硅栅上面的光刻胶,通过自对准注入分别在多晶硅栅左侧及右侧的P型外延层中形成N型掺杂区,多晶硅栅右侧的P型外延层中的N型掺杂区作为N型漂移区;
七.通过模板定义P阱区域,在多晶硅栅左侧的P型外延层中进行P型离子注入,然后高温推进形成P阱;
八.通过光刻版定义出源端重N型区域、漏端重N型区域和衬底端重P型区域,在源端重N型区域、漏端重N型区域注入N型杂质;在衬底端重P型区域注入P型杂质;
九.在硅片上淀积第三氧化层,从而多晶硅栅右侧的氧化层从左到右为从高到低的三个高度;
十.在第三氧化层上淀积一金属层,通过模板定义,刻蚀形成左高右低的阶梯型法拉第屏蔽金属层,阶梯型法拉第屏蔽金属层的左部在阶梯型多晶硅栅右侧的最高的氧化层上方,阶梯型法拉第屏蔽金属层的中部在阶梯型多晶硅栅右侧的中间高度的氧化层上方,阶梯型法拉第屏蔽金属层的左部在阶梯型多晶硅栅右侧的最低的氧化层上方;
十一.通过模板,在衬底端重P型区域定义出多晶硅塞或者金属塞的位置和大小,刻蚀至P型衬底,淀积多晶硅或者金属,形成多晶硅或者金属塞。
4.根据权利要求3所述的射频横向双扩散场效应晶体管的制作方法,其特征在于,
所述轻掺杂P型外延层,体浓度为1e14~1e16个/cm3,厚度为1~10um。
5.根据权利要求3所述的射频横向双扩散场效应晶体管的制作方法,其特征在于,
所述第一氧化层,厚度为5nm~500nm。
6.根据权利要求3所述的射频横向双扩散场效应晶体管的制作方法,其特征在于,
步骤六中,注入N型掺杂区的杂质为磷或者砷,注入能量为10~500keV,剂量为1e12~5e13个/cm2
7.根据权利要求3所述的射频横向双扩散场效应晶体管的制作方法,其特征在于,
步骤七中,在P阱区域注入的P型离子为硼,能量为30~300keV,剂量为1e12~2e14个/cm2
8.根据权利要求3所述的射频横向双扩散场效应晶体管的制作方法,其特征在于,
步骤八中,注入源端重N型区域、漏端重N型区域的N型杂质为磷或砷,能量为0keV~200keV,剂量为1013~1016个/cm2;注入衬底端重P型区域的P型杂质为硼或者二氟化硼,能量为0keV~100keV,剂量为1013~1016个/cm2
9.根据权利要求3所述的射频横向双扩散场效应晶体管的制作方法,其特征在于,第三氧化层厚度为300埃~2000埃。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876450A (zh) * 2017-03-06 2017-06-20 上海矽望电子科技有限公司 低栅漏电容的纵向场效应晶体管及其制造方法
WO2018121673A1 (zh) * 2016-12-30 2018-07-05 无锡华润上华科技有限公司 半导体器件
US20210242343A1 (en) * 2018-09-13 2021-08-05 Silanna Asia Pte Ltd Laterally Diffused MOSFET with Low Rsp*Qg Product
CN114823631A (zh) * 2022-04-27 2022-07-29 电子科技大学 一种抗辐射的高压器件结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004073015A2 (en) * 2003-02-08 2004-08-26 Sirenza Microdevices, Inc. Multiple conductive plug structure including at least one conductive plug region and at least one between-conductive-plug region for lateral rf mos devices
US20040262680A1 (en) * 2001-08-17 2004-12-30 Karl-Ernst Ehwald Dmos transistor
EP2383786A1 (en) * 2010-04-29 2011-11-02 Nxp B.V. Semiconductor transistor comprising two electrically conductive shield elements
CN103035724A (zh) * 2012-11-02 2013-04-10 上海华虹Nec电子有限公司 射频横向双扩散场效应晶体管及其制造方法
CN103035731A (zh) * 2012-12-11 2013-04-10 上海华虹Nec电子有限公司 射频横向双扩散场效应晶体管及其制造方法
CN103035532A (zh) * 2012-12-11 2013-04-10 上海华虹Nec电子有限公司 射频横向双扩散场效应晶体管及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040262680A1 (en) * 2001-08-17 2004-12-30 Karl-Ernst Ehwald Dmos transistor
WO2004073015A2 (en) * 2003-02-08 2004-08-26 Sirenza Microdevices, Inc. Multiple conductive plug structure including at least one conductive plug region and at least one between-conductive-plug region for lateral rf mos devices
EP2383786A1 (en) * 2010-04-29 2011-11-02 Nxp B.V. Semiconductor transistor comprising two electrically conductive shield elements
CN103035724A (zh) * 2012-11-02 2013-04-10 上海华虹Nec电子有限公司 射频横向双扩散场效应晶体管及其制造方法
CN103035731A (zh) * 2012-12-11 2013-04-10 上海华虹Nec电子有限公司 射频横向双扩散场效应晶体管及其制造方法
CN103035532A (zh) * 2012-12-11 2013-04-10 上海华虹Nec电子有限公司 射频横向双扩散场效应晶体管及其制造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018121673A1 (zh) * 2016-12-30 2018-07-05 无锡华润上华科技有限公司 半导体器件
CN108269788A (zh) * 2016-12-30 2018-07-10 无锡华润上华科技有限公司 半导体器件
CN108269788B (zh) * 2016-12-30 2020-08-18 无锡华润上华科技有限公司 半导体器件
CN106876450A (zh) * 2017-03-06 2017-06-20 上海矽望电子科技有限公司 低栅漏电容的纵向场效应晶体管及其制造方法
CN106876450B (zh) * 2017-03-06 2023-08-29 济南安海半导体有限公司 低栅漏电容的纵向场效应晶体管及其制造方法
US20210242343A1 (en) * 2018-09-13 2021-08-05 Silanna Asia Pte Ltd Laterally Diffused MOSFET with Low Rsp*Qg Product
US11973139B2 (en) * 2018-09-13 2024-04-30 Silanna Asia Pte Ltd Laterally diffused MOSFET with low Rsp*Qg product
CN114823631A (zh) * 2022-04-27 2022-07-29 电子科技大学 一种抗辐射的高压器件结构
CN114823631B (zh) * 2022-04-27 2023-05-26 电子科技大学 一种抗辐射的高压器件结构

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