CN204464292U - 半导体结构 - Google Patents

Abstract

本实用新型提供一种半导体结构，包括半导体衬底、体区、漂移区、沟道区、隔离区、栅极结构、源区以及漏区。体区位于半导体衬底内；漂移区位于体区内，漂移区的掺杂类型与体区的掺杂类型相反；沟道区位于体区内，沟道区部分向漂移区所在的方向延伸，形成至少一个沟道延伸区，至少一个沟道延伸区与漂移区之间形成交叉指状分布，沟道区的掺杂类型与体区的掺杂类型相同；隔离区位于漂移区内，至少一个沟道延伸区的端部位于隔离区的下方；栅极结构位于半导体衬底的表面；源区位于栅极结构一侧的沟道区内；漏区位于漂移区内且位于隔离区远离沟道区的一侧。

Description

半导体结构

技术领域

本实用新型涉及半导体制造领域，且特别涉及一种半导体结构。

背景技术

横向双扩散金属氧化物半导体(LDMOS)器件是一种轻掺杂的MOS器件，与CMOS工艺具有非常好的兼容性，并具有良好的热稳定性和频率稳定性、高的增益和耐久性、低的反馈电容和电阻，广泛应用于射频电路。

在BCD工艺中通常需要漏端可承受高压的P型LDMOS器件。在现有技术中，常规的P型LDMOS器件的结构如图1和图2所示，包括：半导体衬底100，位于半导体衬底上的N阱101；位于N阱101内的沟道区102和漂移区103；位于漂移区103内的隔离区104；栅极105横跨沟道区102、N阱101以及漂移区103并部分覆盖隔离区104；漏区106位于漂移区103内，源区107位于沟道区102内。从图2中可得，该种结构的P型LDMOS漏端栅和隔离区交界的有源区表面电场较大，器件的击穿电压受限于漏端栅和隔离区交界的有源区表面电场，击穿电压较低。

为提高P型LDMOS的击穿电压，目前的方法是通过在漏区额外注入一层与漂移区导电类型相反的注入区，该注入区可改变器件电荷分布及耗尽区，提高器件的击穿电压。但在制造工艺中，增加注入区的P型LDMOS需额外增加一层掩膜版，不仅增加了制造工艺，同时也大大增加了制造成本。

实用新型内容

本实用新型为了克服现有LDMOS器件击穿电压低的问题，提供一种具有高击穿电压的半导体结构。

为了实现上述目的，本实用新型技术方案提供一种半导体结构，包括半导体衬底、体区、漂移区、沟道区、隔离区、栅极结构、源区以及漏区。体区位于半导体衬底内；漂移区位于体区内，漂移区的掺杂类型与体区的掺杂类型相反；沟道区位于体区内，沟道区部分向漂移区所在的方向延伸，形成至少一个沟道延伸区，至少一个沟道延伸区与漂移区之间形成交叉指状分布，沟道区的掺杂类型与体区的掺杂类型相同；隔离区位于漂移区内，至少一个沟道延伸区的端部位于隔离区的下方；栅极结构位于半导体衬底的表面；源区位于栅极结构一侧的沟道区内；漏区位于漂移区内且位于隔离区远离沟道区的一侧。

于本实用新型一实施例中，至少一个沟道延伸区的形状为长条状的矩形或梯形。

于本实用新型一实施例中，至少一个沟道延伸区与漂移区相接触。

于本实用新型一实施例中，至少一个沟道延伸区与漂移区之间具有设定距离。

于本实用新型一实施例中，当半导体结构为P型LDMOS时，体区的掺杂类型和沟道区的掺杂类型均为N型，漂移区的掺杂类型、源区的掺杂类型以及漏区的掺杂类型为P型；当半导体结构为N型LDMOS时，体区的掺杂类型和沟道区的掺杂类型均为P型，漂移区的掺杂类型、源区的掺杂类型以及漏区的掺杂类型为N型。

于本实用新型一实施例中，隔离区为局部场氧隔离区或浅槽隔离区。

于本实用新型一实施例中，沟道区的注入浓度大于漂移区的注入浓度，沟道区的注入浓度和漂移区的注入浓度均为10¹⁷cm^-3量级。

与现有技术相比，本实用新型的技术方案具有以下优点：

本实用新型提供的半导体结构，在体区内形成沟道区和漂移区，沟道区部分向漂移区所在的方向延伸，形成至少一个沟道延伸区。至少一个沟道延伸区与漂移区之间形成交叉指状分布。该设置使得本实用新型提供的半导体结构在体区和漂移区之间的纵向PN结形成耗尽区的同时，沟道延伸区和漂移区之间形成横向耗尽区，该横向耗尽区使得漏端栅和隔离区交界的有源区的表面电场得到降低，从而提高器件的击穿电压。进一步的，除沟道延伸区205外，本实用新型提供的半导体结构其它部分的结构与传统的P型LDMOS的结构相同，仍可保留传统P型LDMOS的电特性。

此外，可设置沟道延伸区和漂移区接触，两者之间形成横向PN结，该横向PN结在较小反向偏压下即可实现横向耗尽。但由于体区和漂移区间的纵向PN结在纵向耗尽的同时也会沿横向耗尽，因此，在设计时可设置沟道延伸区和漂移区不直接接触，两者之间具有设定距离。当体区和漂移区间的纵向PN结在发生横向耗尽时进入沟道延伸区内，随着外加电压的增加，漂移区和沟道延伸区之间沿横向逐渐耗尽，同样可达到降低漏端栅和隔离区交界的有源区的表面电场的效果。为便于器件的生产及符合设计规则，设置沟道延伸区的形状为长条状的矩形或梯形。

为让本实用新型的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1所示为现有P型LDMOS器件的结构示意图。

图2所示为图1中P型LDMOS器件沿AA’线的剖面结构示意图。

图3至图9所示为本实用新型一实施例提供的半导体结构的形成过程的结构示意图。

图10所示为本实用新型一实施例提供的半导体结构的结构示意图。

具体实施方式

请参考图1和图2，其中图2是图1沿AA’线的剖面示意图。现有的P型LDMOS器件的制作中，由于漏端栅和隔离区交界的有源区具有较大的表面电场，该表面电场限制了P型LDMOS器件击穿电压。发明人经研究发现，通过降低漏端栅和隔离区交界的有源区的表面电场可有效提高LDMOS器件的击穿电压。

为此，本实用新型提供一种半导体结构，通过在体区内形成交叉指状分布的沟道区和漂移区，沟道区上的沟道延伸区和漂移区之间形成横向耗尽。该横向耗尽在栅极结构的长度方向扩展至整个漏端栅和隔离区交界的有源区，该设置可有效降低漏端栅和隔离区交界的有源区的表面电场，从而达到提高半导体结构击穿电压的效果。

以下结合附图对本实用新型的具体实施例作详细的说明。在详述本实用新型实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

本实施例提供的半导体结构包括半导体衬底200、体区201、隔离区202、沟道区203、漂移区204、栅极结构206、源区209和漏区210。体区201位于半导体衬底200内。漂移区204位于体区201内，漂移区204的掺杂类型与所述体区的掺杂类型相反。沟道区203位于体区201内，沟道区203部分向漂移区204所在的方向延伸，形成至少一个沟道延伸区205，至少一个沟道延伸区205与漂移区204之间形成交叉指状分布，沟道区203的掺杂类型与体区201的掺杂类型相同。隔离区202位于漂移区204内，至少一个沟道延伸区205的端部位于所述隔离区202的下方。栅极结构206位于半导体衬底200的表面。源区209位于栅极结构206一侧的沟道区203内。漏区210位于漂移区204内且位于隔离区202远离沟道区203的一侧。

图3至图9所示为本实施例提供的半导体结构的形成过程的结构示意图。其中，图7至图9的剖面线的位置与图5的剖面线的位置相同。

首先，如图3所示，提供半导体衬底200，在半导体衬底200内形成体区201，体区201的掺杂类型与半导体衬底200的掺杂类型相反，两者之间形成PN结隔离。于本实施例中，半导体衬底200的材料为硅，其掺杂类型为P。然而，本实用新型对此不作任何限定。于其它实施例中，半导体材料200可为锗、硅锗、碳化硅、绝缘体上硅或绝缘体上锗。

于本实施例中，体区201采用外延的方式形成。外延形成的体区201具有均匀的杂质分布，掺杂浓度为10¹⁶cm^-3量级。然而，本实用新型对此不作任何限定。于其它实施例中，体区201可采用阱注入工艺形成。由于本实施例提供的半导体结构为P型LDMOS，体区201内掺杂N型杂质离子，包括磷离子、砷离子或锑离子中第一种或几种。然而，本实用新型对此不作任何限定。于其它实施例中，当形成的半导体结构为N型LDMOS时，体区201内掺杂P型杂质离子，包括硼离子、镓离子或铟离子中的一种或几种。

接着，参考图4至图6。图4所示为在体区201内形成漂移区204和沟道区203后的俯视图。图5所示为图4沿BB’线的剖面结构示意图，图6所示为图4沿CC’线的剖面结构示意图。

首先，在体区201上形成漂移区掩膜层，漂移区掩膜层上具有一个漂移区注入窗口，在该漂移区注入窗口内通过阱注入P型杂质离子，形成漂移区204。然而，本实用新型对此不作任何限定。当形成的半导体结构为N型LDMOS时，体区201可通过阱注入N型杂质离子来形成漂移区。为提高击穿电压，设置漂移区204具有较低的掺杂浓度，其掺杂浓度为10¹⁷cm^-3量级。优选的，设置漂移区204的掺杂浓度为1E17cm^-3。然而，本实用新型对此不作任何限定。

接着，在体区201内形成沟道区203，具体的形成过程如下：在体区201表面形成沟道区掩膜层，沟道区掩膜层上具有至少一个向漂移区204所在的方向延伸的沟道区注入窗口，以沟道区掩膜层为掩膜对沟道区203进行阱注入，注入的浓度为10¹⁷cm^-3量级。沟道区注入窗口所对应的体区201形成沟道延伸区205。优选的，设置沟道区203的掺杂浓度为5E17cm^-3。然而，本实用新型对此不作任何限定。

于本实施例中，沟道区注入窗口的形状为长条状的矩形，沟道区203的掺杂类型与体区201的掺杂类型相同，均为N型杂质离子。然而，本实用新型对此做任何限定。于其它实施例中，沟道掩膜层上的沟道区注入窗口可为符合设计规则的其它图形，如梯形等；当半导体结构为N型LDMOS时，沟道区203注入的杂质为P型杂质离子。

于本实施例中，沟道区掩膜层上具有一个向漂移区204所在的方向延伸的沟道区注入窗口，对应的，经注入后沟道区204上具有一个沟道延伸区205。然而，本实用新型对此不作任何限定。于其它实施例中，沟道区204上可具有两个以上的沟道延伸区205。

于本实施例中，沟道区掩膜层和漂移区掩膜层均为氧化硅。然而，本实用新型对此不作任何限定。于其它实施例中，沟道区掩膜层和漂移区掩膜层可均为氮化硅。

由于沟道区203的注入浓度高于漂移区204的注入浓度，沟道延伸区205可使漂移区204反型，形成PN结。故本实用新型对漂移区掩膜层的具体结构不作任何限定。漂移区掩膜层的具体结构可为与沟道区掩膜层相匹配的指状、传统的LDMOS结构中的长条状矩形或其它符合设计规则的结构。

经沟道区注入后最终形成如图4所示的结构。在该结构中对存在沟道延伸区205所在的位置和不存在沟道延伸205所在的位置分别形成剖面图。其中，图5为图4沿BB’线的剖视图，图6为图4沿CC’线的剖视图。

在图5中，沟道延伸区205与漂移区204接触，两者之间形成横向的PN结，当漏源之间加反相偏压时，沟道延伸区205与漂移区204沿横向耗尽且在栅极结构206的长度方向该横向耗尽区扩展至整个漏端栅和隔离区交界的有源区。横向耗尽使得漂移区204的表面电场，尤其是形成隔离区后，漏端栅和隔离区交界的有源区表面电场得以降低。表面电场的降低势必使得击穿电压得到提高。

而在图6中由于其结构与传统的P型LDMOS结构相同，在漏源之间加正向偏压时，导通电阻等参数并不会发生改变。因此，本实施例提供的半导体结构，通过漏端优化设计，使得沟道区203和漂移区204之间形成交叉指状分布，可在不改变器件其它特性的情况下，得到较高的击穿电压。进一步的，由于无需添加漏端注入，在生产时刻减小一层掩膜板，大大降低生产成本。

在图4所示的半导体结构中，除沟道区203和漂移区204之间的横向PN结外，还存在漂移区204和体区201之间的纵向PN结。因此，于其它实施例中，可设置沟道延伸区205和漂移区204之间具有设定距离，该设定距离小于漂移区204和体区201之间的纵向PN结沿横向的耗尽距离。当漏源之间施加反相偏压时，纵向PN结沿横向方向耗尽并进入沟道延伸区205时，沟道延伸区205和漂移区204之间形成横向耗尽，同样达到降低漏端栅和隔离区202交界的有源区的表面电场，提高击穿电压的目的。

参考图7，在漂移区204内形成隔离区202，沟道延伸区205的端部位于隔离区202的下方。于本实施例中，隔离区202为浅槽隔离区，具体的形成过程为：在漂移区204的表面经掩膜、光刻以及蚀刻后形成深度小于漂移区204的深度的隔离槽，在隔离槽内填充隔离材料最后形成浅槽隔离区，隔离材料可为氧化硅、氮化硅等。然而，本实用新型对隔离区202的具体结构以及其形成顺序不作任何限定。于其它实施例中，可先在体区201内形成隔离区202，再进行阱注入形成沟道区201和漂移区204，隔离区202也可为经局部场氧化后形成的呈鸟嘴状的局部场氧隔离区。

接着，参照图8，在形成沟道区203和漂移区204的半导体衬底200上形成栅极结构206。栅极结构206一侧位于沟道区203上方，另一侧位于隔离区205的上方。栅极结构206包括位于半导体衬底200表面的栅介质层207、位于栅介质层207上的栅电极208以及位于栅介质层207和栅电极208两侧侧壁的侧墙(图未示出)。于本实施例中，栅介质层207的材料可为氧化硅，栅电极208可为多晶硅，侧墙包括氧化硅和氮化硅。然而，本实用新型对此不作任何限定。于其它实施例中，栅介质层207可为高介电常数材料，栅电极208可为金属。

最后，请参照图9，在栅极结构206一侧的沟道区203内形成源区209，在栅极结构206的另一侧的漂移区204内形成漏区210，漏区210位于隔离区202远离沟道区203的一侧。于本实施例中，源区209和漏区210均采用离子注入的方式形成，且源区209的掺杂类型和漏区210的掺杂类型均与体区201的掺杂类型相反，均为P型。然而，本实用新型对此不作任何限定。于其它实施例中，当半导体结构为N型LDMOS时，源区209的掺杂类型和漏区210的掺杂类型均为N型。

与现有技术相比，本实用新型的技术方案具有以下优点：

本实用新型提供的半导体结构，在体区201内形成沟道区203和漂移区204，沟道区203部分向漂移区204所在的方向延伸，形成至少一个沟道延伸区205。至少一个沟道延伸区205与漂移区204之间形成交叉指状分布。该设置使得本实用新型提供的半导体结构在体区201和漂移区204之间的纵向PN结形成耗尽区的同时，沟道区延伸区205和漂移区204之间形成横向耗尽区，该横向耗尽区使得漏端栅和隔离区交界的有源区的表面电场得到降低，从而提高器件的击穿电压。进一步的，除沟道延伸区205外，本实用新型提供的半导体结构其它部分的结构与传统的P型LDMOS的结构相同，仍可保留传统P型LDMOS的电特性。

此外，可设置沟道延伸区205和漂移区204接触，两者之间形成横向PN结，该横向PN结在较小反向偏压下即可实现横向耗尽。但由于体区201和漂移区204间的纵向PN结在纵向耗尽的同时也会沿横向耗尽，因此，在设计时可设置沟道延伸区205和漂移区204不直接接触，两者之间具有设定距离，当体区201和漂移区204间的纵向PN结在发生横向耗尽时进入沟道区203内，随着外加电压的增加，漂移区204和沟道区203之间沿横向逐渐耗尽，同样可达到降低漏端栅和隔离区交界的有源区的表面电场的效果。为便于器件的生产及符合设计规则，设置沟道延伸区的形状为长条状的矩形或梯形。

虽然本实用新型已由较佳实施例揭露如上，然而并非用以限定本实用新型，任何熟知此技艺者，在不脱离本实用新型的精神和范围内，可作些许的更动与润饰，因此本实用新型的保护范围当视权利要求书所要求保护的范围为准。

Claims (7)

1.一种半导体结构，其特征在于，包括：

半导体衬底；

体区，位于所述半导体衬底内；

漂移区，位于所述体区内，所述漂移区的掺杂类型与所述体区的掺杂类型相反；

沟道区，位于所述体区内，所述沟道区部分向所述漂移区所在的方向延伸，形成至少一个沟道延伸区，所述至少一个沟道延伸区与所述漂移区之间形成交叉指状分布，所述沟道区的掺杂类型与所述体区的掺杂类型相同；

隔离区，位于所述漂移区内，至少一个沟道延伸区的端部位于所述隔离区的下方；

栅极结构，位于所述半导体衬底的表面；

源区，位于所述栅极结构一侧的沟道区内；

漏区，位于所述漂移区内且位于所述隔离区远离所述沟道区的一侧。

2.根据权利要求1所述的半导体结构，其特征在于，所述至少一个沟道延伸区的形状为长条状的矩形或梯形。

3.根据权利要求1或2所述的半导体结构，其特征在于，所述至少一个沟道延伸区与所述漂移区相接触。

4.根据权利要求1或2所述的半导体结构，其特征在于，所述至少一个沟道延伸区与所述漂移区之间具有设定距离。

5.根据权利要求1所述的半导体结构，其特征在于，当所述半导体结构为P型LDMOS时，所述体区的掺杂类型和沟道区的掺杂类型均为N型，所述漂移区的掺杂类型、源区的掺杂类型以及漏区的掺杂类型均为P型；当所述半导体结构为N型LDMOS时，所述体区的掺杂类型和沟道区的掺杂类型均为P型，所述漂移区的掺杂类型、源区的掺杂类型以及漏区的掺杂类型均为N型。

6.根据权利要求1所述的半导体结构，其特征在于，所述隔离区为局部场氧隔离区或浅槽隔离区。

7.根据权利要求1所述的半导体结构，其特征在于，所述沟道区的注入浓度大于漂移区的注入浓度，所述沟道区的注入浓度和漂移区的注入浓度均为10¹⁷cm^-3量级。