CN104752500A

CN104752500A - 射频ldmos器件及工艺方法

Info

Publication number: CN104752500A
Application number: CN201310726987.0A
Authority: CN
Inventors: 慈朋亮; 李娟娟; 钱文生; 刘冬华; 胡君; 段文婷; 石晶
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-12-25
Filing date: 2013-12-25
Publication date: 2015-07-01
Anticipated expiration: 2033-12-25
Also published as: CN104752500B

Abstract

本发明公开了一种射频LDMOS器件，在P型衬底上的P型外延中具有体区及N型轻掺杂漂移区，外延表面具有LDMOS器件的多晶硅栅极及法拉第屏蔽层，所述的N型漂移区是分成上下两层，下层的N型漂移区浓度高于上层，在两层N型漂移区的交界处还具有两段式的P型埋层，该结构的射频LDMOS器件具有较低的输出电容。本发明还公开了所述的射频LDMOS器件的工艺方法。

Description

射频LDMOS器件及工艺方法

技术领域

本发明涉及半导体领域，特别是指一种射频LDMOS器件，本发明还涉及所述射频LDMOS器件的工艺方法。

背景技术

射频LDMOS（LDMOS：Laterally Diffused Metal Oxide Semiconductor）器件是半导体集成电路技术与微波电子技术融合而成的新一代集成化的固体微波功率半导体产品，具有线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好、易于和MOS工艺集成等优点，并且其价格远低于砷化镓器件，是一种非常具有竞争力的功率器件，被广泛用于GSM、PCS、W-CDMA基站的功率放大器，以及无线广播与核磁共振等方面。

在射频LDMOS的设计过程中，要求大的击穿电压BV和小的导通电阻Rdson，同时，为获得良好的射频性能，要求其输入电容Cgs和输出电容Cds也要尽可能小，从而减小寄生电容对器件增益与效率的影响。较高的击穿电压有助于保证器件在实际工作时的稳定性。常规的射频LDMOS器件的结构如图1所示，图中1是P型衬底，10是P型外延，具有体区11和轻掺杂漂移区12，外延上有多晶硅栅极15，双层的法拉第屏蔽层17。这种结构在漏端有轻掺杂的漂移区12（LDD），从而使其具有较大的击穿电压BV，同时由于其漂移区浓度较淡，使其具有较大的导通电阻（Rdson）。法拉第屏蔽层的作用是降低反馈的栅漏电容（Cgd），同时由于其在应用中处于零电位，可以起到场板的作用，降低表面电场，从而增大器件的击穿电压，并且能够起到抑制热载流子注入的作用。一般情况下，为了得到较高的载流子迁移率，P型外延层采用较淡的浓度，使得器件的输出电容较高。

发明内容

本发明所要解决的技术问题是提供一种射频LDMOS器件，其具有双层的漂移区，且双层漂移区之间具有埋层。

本发明所要解决的另一技术问题是提供所述射频LDMOS器件的工艺方法。

为解决上述问题，本发明所述的射频LDMOS器件，在P型衬底上具有P型外延，所述P型外延中具有P型体区，以及位于P型体区中的重掺杂P型区和所述射频LDMOS器件的源区；

所述P型外延中还具有射频LDMOS的漂移区，漂移区中具有所述LDMOS器件的漏区；

所述P型体区与轻掺杂漂移区之间的硅表面具有栅氧及覆盖在栅氧之上的多晶硅栅极；

在P型体区远离漂移区的一侧具有穿通外延层且其底部位于P型衬底的钨塞，钨塞上端连接所述重掺杂P型区；

所述漂移区是分为浓度不同的下层的第一漂移区和上层的第二漂移区，且在第一漂移区和第二漂移区的上下交界处具有两段式的P型埋层。

进一步地，所述第一漂移区的浓度高于第二漂移区。

进一步地，所述的两段式P型埋层，一段位于栅极边缘的法拉第屏蔽层下方，另一段位于漏端边缘。

本发明所述的一种射频LDMOS器件的工艺方法，包含如下工艺步骤：

第1步，在P型衬底上形成P型外延；

第2步，器件表面生长栅氧及多晶硅，光刻定义刻蚀，形成多晶硅栅极；

第3步，进行第一漂移区的离子注入形成第一漂移区，再进行一次离子注入形成第二漂移区；

第4步，离子注入形成P阱；

第5步，形成P型埋层；

第6步，进行源漏注入，以及重掺杂P型区离子注入；

第7步，淀积介质层及金属层，刻蚀形成法拉第屏蔽层；

第8步，制作钨塞。

进一步地，所述第1步中，P型外延的厚度为1～10μm，其体浓度为1x10¹⁴～1x10¹⁶cm^-3。

进一步地，所述第3步中，第一漂移区的注入杂质为磷，注入能量为150～500KeV，注入剂量为1x10¹²～5x10¹³cm^-2；第二漂移区的注入杂质为磷或砷，注入能量为30～150KeV，注入剂量为1x10¹²～5x10¹³cm^-2。

进一步地，所述第4步中，P型体区在多晶硅栅极形成之前通过离子注入及高温推进形成，P型体区的注入杂质为硼，注入能量为30～300KeV，注入剂量为1x10¹²～2x10¹⁴cm^-2。

进一步地，所述第5步中，通过掩膜版定义出P型埋层区，离子注入杂质为硼，或者氟化硼或铟，注入能量为10～300KeV，注入剂量为1x10¹²～1x10¹³cm^-2。

进一步地，所述第6步中，源区及漏区均为重掺杂N型区，注入杂质为磷或砷，注入能量≤200KeV，注入剂量为1x10¹³～1x10¹⁶cm^-2；P型体区中的重掺杂P型区注入杂质为硼或二氟化硼，注入能量为≤100KeV，注入剂量为1x10¹³～1x10¹⁶cm^-2。

本发明所述的射频LDMOS器件，对N型漂移区进行两次离子注入，形成上下两层不同浓度的漂移区，两段式的P型埋层，靠近栅边缘下方的P型埋层，其作用是为了对此区域的N型离子浓度进行耗尽，从而降低栅边缘的电场强度，抑制热载流子注入效应，靠近漏边缘的P型埋层，则降低了器件的输出电容。

附图说明

图1是传统射频LDMOS器件的结构示意图。

图2～9是本发明工艺步骤示意图。

图10是本发明工艺步骤流程图。

图11～12是本发明与传统LDMOS的仿真对比图。

附图标记说明

1是P型衬底，10是P型外延层，11是P型体区，121是第一漂移区，122是第二漂移区，61、62是P型埋层，13是钨塞，14是栅氧，15是多晶硅栅极，16是氧化层，17是法拉第屏蔽层，21是漏区，22是重掺杂P型区，23是源区，105是光刻胶。

具体实施方式

本发明所述的射频LDMOS器件，如图9所示，在P型衬底上1具有P型外延10，所述P型外延10中具有P型体区11，以及位于P型体区11中的重掺杂P型区22和所述射频LDMOS器件的源区23；

所述P型外延10中还具有射频LDMOS的漂移区，漂移区中具有所述LDMOS器件的漏区21；所述漂移区是分为浓度不同的下层的第一漂移区121和上层的第二漂移区122，第一漂移区121的浓度高于第二漂移区122。且在第一漂移区121和第二漂移区122的上下交界处具有两段式的P型埋层61、62。埋层61靠近栅端边缘，位于法拉第屏蔽层17之下，另一段62靠近漏端。

所述P型体区11与轻掺杂漂移区之间的硅表面具有栅氧14及覆盖在栅氧之上的多晶硅栅极15；

在P型体区11远离漂移区的一侧具有穿通外延层10且其底部位于P型衬底1的钨塞13，钨塞13上端连接所述重掺杂P型区22。

第1步，在P型衬底1上形成P型外延10，如图2所示，P型外延10的厚度d1为1～10μm，其体浓度为1x10¹⁴～1x10¹⁶cm^-3。

第2步，器件表面生长栅氧14及多晶硅，光刻定义刻蚀，形成多晶硅栅极15，如图3所示。

第3步，进行第一漂移区的离子注入形成第一漂移区，再进行一次离子注入形成第二漂移区。如图4所示，第一漂移区121及第二漂移区122的注入杂质为磷或砷，第一漂移区121的注入能量为150～500KeV，注入剂量为1x10¹²～5x10¹³cm^-2；第二漂移区122的注入能量为30～150KeV，注入剂量为1x10¹²～5x10¹³cm^-2。

第4步，离子注入形成P型体区11。P型体区11在多晶硅栅极形成之前通过离子注入及高温推进形成，P型体区11的注入杂质为硼，注入能量为30～300KeV，注入剂量为1x10¹²～2x10¹⁴cm^-2，如图5所示。

第5步，形成P型埋层。通过掩膜版定义出P型埋层区，离子注入杂质为硼，或者氟化硼或铟，注入能量为10～300KeV，注入剂量为1x10¹²～1x10¹³cm^-2。形成两段式的P型埋层61及62，如图6所示，一段埋层61靠近多晶硅栅极，位于后续将形成的法拉第屏蔽层之下，另一端埋层62靠近漏区。需要注意的是，P型埋层的形成，如果器件的HCI很严重，则靠近多晶硅栅的那一段P型埋层61的掺杂浓度高，从而降低多晶硅栅下方电场强度；如果器件工作时的输出电容较高，则靠近漏端的那一段P型埋层62掺杂浓度高，所以根据不同的情况，P型埋层可以选择分步注入形成不同浓度的两段埋层，或者是用一块模板进行一次注入形成，具体参考器件的需要而定。

第6步，如图7所示，进行源漏注入，源区23及漏区21均为重掺杂N型区，注入杂质为磷或砷，注入能量≤200KeV，注入剂量为1x10¹³～1x10¹⁶cm^-2；再进行重掺杂P型区22离子注入，P型体区11中的重掺杂P型区22注入杂质为硼或二氟化硼，注入能量为≤100KeV，注入剂量为1x10¹³～1x10¹⁶cm^-2。

第7步，淀积介质层16及金属层，利用掩膜版定义刻蚀形成法拉第屏蔽层17，如图8所示。

第8步，制作钨塞等工艺步骤，器件最终形成，如图9所示。

整个器件的制作流程如图10所示。

本发明对N型漂移区分两次注入，第一次高能量和高剂量的N型离子为磷，形成第一漂移区121，其高剂量是为了扩宽器件在工作状态下的电流通路，高剂量是为了增加器件在工作状态下的载流子浓度，从而提高器件的电流驱动能力，即降低导通电阻（Rdson），增加饱和电流（Idsat）。第二次低能量的较低剂量的N型离子为磷或者砷，形成第二漂移区122，其低能量是为了防止表面离子浓度太浓导致器件表面电场太强，从而影响器件的击穿电压（BV），或者热载流子注入能力（HCI）。

P型埋层的注入，其注入的深度在两次N型离子注入深度之间，最后在漂移区交界处形成两段式埋层，其可以帮助N型离子进行四周耗尽，最后可以促进输出电容的降低。P型离子注入分为两个区域，一个是靠近栅边缘下方的P型埋层61，其作用是为了对此区域的N型离子浓度进行耗尽，从而降低栅边缘的电场强度，抑制热载流子注入效应，靠近漏边缘的P型埋层62，则是为了降低器件的输出电容。

为说明本发明的实际效果，采用TCAD仿真软件对本发明射频LDMOS管以及传统的射频LDMOS管的效果进行了仿真对比，图11显示出了普通的射频LDMOS和本发明的射频LDMOS的器件结构，以及其在漏端电压为工作电压，栅源短接的时候的耗尽区的图，图中虚线所示为耗尽区边界，从图中可以看出，本发明的结构相对于普通的结构耗尽区宽度要宽很多，因此输出电容Cds相对较小。图12为两种器件结构的输出电容曲线图，从图中可以看出本发明的结构的输出电容较小，具有P型埋层的漂移区使得所制备的射频LDMOS其输出电容可以降低15～20%。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种射频LDMOS器件，在P型衬底上具有P型外延，所述P型外延中具有P型体区，以及位于P型体区中的重掺杂P型区和所述射频LDMOS器件的源区；

所述P型体区与轻掺杂漂移区之间的硅表面具有栅氧及覆盖在栅氧之上的多晶硅栅极；多晶硅栅极之上覆盖氧化硅介质层及法拉第屏蔽层；

其特征在于：所述漂移区是分为浓度不同的下层的第一漂移区和上层的第二漂移区，且在第一漂移区和第二漂移区的上下交界处具有两段式P型埋层。

2.如权利要求1所述的射频LDMOS器件，其特征在于：所述第一漂移区的浓度高于第二漂移区。

3.如权利要求1所述的射频LDMOS器件，其特征在于：所述的两段式P型埋层，一段位于栅极边缘的法拉第屏蔽层下方，另一段位于漏端边缘。

4.如权利要求1所述的一种射频LDMOS器件的工艺方法，其特征在于：包含如下工艺步骤：

第1步，在P型衬底上形成P型外延；

第4步，离子注入形成P型体区；

第5步，形成P型埋层；

第6步，进行源漏注入，以及重掺杂P型区离子注入；

第7步，淀积介质层及金属层，刻蚀形成法拉第屏蔽层；

第8步，制作钨塞。

5.如权利要求4所述的一种射频LDMOS器件的工艺方法，其特征在于：所述第1步中，P型外延的厚度为1～10μm，其体浓度为1x10¹⁴～1x10¹⁶cm^-3。

6.如权利要求4所述的一种射频LDMOS器件的工艺方法，其特征在于：所述第3步中，第一漂移区的注入杂质为磷，注入能量为150～500KeV，注入剂量为1x10¹²～5x10¹³cm^-2；第二漂移区的注入杂质为磷或砷，注入能量为30～150KeV，注入剂量为1x10¹²～5x10¹³cm^-2。

7.如权利要求4所述的一种射频LDMOS器件的工艺方法，其特征在于：所述第4步中，P型体区在多晶硅栅极形成之前通过离子注入及高温推进形成，P型体区的注入杂质为硼，注入能量为30～300KeV，注入剂量为1x10¹²～2x10¹⁴cm^-2。

8.如权利要求4所述的一种射频LDMOS器件的工艺方法，其特征在于：所述第5步中，通过掩膜版定义出P型埋层区，离子注入杂质为硼，或氟化硼，或铟，注入能量为10～300KeV，注入剂量为1x10¹²～1x10¹³cm^-2。

9.如权利要求4所述的一种射频LDMOS器件的工艺方法，其特征在于：所述第6步中，源区及漏区均为重掺杂N型区，注入杂质为磷或砷，注入能量≤200KeV，注入剂量为1x10¹³～1x10¹⁶cm^-2；P型体区中的重掺杂P型区注入杂质为硼或二氟化硼，注入能量为≤100KeV，注入剂量为1x10¹³～1x10¹⁶cm^-2。