CN114400184A - Ldmosfet晶体管的制作方法及ldmosfet晶体管 - Google Patents
Ldmosfet晶体管的制作方法及ldmosfet晶体管 Download PDFInfo
- Publication number
- CN114400184A CN114400184A CN202210296082.3A CN202210296082A CN114400184A CN 114400184 A CN114400184 A CN 114400184A CN 202210296082 A CN202210296082 A CN 202210296082A CN 114400184 A CN114400184 A CN 114400184A
- Authority
- CN
- China
- Prior art keywords
- type
- doping
- epitaxial layer
- doping type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 230000005669 field effect Effects 0.000 title description 2
- 210000000746 body region Anatomy 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 37
- 239000010703 silicon Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 24
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 239000002019 doping agent Substances 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 238000001259 photo etching Methods 0.000 claims description 16
- 239000010408 film Substances 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 235000012239 silicon dioxide Nutrition 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 3
- 239000010409 thin film Substances 0.000 claims description 2
- 239000007789 gas Substances 0.000 description 15
- 238000010438 heat treatment Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 239000012495 reaction gas Substances 0.000 description 6
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 5
- 229910000085 borane Inorganic materials 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000000407 epitaxy Methods 0.000 description 4
- UORVGPXVDQYIDP-UHFFFAOYSA-N borane Chemical compound B UORVGPXVDQYIDP-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000000376 reactant Substances 0.000 description 3
- 230000035484 reaction time Effects 0.000 description 3
- 239000005922 Phosphane Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910000064 phosphane Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及半导体领域，提供一种LDMOSFET晶体管的制作方法及LDMOSFET晶体管。所述方法包括：在硅衬底上形成第二掺杂类型的埋层，在第二掺杂类型的埋层上进行第一次外延掺杂形成第二掺杂类型的第一外延层；在第一外延层上进行第二次外延掺杂形成第一掺杂类型的第二外延层；对第一掺杂类型的第二外延层进行刻蚀去除第一部分的第二外延层，余留的第二部分的第二外延层构成第一掺杂类型的体区；在去除第一部分的第二外延层的区域进行第三次外延掺杂形成第二掺杂类型的漂移区；在漂移区内形成浅槽隔离区；形成源漏区和栅极结构。本发明采用三次外延掺杂工艺形成高压PN结，降低工艺难度和制作成本，提高器件的可靠性。
Description
技术领域
本发明涉及半导体领域，具体地涉及一种LDMOSFET晶体管的制作方法以及一种LDMOSFET晶体管。
背景技术
LDMOSFET（Lateral Double-diffused MOSFET，横向双扩散金属氧化物半导体场效应管）晶体管是一种高压器件，通常其耐压可达到800V甚至更高。对于LDMOSFET，击穿电压和导通电阻是两个重要的指标，高击穿电压意味着耐压更高，低导通电阻意味着晶体管的总面积更小，但高击穿电压和低导通电阻两者存在矛盾关系。
现有技术中实现高击穿电压的方式是：在P型掺杂的衬底上通过离子注入形成N型掺杂的深高压阱，从而形成高压PN结。为了减小器件的导通电阻，通常还需要在高压阱内通过离子注入形成P型掺杂的降场层（降低表面电场）。但是，现有技术存在以下缺点：形成深高压阱的离子注入能量很高，对离子注入设备的要求非常高，并且对离子注入之前的光刻工艺要求也很高，整体工艺难以控制。
发明内容
本发明的目的是提供一种LDMOSFET晶体管的制作方法，以至少解决上述的工艺制作难度的问题。
为了实现上述目的，本发明一方面提供一种LDMOSFET晶体管的制作方法，所述方法包括：
在第一掺杂类型的硅衬底上形成第二掺杂类型的埋层，在第二掺杂类型的埋层上进行第一次外延掺杂形成第二掺杂类型的第一外延层；
在第一外延层上进行第二次外延掺杂形成第一掺杂类型的第二外延层；
对第一掺杂类型的第二外延层进行刻蚀处理，选择性去除第一部分的第二外延层，以使余留的第二部分的第二外延层构成第一掺杂类型的体区；
在第一外延层上的去除第一部分的第二外延层的区域进行第三次外延掺杂形成第二掺杂类型的第三外延层，第二掺杂类型的第三外延层与第一掺杂类型的体区相接，以使第二掺杂类型的第三外延层构成第二掺杂类型的漂移区；
在第二掺杂类型的漂移区内形成浅槽隔离区；
形成源漏区和栅极结构。
进一步地，所述第一掺杂类型的体区的杂质浓度呈梯度分布，所述第一掺杂类型的体区的表面区域的杂质浓度低于靠近所述第一外延层的区域的杂质浓度；所述第二掺杂类型的漂移区的杂质浓度呈梯度分布，所述第二掺杂类型的漂移区的表面区域的杂质浓度低于靠近所述第一掺杂类型的体区的区域的杂质浓度。
进一步地，所述第一掺杂类型为P型，所述第二掺杂类型为N型；
所述第一掺杂类型的硅衬底为P型硅衬底，所述第二掺杂类型的埋层为N型埋层，所述第二掺杂类型的第一外延层为N型第一外延层；
所述第一掺杂类型的第二外延层为P型第二外延层，所述第一掺杂类型的体区为P型体区，所述第二掺杂类型的漂移区为N型漂移区。
进一步地，所述对第一掺杂类型的第二外延层进行刻蚀处理，包括：
采用化学气相沉积法在所述P型第二外延层上沉积形成氧化层；
在所述氧化层上涂覆光刻胶，对涂覆光刻胶的P型第二外延层进行光刻处理；
采用干法刻蚀法对所述P型第二外延层进行刻蚀处理。
进一步地，所述方法还包括：
在形成N型漂移区之后，采用湿法刻蚀法去除所述氧化层，对所述N型漂移区和所述P型体区进行平坦化处理。
进一步地，所述在第二掺杂类型的漂移区内形成浅槽隔离区，包括：
在N型漂移区上沉积形成氮化硅层；
在所述氮化硅层上形成图形化的掩膜；
根据掩膜刻蚀N型漂移区形成沟槽；
在所述沟槽中填充二氧化硅之后进行平坦化处理，填充后的沟槽构成浅槽隔离区。
进一步地，所述形成源漏区和栅极结构，包括：
在N型漂移区和P型体区上形成牺牲氧化层；
在牺牲氧化层上涂覆光刻胶，在光刻胶上形成所需的光刻图形；
根据光刻图形进行离子注入形成源漏区；
采用湿法腐蚀的方法去除牺牲氧化层；
在N型漂移区和P型体区的上方形成栅极结构。
进一步地，所述在N型漂移区和P型体区的上方形成栅极结构，包括：
在N型漂移区和P型体区上生长栅氧化层；
在栅氧化层上形成多晶硅薄膜；
在多晶硅薄膜上形成二氧化硅薄膜；
对二氧化硅薄膜进行光刻处理，以形成栅掩膜；
根据栅掩膜的掩膜图案对多晶硅薄膜及栅氧化层进行刻蚀处理，以形成多晶硅栅极。
进一步地，所述第一次外延掺杂的掺杂剂为PH3，所述第二次外延掺杂的掺杂剂为BH3，所述第三次外延掺杂的掺杂剂为PH3。
另一方面，本发明还提供一种LDMOSFET晶体管，包括：第一掺杂类型的硅衬底、第二掺杂类型的埋层、第二掺杂类型的外延层、第一掺杂类型的体区、第二掺杂类型的漂移区、源漏区以及栅极结构；
所述第二掺杂类型的外延层是在所述第二掺杂类型的埋层上进行第一次外延掺杂形成的；
所述第一掺杂类型的体区和所述第二掺杂类型的漂移区通过以下方式形成：在所述第二掺杂类型的外延层上进行第二次外延掺杂形成第一掺杂类型的第二外延层；对所述第一掺杂类型的第二外延层进行刻蚀处理，选择性去除第一部分的第二外延层，以使余留的第二部分的第二外延层构成第一掺杂类型的体区；在第一外延层上的去除第一部分的第二外延层的区域进行第三次外延掺杂形成第二掺杂类型的第三外延层，所述第二掺杂类型的第三外延层构成第二掺杂类型的漂移区。
进一步地，所述第一掺杂类型为P型，所述第二掺杂类型为N型；
所述第一掺杂类型的硅衬底为P型硅衬底，所述第二掺杂类型的埋层为N型埋层，所述第二掺杂类型的第一外延层为N型第一外延层；
所述第一掺杂类型的第二外延层为P型第二外延层，所述第一掺杂类型的体区为P型体区，所述第二掺杂类型的漂移区为N型漂移区。
进一步地，所述P型体区的掺杂浓度大于N型漂移区的掺杂浓度，所述N型漂移区的掺杂浓度大于N型第一外延层的掺杂浓度。
进一步地，所述第一次外延掺杂的掺杂剂为PH3，所述第二次外延掺杂的掺杂剂为BH3，所述第三次外延掺杂的掺杂剂为PH3。
本发明的LDMOSFET晶体管的制作方法，通过第一次外延掺杂形成N型外延层，通过第二次外延掺杂形成P型外延层，通过对P型外延层进行刻蚀形成P型体区，通过第三次外延掺杂形成N型漂移区。本发明通过三次外延掺杂形成LDMOSFET的N型外延层、P型体区及N型漂移区，N型外延层与P型体区直接形成高压PN结（抗高击穿电压），替代传统工艺中采用高压离子注入形成的高压阱，因此对硅衬底无损伤，不需要退火处理。本发明采用三次外延工艺形成高压PN结，整体制作方法比较简单，无需采用高压离子注入及离子注入之前光刻等难以控制且成本高的工艺，就可实现高压LDMOSFET晶体管的功能，降低了工艺难度和制作成本，提高器件的可靠性。
本发明实施方式的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明实施方式的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施方式，但并不构成对本发明实施方式的限制。在附图中：
图1是本发明实施方式提供的LDMOSFET晶体管的制作方法的流程图；
图2-6是本发明一种实施例提供的LDMOSFET晶体管的制作方法的示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
图1是本发明实施方式提供的LDMOSFET晶体管的制作方法的流程图。如图1所示，本实施方式提供的LDMOSFET晶体管的制作方法，包括以下步骤：
S1、在第一掺杂类型的硅衬底上形成第二掺杂类型的埋层，在第二掺杂类型的埋层上进行第一次外延掺杂形成第二掺杂类型的第一外延层。
S2、在第一外延层上进行第二次外延掺杂形成第一掺杂类型的第二外延层。
S3、对第一掺杂类型的第二外延层进行刻蚀处理，选择性去除第一部分的第二外延层，以使余留的第二部分的第二外延层构成第一掺杂类型的体区。
S4、在第一外延层上的去除第一部分的第二外延层的区域进行第三次外延掺杂形成第二掺杂类型的第三外延层，第二掺杂类型的第三外延层与第一掺杂类型的体区相接，以使第二掺杂类型的第三外延层构成第二掺杂类型的漂移区。
S5、在第二掺杂类型的漂移区内形成浅槽隔离区。
S6、形成源漏区和栅极结构。
本实施方式中，第一掺杂类型的体区的杂质浓度呈梯度分布，第一掺杂类型的体区的表面区域的杂质浓度低于靠近第一外延层的区域的杂质浓度。第二掺杂类型的漂移区的杂质浓度呈梯度分布，第二掺杂类型的漂移区的表面区域的杂质浓度低于靠近第一掺杂类型的体区的区域的杂质浓度。
本实施方式提供的一种实施例中，所述第一掺杂类型为P型，所述第二掺杂类型为N型；所述第一掺杂类型的硅衬底为P型硅衬底，所述第二掺杂类型的埋层为N型埋层，所述第二掺杂类型的第一外延层为N型第一外延层；所述第一掺杂类型的第二外延层为P型第二外延层，所述第一掺杂类型的体区为P型体区，所述第二掺杂类型的漂移区为N型漂移区。
图2-6是本发明一种实施例提供的LDMOSFET晶体管的制作方法的示意图。图2-6中，P-SUB表示P型硅衬底，NBL表示N型埋层，N-EPI表示N型第一外延层，P-EPI表示P型第二外延层，P-body表示P型体区，Oxide表示氧化层，PR表示光刻胶，NRF表示N型漂移区，STI表示浅槽隔离区，P-body内的N+表示源区，NRF内的N+表示漏区，polysilicon表示多晶硅栅极。
本实施例提供的LDMOSFET晶体管的制作方法，包括以下步骤：
步骤一、如图2所示，在P型硅衬底P-SUB上形成N型埋层NBL，在N型埋层上进行第一次外延掺杂形成N型第一外延层N-EPI。
外延（Epitaxy，Epi）就是在单晶衬底上淀积一层薄的单晶层，新淀积的单晶层称为外延层。本实施方式的第一次外延是在P型硅衬底的N型埋层上生长一层N型掺杂的单晶膜，该单晶膜按N型埋层的晶相延伸生长，在N型埋层上形成N型外延层。实现外延生长的方法包括分子束外延（MBE）、超高真空化学气相沉积（UHV/CVD）、常压及减压外延（ATM&RPEpi）等。
采用化学气相沉积方法，第一次外延掺杂的工艺流程包括：将硅衬底置于反应腔内进行加热，接着向反应腔内通入反应气体，以在硅衬底的N型埋层上形成外延层。反应气体包括蚀刻气体（例如氯化氢）、硅源气体(例如硅烷或二氯硅烷)、掺杂剂气体等。第一次外延掺杂的掺杂剂优选PH3（磷烷），以形成N型的外延层。反应腔内的压力保持在50～200Torr，将硅衬底加热至500～1000℃，以加热方式驱动由多种气体组合成的混合物发生反应，在N型埋层上外延生长含磷的单晶硅。
本实施例通过精确控制通入反应腔的反应气体的流量，来调节第一次外延掺杂的杂质浓度，通过控制反应时间来确定外延厚度。优选的，第一次外延掺杂形成的第一外延层的厚度大约为2.5~3.5um。第一外延层的杂质浓度为3e16~8e16cm3，第一外延层的杂质浓度整体上呈高斯分布。例如，若第一外延层的厚度设计为2.5 um，其1.5um深度区间的杂质浓度较高，可达到8e16cm3；若第一外延层的厚度设计为3.5 um，其2.5um深度区间的杂质浓度较高，可达到8e16cm3；第一外延层的靠近第二外延层的表面区域的杂质浓度较低，大约为3e16cm3。
步骤二、如图2所示，在N型第一外延层上进行第二次外延掺杂形成P型第二外延层P-EPI。
将步骤一形成的硅衬底置于反应腔内进行加热，向反应腔内通入反应气体，以在N型第一外延层上形成P型第二外延层。反应气体包括蚀刻气体、硅源气体、掺杂剂气体等。第二次外延掺杂的掺杂剂优选BH3（硼烷），以形成P型的外延层。反应腔内的压力保持在50～200Torr，将硅衬底加热至500～1000℃，以加热方式驱动由多种气体组合成的混合物发生反应，在N第一外延层上外延生长含硼的单晶硅。
本实施例通过精确控制通入反应腔的反应气体的流量，来调节第二次外延掺杂的杂质浓度，通过控制反应时间来确定外延厚度。优选的，第二次外延掺杂形成的第二外延层的厚度大约为1.0~1.5um。第二外延层的杂质浓度为3e16~1e18cm3，第二外延层的杂质浓度整体上呈梯度分布，以降低器件的表面电场。第二外延层的1.0~1.3um深度区间的杂质浓度最高可达到1e18cm3；第二外延层表面的杂质浓度最低可低至3e16 cm3。
步骤三、如图3所示，对第二外延层进行刻蚀处理，选择性去除第一外延层上的一部分的第二外延层，以使余留的另一部分的第二外延层构成P型体区P-body。
可选的，采用化学气相沉积法在P型第二外延层上沉积二氧化硅形成氧化层；在氧化层上涂覆光刻胶，对涂覆光刻胶的第二外延层进行光刻处理形成掩膜图形；采用干法刻蚀法对第二外延层进行刻蚀处理，去除一部分的第二外延层，去除部分的区域露出第一外延层，余留的另一部分区域作为LDMOSFET晶体管的P型体区。
由于P型体区是第二外延层刻蚀形成，因此P型体区的杂质浓度呈梯度分布，P型体区的表面区域的杂质浓度低于靠近第一外延层的区域的杂质浓度。
步骤四、如图4所示，在第一外延层上的去除第二外延层的区域进行第三次外延掺杂形成N型第三外延层，N型第三外延层与P型体区相接，N型第三外延层构成LDMOSFET晶体管的N型漂移区NRF。
将步骤三形成的硅衬底置于反应腔内进行加热，向反应腔内通入反应气体。反应气体包括蚀刻气体、硅源气体、掺杂剂气体等。第三次外延掺杂的掺杂剂优选PH3（磷烷），以形成N型的外延层。反应腔内的压力保持在50～200Torr，将硅衬底加热至500～1000℃，以加热方式驱动由多种气体组合成的混合物发生反应，在P型第二外延层上外延生长含磷的单晶硅，即形成N型漂移区。
本实施例通过精确控制通入反应腔的反应气体的流量，来调节第二次外延掺杂的杂质浓度，通过控制反应时间来确定外延厚度。优选的，第三次外延掺杂形成的N型漂移区的厚度大约为1.0~1.5um。N型漂移区的杂质浓度为1e16~2e17cm3，N型漂移区的杂质浓度整体上呈梯度分布，以降低器件的表面电场。N型漂移区中部区域的杂质浓度最高可达到2e17cm3，N型漂移区表面的杂质浓度最低可达到1e16 cm3，即N型漂移区的表面区域的杂质浓度低于靠近P型体区的区域的杂质浓度。
总体而言， P型体区的掺杂浓度大于N型漂移区的掺杂浓度， N型漂移区的掺杂浓度大于N型第一外延层的浓度，以此形成较宽的沟道，提高器件的击穿电压，降低表面电场。
在形成N型漂移区之后，采用湿法刻蚀法去除二氧化硅氧化层，对N型漂移区和P型体区进行平坦化处理。
步骤五、如图5所示，在N型漂移区内形成浅槽隔离区。
具体的，在N型漂移区表面沉积形成氮化硅层；在氮化硅层上形成图形化的掩膜；根据掩膜刻蚀N型漂移区形成沟槽；在沟槽中填充二氧化硅之后进行平坦化处理，填充后的沟槽构成晶体管的浅槽隔离区STI。
步骤六、如图6所示，形成源漏区和栅极结构。
具体的，在N型漂移区和P型体区上形成牺牲氧化层；在牺牲氧化层上涂覆光刻胶，在光刻胶上形成所需的光刻图形；根据光刻图形进行离子注入形成源漏区N+；采用湿法腐蚀的方法去除牺牲氧化层；在N型漂移区和P型体区的上方形成栅极结构。其中，在N型漂移区与P型体区的上方形成栅极结构，具体包括：在N型漂移区和P型体区上生长栅氧化层，在栅氧化层上形成多晶硅薄膜；在多晶硅薄膜上形成二氧化硅薄膜；对二氧化硅薄膜进行光刻处理形成栅掩膜；根据栅掩膜的掩膜图案对多晶硅薄膜及栅氧化层进行刻蚀，形成多晶硅栅极polysilicon。
本发明实施例提供的LDMOSFET晶体管的制作方法，通过第一次外延掺杂形成N型外延层，通过第二次外延掺杂形成P型外延层，通过对P型外延层进行刻蚀形成P型体区，通过第三次外延掺杂形成N型漂移区。本方法通过三次外延掺杂形成LDMOSFET的N型外延层、P型体区及N型漂移区，N型外延层与P型体区直接形成高压PN结（抗高击穿电压），替代传统工艺中采用高压离子注入形成的高压阱。本发明采用多次外延掺杂直接形成高压PN结，对硅衬底无损伤，因此不需要退火处理；本发明的整体制作方法比较简单，无需采用高压离子注入及离子注入之前光刻等难以控制且成本高的工艺，就可实现高压LDMOSFET晶体管的功能，降低了工艺难度和制作成本。
由于不同类型掺杂的外延层形成PN结，外延层的杂质分布可接近理想的突变结外延的效果，因此可以提高器件的抗软误差能力，采用低阻上外延高阻层可降低源、漏区耗尽层寄生电容，并提高器件对衬底中杂散电荷噪声的抗扰度，一定程度上降低器件的导通电阻。本发明采用三次外延工艺，通过控制外延层的掺杂厚度、浓度优化LDMOSFET晶体管的性能，提高器件的可靠性。
本发明实施方式还提供一种LDMOSFET晶体管，包括：第一掺杂类型的硅衬底、第二掺杂类型的埋层、第二掺杂类型的外延层、第一掺杂类型的体区、第二掺杂类型的漂移区、源漏区以及栅极结构。所述第二掺杂类型的外延层是在所述第二掺杂类型的埋层上进行第一次外延掺杂形成的。所述第一掺杂类型的体区和所述第二掺杂类型的漂移区通过以下方式形成：在所述第二掺杂类型的外延层上进行第二次外延掺杂形成第一掺杂类型的第二外延层；对所述第一掺杂类型的第二外延层进行刻蚀处理，选择性去除第一部分的第二外延层，以使余留的第二部分的第二外延层构成第一掺杂类型的体区；在第一外延层上的去除第一部分的第二外延层的区域进行第三次外延掺杂形成第二掺杂类型的第三外延层，所述第二掺杂类型的第三外延层构成第二掺杂类型的漂移区。
本实施方式中，第一掺杂类型的体区的杂质浓度呈梯度分布，第一掺杂类型的体区的表面区域的杂质浓度低于靠近第一外延层的区域的杂质浓度。第二掺杂类型的漂移区的杂质浓度呈梯度分布，第二掺杂类型的漂移区的表面区域的杂质浓度低于靠近第一掺杂类型的体区的区域的杂质浓度。
在一实施例中，所述第一次外延掺杂的掺杂剂为PH3，所述第二次外延掺杂的掺杂剂为BH3，所述第三次外延掺杂的掺杂剂为PH3。所述第一掺杂类型为P型，所述第二掺杂类型为N型；所述第一掺杂类型的硅衬底为P型硅衬底，所述第二掺杂类型的埋层为N型埋层，所述第二掺杂类型的第一外延层为N型第一外延层；所述第一掺杂类型的第二外延层为P型第二外延层，所述第一掺杂类型的体区为P型体区，所述第二掺杂类型的漂移区为N型漂移区。
参照图6，本发明实施例提供一种根据上述的LDMOSFET晶体管的制作方法制作的LDMOSFET晶体管，包括： P型硅衬底、N型埋层、N型外延层、P型体区、N型漂移区、源漏区以及栅极结构。N型埋层（NBL）形成于P型硅衬底（P-SUB）上，N型外延层（N-EPI）形成于N型埋层（NBL）上，P型体区（P-body）、N型漂移区（NRF）形成于N型外延层（N-EPI）上。P型体区（P-body）的两侧与N型漂移区（NRF）相接，P型体区（P-body）内形成源区N+，N型漂移区（NRF）内形成漏区N+和浅槽隔离区（STI）。P型体区（P-body）与N型漂移区（NRF）相邻接的区域上方形成多晶硅栅极结构（polysilicon）。
总体而言， P型体区的掺杂浓度大于N型漂移区的掺杂浓度， N型漂移区的掺杂浓度大于N型第一外延层的浓度，以此形成较宽的沟道，提高器件的击穿电压，降低表面电场。
本实施例的LDMOSFET晶体管，无需采用高压离子注入及离子注入之前光刻等难以控制且成本高的工艺，制作成本低，对硅衬底无损伤，通过三次外延工艺优化器件性能，提高了器件的可靠性。
以上结合附图详细描述了本发明的可选实施方式，但是，本发明实施方式并不限于上述实施方式中的具体细节，在本发明实施方式的技术构思范围内，可以对本发明实施方式的技术方案进行多种简单变型，这些简单变型均属于本发明实施方式的保护范围。
Claims (13)
1.一种LDMOSFET晶体管的制作方法，其特征在于，所述方法包括：
在第一掺杂类型的硅衬底上形成第二掺杂类型的埋层，在第二掺杂类型的埋层上进行第一次外延掺杂形成第二掺杂类型的第一外延层；
在第一外延层上进行第二次外延掺杂形成第一掺杂类型的第二外延层；
对第一掺杂类型的第二外延层进行刻蚀处理，选择性去除第一部分的第二外延层，以使余留的第二部分的第二外延层构成第一掺杂类型的体区；
在第一外延层上的去除第一部分的第二外延层的区域进行第三次外延掺杂形成第二掺杂类型的第三外延层，第二掺杂类型的第三外延层与第一掺杂类型的体区相接，以使第二掺杂类型的第三外延层构成第二掺杂类型的漂移区；
在第二掺杂类型的漂移区内形成浅槽隔离区；
形成源漏区和栅极结构。
2.根据权利要求1所述的LDMOSFET晶体管的制作方法，其特征在于，所述第一掺杂类型的体区的杂质浓度呈梯度分布，所述第一掺杂类型的体区的表面区域的杂质浓度低于靠近所述第一外延层的区域的杂质浓度；
所述第二掺杂类型的漂移区的杂质浓度呈梯度分布，所述第二掺杂类型的漂移区的表面区域的杂质浓度低于靠近所述第一掺杂类型的体区的区域的杂质浓度。
3.根据权利要求1所述的LDMOSFET晶体管的制作方法，其特征在于，所述第一掺杂类型为P型，所述第二掺杂类型为N型；
所述第一掺杂类型的硅衬底为P型硅衬底，所述第二掺杂类型的埋层为N型埋层，所述第二掺杂类型的第一外延层为N型第一外延层；
所述第一掺杂类型的第二外延层为P型第二外延层，所述第一掺杂类型的体区为P型体区，所述第二掺杂类型的漂移区为N型漂移区。
4.根据权利要求3所述的LDMOSFET晶体管的制作方法，其特征在于，所述对第一掺杂类型的第二外延层进行刻蚀处理，包括：
采用化学气相沉积法在所述P型第二外延层上沉积形成氧化层；
在所述氧化层上涂覆光刻胶，对涂覆光刻胶的P型第二外延层进行光刻处理；
采用干法刻蚀法对所述P型第二外延层进行刻蚀处理。
5.根据权利要求4所述的LDMOSFET晶体管的制作方法，其特征在于，所述方法还包括：
在形成N型漂移区之后，采用湿法刻蚀法去除所述氧化层，对所述N型漂移区和所述P型体区进行平坦化处理。
6.根据权利要求3所述的LDMOSFET晶体管的制作方法，其特征在于，所述在第二掺杂类型的漂移区内形成浅槽隔离区，包括：
在N型漂移区上沉积形成氮化硅层；
在所述氮化硅层上形成图形化的掩膜；
根据掩膜刻蚀N型漂移区形成沟槽；
在所述沟槽中填充二氧化硅之后进行平坦化处理，填充后的沟槽构成浅槽隔离区。
7.根据权利要求3所述的LDMOSFET晶体管的制作方法，其特征在于，所述形成源漏区和栅极结构，包括：
在N型漂移区和P型体区上形成牺牲氧化层；
在牺牲氧化层上涂覆光刻胶，在光刻胶上形成所需的光刻图形；
根据光刻图形进行离子注入形成源漏区；
采用湿法腐蚀的方法去除牺牲氧化层；
在N型漂移区和P型体区的上方形成栅极结构。
8.根据权利要求7所述的LDMOSFET晶体管的制作方法，其特征在于，所述在N型漂移区和P型体区的上方形成栅极结构，包括：
在N型漂移区和P型体区上生长栅氧化层；
在栅氧化层上形成多晶硅薄膜；
在多晶硅薄膜上形成二氧化硅薄膜；
对二氧化硅薄膜进行光刻处理，以形成栅掩膜；
根据栅掩膜的掩膜图案对多晶硅薄膜及栅氧化层进行刻蚀处理，以形成多晶硅栅极。
9.根据权利要求3所述的LDMOSFET晶体管的制作方法，其特征在于，所述第一次外延掺杂的掺杂剂为PH3，所述第二次外延掺杂的掺杂剂为BH3，所述第三次外延掺杂的掺杂剂为PH3。
10.一种LDMOSFET晶体管，其特征在于，包括：第一掺杂类型的硅衬底、第二掺杂类型的埋层、第二掺杂类型的外延层、第一掺杂类型的体区、第二掺杂类型的漂移区、源漏区以及栅极结构；
所述第二掺杂类型的外延层是在所述第二掺杂类型的埋层上进行第一次外延掺杂形成的；
所述第一掺杂类型的体区和所述第二掺杂类型的漂移区通过以下方式形成：
在所述第二掺杂类型的外延层上进行第二次外延掺杂形成第一掺杂类型的第二外延层；
对所述第一掺杂类型的第二外延层进行刻蚀处理，选择性去除第一部分的第二外延层，以使余留的第二部分的第二外延层构成第一掺杂类型的体区；
在第一外延层上的去除第一部分的第二外延层的区域进行第三次外延掺杂形成第二掺杂类型的第三外延层，所述第二掺杂类型的第三外延层构成第二掺杂类型的漂移区。
11.根据权利要求10所述的LDMOSFET晶体管，其特征在于，所述第一掺杂类型为P型，所述第二掺杂类型为N型；
所述第一掺杂类型的硅衬底为P型硅衬底，所述第二掺杂类型的埋层为N型埋层，所述第二掺杂类型的第一外延层为N型第一外延层；
所述第一掺杂类型的第二外延层为P型第二外延层，所述第一掺杂类型的体区为P型体区，所述第二掺杂类型的漂移区为N型漂移区。
12.根据权利要求11所述的LDMOSFET晶体管，其特征在于，所述P型体区的掺杂浓度大于N型漂移区的掺杂浓度，所述N型漂移区的掺杂浓度大于N型第一外延层的掺杂浓度。
13.根据权利要求11所述的LDMOSFET晶体管，其特征在于，所述第一次外延掺杂的掺杂剂为PH3，所述第二次外延掺杂的掺杂剂为BH3，所述第三次外延掺杂的掺杂剂为PH3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210296082.3A CN114400184A (zh) | 2022-03-24 | 2022-03-24 | Ldmosfet晶体管的制作方法及ldmosfet晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210296082.3A CN114400184A (zh) | 2022-03-24 | 2022-03-24 | Ldmosfet晶体管的制作方法及ldmosfet晶体管 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114400184A true CN114400184A (zh) | 2022-04-26 |
Family
ID=81235020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210296082.3A Pending CN114400184A (zh) | 2022-03-24 | 2022-03-24 | Ldmosfet晶体管的制作方法及ldmosfet晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114400184A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168334A (ja) * | 1999-12-07 | 2001-06-22 | Toyota Central Res & Dev Lab Inc | パワー電界効果トランジスタ及びその製造方法 |
| CN104716180A (zh) * | 2013-12-12 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
| CN104752500A (zh) * | 2013-12-25 | 2015-07-01 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
| CN106098561A (zh) * | 2016-07-25 | 2016-11-09 | 吉林华微电子股份有限公司 | 一种mosfet器件的制造方法及其器件 |
| CN112599599A (zh) * | 2020-12-03 | 2021-04-02 | 杰华特微电子（杭州）有限公司 | 横向双扩散晶体管及其制造方法 |
| CN114171585A (zh) * | 2022-02-10 | 2022-03-11 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片和电路 |
-
2022
- 2022-03-24 CN CN202210296082.3A patent/CN114400184A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168334A (ja) * | 1999-12-07 | 2001-06-22 | Toyota Central Res & Dev Lab Inc | パワー電界効果トランジスタ及びその製造方法 |
| CN104716180A (zh) * | 2013-12-12 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
| CN104752500A (zh) * | 2013-12-25 | 2015-07-01 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
| CN106098561A (zh) * | 2016-07-25 | 2016-11-09 | 吉林华微电子股份有限公司 | 一种mosfet器件的制造方法及其器件 |
| CN112599599A (zh) * | 2020-12-03 | 2021-04-02 | 杰华特微电子（杭州）有限公司 | 横向双扩散晶体管及其制造方法 |
| CN114171585A (zh) * | 2022-02-10 | 2022-03-11 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片和电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9466700B2 (en) | Semiconductor device and method of fabricating same | |
| US6773995B2 (en) | Double diffused MOS transistor and method for manufacturing same | |
| US7936015B2 (en) | Semiconductor device having trenches filled with a semiconductor having an impurity concentration gradient | |
| KR101632938B1 (ko) | 밀봉 플러그를 구비한 반도체 트렌치 구조와 방법 | |
| US9287399B2 (en) | Faceted intrinsic epitaxial buffer layer for reducing short channel effects while maximizing channel stress levels | |
| US9412870B2 (en) | Device with engineered epitaxial region and methods of making same | |
| CN110518070B (zh) | 一种适用于单片集成的碳化硅ldmos器件及其制造方法 | |
| KR20120038195A (ko) | 반도체 소자 및 이의 제조 방법 | |
| CN114420761B (zh) | 一种耐高压碳化硅器件及其制备方法 | |
| JP7472477B2 (ja) | 炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法 | |
| CN114512406A (zh) | 超结器件的制造方法 | |
| CN102148143B (zh) | 半导体器件和晶体管 | |
| CN111933714A (zh) | 三段式氧化层屏蔽栅沟槽mosfet结构的制造方法 | |
| CN109216276B (zh) | 一种mos管及其制造方法 | |
| CN104916537A (zh) | 一种半导体器件及其制备方法 | |
| CN114664934B (zh) | 一种含有场板的dmos晶体管及其制作方法 | |
| CN114400184A (zh) | Ldmosfet晶体管的制作方法及ldmosfet晶体管 | |
| CN108231886B (zh) | 制造半导体器件的方法以及半导体器件 | |
| CN103426735B (zh) | 半导体结构的形成方法及mos晶体管的形成方法 | |
| KR102435904B1 (ko) | 반도체 장치 제조를 위한 가상 웨이퍼 기술 | |
| KR101015529B1 (ko) | Ｌｄｍｏｓ 트랜지스터 및 그 제조방법 | |
| CN117393586B (zh) | 一种功率半导体器件及其制作方法 | |
| US20190319102A1 (en) | Semiconductor device | |
| CN116721923A (zh) | 超级结mos器件的制作方法以及超级结mos器件 | |
| CN115939173A (zh) | 一种内嵌隧道二极管结构的快恢复功率器件及其生产方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20220426 |
|
| RJ01 | Rejection of invention patent application after publication |