CN102148143B - 半导体器件和晶体管 - Google Patents

半导体器件和晶体管 Download PDF

Info

Publication number
CN102148143B
CN102148143B CN201110035220.4A CN201110035220A CN102148143B CN 102148143 B CN102148143 B CN 102148143B CN 201110035220 A CN201110035220 A CN 201110035220A CN 102148143 B CN102148143 B CN 102148143B
Authority
CN
China
Prior art keywords
groove
exterior channels
width
pattern
silicon wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110035220.4A
Other languages
English (en)
Other versions
CN102148143A (zh
Inventor
马修·A·林
小亨利·G·普罗萨克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of CN102148143A publication Critical patent/CN102148143A/zh
Application granted granted Critical
Publication of CN102148143B publication Critical patent/CN102148143B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种制造LFCC器件的方法，包括：在衬底中形成第一沟槽，该第一沟槽从上表面垂直地延伸到该衬底内一定深度，该第一沟槽具有第一侧壁、第一底部以及图案，该图案形成在靠近该沟槽的第一底部的第一侧壁上；在该第一沟槽的第一侧壁和第一底部上形成氧化物层，该氧化物层使得第二沟槽位于第一沟槽内，并且该第二沟槽通过氧化物层与第一沟槽相分离。该第二沟槽具有第二侧壁和第二底部，该第二侧壁基本上垂直但是不显示该图案，该第二底部基本上是平的。该图案补偿该第一沟槽的底部与第一侧壁之间的氧化速率的差异。该LFCC结构包括具有该图案的第一沟槽。

Description

半导体器件和晶体管
相关申请的引用
本申请要求于2010年2月5日提交的、序号为61/302,057的美国临时申请的权益，为了所有的目的通过引用将其全部内容合并于此。
背景技术
在包括高压器件的半导体器件中，希望获得低导通电阻，其中低导通电阻主要是由漂移区电阻确定的。典型地，通过提高漂移区的掺杂水平，可以降低晶体管的漂移区电阻。但是，提高漂移区的掺杂水平导致了降低击穿电压的不良效果。因此，优化漂移区的掺杂水平，以获得最大的导通电阻，同时仍然保持有效的高击穿电压。伴随对于提高击穿电压的需求，利用漂移区掺杂浓度来调节导通电阻和击穿电压变得更加困难。
击穿电压除了受漂移区的掺杂浓度的影响之外，击穿电压还受器件内外的电场分布的影响。结果，本领域已经具有通过场成形方法来控制电场分布的努力成果，并且由此控制晶体管器件的导通电阻和击穿电压。例如，横向浮动耦合电容(FCC)结构已经被用于控制晶体管的漂移区中的电场，并由此改善导通电阻。这些FCC结构包括形成在晶体管的漂移区中的绝缘沟槽，绝缘沟槽包括隔离电极并且平行于电流流动的方向。这些FCC结构改善了晶体管性能。例如，FCC区域提供的漂移区场成形可以有利地同时提供高击穿电压和低导通电阻。但是，仍然存在与制造和利用浮动耦合电容相关联的问题，控制击穿电压和导通电阻包括依赖于使用高掺杂多晶硅来填充沟槽的制造方法，这需要额外的多晶硅沉积步骤，导致该处理更加昂贵并且降低了产量。此外，通过用高掺杂多晶硅填充沟槽制成的FCC结构可以导致FCC结构具有空洞。这些空洞对于FCC器件是有害的。
因此，需要可以被更有效地制造的FCC结构，并且在FCC中具有很少的空洞或基本上没有空洞。
发明内容
本发明的实施例考虑了更简单和更有效的用于制造更稳定的横向浮动耦合电容(LFCC)器件的方法，该方法可以集成到现有的制造处理工艺中。本发明的实施例还提供LFCC场效应晶体管，其降低导通电阻同时保持高的击穿电压。本发明的实施例还提供制造LFCC场效应晶体管的方法。
根据一个实施例，一种方法包括：在衬底中形成第一沟槽，该第一沟槽从上表面垂直地延伸到该衬底内一定深度，第一沟槽具有第一侧壁、第一底部以及图案，该图案形成在靠近该沟槽的第一底部的第一侧壁上；在该第一沟槽的第一侧壁和第一底部上形成氧化物层，该氧化物层使得第二沟槽位于该第一沟槽内，并且该第二沟槽通过氧化物层与第一沟槽相分离。该第二沟槽具有第二侧壁和第二底部，该第二侧壁基本上垂直但是不显示该图案，该第二底部基本上是平的。该图案补偿该第一沟槽的底部与第一侧壁之间的氧化(速)率的差异。
在另一实施例中，形成该图案包括形成切口(V形凹口)形状。
在另一实施例中，该衬底是硅，并且形成第一沟槽包括：沿着该第一沟槽的第一底部建立(111)硅晶面(结晶平面)；沿着该第一沟槽的第一侧壁形成(110)硅晶面(结晶平面)；以及沿着该图案形成硅晶面(结晶平面)，该图案补偿该(111)硅晶面(结晶平面)与该(110)硅晶面(结晶平面)之间的氧化(速)率的差异。
在另一实施例中，该方法还包括：使用第一气体混合物对该衬底蚀刻第一时间段以形成该第一侧壁，该第一气体混合物具有反应物气体与钝化剂气体的第一比率。接着将反应物气体与钝化剂气体的第一比率改变成反应物气体与钝化剂气体的第二比率。使用第二气体混合物对该衬底蚀刻第二时间段以形成该图案，该第二气体混合物具有反应物气体与钝化剂气体的第二比率。该反应物气体可以是SF6，而该钝化剂气体可以是O2，该反应物气体与钝化剂气体的第二比率是(1.1∶1)；而该第二时间段的范围可以在15到25秒之间。在一个实施例中，第二时间段是20秒。
在另一实施例中，该方法进一步包括：降低反应性气体与钝化剂气体的比率，使得反应性气体与钝化剂气体的第二比率低于反应性气体与钝化剂气体的第一比率。
在另一实施例中，该方法进一步包括：改变气体混合物的流量，使得第二气体混合物的流量不同于第一气体混合物的流量。
在另一实施例中，该方法进一步包括：减少气体混合物的流量，使得第二气体混合物的流量低于第一气体混合物的流量。
在另一实施例中，该方法进一步包括：改变气体混合物的压力，使得第二气体混合物的压力不同于第一气体混合物的压力。
在另一实施例中，该方法进一步包括：提高气体混合物的压力，使得第二气体混合物的压力高于第一气体混合物的压力。
在另一实施例中，该方法进一步包括：改变中性气体的流量。中性气体可以是诸如氩、氦、氙等的惰性气体，中性气体的流量可以由其自身改变，或者与对于气体混合物所做的变化一起被改变。
在另一实施例中，形成带有该图案的第一沟槽进一步包括利用如下处理工艺来蚀刻该衬底：调节蚀刻剂处理时间与钝化剂处理时间，和/或调节蚀刻剂气体组成与钝化剂气体组成。
在另一实施例中，形成带有该图案的第一沟槽进一步包括：使用时分复用(TDM)蚀刻处理工艺来蚀刻该衬底。
在另一实施例中，形成带有该图案的第一沟槽进一步包括：利用蚀刻停止层和蚀刻步骤的组合来蚀刻该衬底。
在另一实施例中，形成带有该图案的第一沟槽进一步包括：利用改变的钳压(clamp pressure)和/或改变的衬底温度来蚀刻该衬底，以产生硅中所希望的形状。
在另一实施例中，一种制造半导体器件的方法，包括：在硅衬底中形成第一沟槽，该第一沟槽从上表面垂直地延伸到该衬底内一定深度。该第一沟槽具有第一侧壁、第一底部以及图案，该图案形成在靠近该沟槽的第一底部的第一侧壁上，通过使用第一气体混合物首先对该硅衬底蚀刻第一时间段以形成第一侧壁，来形成第一沟槽。该第一气体混合物具有反应物气体与钝化剂气体的第一比率、第一流量以及第一压力。在经过了第一时间段之后，形成具有第二比率、第二流量以及第二压力的第二气体混合物，其中，反应性气体与钝化剂气体的第二比率低于反应性气体与钝化剂气体的第一比率，第二流量低于该第一流量，而第二压力高于该第一压力。然后，使用第二气体混合物对该硅衬底蚀刻第二时间段以形成该图案。在该第一沟槽的第一侧壁、第一底部和图案上形成氧化物层，该氧化物层使得第二沟槽位于该第一沟槽内，并且该第二沟槽通过该氧化物层与该第一沟槽相分离，其中，该图案可以是切口(V形凹口)形状。该第二沟槽具有第二侧壁和第二底部，该第二侧壁基本上垂直但是不显示该图案，该第二底部基本上是平的。然后，使用导体填充该第二沟槽以形成横向浮动电容耦合器件。该图案可以是切口(V形凹口)形状，该图案补偿该第一沟槽的底部与第一侧壁之间的氧化速率的差异。该衬底可以是硅。形成该第一沟槽可以包括：沿着该第一沟槽的第一底部建立(111)硅晶面；沿着该第一沟槽的第一侧壁形成(110)硅晶面；以及沿着该图案形成硅晶面，该图案补偿该(111)硅晶面与该(110)硅晶面之间的氧化速率的差异。
在另一实施例中，一种半导体器件，包括：源(极)区；漏(极)区；栅(极)区；漂移区，置于该源(极)区和漏(极)区之间，提供源极和漏极之间的导电路径；以及形成在沟槽区中的浮动耦合电容，其中该沟槽区置于该源(极)区和漏(极)区之间的漂移区中。每个沟槽包括：第一沟槽，从上表面垂直地延伸到硅衬底内一定深度。该第一沟槽具有第一侧壁、第一底部以及图案，该图案形成在靠近该沟槽的第一底部的第一侧壁上。氧化物层，置于该第一沟槽的第一侧壁、第一底部和图案上，该氧化物层使得第二沟槽位于该第一沟槽内，并且该第二沟槽通过该氧化物层与第一沟槽相分离。该第二沟槽具有第二侧壁和第二底部，该第二侧壁基本上垂直但是不显示该图案，而该第二底部基本上是平的。导电材料，置于该第二沟槽内以形成该浮动耦合电容。该图案可以是切口(V形凹口)形状，该图案补偿该第一沟槽的底部与第一侧壁之间的氧化速率的差异。该第一沟槽可以具有：沿着该第一沟槽的第一底部的(111)硅晶面；沿着该第一沟槽的第一侧壁的(110)硅晶面；以及沿着该图案的硅晶面，该图案补偿该(111)硅晶面与该(110)硅晶面之间的氧化速率的差异。
在另一实施例中，一种半导体器件，包括源极、漏极、栅极和沟槽结构。至少一个沟槽结构包括：第一沟槽，从上表面垂直地延伸到硅衬底内一定深度。该第一沟槽具有第一侧壁、第一底部以及图案，该图案形成在靠近该沟槽的第一底部的该第一侧壁上。氧化物层，置于该第一侧壁和该第一沟槽的第一底部上，该氧化物层使得第二沟槽位于该第一沟槽内，并且该第二沟槽通过该氧化物层与第一沟槽相分离。该第二沟槽具有第二侧壁和第二底部，该第二侧壁基本上垂直但是不显示该图案，该第二底部基本上是平的。该图案补偿该第一沟槽的底部与该第一侧壁之间的氧化速率的差异。至少一个沟槽结构可以进一步包括：导电材料，置于该第二沟槽内以形成浮动耦合电容。该第一沟槽可以包括：沿着该第一沟槽的第一底部表面的(111)硅晶面；沿着该第一沟槽的该第一侧壁表面的(110)硅晶面；以及沿着该图案表面的至少一个硅晶面，该图案表面补偿该(111)硅晶面与该(110)硅晶面之间的氧化速率的差异。该图案可以是切口(V形凹口)形状。
以下提供的详细描述将使得本发明公开内容的可用性的其它方面变得更加清楚。应当理解，尽管详细描述和特定实例指示了各个实施例，但是它们都仅仅用于说明的目的，而不用于对于本发明公开内容的范围的必要限制。
附图说明
以下示出的通过参考说明书的其余部分以及附图，可以实现对本发明的特性和优点的进一步理解。附图合并入本发明的详细说明部分。
图lA是用于制造半导体晶体管的沟槽的示图。
图1B是在引起空洞的沟槽的底部处显示矛状结构的氧化之后的沟槽的示图。
图1C是在引起空洞的该沟槽的底部处显示该矛状结构的氧化之后的沟槽的扫描电子显微镜(SEM)图像。
图1D是浮动电容的扫描电子显微镜(SEM)图像，在该浮动电容中利用图1A中示出了空洞的沟槽制成。
图2A是根据一个实施例的用于制造LFCC半导体晶体管结构的沟槽的示图。
图2B是令人满意地(名义上，nominally)显示具有近似垂直的侧面而不具有凹入侧壁的平的底部的氧化之后，图2A中示出的沟槽的示图。
图2C是利用图2A中示出的沟槽制成的浮动电容的扫描电子显微镜(SEM)图像。
图3是示出利用图2A中示出的沟槽来制造LFCC结构的方法的流程图。
图4A是在可以并入实施例的具有漂移层中的pn结的半导体器件的示图。
图4B是图4A的半导体器件的顶视图。
图4C是图4A的半导体器件沿着图4B示出的B-B’切线的剖视图。
图4D是类似于图4A的半导体器件的沿着图4A示出的C-C’平面的示图。
具体实施方式
在以下说明中，为了解释的目的，给出了特定细节以提供对本发明的全面理解。但是，很清楚地是，本发明也可以不以这些特定细节来实现。
各个实施例考虑了更容易和更可靠的用于制造稳定的横向浮动耦合电容(LFCC)器件的制造方法，该方法可以集成到现有的制造处理(工艺)中。各个实施例还提供具有横向浮动控制电容的场效应晶体管，其降低导通电阻同时保持更高的击穿电压。各个实施例进一步提供了制造这些具有横向浮动控制电容的场效应晶体管的方法。
在实施例中，场效应晶体管的漂移区包括有源漂移区和无源浮动电荷控制(FCC)区，其中，当电压施加到栅极区时有源漂移区引导源极区和漏极区之间的电流，无源浮动电荷控制区场成形该有源漂移区以改善击穿电压。FCC结构被形成在置于源极区和漏极区之间的漂移区中的沟槽区中。每个沟槽(其包含FCC并且垂直延伸到硅衬底内)具有第一侧壁、第一底部以及形成在靠近沟槽的第一底部的第一侧壁上的图案。在第一沟槽的第一侧壁和第一底部上形成氧化物层，氧化物层使得第二沟槽位于第一沟槽内，并且第二沟槽通过氧化物层与第一沟槽相分离。由于第一沟槽中的图案(其可以是切口(V型凹口)图案)，因此第二沟槽令人满意地(名义上，nominally)形成平的底部以及接近垂直侧而不具有凹入侧壁。图案补偿第一沟槽的底部与第一侧壁之间的氧化速率的差异。导电材料被置于该第二沟槽内以形成浮动耦合电容。可以形成沟槽(其可以包括FCC区)以使得终止区中的沟槽平行于或垂直于有源区中的沟槽。以下参考附图解释这些实施例的细节。
此外，不同于现有技术(其要求使用高掺杂多晶硅来填充沟槽以及额外的多晶硅沉积)，各实施方式顾及在掺杂之前沉积栅极多晶(硅)。额外地，利用图案结构消除潜在的空洞，空洞对于FCC器件是有害的。各实施方式还使得LFCC器件的沟槽电容集成到场氧化物层内，场氧化物层隔离IC流而不增加额外的热处理步骤，额外的热处理步骤用于促进来自沟槽侧壁上的特定的隔离氧化物层的各种硅掺杂剂的扩散。
图1A是用于制造半导体晶体管的沟槽105的示图。沟槽105是具有基本上垂直的侧壁110和平滑圆底部115的沟槽，该平滑圆底部115在中心具有平的部分。当该类型的沟槽105被蚀刻进入硅衬底时，垂直侧壁110表面和平滑圆底部115表面具有不同的晶面(结晶平面)。由于硅的氧化速率取决于完成了氧化的晶面(结晶平面)，因此在沟槽的侧壁110和底部115上具有不同的平面导致沟槽的侧壁110和底部115上不同的氧化速率。不同的氧化速率导致围绕沟槽的底部的不均一的氧化，如参考图1B和1C所示出的。
图1B示出了在沿着沟槽侧壁110和沟槽的底部115显示的不均匀氧化135的氧化130之后的沟槽105的示图。不均匀氧化引起了靠近沟槽底部的矛状空洞140，这难于将导电材料沉积到沟槽内，并且引起在稍后沉积的、用于形成FCC区的导电材料中的空洞。
图1C是在靠近沟槽的底部显示了矛状空洞140氧化之后的沟槽的扫描电子显微镜(SEM)图像150。如所提到的，该矛状空洞引起稍后沉积处理中的问题。矛状空洞使得难于在由氧化135建立的第二沟槽中沉积导电材料，并且可以导致在稍后沉积的导电材料中的空洞。图1C示出了具有侧壁110和底部115沉积在硅衬底145中的沟槽。当形成在硅中的沟槽被氧化时出现矛状空洞。对硅中沟槽的蚀刻形成具有沿着第一沟槽的底部115表面的(111)硅晶面(结晶平面)和沿着沟槽的侧壁110表面的(110)硅晶面(结晶平面)的沟槽。正是这些不同的结晶取向和硅氧化速率改变取决于结晶结构的事实引起空洞140的出现。
图1D是浮动电容的扫描电子显微镜(SEM)图像160，在浮动电容中使用了图1A中示出的空洞的沟槽。图像160示出了由氧化处理建立的具有填充有导电材料的矛状空洞140的第二沟槽以形成LFCC结构。可以从图像160中看出，导电材料在由氧化处理创立的第二沟槽的底部部分处的矛状区中没有很好的沉积。该空洞可以建立在具有LFCC结构的晶体管中的缺陷，这对其性能是有害的。
图2A是根据一个实施的用于制造LFCC半导体晶体管结构的沟槽205的示图。沟槽205具有基本上垂直的侧壁210和可以类似于切口(V型凹口)的具有在中心的平的部分的图案215。图案215用于补偿在沟槽侧壁和沟槽底部上的不均匀氧化。如上参考图1A-1D所描述的，对硅衬底中的沟槽的蚀刻形成具有不同结晶取向的侧壁和底部，这在沟槽经历氧化处理时引起沟槽内的矛状氧化图案。当沟槽205被蚀刻进入硅衬底时，垂直侧壁210表面和图案215表面具有不同的晶面(结晶平面)。看起来基本上平的图案215的底部部分的表面具有(111)硅晶面(结晶平面)。沟槽205的侧壁210的表面具有(110)硅晶面(结晶平面)。图案215的切口部分的表面具有补偿(111)硅晶面与(110)硅晶面之间的氧化速率的差异的晶面。尽管图案215示出为切口，其它图案也可以用于补偿不同的晶面之间氧化速率的差异。
图2B是令人满意地显示具有近似垂直侧面210而不具有凹入侧壁(这减少空洞)的沿着切口区域215的平的底部的氧化235之后的沟槽230的示图。与图1A-1C示出的氧化相比较，氧化235比氧化135实质上更均匀并且没有靠近沟槽的底部的矛状空洞140。如图2C所示，氧化235建立了第一沟槽内的第二沟槽240，该第二沟槽240稍后被填充导电材料用于形成FCC区。由于该处理建立了没有矛状空洞的第二沟槽240，因此导电材料更容易并更可靠地沉积在第二沟槽中。第二沟槽的形状允许导电材料被均匀地沉积在沟槽中而不建立空洞。
图2C是使用图2A中示出的沟槽的没有空洞的浮动电容的扫描电子显微镜(SEM)图像265。图像265示出了由没有任何类型的空洞的氧化处理(工艺)建立的第二沟槽。第二沟槽被填充有导电材料以形成LFCC结构。如从图像265可以看出的，导电材料已经基本上均匀地沉积在由氧化处理建立的第二沟槽中。可以利用诸如时分复用(TDM)的蚀刻处理(工艺)，利用蚀刻停止层和蚀刻步骤的组合，或利用改变的钳压和/或改变的衬底温度，对硅沟槽的终止区进行成形以具有切口轮廓，以产生该硅中所希望的形状。
图像265示出了具有浮动电容的沟槽230，其是LFCC半导体器件的一部分。在一个实施方式中，LFCC半导体器件包括：源极区；漏极区；栅极区；漂移区，置于源极区和漏极区之间，其提供源极和漏极之间的导电路径；以及浮动耦合电容(FCC)，形成在沟槽区中并置于源极区和漏极区之间的漂移区中。每个沟槽还包括：第一沟槽，其从上表面垂直延伸到硅衬底内一定深度。第一沟槽具有第一侧壁、第一底部以及图案，该图案形成在靠近沟槽的第一底部的第一侧壁上。氧化物层，置于第一沟槽的第一侧壁和第一底部上，该氧化物层使得第二沟槽位于第一沟槽内，并且第二沟槽通过氧化物层与第一沟槽相分离。第二沟槽具有第二侧壁和第二底部，其中第二侧壁基本上垂直但是不显示该图案，而且第二底部基本上是平的。导电材料，置于第二沟槽内以形成浮动耦合电容。由于硅氧化速率随着暴露的硅晶格面而变化，通过将具有残端(stub)的图案添加到沟槽的底部可以消除矛头。图案，其可以是切口形状，补偿第一沟槽的底部与第一侧壁之间的氧化速率的差异。第一沟槽还可以形成：沿着第一沟槽的第一底部表面的(111)硅晶面；沿着第一沟槽的第一侧壁表面的(110)硅晶面；以及沿着该图案表面的硅晶面，该图案表面补偿(111)硅晶面与(110)硅晶面之间的氧化速率的差异。
使用这种图案消除了参考图1A-1D所描述的矛头轮廓，并且因此减少了浮动电容中的空洞。此外，利用采用TDM技术的深沟槽蚀刻法，通过调节蚀刻和钝化步骤时间以及蚀刻剂与钝化剂气体组成、建立的图案或切口型底部轮廓，可以改变侧壁形状。通过对硅中的深沟槽的底部进行切口，由于(111)硅晶面的较慢氧化速率氧化较厚的边缘，同时较低氧化的晶面被凹入(be recessed)。
图3是示出用于根据一实施方式的、使用图2A中示出的沟槽来制造LFCC结构的方法的流程图。通过装配(调整)诸如LAM 9400的蚀刻器具以将沟槽蚀刻进入衬底中，该方法起始于操作305。接着，在操作310中，将硅衬底提供至蚀刻器具内，用于蚀刻沟槽。在操作315中，设置用于主要蚀刻沟槽侧壁210的第一蚀刻条件。设置第一蚀刻条件包括设置第一气体混合物比率、第一压力、第一气体流量和第一偏压功率。第一气体混合物可以包括SF6、O2和诸如氦、氩、氙或其它稀有气体或惰性气体的任何中性稀释材料的混合物。SF6是反应物气体，而O2是钝化剂气体。在一个实施方式中，SF6与O2的第一比率是1.6∶1，第一压力是55毫巴，第一总气体流量是325SCCM(标准立方厘米每分钟)，第一偏压功率是15瓦，而第一温度设置在7℃，但是其范围可以是从2℃到12℃。
一旦设置了第一蚀刻条件，就在操作320中开始蚀刻处理。蚀刻操作320可以包括利用蚀刻停止层和蚀刻步骤的组合来蚀刻衬底。蚀刻操作还可以利用改变的钳压和/或改变的衬底温度来产生该硅中所希望的形状。当在操作320中完成蚀刻时，在操作325中作出是否是改变蚀刻条件的时间的决定。通过检查是否经过了第一时间段，或者通过使用诸如端点检测器的检测器，来作出该决定。如果操作325中的决定不是改变蚀刻条件的时间，则在操作320中继续蚀刻。如果操作325中的决定是要改变蚀刻条件(例如，已经经过了第一时间段)的时间以制作在沟槽底部的图案215，则在操作330中设置第二组蚀刻条件。设置第二蚀刻条件可以包括设置气体混合物、气体压力、气体流量、温度、和偏压功率中的任一个或其组合。因此，操作330设置第二气体混合物比率、第二压力、第二气体流量、第二温度和/或第二偏压功率。第二气体混合物可以包括SF6、O2和诸如氦、氩、氙或其它稀有气体或惰性气体的任何中性稀释材料的混合物。在一个实施方式中，SF6与O2的第二比率是1.1∶1，第二压力是65毫巴，第二气体流量是313SCCM，第二偏压功率是15瓦，而第二温度设置在7℃，但是其范围可以是从2℃到12℃。在另一实施方式中，SF6和O2的第二比率是1.1∶1，第二压力是55毫巴，第二气体流量是313SCCM，第二偏压功率是15瓦，而第二温度设置在7℃，但是其范围可以是从2℃到12℃。在另一实施方式中，SF6与O2的第二比率是1.3∶1，第二压力是55毫巴，第二气体流量是330SCCM，第二偏压功率是15瓦，而第二温度设置在7℃，但是其范围可以是从2℃到12℃。
在一些实施例方式，蚀刻处理是连续的，以致随着蚀刻条件从第一组蚀刻条件改变为第二组蚀刻条件，硅衬底被蚀刻。例如，第二组蚀刻条件可以通过以下来设置：减少运行中O2的量，降低压力以增加沟槽底部处的离子轰击使得关键尺寸(CD)更宽，然后增加O2和提高压力以增加聚合物形成，并且使沟槽底部变窄，这形成了小的切口。在一个实施方式中，设置第二组蚀刻条件可以包括降低反应性气体与钝化剂气体的比率，使得反应性气体与钝化剂气体的第二比率低于反应性气体与钝化剂气体的第一比率。在另一实施方式中，设置第二组蚀刻条件可以包括改变气体混合物的流量，使得第二气体混合物的流量不同于第一气体混合物的流量。在另一实施方式中，设置第二组蚀刻条件可以包括降低气体混合物的流量，使得第二气体混合物的流量低于第一气体混合物的流量。在另一实施方式中，设置第二组蚀刻条件可以包括改变气体混合物的压力，使得第二气体混合物的压力不同于第一气体混合物的压力。在另一实施方式中，设置第二组蚀刻条件可以包括增加气体混合物的压力，使得第二气体混合物的压力高于第一气体混合物的压力。在另一实施方式中，形成带有第一沟槽的图案进一步包括利用如下处理来蚀刻该衬底：调节蚀刻剂处理时间与钝化剂处理时间，和/或调节蚀刻剂气体组成与钝化剂气体组成。在另一实施方式中，改变中性气体的流量。中性气体可以是诸如氩、氦、氙等的惰性气体，中性气体的流量可以由其自身改变，或者与对气体混合物作出的改变一起被改变。
在其它实施方式中，利用TDM不连续地蚀刻硅，利用改变的压力/蚀刻/钝化步骤时间进行蚀刻以建立与图案215中的切口的图案类似的图案。通过具有较长(时间的)蚀刻步骤和较短(时间的)钝化步骤，可以制作图案或切口，以增加在TDM处理中短深度上的沟槽底部处的CD。
随着第一蚀刻条件改变为第二蚀刻条件，蚀刻处理在操作335中继续，以在沟槽的底部处形成蚀刻图案215。操作335中的蚀刻处理被设置为运行第二时间段，其范围可以是15秒到25秒之间，并且在一个实施方式中优选是20秒。在操作335中的蚀刻继续的同时，在操作340中做出具有图案215的沟槽是否完成以及是否是停止蚀刻处理的时间的另一决定。通过检查是否经过了第二时间段来完成该决定。如果操作340中的决定是未到停止蚀刻处理的时间，则在操作335中继续蚀刻。如果操作340中的决定是要停止蚀刻处理的时间(例如，已经经过了第二时间段)，则在操作345中停止蚀刻处理。接着在操作350中，在第一沟槽的第一侧壁210和图案215上形成氧化物层，氧化物层使得第二沟槽240位于第一沟槽内，并且第二沟槽通过氧化物层235与第一沟槽相分离。第二沟槽240具有第二侧壁和第二底部，其中第二侧壁基本上垂直但是不显示图案215，而第二底部基本上是平的。在氧化处理之后，第二沟槽的内轮廓由具有近似垂直的侧面而没有凹入侧壁的令人满意的(名义上，nominally)平的底部组成。该图案补偿第一沟槽的底部与第一侧壁之间的氧化速率的差异。
接着，在氧化之后的操作355中，第二沟槽240填充有导电材料以形成沟槽电容或LFCC型器件。可以使用无掺杂或轻掺杂的多晶硅无缝隙地执行该填充。在一些实施方式中，利用化学气相沉积(CVD)、物理气相沉积(PVD)或其它技术完成该填充处理。当浮动电容器件被发送以进行进一步处理时，在操作360中结束处理。
图4A是根据参考图3描述的方法形成的场效应晶体管(FET)的示图，该FET具有浮动耦合电容(FCC)区以及在有源漂移区中的pn结。该FET包括源极405、栅极410、漏极415、有源漂移区(未示出)、无源垂直FCC区(示出四个)425A-425D、P-resurf区(P-降低的表面场效应区)(示出三个)440A-440C、以及中断的N+缓冲区430和本体(区)440。图4B是图4A的顶视图。图4C是图4A和4B的沿着图4B示出的B-B’切线的剖视图。图4C包括有源漂移区420、无源垂直FCC区425和P-resurf层440A-440C。有源漂移区420和P-resurf层440A-440C建立pn结。有源漂移区420具有包括交替pn结的结构，交替pn结如参考图4D所解释的垂直堆叠。中断的N+缓冲区430具有与无源垂直FCC区425A-425D对准的区段。P-resurf区440A-440C延伸到栅极410。在一个实施方式中，通过到P-体(区)440的连接P-resurf区440A-440C可以被电连接到地，然后被连接到低侧LDMOS中的衬底。该连接建立FCC沟槽中的电极-衬底耦合。N+缓冲区430由导电材料制成，使得有源漂移区与形成在栅极410下的沟道之间电接触。源极405置于其是导体的本体(区)440中。当向栅极410施加充足的电压时，在栅极410下形成沟道，而电流从源极405通过沟道到N+缓冲区430、到有源漂移区在到漏极415进行流动。
通过在无源垂直FCC区425A-425D之间的各漂移区的一部分上布置一个或多个垂直的pn结，可以形成图4A中示出的FET。在FCC沟槽被蚀刻之前，垂直堆叠的交替P-N层结构可以外延生长。根据参考图3描述的方法可以形成无源垂直FCC区(示出四个)425A-425D。该方法包括蚀刻硅衬底以在底部以形成具有图案215的沟槽，对沟槽进行氧化以形成氧化层235和第二沟槽240，然后用导电材料填充第二沟槽240。在沉积多个p-n外延层之后，相同的过程可以用于形成FCC沟槽中的多个隔离浮动电极。将pn结添加到有源漂移区可以通过大约是2的因子来增加有源漂移区中的载流子浓度，由此基本上降低了器件的导通电阻。在一个实例中，如果利用盒状掺杂曲线，则P-resurf层的合并(集成)可以将n漂移浓度从1×1016/cm3提高到2×1016/cm3，同时保持击穿电压。
图4D是图4A示出的半导体器件沿着C-C’平面的剖视图。图4A的半导体器件包括有源漂移区中的pn结、位于有源漂移区445的每一侧上的垂直无源FCC区425A-425D。有源漂移区445包括pn结的堆叠，该pn结的堆叠可以通过大约是2的因子来增加有源漂移区中的载流子浓度，由此基本上降低了器件的导通电阻。单个p层和单个n层的厚度可以取决于剂量而改变。
除了在图4A-4D中示出的单元结构之外，本申请中所描述的沟槽处理可以用于形成如于2009年4月17日提交的共同未决美国申请No.12/424,004和于2007年5月10日提交的共同未决美国申请No.11/801,819中描述的单元结构和半导体器件，通过引用将上述两个申请的全部内容合并于此。例如，本申请所描述的沟槽处理可以被用于形成共同未决美国申请No.12/424,004的图1A-3B中示出的和共同未决美国申请No.11/801,819的图1-3中示出的单元结构。
本申请所描述的沟槽处理还适用于一般包括源极、漏极、栅极和沟槽结构的半导体器件。一般而言，在这些半导体器件中，至少一个沟槽结构包括：第一沟槽，其从上表面垂直地延伸到硅衬底内一定深度。第一沟槽具有第一侧壁、第一底部以及图案，该图案形成在靠近沟槽的第一底部的第一侧壁上。氧化物层置于第一沟槽的第一侧壁和第一底部上，该氧化物层使得第二沟槽位于第一沟槽内，并且第二沟槽通过氧化物层与第一沟槽相分离。第二沟槽具有第二侧壁和第二底部，其中，第二侧壁基本上垂直但是不显示该图案，第二底部基本上是平的。该图案补偿第一沟槽的底部与第一侧壁之间的氧化速率的差异。半导体器件的至少一个沟槽结构可以进一步包括：置于第二沟槽内的导电材料，以形成浮动耦合电容。半导体器件的第一沟槽可以包括：沿着第一沟槽的第一底部表面的(111)硅晶面；沿着第一沟槽的第一侧壁表面的(110)硅晶面；以及沿着图案表面的至少一个硅晶面，该图案表面补偿(111)硅晶面与(110)硅晶面之间的氧化速率的差异。半导体器件的沟槽中的图案可以是切口形状。
尽管已经描述了本发明的特定实施例，但是各种修改、选择方式、可替换的结构、以及等效物也都包含在本发明的范围内。所描述的本发明不限于某些特定实施例中的操作，而是可以自由地对本领域技术人员显而易见的在其它实施例中的配置进行操作，本发明的范围不限于所描述的一系列的细节和步骤。
相应地，应该认为本说明书和附图是示意性的而非限制性的。很明显地，可以做出添加、减少、删除和其它修改和变化，而不脱离权利要求中所描述的本发明的更宽的精神和范围。

Claims (18)

1.一种半导体器件，包括：
置于硅衬底内的沟槽区，所述沟槽区包括：
(A)外部沟槽，具有限定所述外部沟槽的上部和底部的外部沟槽侧壁，所述外部沟槽的所述上部具有恒定的第一宽度，所述外部沟槽侧壁包括在所述外部沟槽的所述底部的图案，所述图案以从外部沟槽的上部至底部的顺序包括第一部分、第二部分、第三部分、第四部分：
(a1)第一部分，其在宽度上从所述第一宽度减小至第二宽度；
(a2)第二宽度的第二部分；
(a3)第三部分，其在宽度上从所述第二宽度增加至第三宽度；
(a4)第四部分，其在宽度上从所述第三宽度减小至第四宽度；和
(a5)外部沟槽底部表面，其是平的；
(B)氧化物层，置于所述外部沟槽的所述侧壁和所述外部沟槽的所述底部上，使得所述氧化物层在所述外部沟槽内形成内部沟槽，所述内部沟槽具有内部沟槽侧壁和内部沟槽底部表面，所述内部沟槽的侧壁垂直，而所述内部沟槽的底部表面是平的；以及
(C)浮动耦合电容，包括置于所述内部沟槽内的导电材料。
2.根据权利要求1所述的半导体器件，其中，所述外部沟槽包括：
沿着所述外部沟槽底部表面的(111)硅晶面；
沿着所述外部沟槽的所述上部中的所述外部沟槽侧壁的表面的(110)硅晶面；以及
沿着所述图案的表面的至少一个硅晶面，所述图案补偿所述(111)硅晶面与所述(110)硅晶面之间的氧化速率的差异。
3.根据权利要求1所述的半导体器件，进一步包括有源漂移区，其包括多个交替PN结。
4.根据权利要求1所述的半导体器件，进一步包括：
第一导电型的有源漂移区；以及
第二导电型的多个降低的表面场(resurf)层，
所述有源漂移区和所述多个降低的表面场层被设置使得它们限定多个交替PN结。
5.根据权利要求1所述的半导体器件，进一步包括：
源极区；以及
漏极区，
所述浮动耦合电容置于所述源极区和所述漏极区之间。
6.根据权利要求1所述的半导体器件，其中所述导电材料置于所述内部沟槽内使得没有空洞形成。
7.根据权利要求1所述的半导体器件，进一步包括第一导电型的降低的表面场(resurf)层，其与所述硅衬底电连接，使得在所述浮动耦合电容中建立电极-衬底电耦合。
8.一种半导体器件，包括：
(A)外部沟槽，所述外部沟槽包括：
(a1)所述外部沟槽的底部，包括一图案；和
(a2)在所述外部沟槽的上部中的所述外部沟槽的侧壁，所述外部沟槽的所述侧壁垂直，所述外部沟槽的所述上部具有恒定的第一宽度，以及
(B)氧化物层，置于所述外部沟槽的所述侧壁上和置于所述外部沟槽的所述底部上，使得所述氧化物层在所述外部沟槽内形成内部沟槽，所述内部沟槽具有所述内部沟槽的侧壁，所述内部沟槽的侧壁垂直；以及
配置所述外部沟槽的所述图案以补偿所述外部沟槽的所述底部与所述外部沟槽的所述侧壁之间的氧化速率的差异，所述图案以从外部沟槽的上部至底部的顺序包括第一部分、第二部分、第三部分、第四部分：
(a11)第一部分，其在宽度上从所述第一宽度减小至第二宽度；
(a12)第二宽度的第二部分；
(a13)第三部分，其在宽度上从所述第二宽度增加至第三宽度；
(a14)第四部分，其在宽度上减小。
9.根据权利要求8所述的半导体器件，进一步包括置于所述内部沟槽内的浮动耦合电容，所述浮动耦合电容包括导电材料。
10.根据权利要求9所述的半导体器件，其中所述导电材料置于所述内部沟槽内使得没有空洞形成。
11.根据权利要求9所述的半导体器件，进一步包括第一导电型的降低的表面场(resurf)层，其与衬底电连接，使得在所述浮动耦合电容中建立电极-衬底电耦合。
12.根据权利要求8所述的半导体器件，其中，所述外部沟槽包括：
沿着所述外部沟槽的底部表面的(111)硅晶面；
沿着所述外部沟槽的所述侧壁的表面的(110)硅晶面；以及
沿着所述图案的表面的至少一个硅晶面，所述图案补偿所述(111)硅晶面与所述(110)硅晶面之间的氧化速率的差异。
13.根据权利要求8所述的半导体器件，进一步包括有源漂移区，其包括多个交替PN结。
14.根据权利要求8所述的半导体器件，进一步包括：
第一导电型的有源漂移区；以及
第二导电型的多个降低的表面场(resurf)层，
所述有源漂移区和所述多个降低的表面场层被设置使得它们限定多个交替PN结。
15.根据权利要求8所述的半导体器件，进一步包括有源漂移区，其包括多个垂直堆叠的PN结，所述有源漂移区通过所述外部沟槽被水平分开。
16.一种晶体管，包括：
有源漂移区，配置成，当在导通状态时，在源极区和漏极区之间导电；以及
置于内部沟槽内的导电材料，
所述内部沟槽包括垂直的内部沟槽侧壁，和
所述内部沟槽通过氧化物层与外部沟槽分离，所述外部沟槽在所述外部沟槽的底部和在所述外部沟槽的上部中的外部沟槽侧壁中具有一图案，所述外部沟槽的所述上部具有恒定的第一宽度，所述图案以从外部沟槽的上部至底部的顺序包括第一部分、第二部分、第三部分、第四部分：
第一部分，其在宽度上从所述第一宽度减小至第二宽度；
所述第二宽度的第二部分；
第三部分，其在宽度上从所述第二宽度增加至第三宽度；
第四部分，其在宽度上减小。
17.根据权利要求16所述的晶体管，进一步包括：
置于所述有源漂移区中的多个交替PN结；以及
无源浮动耦合电容，所述浮动耦合电容包括置于所述内部沟槽内的所述导电材料。
18.根据权利要求16所述的晶体管，其中，所述外部沟槽包括：
沿着所述外部沟槽的底部表面的(111)硅晶面；
沿着所述外部沟槽侧壁的表面的(110)硅晶面；以及
沿着所述图案的表面的至少一个硅晶面，所述图案补偿所述(111)硅晶面与所述(110)硅晶面之间的氧化速率的差异。
CN201110035220.4A 2010-02-05 2011-02-09 半导体器件和晶体管 Active CN102148143B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US30205710P 2010-02-05 2010-02-05
US61/302,057 2010-02-05

Publications (2)

Publication Number Publication Date
CN102148143A CN102148143A (zh) 2011-08-10
CN102148143B true CN102148143B (zh) 2015-07-29

Family

ID=44316831

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110035220.4A Active CN102148143B (zh) 2010-02-05 2011-02-09 半导体器件和晶体管

Country Status (6)

Country Link
US (1) US8624302B2 (zh)
JP (1) JP2011187939A (zh)
KR (1) KR20110091482A (zh)
CN (1) CN102148143B (zh)
DE (1) DE102011010112A1 (zh)
TW (1) TW201135852A (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153453B2 (en) * 2011-02-11 2015-10-06 Brookhaven Science Associates, Llc Technique for etching monolayer and multilayer materials
US8704296B2 (en) 2012-02-29 2014-04-22 Fairchild Semiconductor Corporation Trench junction field-effect transistor
CN102751186A (zh) * 2012-07-26 2012-10-24 上海宏力半导体制造有限公司 沟槽的制作方法
US20140232451A1 (en) * 2013-02-19 2014-08-21 Qualcomm Incorporated Three terminal semiconductor device with variable capacitance
US9269711B2 (en) * 2013-07-01 2016-02-23 Infineon Technologies Austria Ag Semiconductor device
CN113130632B (zh) * 2019-12-31 2022-08-12 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101558499A (zh) * 2005-06-24 2009-10-14 飞兆半导体公司 用于在沟槽栅极fet内形成横向延伸电介质层的结构及方法
CN101567314A (zh) * 2008-04-24 2009-10-28 飞兆半导体公司 用于控制半导体结构中沟槽轮廓的技术

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3063085D1 (en) 1979-05-30 1983-06-16 Xerox Corp Monolithic hvmosfet array
JPS62173764A (ja) 1986-01-27 1987-07-30 Matsushita Electric Works Ltd 半導体装置
JP2570742B2 (ja) 1987-05-27 1997-01-16 ソニー株式会社 半導体装置
US5204545A (en) 1989-11-22 1993-04-20 Mitsubishi Denki Kabushiki Kaisha Structure for preventing field concentration in semiconductor device and method of forming the same
US5075739A (en) 1990-01-02 1991-12-24 Motorola, Inc. High voltage planar edge termination using a punch-through retarding implant and floating field plates
US5111254A (en) 1990-08-17 1992-05-05 Gte Laboratories Incorporated Floating gate array transistors
US6037632A (en) 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
KR0175277B1 (ko) 1996-02-29 1999-02-01 김광호 중첩된 필드플레이트구조를 갖는 전력반도체장치 및 그의 제조방법
US6110804A (en) 1996-12-02 2000-08-29 Semiconductor Components Industries, Llc Method of fabricating a semiconductor device having a floating field conductor
US5872038A (en) 1997-01-08 1999-02-16 Advanced Micro Devices Semiconductor device having an elevated active region formed in an oxide trench and method of manufacture thereof
US6310378B1 (en) 1997-12-24 2001-10-30 Philips Electronics North American Corporation High voltage thin film transistor with improved on-state characteristics and method for making same
FR2797094B1 (fr) 1999-07-28 2001-10-12 St Microelectronics Sa Procede de fabrication de composants unipolaires
JP3971062B2 (ja) 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
US6750506B2 (en) 1999-12-17 2004-06-15 Matsushita Electric Industrial Co., Ltd. High-voltage semiconductor device
FR2803094B1 (fr) 1999-12-22 2003-07-25 St Microelectronics Sa Fabrication de composants unipolaires
FR2803103B1 (fr) 1999-12-24 2003-08-29 St Microelectronics Sa Diode schottky sur substrat de carbure de silicium
GB0003186D0 (en) 2000-02-12 2000-04-05 Koninkl Philips Electronics Nv A semiconductor device
US6323104B1 (en) 2000-03-01 2001-11-27 Micron Technology, Inc. Method of forming an integrated circuitry isolation trench, method of forming integrated circuitry, and integrated circuitry
FR2816113A1 (fr) 2000-10-31 2002-05-03 St Microelectronics Sa Procede de realisation d'une zone dopee dans du carbure de silicium et application a une diode schottky
JP3650022B2 (ja) 2000-11-13 2005-05-18 三洋電機株式会社 半導体装置の製造方法
EP1225639A1 (en) 2001-01-22 2002-07-24 STMicroelectronics S.r.l. Silicon Schottky barrier diode
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
GB0104342D0 (en) 2001-02-22 2001-04-11 Koninkl Philips Electronics Nv Semiconductor devices
JP2002299622A (ja) 2001-03-30 2002-10-11 Toshiba Corp 電力用半導体素子
KR100535062B1 (ko) 2001-06-04 2005-12-07 마츠시타 덴끼 산교 가부시키가이샤 고내압 반도체장치
US7221011B2 (en) 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
DE10146888C1 (de) 2001-09-24 2003-04-10 Infineon Technologies Ag Verfahren zum Ätzen einer Schicht in einem Graben und Verfahren zur Herstellung eines Grabenkondensators
US6828609B2 (en) 2001-11-09 2004-12-07 Infineon Technologies Ag High-voltage semiconductor component
FR2832547A1 (fr) 2001-11-21 2003-05-23 St Microelectronics Sa Procede de realisation d'une diode schottky sur substrat de carbure de silicium
US7033891B2 (en) 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
EP1420457B1 (en) 2002-11-14 2012-01-11 STMicroelectronics Srl Manufacturing method of an insulated gate power semiconductor device with Schottky diode
FR2850791B1 (fr) 2003-01-30 2006-01-21 St Microelectronics Sa Composant unipolaire vertical
US6919598B2 (en) 2003-03-10 2005-07-19 Zia Hossain LDMOS transistor with enhanced termination region for high breakdown voltage with low on-resistance
JP2005005443A (ja) 2003-06-11 2005-01-06 Toshiba Corp 高耐圧半導体装置
US7683454B2 (en) 2003-12-05 2010-03-23 Stmicroelectronics S.A. MOS power component with a reduced surface area
FR2864345B1 (fr) 2003-12-18 2006-03-31 St Microelectronics Sa Realisation de la peripherie d'une diode schottky a tranchees mos
US6903421B1 (en) 2004-01-16 2005-06-07 System General Corp. Isolated high-voltage LDMOS transistor having a split well structure
US6995428B2 (en) 2004-02-24 2006-02-07 System General Corp. High voltage LDMOS transistor having an isolated structure
US6873011B1 (en) 2004-02-24 2005-03-29 System General Corp. High voltage and low on-resistance LDMOS transistor having equalized capacitance
FR2879024A1 (fr) 2004-12-08 2006-06-09 St Microelectronics Sa Peripherie de composant unipolaire vertical
FR2880193A1 (fr) 2004-12-23 2006-06-30 St Microelectronics Sa Diode schottky a barriere verticale
US20060157745A1 (en) 2005-01-18 2006-07-20 Stmicroelectronics S.A. Vertical unipolar component with a low leakage current
US20060255401A1 (en) 2005-05-11 2006-11-16 Yang Robert K Increasing breakdown voltage in semiconductor devices with vertical series capacitive structures
US7535057B2 (en) 2005-05-24 2009-05-19 Robert Kuo-Chang Yang DMOS transistor with a poly-filled deep trench for improved performance
US7282765B2 (en) 2005-07-13 2007-10-16 Ciclon Semiconductor Device Corp. Power LDMOS transistor
US7514743B2 (en) 2005-08-23 2009-04-07 Robert Kuo-Chang Yang DMOS transistor with floating poly-filled trench for improved performance through 3-D field shaping
DE102006002065B4 (de) * 2006-01-16 2007-11-29 Infineon Technologies Austria Ag Kompensationsbauelement mit reduziertem und einstellbarem Einschaltwiderstand
US7473976B2 (en) 2006-02-16 2009-01-06 Fairchild Semiconductor Corporation Lateral power transistor with self-biasing electrodes
US8080848B2 (en) * 2006-05-11 2011-12-20 Fairchild Semiconductor Corporation High voltage semiconductor device with lateral series capacitive structure
US9508890B2 (en) * 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US8193565B2 (en) * 2008-04-18 2012-06-05 Fairchild Semiconductor Corporation Multi-level lateral floating coupled capacitor transistor structures
JP5446388B2 (ja) * 2009-03-31 2014-03-19 サンケン電気株式会社 集積化半導体装置の製造方法
US20120091516A1 (en) * 2010-04-15 2012-04-19 Robert Kuo-Chang Yang Lateral Floating Coupled Capacitor Device Termination Structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101558499A (zh) * 2005-06-24 2009-10-14 飞兆半导体公司 用于在沟槽栅极fet内形成横向延伸电介质层的结构及方法
CN101567314A (zh) * 2008-04-24 2009-10-28 飞兆半导体公司 用于控制半导体结构中沟槽轮廓的技术

Also Published As

Publication number Publication date
JP2011187939A (ja) 2011-09-22
US20110193142A1 (en) 2011-08-11
KR20110091482A (ko) 2011-08-11
DE102011010112A1 (de) 2011-08-11
US8624302B2 (en) 2014-01-07
TW201135852A (en) 2011-10-16
CN102148143A (zh) 2011-08-10

Similar Documents

Publication Publication Date Title
US7094640B2 (en) Method of making a trench MOSFET device with improved on-resistance
US9117874B2 (en) Method for fabricating a trench structure, and a semiconductor arrangement comprising a trench structure
JP4453671B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
US7898031B2 (en) Semiconductor device with tapered trenches and impurity concentration gradients
TWI482236B (zh) 具有密封塞子的半導體槽結構及方法
US20140103428A1 (en) Trench superjunction mosfet with thin epi process
US6835993B2 (en) Bidirectional shallow trench superjunction device with resurf region
US7842574B2 (en) Method of manufacturing a semiconductor power device
CN102148143B (zh) 半导体器件和晶体管
CN101138093A (zh) 沟槽型mosfet及其制造方法
US20110198689A1 (en) Semiconductor devices containing trench mosfets with superjunctions
CN102254827A (zh) 制造超结半导体器件的方法
JP4842527B2 (ja) 半導体装置の製造方法
CN111755525A (zh) 一种Trench MOS功率器件及制备方法
US8088662B2 (en) Fabrication method of trenched metal-oxide-semiconductor device
CN111128706B (zh) 沟槽内厚度渐变的场氧的制造方法和sgt器件的制造方法
US20080054348A1 (en) Semiconductor device and a method of fabricating the same
US11569345B2 (en) Gas dopant doped deep trench super junction high voltage MOSFET
CN113782613B (zh) 一种分离栅mosfet器件
EP4033542A1 (en) Trench-gate semiconductor device
CN113782613A (zh) 一种新型分离栅mosfet器件
CN117012828A (zh) SiC MOSFET器件及制备方法、电子设备及制备方法
KR20160008741A (ko) 트렌치 게이트를 구비한 파워 모스펫 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant