DE10146888C1 - Verfahren zum Ätzen einer Schicht in einem Graben und Verfahren zur Herstellung eines Grabenkondensators - Google Patents

Verfahren zum Ätzen einer Schicht in einem Graben und Verfahren zur Herstellung eines Grabenkondensators

Info

Publication number
DE10146888C1
DE10146888C1 DE10146888A DE10146888A DE10146888C1 DE 10146888 C1 DE10146888 C1 DE 10146888C1 DE 10146888 A DE10146888 A DE 10146888A DE 10146888 A DE10146888 A DE 10146888A DE 10146888 C1 DE10146888 C1 DE 10146888C1
Authority
DE
Germany
Prior art keywords
trench
layer
upper region
etching
nanocrystallites
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10146888A
Other languages
English (en)
Inventor
Joern Luetzen
Stefan Rongen
Barbara Schmidt
Martin Schrems
Daniel Koehler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10146888A priority Critical patent/DE10146888C1/de
Priority to TW091120306A priority patent/TW560010B/zh
Priority to US10/253,196 priority patent/US6939805B2/en
Application granted granted Critical
Publication of DE10146888C1 publication Critical patent/DE10146888C1/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387Making the trench

Abstract

Zur Herstellung eines Grabenkondensators (35) in einem Substrat (5) wird ein Graben (15) in dem Substrat (5) gebildet. Der Graben (15) weist einen oberen Bereich (25) und einen unteren Bereich (30) auf. In dem Graben (15) werden nun zunächst in dem oberen Bereich (25) und dem unteren Bereich (30) Nanokristallite (55) beziehungsweise eine Keimschicht (75) für Nanokristallite (55) abgeschieden. Nachfolgende werden die Nanokristallite (55) beziehungsweise die Keimschicht (75) mittels eines Ätzprozesses aus dem oberen Bereich (25) des Grabens (15) entfernt. Die Ätzparameter des Ätzprozesses werden so gewählt, daß die in dem oberen Bereich (25) und dem unteren Bereich (30) freiliegenden Nanokristallite (55) beziehungsweise die Keimschicht (75) lediglich aus dem oberen Bereich (25) entfernt werden. Folglich kann eine aufwendige Maskenschicht in dem unteren Bereich (30) des Grabens (15) vermieden werden.

Description

Die vorliegende Patentanmeldung betrifft ein Verfahren zum Ätzen einer Schicht in einem Graben und Verfahren zur Her­ stellung eines Grabenkondensators. Der Grabenkondensator ist besonders für eine Speicherzelle eines Halbleiterspeichers geeignet.
Halbleiterspeicher, wie zum Beispiel DRAMs (Dynamic Random Access Memories) umfassen ein Zellenfeld und eine Ansteue­ rungsperipherie, wobei in dem Zellenfeld eine Vielzahl von einzelnen Speicherzellen angeordnet ist.
Das Zellenfeld eines DRAM-Chips enthält eine Matrix von Spei­ cherzellen, welche in Form von Zeilen und Spalten angeordnet sind und von Wortleitungen und Bitleitungen angesteuert wer­ den. Das Auslesen von Daten aus den Speicherzellen oder das Schreiben von Daten in die Speicherzellen wird durch die Ak­ tivierung geeigneter Wortleitungen und Bitleitungen bewerk­ stelligt.
Üblicherweise enthält eine Speicherzelle eines DRAMs einen mit einem Kondensator verbundenen Transistor. Der Transistor umfaßt zwei Dotierungsgebiete, welche durch einen Kanal von­ einander getrennt sind, der von einem Gate gesteuert wird. Ein Dotierungsgebiet wird als Drain-Gebiet und das andere Do­ tierungsgebiet als Source-Gebiet bezeichnet. Eines der Diffu­ sionsgebiete ist mit einer Bitleitung, das andere Diffusions­ gebiet mit einem Kondensator und das Gate mit einer Wortlei­ tung verbunden. Bei einem Zugriff auf eine Speicherzelle wird durch Anlegen geeigneter Spannungen an das Gate der Transi­ stor leitend gesteuert und der Kondensator über den Transi­ stor mit der Bitleitung verbunden.
Durch die fortschreitende Miniaturisierung von Speicherbau­ elementen wird die Integrationsdichte kontinuierlich erhöht. Die kontinuierliche Erhöhung der Integrationsdichte hat zur Folge, daß die pro Speicherzelle zur Verfügung stehende Flä­ che immer weiter abnimmt. Dies führt dazu, daß der Auswahl­ transistor und der Speicherkondensator einer Speicherzelle einer ständigen Verringerung ihrer geometrischen Abmessungen unterworfen sind.
Das fortlaufende Bestreben nach Verkleinerung der Speicher­ vorrichtungen fördert den Entwurf von DRAMs mit großer Dichte und kleinerer charakteristischer Größe, um eine kleinere Speicherzellenfläche zu erreichen. Zur Herstellung von Spei­ cherzellen, die einen geringen Oberflächenbereich benötigen, werden kleinere Komponenten wie beispielsweise Kondensatoren verwendet. Die Verwendung kleiner Kondensatoren resultiert jedoch in einer niedrigeren Speicherkapazität des Einzelkon­ densators, was wiederum die Funktionstüchtigkeit und Verwend­ barkeit der Speichervorrichtung widrig beeinflussen kann.
Beispielsweise erfordern Leseverstärker einen ausreichenden Signalpegel zum zuverlässigen Auslesen der Information, die in den Speicherzellen gespeichert ist. Das Verhältnis der Speicherkapazität zur Bitleitungskapazität ist entscheidend bei der Bestimmung des Signalpegels. Falls die Speicherkapa­ zität zu gering ist, kann dieses Verhältnis zu klein zur Er­ zeugung eines hinreichenden Signals zur Ansteuerung des Lese­ verstärkers sein. Ebenfalls erfordert eine geringere Spei­ cherkapazität eine höhere Auffrischfrequenz.
Zur Vergrößerung der Speicherkapazität sind beispielsweise HSG (Hemispherical Silicon Grains) bekannt. Zu ihrer Struktu­ rierung und allgemein zur Strukturierung eines Materials mit Hilfe eines Trockenätzprozesses wird üblicherweise eine Ätz­ maske benötigt, die sicherstellt, daß das Material lokal un­ ter der Ätzmaske erhalten bleibt und in den nicht von der Ätzmaske geschützten Bereichen entfernt wird. Die Entfernung von Nanokristalliten, wie beispielsweise HSG (Hemispherical Silicon Grains), aus dem oberen Bereich eines Grabenkondensa­ tors eines DPAMs stellt einen Spezialfall dieser Problemstel­ lung dar. Das HSG wird üblicherweise aus dem Bereich des Iso­ lationskragens entfernt, um beispielsweise einen Kurzschluß zwischen der vergrabenen äußern Kondensatorelektrode und der inneren Kondensatorelektrode zu vermeiden.
Hierzu könnte beispielsweise Fotolack beziehungsweise poly­ kristallines Silizium in den unteren Bereich des Grabens ge­ füllt werden, um die Grabenseitenwand und die darauf bereits angeordneten HSG zu schützen. Somit kann das HSG aus dem obe­ ren Bereich des Grabens entfernt werden. Nachteilig ist hier­ bei allerdings, daß ein erheblicher Prozeßaufwand durchge­ führt werden muß, wie das Einfüllen und Strukturieren der Schutzschicht sowie das nachfolgende Entfernen der Schutz­ schicht aus dem unteren Bereich des Grabens.
In der DE 199 47 053 C1 ist ein Grabenkondensator zur Verwen­ dung in einer Speicherzelle eines DRAMs sowie ein entspre­ chendes Herstellungsverfahren beschrieben. Der Grabenkonden­ sator weist einen von der Oberfläche des Halbleitersubstrats in das Substratinnere gerichteten Graben auf, der einen durch ein Kragenoxid definierten oberen Abschnitt und einen zum Substratinneren hin gerichteten unteren Abschnitt aufweist. Auf den Grabenseitenwänden des unteren Abschnitts und auf dem Kragenoxid des oberen Abschnitts ist eine dielektrische Schicht abgeschieden. Die dielektrische Schicht kann aus Wolframoxid bestehen. Gemäß einer Ausführung kann die dielek­ trische durch eine Barriereschicht im oberen und unteren Ab­ schnitt des Grabens unterlegt sein. Die Barriereschicht kann aus Wolframnitrid bestehen.
Es ist eine Aufgabe der Erfindung, ein Verfahren zum Entfer­ nen einer in einem Graben angeordneten Schicht aus dem oberen Bereich des Grabens anzugeben.
Erfindungsgemäß wird die Aufgabe gelöst durch ein Verfahren zum Ätzen einer Schicht in einem Graben mit den Schritten:
  • - Bereitstellen eines Substrats mit einer Substratoberfläche, in dem ein Graben gebildet ist, der eine Grabenseitenwand, einen oberen Bereich und einen unteren Bereich aufweist, wobei der obere Bereich der Substratoberfläche zugewandt ist und der untere Bereich der Substratoberfläche abgewandt ist und das Substrat ein erstes Material umfaßt;
  • - Bilden einer Schicht in dem unteren Bereich und dem oberen Bereich des Grabens auf der Grabenseitenwand, wobei die Schicht ein zweites Material umfaßt, welches von dem ersten Material verschieden ist,
  • - wobei die Schicht in dem oberen Bereich und dem unteren Be­ reich frei liegt und mittels eines Trockenätzprozesses aus dem Graben entfernt wird, wobei die Parameter für den Ätz­ prozeß, insbesondere die Ätzdauer so eingestellt werden, daß die Schicht aus dem oberen Bereich des Grabens entfernt wird und in dem unteren Bereich des Grabens verbleibt.
Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, daß die Schicht Silizium oder ein Metall oder einen Isolator um­ faßt.
Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, daß der Graben eine Tiefe und einen Durchmesser aufweist und das Verhältnis zwischen Tiefe zu Durchmesser größer als 10, ins­ besondere größer als 20 ist.
Es ist weiterhin eine Aufgabe der Erfindung, ein Verfahren zur Herstellung eines Grabenkondensators mit Nanokristalliten zur Vergrößerung der Speicherkapazität des Grabenkondensators einer Speicherzelle eines Halbleiterspeichers anzugeben, wo­ bei die Nanokristallite auf vereinfachte und kostengünstige Weise aus dem Bereich eines in dem Grabenkondensator anorden­ baren Isolationskragens entfernt werden.
Erfindungsgemäß wird diese Aufgabe gelöst durch ein Verfahren zur Herstellung eines Grabenkondensators mit einer inneren Kondensatorelektrode und einer äußeren Kondensatorelektrode mit den Schritten:
  • - Bereitstellen eines Substrats mit einer Substratoberfläche, in dem ein Graben gebildet ist, der eine Grabenseitenwand, einen oberen Bereich und einen unteren Bereich aufweist, wobei der obere Bereich der Substratoberfläche zugewandt ist und der untere Bereich der Substratoberfläche abgewandt ist;
  • - Bilden einer Stoppschicht in dem unteren Bereich und dem oberen Bereich des Grabens auf der Grabenseitenwand;
  • - Abscheiden von Nanokristalliten auf der Stoppschicht als Bestandteil der äußeren Kondensatorelektrode,
  • - wobei die Nanokristallite in dem oberen Bereich und dem un­ teren Bereich frei liegen und mittels eines Trockenätzpro­ zesses vor dem Bilden des Kondensatordielektrikums aus dem Graben entfernt werden, wobei die Parameter für den Ätzpro­ zeß, insbesondere die Ätzdauer, so eingestellt werden, daß die Nanokristallite aus dem oberen Bereich des Grabens ent­ fernt werden und in dem unteren Bereich des Grabens ver­ bleiben;
  • - Bilden des Kondensatordielektrikums in dem Graben;
  • - zumindest teilweise Auffüllen des Grabens mit einer leiten­ den Grabenfüllung als innerer Kondensatorelektrode.
Es wird ein Verfahren zur Strukturierung des abgeschiedenen HSG verwendet, welches ohne zusätzliche Maskierung des unte­ ren Bereichs des Grabens durchgeführt werden kann. Hierzu wird ein Trockenätzverfahren verwendet, dessen Prozeßparame­ ter so eingestellt werden, daß eine signifikante Abnahme der Ätzrate mit zunehmender Tiefe in einer Struktur mit hohem Aspektverhältnis eintritt. Der zugrunde liegende Mechanismus beruht darauf, daß die Ätzsubstanz an der Ätzfront verbraucht wird. Dies ist beispielsweise bei dem Graben eines Grabenkon­ densators der Fall. Die Prozeßparameter der Ätzung werden so eingestellt, daß die Ätzung unterhalb des Isolationskragens beziehungsweise unterhalb des Bereichs stoppt, in dem später der Isolationskragen aufgebracht wird.
Vorteilhaft ist dabei, daß ein verringerter Prozeßaufwand und eine verminderte Prozeßkomplexität benötigt wird. Beispiels­ weise wird auf die Füllung des unteren Bereichs des Grabens mit einer Maske verzichtet, wodurch die Prozeßschritte zur Abscheidung der Maske, zur Einsenkung der Maske und zur Ent­ fernung der Maske entfallen können. Vorteilhaft ist dabei, daß eine Beschädigung der Grabenseitenwand beziehungsweise des Isolationskragens vermieden werden kann, die beispiels­ weise bei ansonsten außerhalb der Erfindung liegenden Mög­ lichkeiten der Entfernung der Maske aus dem unteren Bereich des Grabens auftreten kann. Ein weiterer Vorteil besteht dar­ in, daß der vorgeschlagene Ätzprozeß mit zunehmender Integra­ tionsdichte und somit bei zunehmendem Aspektverhältnis des Grabenkondensators (Verhältnis zwischen Grabendurchmesser und Grabentiefe) immer leichter beherrschbar wird, da die Steue­ rung der Ätztiefe mittels der gewählten Prozeßparameter un­ empfindlicher gegen Störungen wird.
Weiterhin wird die zuletzt genannte Aufgabe gelöst durch ein Verfahren zur Herstellung eines Grabenkondensators mit einer inneren Kondensatorelektrode und einer äußeren Kondensatore­ lektrode mit den Schritten:
  • - Bereitstellen eines Substrats mit einer Substratoberfläche, in dem ein Graben gebildet ist, der eine Grabenseitenwand, einen oberen Bereich und einen unteren Bereich aufweist, wobei der obere Bereich der Substratoberfläche zugewandt ist und der untere Bereich der Substratoberfläche abgewandt ist;
  • - Bilden einer Stoppschicht in dem unteren Bereich und dem oberen Bereich des Grabens auf der Grabenseitenwand;
  • - Bilden einer Keimschicht in dem unteren Bereich und dem oberen Bereich des Grabens auf der Stoppschicht,
  • - wobei die in dem oberen Bereich und dem unteren Bereich freiliegende Keimschicht vor dem selektiven Abscheiden von Nanokristalliten mittels eines Trockenätzprozesses aus dem Graben entfernt wird, wobei die Parameter für den Ätzpro­ zeß, insbesondere die Ätzdauer, so eingestellt werden, daß die Keimschicht aus dem oberen Bereich des Grabens entfernt wird und in dem unteren Bereich des Grabens verbleibt;
  • - selektives Abscheiden der Nanokristalliten als Bestandteil der äußeren Kondensatorelektrode, wobei diese bevorzugt auf der Keimschicht gebildet werden;
  • - Bilden eines Kondensatordielektrikums in dem Graben;
  • - zumindest teilweise Auffüllen des Grabens mit einer leiten­ den Grabenfüllung als innerer Kondensatorelektrode.
Auch diese zweite erfindungsgemäße Lösung der Aufgabe verwen­ det einen Ätzprozeß, dessen Parameter so gewählt sind, daß eine in dem Graben freiliegende Schicht aus dem oberen Be­ reich des Grabens entfernt wird und in dem unteren Bereich des Grabens verbleibt. Im Unterschied zu der ersten Lösung werden allerdings nicht die Nanokristallite selbst aus dem oberen Bereich entfernt, sondern es wird eine Keimschicht, auf der die Nanokristallite selektiv aufgewachsen werden kön­ nen, zunächst in dem oberen Bereich und dem unteren Bereich des Grabens gebildet und anschließend aus dem oberen Bereich des Grabens mittels des erfindungsgemäßen Ätzprozesses ent­ fernt, so daß bei einer nachfolgenden selektiven Abscheidung der Nanokristallite die Nanokristallite bevorzugt im unteren Bereich des Grabens auf der dort verbliebenen Keimschicht ge­ bildet werden. Diese Variante stellt einen selektiven Prozeß dar.
Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, daß der Ätzprozeß zum Schutz der Grabenseitenwand auf der Stopp­ schicht stoppt. Dies weist den Vorteil auf, daß die von den Nanokristalliten beziehungsweise der Keimschicht freigelegte Grabenseitenwand mittels der Stoppschicht geschützt wird und die Ätzung auf der Stoppschicht stoppt, so daß eine Beschädi­ gung der Grabenseitenwand vermieden werden kann.
Eine weitere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß eine amorphe Schicht auf den Nanokristalliten abgeschieden wird. Die amorphe Schicht besteht beispielsweise aus dem gleichen Material wie die Nanokristallite und kann bei einer nachfolgenden Behandlung bei erhöhter Temperatur zusammen mit den Nanokristalliten rekristallisieren, wodurch die Dichte und Geometrie der Nanokristallite verbessert wird.
Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfah­ rens sieht vor, daß der Ätzprozeß mittels der Ätzgase Schwe­ felhexafluorid SF6 und Stickstoff N2 bei einem Verhältnis der Gasflüsse von Schwefelhexafluorid zu Stickstoff zwischen 0,1 und 1 durchgeführt wird. Der angegebene Bereich für das Ver­ hältnis von Schwefelhexafluorid zu Stickstoff ist besonders vorteilhaft für die Durchführung der erfindungsgemäßen Ät­ zung, da mit dem Verhältnis die Ätztiefe eingestellt werden kann. Zusätzlich kann die Selektivität zum Stopplayer so be­ einflußt werden, daß beispielsweise Silizium (amorphes Sili­ zium oder HSG) geätzt wird und Siliziumoxid und/der Silizium­ nitrid stehen bleibt.
Die Ätztiefe kann ebenfalls über die Prozeßzeit vorgegeben werden.
Eine weitere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß der Ätzprozeß bei einem Druck in der Ätzkammer zwischen 3,9 Pa und 6,8 Pa (30-50 Millitorr) durchgeführt wird. Der angegebene Druckbereich ist im Vergleich zu übli­ chen Prozeßparametern, wie sie für die Ätzung eines Volumen­ materials verwendet werden, zwischen 3 bis 5 Mal so groß.
Eine weitere Variante des erfindungsgemäßen Verfahrens sieht vor, daß in dem oberen Bereich ein Isolationskragen auf der Grabenseitenwand gebildet wird. Der Isolationskragen wird beispielsweise bei einem Grabenkondensator einer DRAM- Speicherzelle zur Isolation vom aktiven, den Auswahltransi­ stor enthaltenden Gebiet verwendet.
Eine weitere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß während des Ätzprozesses eine Leistung zwi­ schen 100 Watt und 400 Watt in die Prozeßkammer eingekoppelt wird. Die Bias-Leistung, die an den Wafer angelegt wird, kann bis zu 10 Watt betragen.
Eine weitere Variante des erfindungsgemäßen Verfahrens sieht vor, daß der Ätzprozeß für eine Zeit zwischen 5 Sekunden und 300 Sekunden durchgeführt wird.
Nachfolgend wird die Erfindung anhand von Ausführungsbeispie­ len und Figuren näher erläutert.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche be­ ziehungsweise funktionsgleiche Elemente.
In den Figuren zeigen:
Fig. 1 ein Schnittbild durch ein Substrat, in dem ein Gra­ ben gebildet ist, der zur Aufnahme eines Grabenkon­ densators einer DRAM-Speicherzelle geeignet ist;
Fig. 2 das Schnittbild aus Fig. 1, wobei eine Stopp­ schicht in dem Graben gebildet ist;
Fig. 3 das Schnittbild aus Fig. 2, wobei Nanokristallite in dem Graben abgeschieden sind;
Fig. 4 das Schnittbild aus Fig. 3, wobei die Nanokristal­ lite aus dem oberen Bereich des Grabens entfernt sind;
Fig. 5 das Schnittbild aus Fig. 4, wobei ein Kondensator­ dielektrikum in den Graben eingebracht ist;
Fig. 6 das Schnittbild aus Fig. 5, wobei eine leitende Grabenfüllung als innere Kondensatorelektrode in den Graben eingefüllt und zurückgeätzt ist;
Fig. 7 ein Schnittbild, das sich in der Prozeßreihenfolge an Fig. 2 anschließt, wobei eine Keimschicht auf der Stoppschicht in dem Graben gebildet ist;
Fig. 8 das Schnittbild aus Fig. 7, wobei die Keimschicht aus dem oberen Bereich des Grabens entfernt ist;
Fig. 9 das Schnittbild aus Fig. 8, wobei Nanokristallite auf die Keimschicht in dem unteren Bereich des Gra­ bens gewachsen sind;
Fig. 10 ein weiteres Schnittbild durch einen Graben, der im Gegensatz zu dem Graben aus Fig. 1 nicht flaschen­ förmig ausgebildet ist und noch keinen Isolations­ kragen in dem oberen Bereich des Kragens aufweist, wobei eine Stoppschicht auf der Seitenwand des Gra­ bens gebildet ist, auf der Nanokristallite aufge­ wachsen sind;
Fig. 11 das Schnittbild aus Fig. 10, wobei eine amorphe Schicht auf die Nanokristallite aufgewachsen ist;
Fig. 12 das Schnittbild aus Fig. 11, wobei die Nanokri­ stallite mittels einer Temperaturerhöhung mit der amorphen Schicht rekristallisiert sind und die Nanokristallite aus dem oberen Bereich des Grabens entfernt sind.
In Fig. 1 ist ein Substrat 5 dargestellt, das eine Substra­ toberfläche 10 aufweist. In dem Substrat 5 ist ausgehend von der Substratoberfläche 10 ein Graben 15 gebildet. Der Graben 15 weist eine Grabenseitenwand 20 auf. Weiterhin weist der Graben 15 einen oberen Bereich 25 und einen unteren Bereich 30 auf, wobei der obere Bereich 25 der Substratoberfläche 10 zugewandt ist und der untere Bereich 30 der Substratoberflä­ che 10 abgewandt ist. Der Graben 15 ist dazu geeignet, daß in ihm ein Grabenkondensator 35 für eine Speicherzelle eines DRAN-Halbleiterspeichers gebildet wird. In dem oberen Bereich 25 des Grabens 15 ist ein Isolationskragen 85 angeordnet. Auf der Substratoberfläche 10 ist eine Oxidmaske 90 angeordnet, auf der sich eine Nitridmaske 95 befindet. Das Substrat 5 ist beispielsweise aus einkristallinem Silizium gebildet. Der Isolationskragen umfaßt beispielsweise Siliziumoxid bezie­ hungsweise Siliziumnitrid.
Mit Bezug auf Fig. 2 wird eine Stoppschicht 50 in dem Graben 15 auf der Grabenseitenwand 20 zumindest auf dem Silizium des Substrats gebildet. Die Stoppschicht umfaßt beispielsweise Siliziumoxid oder Siliziumnitrid. Die Stoppschicht kann bei­ spielsweise mittels eines Ofenprozesses gebildet werden, wo­ bei Sauerstoff beziehungsweise Stickstoff in die Prozeßkammer eingeleitet wird und die Stoppschicht 50 mittels einer ther­ mischen Reaktion an der Grabenseitenwand 20 gebildet wird. Die Stoppschicht 50 hat üblicherweise eine Dicke zwischen 0,5 und 1,5 nm. Dies ermöglicht einen Tunnelkontakt zwischen HSG und dem umgebenden Substrat. Alternativ kann die Stoppschicht 50 mittels einer CVD (Chemical Vapour Deposition) Prozessie­ rung abgeschieden werden. Ebenso ist die chemische Bildung eines Oxids vorgesehen, wobei ein naßchemischer Prozeß das in dem Graben freiliegende Substrat 5 aus Silizium oxidiert.
Mit Bezug auf Fig. 3 wird eine nicht selektive Abscheidung von HSG (Hemispherical Silicon Grains) auf der Stoppschicht 50 abgeschieden. Dabei bilden sich einzelne Nanokristallite 55 auf der Stoppschicht 50. Die Prozeßparameter bei der Ab­ scheidung der HSG sind so gewählt, daß eine Vielzahl von Kri­ stallisationskeimen ein Kristallwachstum auf der Stoppschicht 50 beginnen, wodurch die Vielzahl der Nanokristallite 55 in dem Graben 15 gebildet wird. Die Nanokristallite 55 bilden sich dabei sowohl auf dem Substrat 5, in dem oberen Bereich 25 und in dem unteren Bereich 30 des Grabens 15. In Fig. 3 ist die Stoppschicht beispielsweise mittel CVD abgeschieden und auch auf dem Isolationskragen 85 angeordnet. Falls die Stoppschicht 50 entsprechend Fig. 2 nur in dem unteren Be­ reich des Grabens 15 gebildet ist, so wird das HSG auf der Stoppschicht 50 und dem Isolationskragen gebildet.
Mit Bezug auf Fig. 4 wird eine Ätztiefe 70 gewählt und die Prozeßparameter für eine nachfolgende Ätzung so eingestellt, daß die Nanokristallite 55 aus dem oberen Bereich 25 des Gra­ bens 15 entfernt werden und in dem unteren Bereich 30 ver­ bleiben. Bemerkenswert ist dabei, daß weder die Nanokristal­ lite 55 in dem oberen Bereich 25 noch in dem unteren Bereich 30 des Grabens 15 mit einer Maske geschützt sind. Als Ätzgase für die Ätzung werden Schwefelhexafluorid und Stickstoff ver­ wendet. Der Gasfluß von Schwefelhexafluorid wird dabei zwi­ schen 10 sccm und 100 sccm eingestellt und der Gasfluß von Stickstoff wird zwischen 50 sccm und 100 sccm eingestellt. Besonders vorteilhaft hat sich ein Gasfluß von 30 sccm Schwe­ felhexafluorid und 70 sccm Stickstoff erwiesen. Besagte Gase werden in eine Ätzkammer zur Durchführung eines Trockenätz­ prozesses eingeleitet. Weiterhin wird ein Druck zwischen 30 und 50 Millitorr, vorzugsweise 40 Millitorr, in der Prozeß­ kammer eingestellt. Besonders vorteilhaft hat sich erwiesen, wenn das Verhältnis der Gasflüsse von Schwefelhexafluorid zu Stickstoff zwischen 0,1 und 1 gewählt wird.
Optional kann zusätzlich Chlor in die Prozeßkammer eingelei­ tet werden, wobei ein Gasfluß zwischen 0 sccm und 90 sccm ge­ eignet ist. Als besonders vorteilhaft hat sich ein Gasfluß von 40 sccm Chlor erwiesen.
Die Ätzung wird vorzugsweise mit einem sehr geringen DC-Bias durchgeführt, wobei eine gerichtete Beschleunigung von Ionen senkrecht zur Substratoberfläche vermieden wird. Die Tempera­ tur der Ätzkammerwand wird beispielsweise auf 20° Celsius und die Temperatur des Substrats 5 beispielsweise auf 65° Celsius eingestellt. Die zur Erzeugung des Plasmas in der Ätzkammer eingekoppelte Leistung wird zwischen 100 Watt und 400 Watt, vorzugsweise zu 250 Watt, gewählt. Die Ätztiefe 70, bis zu der die Nanokristallite 55 aus dem oberen Bereich 25 des Gra­ bens 15 entfernt werden, hängt beispielsweise überwiegend von dem Verhältnis von Schwefelhexafluorid zu Stickstoff und von der Zeitdauer ab, in der die Ätzung durchgeführt wird. Typi­ scherweise beträgt die Ätzzeit zwischen 10 und 60 Sekunden.
Bei Durchführung des Ätzprozesses in einer Ätzkammer der Se­ rie CENTURA der Firma Applied Materials, Inc., wurden bei den oben genannten Parametereinstellungen gute Ergebnisse nach etwa 20 Sekunden Ätzdauer erreicht. Die Ätzzeit ist unter an­ derem in Abhängigkeit von der Dicke der zu ätzenden Schicht und von der kritischen Strukturgröße gegebenenfalls anzupas­ sen. Die optimale Ätzzeit kann experimentell ermittelt wer­ den, indem Testwafer verschieden lange geätzt werden und an­ schließend der geätzte Graben im Hinblick auf die Qualität der entfernten Schicht untersucht wird, um daraus die optima­ le Ätzdauer zu ermitteln.
Nachfolgend wird eine Gasphasendotierung des HSG beziehungs­ weise der Nanokristallite 55 durchgeführt. Dabei wird bei­ spielsweise in dem Substrat 5 um den unteren Bereich 30 des Grabens 15 eine vergrabene Platte als äußere Kondensatorelek­ trode 45 gebildet.
Mit Bezug auf Fig. 5 wird nachfolgend ein Kondensatordielek­ trikum 60 zumindest im unteren Bereich 30 des Grabens 15 ge­ bildet. Die abgeschiedenen Nanokristallite bilden zusammen mit einer in das Substrat einbringbaren Dotierung die äußere Kondensatorelektrode 45. Optional wird das Kondensatordielek­ trikum 60 auch auf den Nanokristalliten 55 und auf dem Kragen 85 und auf der Nitridmaske 95 gebildet.
Mit Bezug auf Fig. 6 wird nachfolgend eine leitende Graben­ füllung 65 in den Graben 15 auf das Kondensatordielektrikum 60 gefüllt. Die leitende Grabenfüllung 65 bildet beispiels­ weise die innere Kondensatorelektrode 40.
Mit Bezug auf Fig. 7 wird eine zweite Prozeßvariante be­ schrieben, die sich an den Prozessierungszustand aus Fig. 2 anschließt. Auf die Stoppschicht 50 wird eine Keimschicht 75 abgeschieden. Die Keimschicht 75 wird typischerweise mit ei­ ner Dicke zwischen 5 nm und 10 nm gebildet, umfaßt beispiels­ weise eine amorphe Siliziumschicht und kann mittels einer CVD (Chemical Vapour Deposition) Abscheidung gebildet werden. Al­ ternativ kann die Stoppschicht 50, wie in Fig. 7 darge­ stellt, nur in dem unteren Bereich 30 des Grabens 15 gebildet werden, so daß die Keimschicht in dem oberen Bereich 25 auf dem Isolationskragen 85 gebildet wird.
Mit Bezug auf Fig. 8 wird der in Zusammenhang mit Fig. 4 bereits beschriebene Ätzprozeß durchgeführt. Im Unterschied zu Fig. 4 werden in Fig. 8 keine Nanokristallite 55 aus dem oberen Bereich 25 des Grabens 15 entfernt, sondern die Keim­ schicht 75. Nachfolgend liegt in dem oberen Bereich 25 die Stoppschicht 50 frei und in dem unteren Bereich 30 die Keim­ schicht 75 frei. Die Ätztiefe 70, bis zu der die Keimschicht 75 aus dem oberen Bereich 25 des Grabens 15 entfernt wird, wird wiederum durch eine geeignete Wahl der Prozeßparameter des Trockenätzprozesses festgelegt.
Mit Bezug auf Fig. 9 wird nachfolgend eine selektive Ab­ scheidung von HSG durchgeführt. Die Abscheidung ist selektiv, da die abgeschiedenen Nanokristallite 55 lediglich auf der Keimschicht 75 gebildet werden, jedoch nicht auf der Stopp­ schicht 50. Da in dem oberen Bereich 25 die Stoppschicht 50 freiliegt, werden in dem oberen Bereich 25 so gut wie keine Nanokristallite 55 gebildet. Statt dessen werden die Nanokri­ stallite 55 in dem unteren Bereich 30 des Grabens 15 auf der Keimschicht 75 gebildet. Nachfolgend kann eine Gasphasendo­ tierung der HSG durchgeführt werden, wobei zusätzlich eine vergrabene Platte in dem unteren Bereich 30 des Grabens 15 als äußere Kondensatorelektrode 45 in dem Substrat 5 gebildet wird.
Optional wird die selektive Abscheidung des HSG auf die Keim­ schicht 75 bei einer erhöhten Temperatur durchgeführt, wobei die Keimschicht 75 während der Abscheidung mit dem abgeschie­ denen HSG reagiert und zum Wachstum der HSG-Kristallite bei­ trägt.
Mit Bezug auf Fig. 10 wird eine weitere Prozeßvariante des erfindungsgemäßen Verfahrens erläutert. In dem Substrat 5, welches eine Substratoberfläche 10 aufweist, ist ein Graben 15 angeordnet. Im Gegensatz zu Fig. 1 weist der Graben 15 aus Fig. 10 keine flaschenförmige Form auf und besitzt in seinem oberen Bereich 25 noch keinen Isolationskragen 85. In den Graben 15 wird auf die Grabenseitenwand 20 die Stopp­ schicht 50 gebildet. Die Stoppschicht 50 besteht beispiels­ weise aus Siliziumnitrid oder Siliziumoxid.
Zur Abscheidung der Stoppscheidung 50 sind die in Zusammen­ hang mit Fig. 2 erläuterten Verfahren geeignet. Nachfolgend wird eine nicht selektive Abscheidung von HSG auf die Stopp­ schicht 50 durchgeführt. Dabei werden Nanokristallite 55 auf der Stoppschicht 50 in dem Graben 15 gebildet.
Mit Bezug auf Fig. 11 wird nachfolgend eine amorphe Schicht 80 in dem Graben 15 auf der freiliegenden Stoppschicht 50 und den Nanokristalliten 55 abgeschieden. Bei einer nachfolgenden Erwärmung des Substrats verreagiert die amorphe Schicht 80, die beispielsweise aus Silizium besteht und eine Dicke zwi­ schen 5 nm und 10 nm aufweist, mit den Nanokristalliten 55, wobei eine stattfindende Rekristallisation die Größe und Struktur der Nanokristallite 55 in vorteilhafter Weise so ab­ gewandelt, daß ein verbesserter Grabenkondensator 35 gebildet wird.
Die amorphe Schicht 80 kann optional ebenfalls an die Prozeß­ reihenfolge der Fig. 4 sowie der Fig. 9 angeschlossen wer­ den, um auch dort die Größe und Form der Nanokristallite 55 in vorteilhafter Weise zu verbessern.
Mit Bezug auf Fig. 12 wird das erfindungsgemäße Ätzverfahren durchgeführt, bei dem die Nanokristallite 55 aus dem oberen Bereich 25 des Grabens 15 entfernt werden. Wiederum wird bei diesem Ätzverfahren keine Ätzmaske zur Abdeckung der Nanokri­ stallite in dem unteren Bereich 30 des Grabens 15 verwendet. Nachfolgend wird ein Kondensatordielektrikum 60 sowie ein Isolationskragen 85 und die innere Kondensatorelektrode 40 sowie die Dotierung der äußeren Kondensatorelektrode 45 ge­ bildet.
Bezugszeichenliste
5
Substrat
10
Substratoberfläche
15
Graben
20
Grabenseitenwand
25
oberer Bereich
30
unterer Bereich
35
Grabenkondensator
40
innere Kondensatorelektrode
45
äußere Kondensatorelektrode
50
Stoppschicht
55
Nanokristallite
60
Kondensatordielektrikum
65
leitende Grabenfüllung
70
Ätztiefe
75
Keimschicht
80
amorphe Schicht
85
Isolationskragen
90
Oxidmaske
95
Nitridmaske

Claims (12)

1. Verfahren zum Ätzen einer Schicht in einem Graben mit den Schritten:
  • 1. Bereitstellen eines Substrats (5) mit einer Substratober­ fläche (10), in dem ein Graben (15) gebildet ist, der eine Grabenseitenwand (20), einen oberen Bereich (25) und einen unteren Bereich (30) aufweist, wobei der obere Bereich (25) der Substratoberfläche (10) zugewandt ist und der untere Bereich (30) der Substratoberfläche (10) abgewandt ist und das Substrat (5) ein erstes Material umfaßt;
    • - Bilden einer Schicht (55) in dem unteren Bereich (30) und dem oberen Bereich (25) des Grabens (15) auf der Grabensei­ tenwand (25), wobei die Schicht (55) ein zweites Material umfaßt, welches von dem ersten Material verschieden ist,
    • - wobei die Schicht (55) in dem oberen Bereich (25) und dem unteren Bereich (30) frei liegt und mittels eines Troc­ kenätzprozesses aus dem Graben (15) entfernt wird, wobei die Parameter für den Ätzprozeß, insbesondere die Ätzdauer so eingestellt werden, daß die Schicht (55) aus dem oberen Bereich (25) des Grabens (15) entfernt wird und in dem un­ teren Bereich (30) des Grabens (15) verbleibt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht (55) Silizium oder ein Metall oder einen Isolator umfaßt.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der Graben (15) eine Tiefe und einen Durchmesser aufweist und das Verhältnis zwischen Tiefe zu Durchmesser größer als 10, insbesondere größer als 20 ist.
4. Verfahren zur Herstellung eines Grabenkondensators (35) mit einer inneren Kondensatorelektrode (40) und einer äußeren Kondensatorelektrode (45) mit den Schritten:
  • - Bereitstellen eines Substrats (5) mit einer Substratober­ fläche (10), in dem ein Graben (15) gebildet ist, der eine Grabenseitenwand (20), einen oberen Bereich (25) und einen unteren Bereich (30) aufweist, wobei der obere Bereich (25) der Substratoberfläche (10) zugewandt ist und der untere Bereich (30) der Substratoberfläche (10) abgewandt ist;
  • - Bilden einer Stoppschicht (50) in dem unteren Bereich (30) und dem oberen Bereich (25) des Grabens (15) auf der Gra­ benseitenwand (25);
  • - Abscheiden von Nanokristalliten (55) auf der Stoppschicht (50) als Bestandteil der äußeren Kondensatorelektrode (45),
  • - wobei die Nanokristallite (55) in dem oberen Bereich (25) und dem unteren Bereich (30) frei liegen und mittels eines Trockenätzprozesses vor dem Bilden des Kondensatordielek­ trikums (60) aus dem Graben (15) entfernt werden, wobei die Parameter für den Ätzprozeß, insbesondere die Ätzdauer, so eingestellt werden, daß die Nanokristallite (55) aus dem oberen Bereich (25) des Grabens (15) entfernt werden und in dem unteren Bereich (30) des Grabens (15) verbleiben;
  • - Bilden des Kondensatordielektrikums (60) in dem Graben (15);
  • - zumindest teilweise Auffüllen des Grabens (15) mit einer leitenden Grabenfüllung (65) als innerer Kondensatorelek­ trode (40).
5. Verfahren zur Herstellung eines Grabenkondensators (35) mit einer inneren Kondensatorelektrode (40) und einer äußeren Kondensatorelektrode (45) mit den Schritten:
  • - Bereitstellen eines Substrats (5) mit einer Substratober­ fläche (10), in dem ein Graben (15) gebildet ist, der eine Grabenseitenwand (20), einen oberen Bereich (25) und einen unteren Bereich (30) aufweist, wobei der obere Bereich (25) der Substratoberfläche (10) zugewandt ist und der untere Bereich (30) der Substratoberfläche (10) abgewandt ist;
  • - Bilden einer Stoppschicht (50) in dem unteren Bereich (25) und dem oberen Bereich (30) des Grabens (15) auf der Gra­ benseitenwand (20)
  • - Bilden einer Keimschicht (75) in dem unteren Bereich (30) und dem oberen Bereich (25) des Grabens (15) auf der Stopp­ schicht (50),
  • - wobei die in dem oberen Bereich (25) und dem unteren Be­ reich (30) freiliegende Keimschicht (75) vor dem selektiven Abscheiden von Nanokristalliten (55) mittels eines Troc­ kenätzprozesses aus dem Graben (15) entfernt wird, wobei die Parameter für den Ätzprozeß, insbesondere die Ätzdauer, so eingestellt werden, daß die Keimschicht (75) aus dem oberen Bereich (25) des Grabens (15) entfernt wird und in dem unteren Bereich (30) des Grabens (15) verbleibt;
  • - selektives Abscheiden der Nanokristalliten (55) als Be­ standteil der äußeren Kondensatorelektrode (45), wobei die­ se bevorzugt auf der Keimschicht (75) gebildet werden;
  • - Bilden eines Kondensatordielektrikums in dem Graben (15);
  • - zumindest teilweise Auffüllen des Grabens (15) mit einer leitenden Grabenfüllung (65) als innerer Kondensatorelek­ trode (40).
6. Verfahren nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, daß der Ätzprozeß zum Schutz der Grabenseitenwand (20) auf der Stoppschicht (50) stoppt.
7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß eine amorphe Schicht (80) auf den Nanokristalliten (55) abge­ schieden wird.
8. Verfahren nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß der Ätzprozeß mittels der Ätzgase Schwefelhexafluorid und Stickstoff bei einem Verhältnis des Gasflusses von Schwefel­ hexafluorid zu Stickstoff zwischen 0,1 und 1 durchgeführt wird.
9. Verfahren nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß der Ätzprozeß bei einem Druck in der Ätzkammer zwischen 3,9 Pa und 6,8 Pa durchgeführt wird.
10. Verfahren nach einem der Ansprüche 4 bis 9, dadurch gekennzeichnet, daß in dem oberen Bereich (25) ein Isolationskragen (85) auf der Grabenseitenwand (20) gebildet wird.
11. Verfahren nach einem der Ansprüche 4 bis 10, dadurch gekennzeichnet, daß während des Ätzprozesses eine Leistung zwischen 100 W und 400 W in die Prozeßkammer eingekoppelt wird.
12. Verfahren nach einem der Ansprüche 4 bis 11, dadurch gekennzeichnet, daß der Ätzprozeß für eine Zeit zwischen 5 Sekunden und 300 Se­ kunden durchgeführt wird.
DE10146888A 2001-09-24 2001-09-24 Verfahren zum Ätzen einer Schicht in einem Graben und Verfahren zur Herstellung eines Grabenkondensators Expired - Fee Related DE10146888C1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10146888A DE10146888C1 (de) 2001-09-24 2001-09-24 Verfahren zum Ätzen einer Schicht in einem Graben und Verfahren zur Herstellung eines Grabenkondensators
TW091120306A TW560010B (en) 2001-09-24 2002-09-05 Method for etching a layer in a trench and method for fabricating a trench capacitor
US10/253,196 US6939805B2 (en) 2001-09-24 2002-09-24 Method of etching a layer in a trench and method of fabricating a trench capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10146888A DE10146888C1 (de) 2001-09-24 2001-09-24 Verfahren zum Ätzen einer Schicht in einem Graben und Verfahren zur Herstellung eines Grabenkondensators

Publications (1)

Publication Number Publication Date
DE10146888C1 true DE10146888C1 (de) 2003-04-10

Family

ID=7700010

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10146888A Expired - Fee Related DE10146888C1 (de) 2001-09-24 2001-09-24 Verfahren zum Ätzen einer Schicht in einem Graben und Verfahren zur Herstellung eines Grabenkondensators

Country Status (3)

Country Link
US (1) US6939805B2 (de)
DE (1) DE10146888C1 (de)
TW (1) TW560010B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10345394A1 (de) * 2003-09-30 2005-05-19 Infineon Technologies Ag Verfahren zum Herstellen von Speicherzellen und Speicherzellenfeld
DE102009051520A1 (de) * 2009-10-31 2011-05-05 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7101768B2 (en) * 2002-09-27 2006-09-05 International Business Machines Corporation Self-aligned selective hemispherical grain deposition process and structure for enhanced capacitance trench capacitor
US6849529B2 (en) * 2002-10-25 2005-02-01 Promos Technologies Inc. Deep-trench capacitor with hemispherical grain silicon surface and method for making the same
US20050176198A1 (en) * 2004-02-11 2005-08-11 Kudelka Stephan P. Method of fabricating bottle trench capacitors using an electrochemical etch with electrochemical etch stop
US7344954B2 (en) * 2006-01-03 2008-03-18 United Microelectonics Corp. Method of manufacturing a capacitor deep trench and of etching a deep trench opening
US8624302B2 (en) * 2010-02-05 2014-01-07 Fairchild Semiconductor Corporation Structure and method for post oxidation silicon trench bottom shaping
US20170186837A1 (en) 2015-12-29 2017-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench capacitor with scallop profile
CN107706181A (zh) * 2017-10-27 2018-02-16 睿力集成电路有限公司 高深宽比结构、电容器结构、半导体存储器件及制备方法
KR20230009025A (ko) 2021-07-08 2023-01-17 주식회사 키파운드리 스캘롭 프로파일을 갖는 깊은 트렌치 식각 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19947053C1 (de) * 1999-09-30 2001-05-23 Infineon Technologies Ag Grabenkondensator zu Ladungsspeicherung und Verfahren zu seiner Herstellung

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04261017A (ja) * 1991-02-14 1992-09-17 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板の製造方法
US5587870A (en) * 1992-09-17 1996-12-24 Research Foundation Of State University Of New York Nanocrystalline layer thin film capacitors
US5407534A (en) * 1993-12-10 1995-04-18 Micron Semiconductor, Inc. Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal
US5877061A (en) * 1997-02-25 1999-03-02 International Business Machines Corporation Methods for roughening and volume expansion of trench sidewalls to form high capacitance trench cell for high density dram applications
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
KR100289407B1 (ko) * 1998-09-01 2001-06-01 김영환 반도체소자의커패시터제조방법
US6162732A (en) * 1999-04-07 2000-12-19 Taiwan Semiconductor Manufacturing Corp. Method for reducing capacitance depletion during hemispherical grain polysilicon synthesis for DRAM
DE10053461A1 (de) * 2000-10-27 2002-05-16 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit Isolationskragen
TW493249B (en) * 2001-02-09 2002-07-01 Nanya Technology Corp Manufacture method of dynamic random access memory cell capacitor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19947053C1 (de) * 1999-09-30 2001-05-23 Infineon Technologies Ag Grabenkondensator zu Ladungsspeicherung und Verfahren zu seiner Herstellung

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10345394A1 (de) * 2003-09-30 2005-05-19 Infineon Technologies Ag Verfahren zum Herstellen von Speicherzellen und Speicherzellenfeld
DE10345394B4 (de) * 2003-09-30 2006-10-05 Infineon Technologies Ag Verfahren zum Herstellen von Speicherzellen
DE102009051520A1 (de) * 2009-10-31 2011-05-05 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen
US8759169B2 (en) 2009-10-31 2014-06-24 X—FAB Semiconductor Foundries AG Method for producing silicon semiconductor wafers comprising a layer for integrating III-V semiconductor components
DE102009051520B4 (de) * 2009-10-31 2016-11-03 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen

Also Published As

Publication number Publication date
US6939805B2 (en) 2005-09-06
TW560010B (en) 2003-11-01
US20030064591A1 (en) 2003-04-03

Similar Documents

Publication Publication Date Title
US5302540A (en) Method of making capacitor
US5324679A (en) Method for manufacturing a semiconductor device having increased surface area conductive layer
US5071783A (en) Method of producing a dynamic random access memory device
US5464791A (en) Method of fabricating a micro-trench storage capacitor
DE10143283C1 (de) Verfahren zur Herstellung eines Grabenkondensators für einen Halbleiterspeicher
DE60036869T2 (de) Verfahren zur herstellung einer vergrabenen verbindung für einen grabenkondensator
DE19941148B4 (de) Speicher mit Grabenkondensator und Auswahltransistor und Verfahren zu seiner Herstellung
US5918118A (en) Dual deposition methods for forming contact metallizations, capacitors, and memory devices
US5550080A (en) Method for fabricating capacitors of semiconductor device
EP1364373B1 (de) Verfahren zur herstellung eines speicherkondensators
EP0971414A1 (de) Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
US5217914A (en) Method for making semiconductor integration circuit with stacked capacitor cells
DE10034003A1 (de) Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
US5543347A (en) Method of forming silicon film having jagged surface
DE19944012A1 (de) Grabenkondensator mit Kondensatorelektroden und entsprechendes Herstellungsverfahren
US6576928B2 (en) Semiconductor device capacitor with high permittivity tantalum pentoxide/niobium pentoxide dielectric
DE10014920C1 (de) Verfahren zur Herstellung eines Grabenkondensators
DE4340419A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE19947053C1 (de) Grabenkondensator zu Ladungsspeicherung und Verfahren zu seiner Herstellung
US5821139A (en) Method for manufacturing a DRAM with increased electrode surface area
DE10146888C1 (de) Verfahren zum Ätzen einer Schicht in einem Graben und Verfahren zur Herstellung eines Grabenkondensators
DE10113187C1 (de) Verfahren zur Herstellung eines Grabenkondensators einer Speicherzelle eines Halbleiterspeichers
DE10246306A1 (de) Verfahren zum Ausbilden eines schwach leckenden chipintegrierten Kondensators
US5568352A (en) Capacitor and manufacturing method thereof
DE19946719A1 (de) Grabenkondensator und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
8100 Publication of patent without earlier publication of application
8304 Grant after examination procedure
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee