TW560010B - Method for etching a layer in a trench and method for fabricating a trench capacitor - Google Patents
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Description
(i) (i)560010 -玖、發明說明 …· (發明說明應敘明:發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 本專利申請案係關於在溝渠中之層之蝕刻製程及溝渠 電容器之製造方法。該溝渠電容器尤其適合於一半導體記 憶體之記憶體單元。 半導體記憶體,如DRAMs(動態隨機存取記憶體),包含 一單元陣列及外部驅動設備,多種單獨的記憶單元排列於 該單元陣列中。― DRAM晶片的單元陣列包含一記憶體單元矩陣,其以行 及列的形式排列,並由字元線及位元線驅動。啟動適當的 字元線及位元線會帶動從記憶體單元讀取資料或將資料 寫入記憶體單元。 . 一 DRAM的記憶體單元通常包含連接至一電容器的電 晶體。該電晶體包含兩個摻雜區域,其係藉由一閘極控.制 的通道而彼此分離。其中一個摻雜區域稱為汲極區域,另 一個推雜區域稱為源極區域。其中一個擴散區域連接至一 位元線,另一擴散區域則連接至一電容器,而該閘極則連 接至一字元線。存取一記憶體單元時,藉由施加適當的電 壓於該問極上而使得該電晶體能夠導電,該電容器藉由該 電晶體連接至該位元線。 正在進行的記憶體組件小型化已引起集成密度的持續 增加。集成密度持續增加的結果是每個記憶體單元的有效 表面積不斷變小。這意味著一記憶體單元的選擇電晶體及 儲存電容體的幾何尺寸將不斷減小。 正在進行的減少記憶體裝置的努力促進了高密度及較 (2)560010 小特徵尺寸DRAMs的設計,以達到較+认 咬4干又〗、的記憶 。較小的組件,如電容器,係用以製造♦ “ 而要較 記憶體單元不過,較小電容器的使用導 π双個別 存電容較小’從而會對該記憶體裝置的 a 刀月t*及 不利的影響。 如,讀取放大器需要一充分的信號水 存於記憶體單元-中的資訊項目。儲存電 兒令與位 比值在決定信號水準中至關重要。如果儲存# 比值就會太低以致不能產生一充分的信號以 放大器。同樣地,一較低儲存電·容需要一較高知 如 已知半球幵)石夕顆粒(hemispherical silicon 可增加健存電容。通常需要一蝕刻遮罩以建構 籠統而言,.係藉由乾式蝕刻製程建構一材料, 保該 <虫刻遮罩下的材料局部保留,而移除未被 保護的區域中的材料。從一 Dram的溝渠電容 域移除奈米微晶,如HSG(半球形矽顆粒),為 的一特殊情況。通常將該H S G從(例如)絕緣軸 ’以避免在埋入的外部電容器電極及内部電 發生短路。 為此’舉例而言,可在該溝渠的較低區域引 多晶石夕以保護該溝渠側牆以及已出現於其上& 此’可從該溝渠的較高區域移除該H S G。不過 的一缺陷是需要大量的製程費用,例如,保護 圖樣化及後續將該保護層從該溝渠的較低區 發明說明續頁 -- ------- 體單元面積 小表面積的 電容器的儲 可用性產生 靠地讀取儲 元線電容之 :容太低,該 驅動該讀取 j更新頻率。 grains ; HSG) 此類顆粒, 該遮罩能.確 該#刻遮罩 器之較高區 此一般問題 環區域移除 容器電極間 進光阻劑或 該H S G。因 ,這種情況 層的引進及 I的移除。 (3) (3)560010
一 DE 199 47 053 Cl中說明一用於DRAM的記憶體覃;* 卞化之溝 渠電容器,及一對應的製造方法。該溝渠電容器具有_、 /、巧~溝 渠,其由該半導體基板的表面延伸進入該基板的内 、 σ ,以 及具有一由軸環氧化物定義的較高區域及一較低區域, 朝向該基板的内部。一介電層沈積於該較低區域的溝渠側 牆及較高區域的軸環氧化物上。該介電層可能由氧 成。根·據一項具體實施例,會在該溝渠的較高及較低區域 中的介電層之下放置一障蔽層。該障蔽層可能由氮化鎢組 成。 本發明的一個目標是說明將置於一溝渠中的一層從該 溝渠的較高區域移除之方法。 根據本發明,該目標藉由在一溝渠中蝕刻一層之方法而 達到,包含一下步驟: •提供具有基板表面的一基板,該基板表面會形成一溝 渠,其具有一溝渠側牆、一較高區域及一較低區域,該較 同區域面對該基板表面,該較低區域則遠離該基板表面, 且該基板包含一第—材料; 在該溝渠的較南區域及較低區域形成一層 渠側牆上,該層包合一 ^ 一不同於該第一材料的第二材料,
-將揭露於該較吝F 。Q域及該較低區域的層藉由一乾式 刻製程從該溝渠移除,% 乾式蝕 ^坟定該蝕刻製程的參數,尤其是蝕 玄J時間,使該層從該 低區域保持適當的位置較高區域移在該溝渠的較 根據本發明的一 # 佳配置,該層包含矽或一金屬或一絕 560010 (4) 緣體。 根據本發明的一有利配置,該溝渠具有一深度及一直徑 ,該深度與該直徑之比大於1 〇,特定情況下則大於2 0。 此外,本發明的一目標是提供一種製造一具有奈米微晶 的溝渠電容器之方法,其用以增加一半導體記憶體的一記 憶體單元之溝渠電容器的儲存電容,該奈米微晶以一.簡化 及便宜的方式從該溝渠電容器的絕緣轴環區域移除。 根據本發明,該目標係藉由製造一溝渠電容器的方法而 達到,該電容器具有一内部電容器電極及外部電容器電極 ,包含以下步驟: -提供一具有一基板表面的基板,該基板表®會形成一 溝渠,其具有一溝渠側牆、一較高區域及一較低區域,該 較高區域面對該基板表面,該較低區域則遠離該基板表面; -在該溝渠的較低區域及較高區域形成一終止層,其在 該溝渠側牆上; -沈積奈米微晶於該終止層上,作為該外部電容器電極 的一部分, -在形成該電容器介電質之前,將揭露於該較高區域及 該較低區域的奈米微晶藉由一乾式蝕刻製程從該溝渠中 移除,設定該蝕刻製程的參數,尤其是蝕刻時間,使該奈 米微晶從該溝渠的較高區域移除而在該溝渠的較低區域 保持適當的位置; -在該溝渠中形成該電容器介電質; -使用一導電溝渠填充物至少部分填充該溝渠,作為一 560010 (5) 内部電容器電極。 使用圖樣化該已沈積的HSG的方法,實施該方法時,沒 有額外地遮蔽該溝渠的較低區域。為此,會使用一乾式蝕 刻製程,設定其製程參數使得#刻速率隨著一高縱橫比的 結構中深度的增加而顯著下降。基本的機構根據在蝕刻前 ' 部所消耗的蝕刻物質。這是(例如)一溝渠電容器的溝渠中 -的情況。設定該蝕刻的製程的參數使得該蝕刻在該絕緣軸 , 環下或後續應用該絕緣轴環的區域下終止。 < 在這種情況下,要求減少製程費用及降低製程的複雜性 是有利的。如,無需使用一遮罩填充該溝渠的較低區域, 因此可以省去沈積該遮罩,使該遮罩凹陷及移除該遮罩的 製程步驟。在這種情況下,避免損害該溝渠側牆或該絕緣 轴環是有利的;如,使用可能的方式從該溝渠的較低區域 移除該遮罩時可能會發生此類損害,該些方式不屬於本發 明之範疇。另一項好處是當集成密度增加從而該溝渠電容 器的縱橫比(溝渠直徑及溝渠深度之比)增加時通常容易 | 控制該推薦的蝕刻製程’因為藉由選擇的製程參數控制蝕 刻深度不易受缺陷的影響。 此外,之後的目標可藉由製造一溝渠電容器的方法達到 ,該溝渠電容器具有一内部電容器電極及一外部電容器 電極,其包含以下步驟: -提供一具有基板表面的一基板’該基板表面會形成一 溝渠,其具有一溝渠側牆、一較高區域及一較低區域,該 較高區域面對該基板表面,該較低區域則遠離該基板表面; -10- 560010 發明說明續頁 (6) -在該溝渠的較低區域及較高區域形成一終止層,其在 該溝渠側牆上; -在該溝渠的較低區域及較高區域形成一種晶層,其在 該終止層上, -在選擇性地沈積奈米微晶前,將揭露於該較高區域及 該較低區域的種晶層藉由一乾式蝕刻製程從該溝渠夕移 除,設定該蝕刻製程的參數,尤其是蝕刻時間,使該種晶 層從該溝渠的較高區域移除而在該溝渠的較低區域保持 適當的位置; -選擇性地沈積該奈米微晶,·作為該外部電容器電極的 一部分,該奈米微晶最好係形成於該種晶層上; -在溝渠中形成一電容器介電質; -使用一導電溝渠填充物至少部分填充該溝渠,作為一 内部電容器電極。 本發明對該目標的第二種解決方式也係使用一蝕刻製 程,選擇其參數使得一曝露於該溝渠中的層從該溝渠的較 高區域移除,而在該溝渠的較低區域保持適當的位置。不 過,與第一種解決方式不同的為,該奈米微晶本身並未從 該較高層移除,而是一種晶層(其上可選擇性地生長奈米 微晶)最初形成於該溝渠的較高區域及較低區域,然後藉 由根據本發明的蝕刻製程從該溝渠的較高區域移除,因此 在後續選擇性地沈積該奈米微晶時,該奈米微晶最好係形 成於該溝渠的較低區域的種晶層上,該種晶層已保持在適 當的位置。此變化代表一選擇性的製程。 根據本發明的較佳配置,該蝕刻製程在該終止層終止以 560010
(7) 保護該溝渠側牆。其優點為藉由該終止層保護該溝渠側牆 ,其中該奈米微晶或該種晶層已曝露於該溝渠側牆上,且 該蝕刻在該終止層終止,從而避免損害該溝渠側牆。 根據本發明的方法之一進一步配置,有一非結晶層沈積 於該奈米微晶上。該非結晶層由(例如)與該奈米微晶相同 的材料組成,以及在後續的提高溫度之處理中,能夠與該 奈米微晶再次結晶,結果會改良該奈米微晶的密度及幾何 形狀。 根據本發明之方法的一較佳配置,可藉由蝕刻氣體六氟 化硫SF6及氮N2,實施該蝕刻製程,其中該六氟化硫與氮 的氣體流量比介於0.1與1間。上述六氟化硫與氮的氣體流 量比的範圍對實施本發明的蝕刻尤其有利,因為該比例可 用以設定蝕刻深度。此外,可以影響該終止層的選擇性, 使得(例如)矽(非結晶矽或HSG)進行了蝕刻而氧化矽及/ 或氮化矽則保持適當的位置。 如果適當的話,也可藉由製程時間而預定蝕刻深度。 根據本發明的方法的進一步配置,在蝕刻室的氣壓介於 3.9 Pa及6.8 Pa(30-50毫托耳)間時可實施該蝕刻製程。上述 氣壓範圍比用於一散裝材料蝕刻的傳統製程參數大3至5 根據本發明之方法的一進一步變化,該絕緣軸環形成於 該較高區域中的溝渠側牆上。例如,在一 DRAM記憶體單 元的一溝渠電容器中使用該絕緣軸環以使包含該選擇電 晶體的活性區域絕緣。 -12- 560010 (8) 根據本發明之方法的一進一步配置,在蝕刻過程中會將 一介於1 0 0瓦與4 0 0瓦間的功率引進該處理室。施加於該晶 圓的偏壓功率可高達10瓦。 根據本發明之方法的一進一步配置,會在5秒與3 0 0秒間 的時間實施該蝕刻製程。 以下將參考示範性具體實施例及圖式更詳細地解釋本 發明。· - 圖式簡單說明 在各圖式中,相同的參考號碼表示相同的或功能相當的 組件。在圖式中: 圖1為通過一基板的斷面圖,其中會形成一溝渠,其適 合於容納一 DRAM記憶體單元的一溝渠電容器; 圖2為來自圖1的斷面圖,其中已在該溝渠中形成一終止 層; 圖3為來自圖2的斷面圖,其中已在該溝渠中沈積奈米微 晶; 圖4為來自圖3的斷面圖,其中該奈米微晶已從該溝渠的 較高區域移除; 圖5為來自圖4的斷面圖,其中該電容器介電質已引進該 溝渠中; 圖6為來自圖5的斷面圖,其中一導電溝渠填充物已引進 該溝渠中,作為内部電容器電極,並已進行回蝕; 圖7為在製程順序上跟隨圖2的斷面圖,其中已在該溝渠 中的終止層上形成一種晶層; 560010 (9) 圖8為來自圖7的斷面圖,其中該種晶層已從該溝渠的較 高區域移除; 圖9為來自圖8的斷面圖,其中已在該溝渠較低區域中的 種晶層上生長奈米微晶, 圖10為通過一溝渠的進一步斷面圖,不同於圖1顯示的 溝渠,此處的溝渠並非瓶狀設計,也沒有一絕緣軸環.,在 該軸環的較高區域,一終止層已形成於該溝渠的側牆上, 而該終止層上已生長奈米微晶; 圖11為來自圖10的斷面圖,其中已在該奈米微晶上生長 一非結晶層; 圖12為來自圖11的斷面圖,其中該奈米微晶已藉由增加 溫度而與該非結晶層再次結晶,且該奈米微晶已從該溝渠 的較高區域移除。 發明詳細說明 圖1為一基板5,其具有一基板表面10。一溝渠15已從該 基板表面10開始而形成與該基板5上。該溝渠15具有一溝 渠側牆20。此外,該溝渠15具有一較高區域25及一較低區 域30,該較高區域25面對該基板表面10,該較低區域30 則遠離該基板表面10。該溝渠15適合在其中形成一 DRAM 半導體記憶體的一記憶體單元之溝渠電容器3 5。一絕緣轴 環85置於該溝渠15的較高區域25中。在該基板表面10上有 一氧化遮罩90,其上有一氮化遮罩95。該基板5,如,由 單晶矽形成。該絕緣軸環包含(例如)氧化矽或氮化矽。 參考圖2,一終止層5 0形成於該溝渠側牆20上的該溝渠 -14· 560010 (ίο) 1 5中,至少部分在該基板的矽上。該終止層包含,如,氧 化石夕或氮化矽。如’該終止層可藉由一熔爐製程形成,其 中會將氮或氧引進該處理室及藉由熱反應而在該溝渠側 腾20處形成該終止層5〇。該終止層5〇的厚度通常介於〇·5 與15之間。這允許在HSG及周圍的基板間有一隧道接觸 。或者,該終止層50也可藉由化學氣相沈積(CVD)製程而 沈積。·也可化學形成氧,以便濕式化學製程氧化曝露於該 溝渠中的石夕基板5。 現在參考圖3,在該終止層50上非選擇性地沈積HSG(半 球形矽顆粒)。在該製程中,在該終止層5 〇上形成單獨奈 来微晶5 5。選擇沈積該HSG的製程參數使得多種結晶晶種 在該終止層5 0上開始晶體生長,結果在該溝渠1 5中形成多 種奈米微晶5 5 ^該奈米微晶同時形成於該基板5上,該溝 渠15的較高區域25及較低區域30中。在圖3中,該終止声 (例如)已藉由CVD沈積,並也置於該絕緣軸環8 5上。如圖 2所示,如果該終止層5 0只形成於該溝渠丨5的較低區域中 ,那麼該H S G便形成於該終止層5 0及該絕緣軸環上。 參考圖4,會選擇一蝕刻深度7 0,並且設定後續的#刻 之製程參數使得該奈米微晶55從該溝渠15的較高區域25 移除,而在較低區域30中保持適當的位置。在這種情況下 ,毫無價值的為’在該溝渠的較高區域25中的奈米微晶 55及較低區域30的奈米微晶55均不能使用一遮罩進行保 護。六氟化硫及氮係用作該蝕刻的蝕刻氣體。將六氧化硫 的氣體流量設定為sccm與seem間,而氮的氣體流量 560010 (11) 設定為50 seem及100 seem間。已證明30 seem的六氟化硫氣體 流量及70 seem的氮氣體流量特別有利。將該氣體引進一餘 刻室以實施一乾式蝕刻製程。此外,在該製程室中設定為 30與50毫托耳間,尤其是40毫托耳的氣壓《已證明六氣化 硫與氮的氣體流量之比選擇為0 · 1與1間特別有利。 此外,可能會選擇性地將氯引進該製程室中,如果是這 樣,那麼氣體流-量介於〇 seem與90 sccm間是適當的。已證 明將氯的氣體流量設定為40 seem特別有利。 該#刻最好係使用一極低直流偏壓實施,可避免與該基 板表面正父的離子之方向性加速度。例如,會將姓刻室脖 的溫度ό又疋為攝氏20度’以及將該基板5的溫度設定為攝 氏6 5度。會將引進該蝕刻室以產生電漿的功率選擇為介於 100瓦與400瓦間,較佳的為250瓦。例如,該奈米微晶55 從該溝渠1 5的較高區域2 5移除,而往下的蝕刻深度7 〇主要 取決於六氟化硫與氮之比及實施該蝕刻的時間。該蝕刻時 間通常介於1 0與6 0秒間。 根據應用材料公司(Applied Materials,Inc·)生產的 CENTURA範圍在一蝕刻室中實施該蝕刻製程時,使用上述 參數設定會在大約2 0秒蝕刻時間後達到良好的結果。如果 適當的話,需要調整該蝕刻時間,其中包括,在蝕刻的層 之厚度及關鍵的特徵尺寸的作用下調整。可藉由不同時間 長度的#刻測試晶圓而實驗性地決定最佳蝕刻時間,然後 根據所移除的層之品質測試該已蝕刻的晶圓,以便根據此 資訊決定最佳ϋ刻時間。 560010 (12) 然後實 製程中,1 渠15的較 然後, 一電容器 推雜一起 也可選擇 遮罩95上 然後, 1 5中,使 渠填充物 現在參 示的製程 晶層7 5的 晶矽層, 地,如圖 成該終止 成該種晶 現在參 圖4中不F 的較高區 層55曝露 區域3 0中 往下的蝕 施該HSG及/或該奈米微晶55的氣相摻雜。在該 [乍為外部電谷器電極45而埋入的捆帶形成於該溝 低區域30周圍的基板5中。 參考圖5’至少在該溝渠15的較低區域3〇中形成 介電質60。該沈積的奈米微晶與一引進該基板的-形成該外部電容器電極45。該電容器介電質6〇 · 性地取成於該奈米微晶5 5及該軸環8 5及該氮化, 〇 參考圖6 ’會將一導電溝渠填充物65引進該溝渠 其位於該電容器介電·質6 〇的頂部。如,該導電溝 65形成該内部電容器電極40。 考圖7 ’會說明一第二製程變形,其跟隨圖2中顯 步驟。會在該終止層5〇上沈積一種晶層75。該種 厚度通常介於5 nm及1〇 ηπ^,如,包含一非結 以及可能由CVD(化學氣相沈積)方法形成。替代 7中所不’可能只在該溝渠1 5的較低區域3 0中形 層5 〇因此在該較高區域2 5中的絕緣軸環8 5上形 層。 考圖8,會貫施已結合圖4說明的該蝕刻製程。與 司的係’在圖8中,沒有奈米微晶5 5從該溝渠1 5 域25移除’而是移除該種晶層75。然後,該終止· 於該較阿區域25中及該種晶層75曝露於該較低 將“種阳層7 5從該溝渠1 5的較低區域2 5移除而 刻/木度70藉由適當選擇該乾式蝕刻製程的製程 -17- (13) (13)560010 \參數而決定。 然後,參考圖9 ,會選擇性地沈積HSG。該沈積是選擇 f生的因為沈積的奈米微晶5 5只形成於該種晶層7 5上,但 未形成於該終止層50上。因為該終止層5〇曝露於該較高區 域2 5中歲乎沒有奈米微晶5 5形成於該較高區域2 5中。而 是,該奈米微晶55形成於該溝渠15的較低區域3〇之種晶層 7 5上然後會實施該H S G的氣相摻雜,一埋入的捆帶作為 〜土板中的外部電容器電極45而額外地形成於該溝渠15 的較低區域30中。 可在提呵溫度時選擇性地實施在該種晶層7 5上沈積該 HSG,在這種情況下,該種晶層乃在沈積過程中與已沈積 的HSG反應,從而有助於該HSG微晶的生長。 根據本發明之方法的一進一步的製程變形會參考圖10 進行解釋。一溝渠15置於該基板5中,該基板具有一基板 表面1〇°與圖1不同的係,顯示於圖10的該溝渠15並非瓶 狀的’並且在其較高區域2 5中沒有一絕緣軸環8 5。該終止 層5 0形成於該溝渠側牆2 0上的溝渠1 5中。該終止層5 〇,如 ’由氮化矽或氧化矽形成。 結合圖2解釋的方法適合該終止層5 0的沈積。然後在該 終止層50上實施hsg的非選擇性之沈積。在該製程中,奈 米微晶5 5形成於該溝渠丨5中的終止層5 〇上。 然後’參考圖11,一非結晶層80沈積於該溝渠15中,並 在該曝露的終止層5 〇及該奈米微晶5 5上。在後續的對基板 之加熱過程中,該非結晶層80 ,如,由矽組成,其厚度介 -18- 560010
(14) 於5 nm與1 0 nm間,其與該奈米微晶5 5反應,在反應過程 中發生的再次結晶以一有利的方式更改了該奈米微晶5 5 的尺寸及結構,從而形成一改良的溝渠電容器3 5。 該非結晶層8 0也可從圖4及圖9的製程順序選擇性地繼 續下去,在某些情況下,還是為了以一有利的方式改良該 奈米微晶5 5的形狀及尺寸。 . 現在參考圖1 2-,會實施根據本發明之蝕刻製程,其中該 奈米微晶5 5從該溝渠1 5的較高區域2 5移除。在此蝕刻製程 中,還是沒有使用蝕刻遮罩以覆蓋該溝渠1 5的較低區域3 0 中的奈米微晶。然後,形成一電容器介電質60及一絕緣轴 環8 5,以及該内部電容器電極4 0及該外部電客器電極4 5 的摻雜。 圖式代表符號說明 5 基板 1 0基板表面 15溝渠 20溝渠側牆 25較高區域 3 0較低區域 3 5溝渠電容器 40内部電容器電極 45外部電容器電極 5 0終止層 5 5奈米微晶 560010 (15) 60電 65導 70蝕 75種 80非 85隔 90氧 95氮 100 容器介電質 電溝渠填充物 刻深度 晶層 結晶層 離韩環 化遮罩 -化遮罩 層 -20-
Claims (1)
- 560010 日修正 _ 補充: - ....—— 第091120306號專利申請案 中文申請專利範圍替換本(92年9月) 拾、申請專利範圍 1 · 種在一溝渠中餘刻一層之方法,包含以下步驟: -提供一具有一基板表面(10)的基板(5),該基板表面 會形成一溝渠(15),該溝渠具有一溝渠側牆(2〇)、一 較南區域(2 5 )及一較低區域(3 0 ),該較高區域(2 5 )面 對該基板表面(1 〇 ),該較低區域(3 〇)遠離該基板表面 (1〇) ’以及該基板(5)包含一第一材料; -在該溝渠(15)的較低區域(30)及較高區域(25)形成一 層(1〇〇),其在該溝渠側牆(20)上,該層(1〇〇)包含一 不同於該第一材料的第二材料, -藉由一乾式蝕刻製程從該溝渠(1 5)中移除曝露於該 較高區域(2 5 )及該較低區域(3 0)的層(1 0 0 ),設定該蝕 刻製程的參數,尤其是蝕刻時間,使該層(1 〇 〇)從該 溝渠(1 5 )的較高區域(2 5 )移除而在該溝渠(1 5 )的較低 區域(30)保持適當的位置。 2 ·如申請專利範圍第1項之方法,其特徵在於該層(1 〇 〇) 包含矽或一金屬或一絕緣體。 3 ·如申請專利範圍第1或2項之方法,其特徵在於該溝渠 (15)具有一深度及一直徑,深度與直徑之比大於1〇,特 定情況下則大於2 0。 4· 一種製造一溝渠電容器(35)之方法,該溝渠電容器具有 一内部電容器電極(4〇)及一外部電容器電極(45),其包 含以下步驟: 560010-提供一具有一基板表面(1 〇)的基板(5 ),該基板表面 會形成一溝渠(15),該溝渠具有一溝渠側牆(20)、一 較高區域(2 5)及一較低區域(30),該較高區域(25)面 對該基板表面(10),該較低區域(30)遠離該基板表面 (10); -在該溝渠(1 5)的較低區域(3 0)及較高區域(25)中形成 一終止層(50),該終止層位於該溝渠側牆(20)上; -在該終止層(50)上沈積奈米微晶(55),作為該外部電 容器電極(4 5 )的一部分, -在形成電容器介電質(60)前,藉由一乾式蝕刻製程從 該溝渠(1 5)中移除曝露於該較高區域(2 5)及該較低 區域(3 0)中的奈米微晶(55),設定該蝕刻製程的參數 ’尤其是蝕刻時間,使該奈米微晶(5 5)從該溝渠(15) 的較高區域(2 5 )移除,而在該溝渠(1 5 )的較低區域(3 0) 保持適當的位置; -在該溝渠(15)中形成該電容器介電質(60); -使用一導電溝渠填充物(6 5)以至少部分填充該溝渠 (15),作為内部電容器電極(40)。 5· —種製造一溝渠電容器(35)之方法,該溝渠電容器具有 一内部電容器電極(40)及一外部電容器電極(45),其包 含以下步驟: -提供一具有一基板表面(10)的基板(5),該基板表面 會形成一溝渠(1 5 ),該溝渠具有一溝渠側牆(2 0 )、一 較高區域(2 5 )及一較低區域(3 0 ),該較高區域(2 5 )面 對該基板表面(1 0 ),該較低區域(3 〇)遠離該基板表面 (10); ---------- 560010 年今月日1 f利範圍續頁 補无 -在該溝渠(15)的較低區域(30)及較高區域(25)形成一 終止層(50),該終止層位於該溝渠側牆(20)上; -在該溝渠(15)的較低區域(30)及較高區域(25)中形成 一種晶層(7 5 ),該種晶層位於該終止層(5 0)上, -在選擇性地沈積奈米微晶(5 5)前,藉由一乾式蝕刻製 程從該溝渠(15)中移除曝露於該較高區域(25)及該 較低區域(30)的種晶層(75),設定該蝕刻製程的參數 ,尤其是蝕刻時間,使該種晶層(75)從該溝渠(15)的 較高區域(2 5)移除而在該溝渠(15)的較低區域(30)保 持適當的位置; -選擇性地沈積該奈米微晶(5 5 ),作為該外部電容器電 極(45)的一部分,該奈米微晶最好係形成於該種晶層 (75)上; -在溝渠(15)中形成一電容器介電質; -使用一導電溝渠填充物(65)至少部分填充該溝渠(15) ,作為内部電容器電極(40)。 6. 如申請專利範圍第4或5項之方法,其特徵在於該蝕刻製 程在該終止層(50)終止以保護該溝渠側牆(20)。 7. 如申請專利範圍第4或5項之方法,其特徵在於該非結晶 層(80)沈積於該奈米微晶(5 5)上。 8 .如申請專利範圍第4或5項之方法,其特徵在於可藉由蝕 刻氣體六氟化硫及氮實施該蝕刻製程,其中六氟化硫與 氮的氣體流量比介於〇. 1及1間。 9.如申請專利範圍第4或5項之方法,其特徵在於會在該蝕 560010 L、Λ 倏正 m m 青專利範圍續頁 刻室中的氣壓介於3.9 Pa及6.8 Pa間的情況下實施該蝕 刻製程。 10. 如申請專利範圍第4或5項之方法,其特徵在於該絕緣 軸環(8 5)形成於該較高區域(25)中的溝渠側牆(20)上。 11. 如申請專利範圍第4或5項之方法,其特徵在於蝕刻製 程中會將1 0 0 W與4 0 0 W間的功率引進處理室。 12. 如申請專利範圍第4或5項之方法,其特徵在於實施該 蝕刻製程的時間介於5秒至3 0 0秒間。
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DE10345394B4 (de) * | 2003-09-30 | 2006-10-05 | Infineon Technologies Ag | Verfahren zum Herstellen von Speicherzellen |
US20050176198A1 (en) * | 2004-02-11 | 2005-08-11 | Kudelka Stephan P. | Method of fabricating bottle trench capacitors using an electrochemical etch with electrochemical etch stop |
US7344954B2 (en) * | 2006-01-03 | 2008-03-18 | United Microelectonics Corp. | Method of manufacturing a capacitor deep trench and of etching a deep trench opening |
DE102009051520B4 (de) | 2009-10-31 | 2016-11-03 | X-Fab Semiconductor Foundries Ag | Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen |
US8624302B2 (en) * | 2010-02-05 | 2014-01-07 | Fairchild Semiconductor Corporation | Structure and method for post oxidation silicon trench bottom shaping |
US20170186837A1 (en) * | 2015-12-29 | 2017-06-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Deep trench capacitor with scallop profile |
CN107706181A (zh) * | 2017-10-27 | 2018-02-16 | 睿力集成电路有限公司 | 高深宽比结构、电容器结构、半导体存储器件及制备方法 |
KR20230009025A (ko) | 2021-07-08 | 2023-01-17 | 주식회사 키파운드리 | 스캘롭 프로파일을 갖는 깊은 트렌치 식각 방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04261017A (ja) * | 1991-02-14 | 1992-09-17 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ基板の製造方法 |
US5587870A (en) * | 1992-09-17 | 1996-12-24 | Research Foundation Of State University Of New York | Nanocrystalline layer thin film capacitors |
US5407534A (en) * | 1993-12-10 | 1995-04-18 | Micron Semiconductor, Inc. | Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal |
US5877061A (en) * | 1997-02-25 | 1999-03-02 | International Business Machines Corporation | Methods for roughening and volume expansion of trench sidewalls to form high capacitance trench cell for high density dram applications |
US6635185B2 (en) * | 1997-12-31 | 2003-10-21 | Alliedsignal Inc. | Method of etching and cleaning using fluorinated carbonyl compounds |
KR100289407B1 (ko) * | 1998-09-01 | 2001-06-01 | 김영환 | 반도체소자의커패시터제조방법 |
US6162732A (en) * | 1999-04-07 | 2000-12-19 | Taiwan Semiconductor Manufacturing Corp. | Method for reducing capacitance depletion during hemispherical grain polysilicon synthesis for DRAM |
DE19947053C1 (de) * | 1999-09-30 | 2001-05-23 | Infineon Technologies Ag | Grabenkondensator zu Ladungsspeicherung und Verfahren zu seiner Herstellung |
DE10053461A1 (de) * | 2000-10-27 | 2002-05-16 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit Isolationskragen |
TW493249B (en) * | 2001-02-09 | 2002-07-01 | Nanya Technology Corp | Manufacture method of dynamic random access memory cell capacitor |
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