JP5361626B2 - 窪み付きゲート構造を有するメモリデバイスの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000000034 method Methods 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims 2
- 238000012545 processing Methods 0.000 description 42
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 210000004027 cell Anatomy 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910007277 Si3 N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical group [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
Description
本発明は、ＤＲＡＭ（dynamic random access memory）セルに関し、詳細には、それを形成するための新規なプロセスに関する。
ＤＲＡＭは、典型的には、アクセスデバイス、例えば、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）に結合された電荷蓄積コンデンサ（または、セルコンデンサ）を備えている。このＭＯＳＦＥＴは、当該コンデンサに電荷を供給したり、当該コンデンサから電荷を除去したりする機能を有するから、蓄積された電荷によって定義された論理状態に影響を及ぼす。当該コンデンサに蓄積された電荷の量は、電極（または、蓄積ノード）の面積と、電極間の間隔と、によって決定される。ＤＲＡＭの動作条件、例えば、動作電圧と、漏れ速度と、リフレッシュ速度とにより、一定の最小電荷がコンデンサに蓄積されることが、一般に、規定されることになる。
メモリ容量が益々増加していることから、記憶セルをさらに多く詰め込まなければならないが、これら記憶セルにそれぞれ必要なキャパシタンスは、維持されることになる。これは、仮に次世代の拡張されたメモリアレイデバイスの製造を成功させる場合には、ＤＲＡＭ製造技術に対する要求が厳しくなる、ということである。最近、セルコンデンサの充填密度を高め、及び／又は、同時にトランジスタサイズを縮小する試みがなされているが、限られた成果しか得られていない。例えば、１つのアプローチは、基板上に形成されたトランジスタゲート電極と、ソース／ドレイン領域との長さを短くして、集積密度を高めることである。残念ながら、閾値電圧の低下、および／または、いわゆるショートチャネル効果（short channel effect）、例えば、パンチスルー現象（punch through）が現れる可能性が高い。周知のスケーリング方法が、上記の不都合な点を改善するのに効果的である。しかし、このアプローチによれば、基板密度は増大するが、供給電圧を低下させる必要があり、このため、電気ノイズに関するマージンが減少し、閾値電圧が変動することになる。
したがって、ＩＣ（integrated circuit）の集積度が向上し、しかもショートチャネル効果を防止することができるＭＯＳ半導体デバイスを形成する方法に対するニーズがある。
本発明は、メモリデバイス、例えば、窪み付きゲート構造（recessed gate structure）を有するＤＲＡＭアクセストランジスタを形成する方法を提供する。半導体基板上に、まず、絶縁用のフィールド酸化物領域が形成され、ついで、トランジスタグループが窒化シリコン層にパターン形成され、エッチングされる。そして、隣接し隆起した窒化シリコン構造に関し、その後にデポジットされたポリシリコンであって、ゲート構造形成のためのポリシリコンを研磨するため、トランジスタトレンチに隣接するフィールド酸化物領域に窪みが設けられる。
本発明の上記およびその他の利点は、本発明の例示的な実施形態の詳細な説明および添付の図面からより明らかとなるであろう。
以下、本発明の特定の例示的な実施形態を詳細に説明する。これら実施形態については、当業者が本発明を実施できる程度に詳細に説明するが、当然、他の実施形態を利用することができ、構造的、論理的、および電気的な変更を行うことができる。
以下の説明で使用する「ウェハ」または「基板」という用語には、露出した半導体表面を有する任意の半導体ベースの構造を含めることができる。ウェハおよび構造には、ＳＯＩ（silicon-on insulator）と、ＳＯＳ（silicon-on sapphire）と、ドープド半導体及びアンドープド半導体と、ベース半導体基礎により支持されたシリコンのエピタキシャル層と、その他の半導体構造とが含まれることは、当然のことである。この半導体はシリコンベースである必要はない。この半導体は、シリコンゲルマニウムか、ゲルマニウムか、又はガリウム砒素とすることができる。
各図面を説明する。各図において、同様の要素は同様の番号を付してあり、図１〜図２２は、本発明の例示的な実施形態に従って形成されたアクセストランジスタを有するＤＲＡＭメモリデバイス１００（図２２）の形成方法を示す。図１の半導体基板１０上には、薄い熱成長酸化物層１２が、慣用の半導体処理技法に従って、約５０Åから約２００Åの厚さに形成されている。次に、基板１０および酸化物層１２の上に、絶縁層１４、例えば、約１００Åから約１０００Åの窒化シリコン（Ｓｉ3Ｎ4）層１４（図１）が、デポジットされる。窒化シリコン層１４は、周知のポジションプロセス、例えば、とりわけ、ＣＶＤ（chemical vapor deposition）によるスパッタリングや、電子サイクロトロン共鳴プラズマ強化ＣＶＤによる低温デポジションにより、形成することができる。以下、絶縁層１４を「窒化シリコン層１４」というが、この絶縁層１４は例えば酸化シリコンその他の絶縁材料で形成することもできることから、当然、本発明は、窒化シリコンを使用することに限定されるものではない。
次に、窒化シリコン層１４が、窒化シリコン層１４上に約１０００Åから約１００００Åの厚さに形成されたフォトレジスト層１５（図２）を使用して、パターン形成される。フォトレジスト層１５はマスク（図示せず）を用いてパターン形成されるが、窒化シリコン層１４は、パターン形成されたフォトレジストを介して、異方エッチングされ、これにより、幅Ｗが約１０００Åから約２０００Åの複数の窒化シリコン列１８と、ＳＴＩ（shallow trenches for isolation）２０とが得られる。これを図３に示す。ＳＴＩ２０を得るため、窒化シリコン層１４と、酸化物層１２と、基板１０とを、全て、深さ約１０００Åから約１００００Åまで、好ましくは、約５０００Åまで、エッチングする。ＳＴＩ２０を形成した後、フォトレジスト層１５が、例えば酸素プラズマのような慣用の技法によるか、あるいはＵＶ照射で基板１０を照射してフォトレジストを劣化させることによって、除去され、図４の構造が得られる。
ＳＴＩ２０が形成された（図３〜図４）後、図５に示すように、これらトレンチに、絶縁誘電体２１が充填される。トレンチ２０を充填するため、絶縁に適した任意の誘電体を採用することができる。例示的な実施形態においては、トレンチ２０は、ＨＤＰ（high density plasma）酸化物、すなわち、狭いトレンチを効率的に充填する高い能力を有する材料で、充填されている。あるいはまた、トレンチ２０を絶縁誘電体２１で充填する前に、トレンチ底部の隅部を滑らかにし、しかもトレンチ充填用の誘電体における応力を減少させるため、例えば酸化物または窒化シリコンの絶縁層（図示せず）を、これらトレンチの側壁に形成することもできる。
図６を説明する。窒化シリコン列１８に対して、パターン形成しエッチングして、領域Ａを、絶縁誘電体２１およびトランジスタトレンチ２２に隣接して、形成する。トランジスタトレンチ２２を得るため、窒化シリコン層１４と、酸化物層１２と、基板１０とを、全て、リアクティブイオンエッチングにより、例えば深さ約１０００Åから約１００００Åまでエッチングする。トランジスタトレンチ２２には、次に詳細に説明するように、後で、ＤＲＡＭメモリデバイス１００（図２２）のゲート構造が形成されることになる。トランジスタトレンチ２２を形成するため、基板１０を、約５００Åから約５０００Åの深さλ（図６）まで、エッチングする。
トランジスタトレンチ２２（図６）を形成し、領域Ａ（図６）を形成した後、窪み構造２４を、絶縁領域Ｂに隣接して得るため、絶縁誘電体２１を、図７に示すように、選択性エッチング液を用いて部分的にエッチングする。例えばプラズマエッチングのような方向性エッチングプロセスにより、絶縁誘電体２１を、約５００Åから約３０００Åの深さδ（図７）まで、エッチングする。次に説明するように、その後にデポジットされたポリシリコンであって、窒化シリコン層１４からの残留窒化シリコンに関するポリシリコンを、化学機械的に研磨することができるようにするため、絶縁誘電体２１に窪みが設けられる。本発明をより良く理解するため、窪み構造２４（図７）と、絶縁領域Ｂ（図７）との断面図を、トランジスタトレンチ２２に関連させて、図８および図９に示す。
図１０を説明する。図１０は、図７の１０−１０′線断面図であって、領域Ａとトランジスタトレンチ２２とを示す。この時点においては、トランジスタゲート構造を形成する処理ステップは、慣用の半導体処理技法に従って進行する。であるから、薄いゲート酸化物層２９が、まず、図１１に示すように、トランジスタトレンチ２２の側壁および底部に形成される。薄いゲート酸化物層２９を、酸素雰囲気中で、約６００℃から約１０００℃の間の温度で、約３０Åから約１００Åの厚さまで、熱成長させることができる。
ついで、ポリシリコン層３０（図１２）が、領域Ａ、Ｂ上にともに形成され、同様に、基板１０のトランジスタトレンチ２２と、窪み構造２４内部に形成される。ポリシリコン層３０は、ＬＰＣＶＤプロシージャにより、約３００℃から約７００℃の温度で、薄いゲート酸化物層２９上にデポジットさせることができる。ポリシリコン層３０をデポジットした後、ポリシリコン層３０を、図１３に示すように、領域Ａの窒化シリコン層１４面かその近傍まで平坦化して、ポリシリコンゲート層３２を形成する。平坦化するため、ＣＭＰ（chemical mechanical polishing）を使用することができるが、必要なら、他の適切な方法も使用することができる。ポリシリコンのＣＭＰが、窒化物層１４上でどのようにして停止するかをより良く理解するには、図１４〜図１５を参照されたい。図１４〜図１５は、図７の１４−１４′線断面図と、１５−１５′線断面図であるが、導電層３０をデポジットし研磨した後の図である。
図１６を説明する。図１６は、図１３の構造において、ポリシリコンゲート層３２と薄いゲート酸化物層２９の一部とを、約１００Åから約５００Åだけ、エッチングした後の図である。図１６に示したように、窪み領域３４とポリシリコンゲート３３とを得るため、ポリシリコンゲート層３２と、薄いゲート酸化物層２９の一部とが、選択的に、領域Ａの窒化シリコン１４まで、エッチングされる。
本発明の例示的な実施形態においては、次に、ポリシリコンゲート３３上に、誘電体層３５（図１７）が形成され、図１６の窪み領域３４が完全に充填される。誘電体層３５は、例えば酸化物材料を含むことができ、例えば慣用の堆積方法と、その後のＣＭＰによる研磨で形成することができる。
あるいはまた、シリサイド（図示せず）を形成することができる金属層を、約２００Åから約５００Åの厚さまで、ポリシリコンゲート３３上にデポジットさせることもできる。デポジットするため、ＲＦまたはＤＣによるスパッタリングを利用することができるが、ＣＶＤのような他の同様の方法も使用することができる。シリサイドを形成することができる金属をデポジットした後、ポリシリコンゲート３３と直接接触する金属が、そのシリサイドに転化するようにするため、基板１０に、典型的には、約１０から６０秒間、窒素雰囲気中で、約６００℃から約８５０℃で、ＲＴＡ（rapid thermal anneal）を行う。図１８に示すように、シリサイド領域３７は、ポリシリコンゲート３３上に導電領域を形成する。好ましくは、この難熔性を有する金属は、シリサイドのように、低抵抗で、抵抗率が小さい。しかし、この難熔性の金属シリサイドには、チタン、コバルト、タングステン、タンタル、モリブデン、および白金を含む任意の難熔性金属を備えることができるが、この任意の難熔性金属に含まれるものはこれらに限定されるものではない。
選択性エッチング液を用いて任意の未反応金属を除去した後、領域Ａの窒化物部分を、例えばエッチングによって除去し（図１９）、ＤＲＡＭメモリデバイス１００のゲートスタック９０（図２０）の形成を完了する。ゲートスタック９０を完成させるための次の処理ステップにおいては、ポリシリコンゲート３３上に形成されたシリサイド領域３７を参照し例示するが、本発明はこの実施形態に限定されるものではないことは当然のことであり、他の実施形態、例えば、誘電材料３５（図１７）のような誘電材料を含むゲートスタックであって、ポリシリコンゲート上に形成されたゲートスタックを形成する実施形態も、企図されていることは当然のことである。いずれにしろ、キャップ材料を基板１０上にデポジットし、基板上を平坦化し、これにより、キャップ領域６０（図２０）をシリサイド領域３７上に形成する。このキャップ材料は、窒化シリコンまたは酸化シリコンのようなシリコン誘電体で形成することができるが、ＴＥＯＳまたはカーバイドも使用することができる。
この時点で、ゲート酸化物層２９と、ポリシリコンゲート３３と、シリサイド領域３７と、窒化物キャップ６０とをそれぞれ有する窪みを有するゲートスタック９０（図２０）が形成される。次に、ゲートスタックで画定される隣接するトランジスタのソース領域９２（図２１）とドレイン領域９４（図２１）のドーパント注入から、ゲート構造をマスクする必要がある慣用の注入プロセスで、窪みを有するゲートスタック９０を使用することができる。
フロープロセスにおける次のステップは、図２１に示した窒化物スペーサ９５ａ、９５ｂの形成である。次に、導体および／またはコンデンサ用の接触開口を、例えばＢＰＳＧのような酸化物層９３を貫いて、半導体基板１０内に形成するための慣用の処理ステップを、窒化物スペーサ９５ａ、９５ｂで保護された窪みを有するゲートスタック９０に対して、施すことができる。そこで、慣用の処理ステップは、導体９６およびコンデンサ９７を形成するため実施することができ、同様に、ＤＲＡＭメモリデバイス１００のような半導体デバイスを製造するのに必要な他の相互接続構造を形成するために実施することができる。これら全てを図２２に示す。
本発明の実施形態に従って形成された窪みを有するゲートスタック９０（図２０〜２２）は、図２３に示すように、メモリ回路４４８、例えばＤＲＡＭメモリデバイス１００を含むプロセッサベースのシステム４００中のような任意のＩＣ構造で使用することができる。コンピュータシステムのようなプロセッサシステムは、一般に、ＣＰＵ（central processing unit）４４４、例えば、マイクロプロセッサ、デジタル信号プロセッサその他のプログラマブルデジタルロジックデバイスであって、バス４５２を介してＩ／Ｏ（input/output）デバイス４４６と通信するもの、を備えている。メモリ４４８はバス４５２を介してシステムと通信する。
上記の説明および図面は、本発明の特徴および利点を達成する例示的な実施形態の例示に過ぎない。本発明の精神および範囲から逸脱しない限り、特定のプロセス条件および構造に対して修正および置換を行うことができる。したがって、本発明は、上記の説明および図面によって限定されず、ただ、特許請求の範囲によってのみ限定されるものである。
Claims (17)
- 半導体デバイス用のゲート構造を形成する方法において、
半導体基板上に絶縁層を形成するステップと、
前記半導体基板内に、前記絶縁層を通じて延在させた第１組のトレンチを画定するステップと、
前記第１組のトレンチを絶縁材料で充填して絶縁トレンチを形成するステップと、
前記半導体基板内に、前記第１組のトレンチと直交する方向に前記絶縁層を通じて延在させた第２組のトレンチを画定するステップであって、前記第２組のトレンチは約１０００Åから約２０００Åの幅を有するステップと、
前記絶縁トレンチの領域をエッチングして、窪み付き絶縁トレンチを、前記第２組のトレンチに隣接して形成するステップと、
前記第２組のトレンチの側壁および底部にゲート酸化物層を形成するステップであって、厚さが約３０Åから約１００Åを有するステップと、
前記ゲート酸化物層の上に重ねられポリシリコンゲートを形成するステップであって、前記ポリシリコンゲートのそれぞれは、所定幅のまま少なくとも一部分を前記半導体基板の表面上にも位置させるとともに、前記ポリシリコンゲートの側壁が前記ゲート酸化物層で覆われる、ステップと、
前記ポリシリコンゲートのそれぞれの上部に重ねられた誘電体層を形成するステップと、
前記ポリシリコンゲートの側壁側面の前記ゲート酸化物層の側面にスペーサを形成するステップと
を備えたことを特徴とする方法。 - 請求項１において、前記第１組のトレンチは、約１０００Åから約１００００Åの深さまでエッチングされることを特徴とする方法。
- 請求項１において、前記第２組のトレンチは、約１０００Åから約１００００Åの深さまでエッチングされることを特徴とする方法。
- 請求項１において、前記第２組のトレンチは、前記半導体基板を約５００Åから約５０００Åの深さまでエッチングして形成されることを特徴とする方法。
- 請求項１において、前記絶縁トレンチの領域をエッチングする工程は、前記絶縁材料をプラズマエッチングするステップを含むことを特徴とする方法。
- 請求項５において、前記絶縁材料は、約５００Åから約３０００Åまでエッチングされることを特徴とする方法。
- 請求項１において、前記絶縁層は、窒化シリコンおよび酸化シリコンからなるグループから選択された材料から形成されることを特徴とする方法。
- 請求項１において、前記絶縁材料は、酸化物材料を含むことを特徴とする方法。
- メモリセルを形成する方法であって、シリコン基板上に絶縁層を設けるステップと、前記シリコン基板内に作成されたゲート構造と、前記ゲート構造に隣接して配設された前記シリコン基板中のソース／ドレイン領域と、前記ソース／ドレイン領域上に形成されたコンデンサとを含むトランジスタを形成するステップとを備え、前記ゲート構造を形成するステップは、
絶縁材料で充填された絶縁トレンチであって、前記絶縁層を貫通し前記シリコン基板内に延在させた少なくとも１つの絶縁トレンチを形成するステップと、
前記絶縁層を貫通し前記シリコン基板内に、前記絶縁トレンチと直交する方向に延在させた少なくとも１つのトランジスタトレンチを画定するステップであって、トランジスタトレンチは、約１０００Åから約２０００Åの幅を有するステップと、
前記絶縁トレンチの領域をエッチングして、少なくとも１つの窪み付き絶縁トレンチを、前記トランジスタトレンチに隣接して形成するステップと、
前記トランジスタトレンチの側壁および底部にゲート酸化物層を形成するステップであって、厚さが約３０Åから約１００Åを有するステップと、
前記ゲート酸化物層の上に重ねられたポリシリコンゲートを形成するステップであって、前記ポリシリコンゲートのそれぞれは、所定幅のまま少なくとも一部分を前記半導体基板の表面上にも位置させるとともに、前記ポリシリコンゲートの側壁が前記ゲート酸化物層で覆われる、ステップと、
前記ポリシリコンゲートのそれぞれの上部に重ねられた誘電体層を形成するステップと、
前記ポリシリコンゲートの側壁側面の前記ゲート酸化物層の側面にスペーサを形成するステップと
をさらに備えたことを特徴とする方法。 - 請求項９において、前記絶縁トレンチは、約１０００Åから約１００００Åの深さまでエッチングされることを特徴とする方法。
- 請求項９において、前記トランジスタトレンチは、約１０００Åから約１００００Åの深さまでエッチングされることを特徴とする方法。
- 請求項９において、前記トランジスタトレンチは、前記シリコン基板を約５００Åから約５０００Åの深さまでエッチングして形成されることを特徴とする方法。
- 請求項９において、前記絶縁トレンチの領域をエッチングする工程は、前記絶縁材料をプラズマエッチングするステップを備えたことを特徴とする方法。
- 請求項１３において、前記絶縁材料は、約５００Åから約３０００Åまでエッチングされることを特徴とする方法。
- 請求項９において、前記導電性ゲートをエッチングして窪み付き導電性ゲートを形成するステップをさらに備えたことを特徴とする方法。
- 請求項９において、前記絶縁層は、窒化シリコンおよび酸化シリコンからなるグループから選択された材料で形成されることを特徴とする方法。
- 請求項９において、前記絶縁材料は、酸化物材料を含むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/842,788 | 2001-04-27 | ||
| US09/842,788 US6498062B2 (en) | 2001-04-27 | 2001-04-27 | DRAM access transistor |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002586384A Division JP4907838B2 (ja) | 2001-04-27 | 2002-04-26 | 窪み付きゲート構造を有するメモリデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010034567A JP2010034567A (ja) | 2010-02-12 |
| JP5361626B2 true JP5361626B2 (ja) | 2013-12-04 |
Family
ID=25288239
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002586384A Expired - Fee Related JP4907838B2 (ja) | 2001-04-27 | 2002-04-26 | 窪み付きゲート構造を有するメモリデバイス |
| JP2009211925A Expired - Lifetime JP5361626B2 (ja) | 2001-04-27 | 2009-09-14 | 窪み付きゲート構造を有するメモリデバイスの製造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002586384A Expired - Fee Related JP4907838B2 (ja) | 2001-04-27 | 2002-04-26 | 窪み付きゲート構造を有するメモリデバイス |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6498062B2 (ja) |
| EP (1) | EP1382059A2 (ja) |
| JP (2) | JP4907838B2 (ja) |
| KR (1) | KR100547227B1 (ja) |
| CN (1) | CN100375271C (ja) |
| AU (1) | AU2002303494A1 (ja) |
| WO (1) | WO2002089182A2 (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977579A (en) * | 1998-12-03 | 1999-11-02 | Micron Technology, Inc. | Trench dram cell with vertical device and buried word lines |
| US7071043B2 (en) | 2002-08-15 | 2006-07-04 | Micron Technology, Inc. | Methods of forming a field effect transistor having source/drain material over insulative material |
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| US7371627B1 (en) | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
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| US9401363B2 (en) | 2011-08-23 | 2016-07-26 | Micron Technology, Inc. | Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices |
| CN108538839B (zh) | 2017-03-01 | 2019-08-23 | 联华电子股份有限公司 | 半导体结构、用于存储器元件的半导体结构及其制作方法 |
| KR102396583B1 (ko) | 2017-11-09 | 2022-05-11 | 삼성전자주식회사 | 메모리 소자 및 이의 제조방법 |
| CN110707086B (zh) | 2018-10-09 | 2022-02-18 | 联华电子股份有限公司 | 半导体元件 |
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-
2001
- 2001-04-27 US US09/842,788 patent/US6498062B2/en not_active Expired - Lifetime
-
2002
- 2002-04-26 JP JP2002586384A patent/JP4907838B2/ja not_active Expired - Fee Related
- 2002-04-26 CN CNB028129016A patent/CN100375271C/zh not_active Expired - Lifetime
- 2002-04-26 KR KR1020037014077A patent/KR100547227B1/ko active IP Right Grant
- 2002-04-26 EP EP02731519A patent/EP1382059A2/en not_active Ceased
- 2002-04-26 WO PCT/US2002/013196 patent/WO2002089182A2/en active Application Filing
- 2002-04-26 AU AU2002303494A patent/AU2002303494A1/en not_active Abandoned
- 2002-10-15 US US10/270,150 patent/US6780732B2/en not_active Expired - Lifetime
-
2009
- 2009-09-14 JP JP2009211925A patent/JP5361626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN100375271C (zh) | 2008-03-12 |
| KR100547227B1 (ko) | 2006-01-31 |
| US6498062B2 (en) | 2002-12-24 |
| WO2002089182A2 (en) | 2002-11-07 |
| AU2002303494A1 (en) | 2002-11-11 |
| JP4907838B2 (ja) | 2012-04-04 |
| US20030040154A1 (en) | 2003-02-27 |
| JP2010034567A (ja) | 2010-02-12 |
| WO2002089182A3 (en) | 2003-11-06 |
| CN1520610A (zh) | 2004-08-11 |
| US20020160568A1 (en) | 2002-10-31 |
| KR20040015184A (ko) | 2004-02-18 |
| JP2004530300A (ja) | 2004-09-30 |
| US6780732B2 (en) | 2004-08-24 |
| EP1382059A2 (en) | 2004-01-21 |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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| RD13 | Notification of appointment of power of sub attorney |
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|
| A521 | Request for written amendment filed |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| R250 | Receipt of annual fees |
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