KR101159900B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 게이트와 비트라인 및 랜딩 플러그의 저항을 감소시켜 반도체 소자의 처리 속도 및 소비전력을 감소시키고 충분한 공정 마진을 제공하는 반도체 소자 및 그 제조방법에 관한 것이다.
본 발명의 반도체 소자는 제 1 도전층을 포함하는 게이트; 상기 게이트에 인접하여 형성되고 제 2 도전층으로 이루어진 랜딩 플러그; 상기 랜딩 플러그 상부에 형성되며 제 3 도전층으로 이루어진 비트라인; 상기 랜딩 플러그 및 상기 비트라인의 상부에 형성되며 제 4 도전층으로 이루어진 저장전극 콘택을 포함하며, 상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층 및 상기 제 4 도전층은 동일한 물질로 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다. 보다 상세하게는 게이트와 비트라인을 포함하는 기억장치 등의 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억장치를 들 수 있다. 반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이 중 캐패시터(DRAM의 경우)는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있고, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
이러한 반도체 소자의 게이트(Gate) 및 비트라인(Bit line)의 물질로서, 폴리 실리콘이 주로 사용되다가, 근래에 들어 텅스텐(W)을 이용한 메탈 게이트가 상용화되어 종래에 비하여 게이트 저항이 감소되는 등 많은 개선이 이루어지고 있다.
이후에도 반도체 소자의 속도를 더 개선하기 위한 연구는 계속 이루어지고 있으나, 아직 텅스텐을 이용한 게이트 및 비트라인 이후의 기술은 아직 상용화되어 있지 않고, 새로운 물질을 이용한 게이트 및 비트라인의 개발이 요구되고 있는 실정이다. 그리고 랜딩 플러그 콘택의 물질 또한 폴리 실리콘이나 텅스텐과 같이 높은 애스팩트 비(Aspect Ratio)를 갖는 물질만을 사용하고 있어서 저항을 더 감소시키는데 한계가 있었다.
또한, 현재 반도체 소자의 게이트 구조물(게이트 전극 및 게이트 하드마스크를 포함)에서 게이트 전극은 반도체 기판(실리콘 기판) 표면과 그 높이가 일치하지 않고 소정 높이 돌출되어 형성되기 때문에, 게이트 구조물 전체는 반도체 기판으로부터 약 100 nm 정도 돌출되어 형성된다. 따라서 게이트 구조물의 측면에 형성되고 반도체 기판과 연결되는 랜딩 플러그 콘택(Landing Plug Contact)도 반도체 기판으로부터 약 100 nm 정도의 높은 높이로 형성되어 랜딩 플러그 콘택의 저항이 높고, 반도체 소자의 디자인 룰이 작아질수록 게이트 SAC 페일(Gate Self-Aligned-Contact Fail)이 자주 발생하는 문제가 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 게이트와 비트라인 및 랜딩 플러그의 저항을 감소시켜 반도체 소자의 처리 속도 및 소비전력을 감소시키고 충분한 공정 마진을 제공하는 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 제 1 도전층을 포함하는 게이트, 상기 게이트에 인접하여 형성되고 제 2 도전층으로 이루어진 랜딩 플러그, 상기 랜딩 플러그 상부에 형성되며 제 3 도전층으로 이루어진 비트라인; 상기 랜딩 플러그 및 상기 비트라인의 상부에 형성되며 제 4 도전층으로 이루어진 저장전극 콘택을 포함하며, 상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층 및 상기 제 4 도전층은 동일한 물질로 이루어지도록 하여, 게이트와 비트라인 및 랜딩 플러그의 저항을 감소시켜 반도체 소자의 처리속도 및 소비전력을 감소시키고, 소자의 제조공정 또한 간소화됨으로써 공정 마진이 향상되는 것을 특징으로 한다.
또한 상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층 및 상기 제 4 도전층은 구리를 포함하여 저항이 최소화되는 것을 특징으로 한다.
나아가 상기 게이트는 상기 반도체 기판의 리세스에 매립된 제 1 도전층 및 상기 제 1 도전층의 상부에 형성된 게이트 하드마스크층을 포함하여, 종래 폴리실리콘층을 포함한 게이트에 비하여 랜딩 플러그를 더 얇게 형성할 수 있어서, 랜딩 플러그의 저항을 감소시키는 것을 특징으로 한다.
나아가 상기 리세스의 표면에 형성된 게이트 산화막 및 상기 게이트 산화막의 상부에 형성된 확산방지막을 더 포함하여, 게이트 산화막은 실리콘 재질의 반도체 기판 표면을 보호할 수 있고, 확산방지막은 게이트 물질이 게이트 산화막으로 확산되는 것을 방지하여 반도체 소자의 불량률이 감소되는 것을 특징으로 한다.
나아가 상기 확산방지막은, 산화물 계열(MoOx, ZrOx, TaOx, TiOx, RuOx, CrOx 등), 질화물 계열(MoNx, ZrNx, TaNx, TiNx, RuNx, CrNx 등) 또는 금속 계열(Mo, Zr, Ta, Ti, Ru, Cr, Hf 등) 중 어느 하나로 이루어져, 금속 재질의 게이트 물질이 외부로 확산되는 것을 방지하는 것을 특징으로 한다.
또한 상기 제 1 도전층의 상부 표면은 상기 반도체 기판의 상부 표면과 높이가 일치하여, 상기 게이트 하드마스크층의 두께와 랜딩 플러그의 두께가 동일하도록 하고, 결과적으로 랜딩 플러그의 두께를 감소시키는 것을 특징으로 한다.
나아가 상기 제 1 도전층, 상기 비트라인 및 상기 저장전극 콘택 상부의 캐패시터를 서로 절연시키는 층간절연막이 더 구비되어, 각 소자 간의 절연 성능이 향상되는 것을 특징으로 한다.
한편, 본 발명에 따르는 반도체 소자의 제조방법은, 반도체 기판에 제 1 도전층을 포함하는 게이트를 형성하는 단계, 상기 게이트에 인접한 반도체 기판 상에 제 2 도전층으로 이루어진 랜딩 플러그를 형성하는 단계, 상기 랜딩 플러그 중 일부의 상부에 제 3 도전층으로 이루어진 비트라인을 형성하는 단계, 상기 랜딩 플러 그 중 상부에 비트라인이 형성되지 않은 랜딩 플러그의 상부에 제 4 도전층으로 이루어진 저장전극 콘택을 형성하는 단계를 포함하여, 게이트와 비트라인 및 랜딩 플러그의 저항을 감소시켜 반도체 소자의 처리속도 및 소비전력을 감소시키는 것을 특징으로 한다.
나아가 상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층 및 상기 제 4 도전층은 동일한 물질로 이루어져, 공정이 간소화됨으로써 공정 마진이 향상되는 것을 특징으로 한다.
또한 상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층 및 상기 제 4 도전층은 구리를 포함하는 금속으로, 소자의 저항이 최소화되는 것을 특징으로 한다.
나아가 상기 게이트를 형성하는 단계는 반도체 기판의 리세스에 제 1 도전층을 매립하는 단계 및 상기 제 1 도전층의 상부에 게이트 하드마스크층을 형성하는 단계를 포함하는 리세스 게이트 제조방법을 사용함으로써, 반도체 기판으로부터 게이트 구조물이 돌출되는 높이를 최소화하는 것을 특징으로 한다.
또한 상기 리세스를 포함한 반도체 기판 전면에 게이트 산화막을 형성하는 단계 및 상기 게이트 산화막의 상부에 확산 방지막을 형성하는 단계를 더 포함하여, 게이트 산화막은 실리콘 재질의 반도체 기판 표면을 보호할 수 있고, 확산방지막은 게이트 물질이 게이트 산화막으로 확산되는 것을 방지하여 반도체 소자의 불량률이 감소되는 것을 특징으로 한다.
나아가 상기 확산방지막을 형성하는 단계는, CVD, MOCVD(Metal-Organic CVD) 혹은 ALD(Atomic Layer Deposition) 등의 방법으로 이루어져, 산화물 또는 질화물 계열의 확산방지막이 용이하게 증착되는 것을 특징으로 한다.
나아가 상기 게이트 산화막을 형성하는 단계는, SiO2, ONO, HfOx, ZrOx 등의 High-K 물질이나 PZT 물질을 CVD(기상화학증착) 방법 혹은 퍼니스(furnace)에서 반도체 기판(100)을 가열하는 방법, 혹은 리세스(110)의 표면에 Zr 이나 Hf와 같은 High-K 물질을 ALD 에 의해 증착한 후 자연 산화시키는 방법에 의해 형성되어, 확산 방지막과 게이트 산화막을 더욱 견고하게 형성할 수도 있다.
또한 상기 제 1 도전층의 상부 표면은 상기 반도체 기판의 상부 표면과 높이가 일치하도록 매립되어, 상기 게이트 하드마스크층이 반도체 기판으로부터 돌출되는 높이를 최소화하는 것을 특징으로 한다.
나아가 상기 게이트 하드마스크층의 상부 및 상기 비트라인의 측면에 층간절연막을 형성하여, 각 소자 간의 절연 성능이 향상되는 것을 특징으로 한다.
본 발명에 따르는 반도체 소자의 제조방법은, 반도체 기판의 활성영역에 리세스를 형성하는 단계, 상기 리세스를 포함한 반도체 기판 전면에 게이트 산화막을 형성하는 단계, 상기 확산 방지막의 상부에 제 1 도전층을 형성한 후, 평탄화 식각하여 상기 리세스를 매립하여 제 1 도전층 패턴을 형성하는 단계, 상기 제 1 도전층 패턴을 포함하는 반도체 기판의 전면에 게이트 하드마스크층을 형성하는 단계, 상기 게이트 하드마스크층에서 랜딩 플러그가 형성될 영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀에 제 2 도전층을 매립하여 랜딩플러그 콘택을 형성하 는 단계, 상기 랜딩플러그 콘택 및 게이트 하드마스크층의 전체 표면에 제 1 층간 절연막을 형성하는 단계, 상기 층간 절연막 중 비트라인이 형성될 영역을 노출시키는 비트라인 영역을 형성하는 단계, 상기 비트라인 영역을 제 3 도전층으로 매립하여 비트라인을 형성하는 단계, 상기 비트라인 및 제 1 층간절연막의 상부에 제 2 층간절연막을 형성하는 단계, 상기 제 2 층간절연막 중 저장전극 콘택이 형성될 영역을 노출시키는 저장전극 콘택홀을 형성하는 단계 및 상기 저장전극 콘택홀에 제 4 도전층을 매립하여 저장전극 콘택을 형성하는 단계를 포함하되, 상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층 및 상기 제 4 도전층은 동일한 물질로 이루어지는 것이 바람직하다.
나아가 상기 비트라인 영역을 형성하는 단계는: 상기 제 1 층간절연막 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 랜딩플러그 콘택이 노출될 때까지 상기 제 1 층간절연막을 식각하는 리소그래피 단계를 포함하는 것이 바람직하다.
또한, 상기 비트라인을 형성하는 단계는, 상기 비트라인 영역에 제 3 도전층을 CVD, ALD 또는 PVD 방법으로 증착하는 단계 및 상기 제 1 층간절연막을 스토퍼로 한 평탄화 식각으로 상기 제 3 도전층을 연마하는 단계를 포함하는 것이 바람직하다.
나아가 상기 게이트 산화막의 상부, 상기 게이트 하드마스크층 및 상기 랜딩 플러그 콘택홀의 상부, 그리고 상기 저장전극 콘택홀의 상부에, 확산방지막을 형성하는 단계를 더 포함하여, 각종 소자 중 구리(Cu)로 이루어질 수 있는 물질의 확산을 방지하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 제조방법은 i) 게이트와 비트라인, 랜딩 플러그 콘택 및 비트라인 콘택, 나아가 저장전극 콘택을 동일한 도전층 물질로 형성함으로써, 반도체 소자의 저항을 최소화하여 처리속도를 향상시키고 소비전력을 감소시킬 수 있다. 그리고 ii) 게이트 전극의 상부 표면이 반도체 기판의 표면과 높이가 동일하도록 하여, 반도체 기판으로부터 돌출된 게이트 구조물의 높이를 낮춤으로써 랜딩 플러그 콘택(LPC) 층의 두께를 얇게 하고, 이 결과 랜딩 플러그 콘택의 식각 깊이 또한 낮아지므로 랜딩 플러그 콘택의 하부 면적을 넓게 함으로써, 랜딩 플러그 콘택의 저항을 감소시킬 수 있고, 랜딩 플러그 형성 공정에 선택적 에피 성장(Selective Epitaxial Growth; SEG)을 적용할 수 있게 된다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조방법의 일실시예에 대해 상세히 설명하기로 한다.
먼저 도 1은 본 발명에 따르는 반도체 소자를 도시한 도면이다. 도 1을 참조하면 반도체 기판(100)에는 리세스(110)가 형성되고, 이 리세스(110)에는 게이트 도전층(122)이 매립되어 형성된다. 게이트 도전층(122)의 상부에는 게이트 하드마스크층(130)이 형성되고, 이 게이트 도전층(122)과 게이트 하드마스크층(130)이 게이트 전극으로 작용한다.
도 1에 도시된 실시예에서 게이트는 반도체 기판(100)의 표면을 소정 깊이 식각한 후 게이트 물질을 매립한 형성된 리세스(recess) 게이트로 도시되었으나, 종래의 평면 게이트(planar gate) 혹은 핀(fin) 게이트로 형성하여도 무방하다. 다만 도 1과 같이 리세스 게이트를 형성하면서 게이트 도전층(122)의 상부 표면이 반도체 기판(100)의 상부 표면과 높이가 일치하도록 형성하는 것이 가장 바람직하다.
왜냐하면, 도 1과 같은 실시예의 경우 게이트 하드마스크층(130)의 두께를 조정하는 것만으로 랜딩 플러그 콘택(142a 및 142b)의 두께를 조정할 수 있고, 이 결과 게이트 하드마스크층(130)을 얇게 형성하면 랜딩 플러그 콘택(142) 또한 얇게 형성됨으로써 랜딩 플러그(142)의 저항을 감소시킬 수 있기 때문이다. 또한 게이트의 높이가 높은 경우에는 랜딩 플러그(142)가 반도체 기판(100)의 표면까지 일정한 폭으로 식각되는 것이 쉽지 않은데, 본 발명의 실시예에서는 게이트 도전층(122)이 반도체 기판의 리세스(110)에 매립되고 게이트 하드마스크층(130) 정도의 얇은 두께로만 랜딩 플러그 콘택(142)이 형성되므로, 랜딩 플러그 콘택(142) 형성공정에서의 불량도 감소하게 된다.
다음으로, 랜딩 플러그 콘택(142) 중 중앙에 위치한 랜딩 플러그 콘택(142a)의 상부에는 비트라인(162)이 형성되고, 랜딩 플러그 콘택(142) 중 좌우에 위치한 랜딩 플러그 콘택(142b)의 상부에는 저장전극 콘택(182)이 형성되며, 저장전극 콘택(182)의 상부에는 캐패시터(미도시)가 형성된다.
여기서 게이트 도전층(122), 랜딩 플러그 콘택(142), 비트라인(162) 및 저장전극 콘택(182)은 모두 동일한 물질로 이루어지는 것이 바람직하고, 구리(Cu)를 포함하는 금속으로 이루어지는 것이 가장 바람직하다.
구리(Cu)는 전기 전도도는 높지만 종래의 알루미늄(Al) 등에 비하여 식각이 어려워서 패터닝(patterning)이 용이하지 않은 물질이지만, 후술하는 바와 같은 다마신(Damascene) 공법을 이용하여 결과적으로 게이트 도전층 및 비트라인 등이 구리로 이루어진 소자를 형성할 경우, 게이트와 비트라인 및 랜딩플러그 등의 저항이 낮기 때문에 처리속도와 소비전력을 현저히 감소시킬 수 있다.
그리고 게이트 도전층(122), 비트라인(162) 및 캐패시터(미도시) 등의 소자들을 서로 절연시키기 위한 층간 절연막(150, 170)이 각 층 사이에 구비된다. 또, 게이트 도전층(122)과 리세스(110) 표면의 사이에는 게이트 산화막(112)과 확산 방지막(114)이 구비되어, 실리콘 재질의 반도체 기판(100)을 보호함과 동시에 게이트 도전층(122)의 물질이 게이트 산화막(112)으로 확산하는 것도 방지할 수 있다.
도 2 내지 도 17은 본 발명에 따르는 반도체 소자의 제조방법을 차례로 도시한 도면이고, 이하에서는 도 2 내지 17을 참고하여 본 발명에 따르는 반도체 소자의 제조방법을 구체적으로 살펴본다. 도 2 내지 17에서 (a)는 반도체 소자의 단면도, (b)는 반도체 소자의 평면도이다. 도 2에서 (a) 는 (b) 의 A-A 선을 따른 단면도이며, 도 3 내지 도 17도 이와 마찬가지이다.
먼저 도 2의 (a)를 참고하면, 소정 패턴이 형성된 마스크를 이용하여 반도체 기판(100)을 소정 깊이 식각하여 리세스(110; recess)를 형성한다. 이 리세스(110)는 차후 트랜지스터의 게이트(리세스 게이트)가 형성될 영역이고, 리세스(110)를 식각하는 과정은 건식 습각(dry etching) 혹은 습식 식각(wet etching)에 의할 수 있다.
도 2의 (b)를 참고하면 반도체 기판(100)은 활성영역(100a)과 소자분리영 역(100b)이 구비되고, 리세스(110)는 활성영역(100a) 및 소자분리영역(100b)을 포함한 반도체 기판(100) 상에 형성된다. 그리고 도 2의 (b)에 도시된 바와 같이 본 발명의 바람직한 실시예에서는 셀 디자인을 6F2로 하여 기존의 8F2에 비해 반도체 칩을 더 작게 만들 수 있다.
다음으로 도 3을 참조하면 리세스(110)를 포함한 반도체 기판(110) 상부에 소정 두께의 게이트 산화막(112)을 형성하고, 게이트 산화막(112)의 상부에는 확산 방지막(114)을 형성한다.
이 중 게이트 산화막(112)은 실리콘 재질의 반도체 기판(100) 표면을 보호하기 위한 것으로, SiO2, ONO, HfOx, ZrOx 등의 High-K 물질이나 PZT 물질을 CVD(기상화학증착) 방법 혹은 퍼니스(furnace)에서 반도체 기판(100)을 가열하는 방법에 의해 증착한다. 또는 리세스(110)의 표면에 Zr 이나 Hf 와 같은 High-K 물질을 ALD 에 의해 증착한 후 자연 산화시키는 방법으로 게이트 산화막(112)을 증착할 수 있다.
확산 방지막(114)은 리세스(110)에 채워질 게이트 물질과 게이트 산화막(112) 간의 반응을 억제하기 위한 배리어(barrier) 역할을 하는 물질로, CVD, MOCVD(Metal-Organic CVD) 혹은 ALD(Atomic Layer Deposition) 등의 방법에 의해 증착되는 것이 바람직하다. 구체적으로 확산 방지막(114)은 리세스(110)에 채워질 게이트 물질(주로 금속임)이 게이트 산화막(112)으로 확산하는 것을 방지하며, 그 재질은 산화물 계열(MoOx, ZrOx, TaOx, TiOx, RuOx, CrOx 등), 질화물 게열(MoNx, ZrNx, TaNx, TiNx, RuNx, CrNx 등) 또는 금속 계열(Mo, Zr, Ta, Ti, Ru, Cr, Hf 등) 물질이 사용되는 것이 바람직하다.
이후 도 4에 도시된 바와 같이, 게이트 산화막(112) 및 확산 방지막(114)이 증착된 반도체 기판(100) 전면에 제 1 도전층(120)을 증착한다. 그리고 도 5에 도시된 바와 같이 CMP(Chemical Mechanical Polishing)와 같은 평탄화 식각으로 제 1 도전층(120)을 반도체 기판(100)의 표면까지 연마하여, 반도체 기판(100)의 리세스(110)에만 잔류한 제 1 도전층(122)을 형성하며, 이 제 1 도전층(122)은 트랜지스터의 게이트 도전층이 된다. 이 때 리세스(110)를 제외한 반도체 기판(100)의 표면에는 제 1 도전층(120)은 물론 게이트 산화막(112) 및 확산 방지막(114) 또한 제거된다.
이와 같이 제 1 도전층(122)을 형성하는 공정은 소위 ‘다마신(Damascene) 공정’으로, 통상의 건식 혹은 습식 식각공정으로 패터닝이 어려운 물질, 예컨대 구리(Cu)와 같은 재질의 패턴을 형성하는 방법에 해당되며, 본 발명의 제 1 도전층(120) 또한 구리(Cu) 내지 구리를 포함하는 금속으로 이루어질 수 있다.
다음으로 도 6을 참고하면, 위 제 1 도전층(122)을 포함한 반도체 기판(100) 전면에 게이트 하드마스크층(130)을 형성한다. 이 게이트 하드마스크층(130)은 후술할 바와 같이 랜딩플러그 콘택을 형성할 때 게이트 도전층(122; 제 1 도전층)을 보호하는 역할을 하게 되고, CVD 혹은 PVD(Physical Vapor Deposition)에 의해 10 nm 내지 100 nm 의 낮은 두께인 질화막으로 형성되는 것이 바람직하다.
이후 도 7과 같이 반도체 기판(100)의 표면에서 소스/드레인이 형성될 영역을 오픈하는 랜딩플러그 콘택홀(134; contact hole)을 형성한다도 7의 (b) 참조. 구체적으로는 반도체 기판(100)의 게이트 하드마스크층(130) 표면에 포토레지스트(미도시)을 도포하고, 소스/드레인이 형성될 영역이 형성된 마스크를 이용한 노광공정으로 포토레지스트 패턴(미도시)을 형성한 뒤, 건식식각 또는 습식식각으로 게이트 하드마스크층(130)을 식각하는 리소그래피 공정을 이용하는 것이 바람직하다.
이후 도 8에 도시된 바와 같이 랜딩플러그 콘택홀(134)에 인접한 게이트 하드마스크층(130) 표면에 랜딩 플러그 콘택(142; 도 9 참조)을 보호하기 위한 확산방지막(144)을 형성하고, 이 확산방지막(144)의 전면에 제 2 도전층(140)을 형성한다.
여기서 확산방지막(144)은 CVD, ALD 혹은 PVD 등의 방법에 의해 증착될 수 있고, 산화물 계열(MoOx, ZrOx, TaOx, TiOx, RuOx, CrOx 등), 질화물 게열(MoNx, ZrNx, TaNx, TiNx, RuNx, CrNx 등) 혹은 금속계열(Mo, Zr, Ta, Ti, Ru, Cr, Hf 등)의 물질이 사용될 수 있다. 또 이 확산방지막(144)을 금속 계열로 형성할 경우, 금속 계열 배리어 물질을 시드(seed) 및 접착층으로 사용하고 이후 제 2 도전층(바람직하게는 구리)을 도금하는 방법을 사용함으로써 제 2 도전층을 증착할 수 있다.
다음으로 도 9와 같이 게이트 하드마스크층(130)을 스토퍼(stopper; 식각 장벽)로 한 CMP 등의 평탄화 식각으로 제 2 도전층(140; 도 8 참조)을 연마한다. 이로써 하나의 활성영역(100a)에 세 개의 랜딩플러그 콘택(142; 142a 및 142b)이 형성된다도 {9의 (b) 참조}. 후술할 바와 같이 세 랜딩플러그 콘택(142) 중 중앙에 위치한 랜딩플러그 콘택(142a)은 비트라인 노드 콘택이, 좌우에 위치한 랜딩플러그 콘택(142b)은 저장전극 노드 콘택이 된다. 제 2 도전층(140) 및 랜딩플러그 콘택(142) 또한 구리 내지 구리를 포함하는 금속으로 이루어질 수 있다.
도 10을 참조하면 랜딩플러그 콘택(142)과 게이트 하드마스크층(130)이 형성된 반도체 기판(100)의 전면에 제 1 층간 절연막(150)을 증착한다. 이 제 1 층간 절연막(150)은 산화물 계열(PSG, BOSG, TEOS 혹은 HDP 등), 질화물 계열 혹은 탄소 계열비정질 탄소(Amorphos Carbon) 혹은 다이아몬드상 카본(Diamond-like Carbon)을 사용할 수 있다. 제 1 층간 절연막(150)은 후술할 바와 같이, 세 랜딩플러그 콘택(142a, 142b)들이 서로 단락(short)되지 않도록 각 층을 절연시키는 역할을 하게 된다.
그리고 도 11을 참조하면 제 1 층간절연막(150)에서 비트라인이 형성될 비트라인 영역(152)을 형성한다. 구체적으로는 제 1 층간절연막(150) 상에 포토레지스트 패턴을 형성한 후 랜딩플러그 콘택(142a)이 노출될 때까지{도 11의 (b) 참조} 제 1 층간절연막(150)을 식각하는 리소그래피 공정에 의해 비트라인 영역(152)을 형성한다. 이 때 도 11의 (b)에 도시된 바와 같이 비트라인 영역(152)은 게이트 도전층(122; 제 1 도전층 패턴)과 수직하게 형성된다.
다음으로 도 12에 도시된 바와 같이 비트라인 영역(152) 및 제 1 층간절연막(150)을 포함한 전면에 확산방지막(164)을 형성한 뒤, 확산방지막(164) 표면에 제 3 도전층(160)을 CVD, ALD 또는 PVD 방법으로 증착한다. 이후 도 13에 도시된 바와 같이 제 1 층간절연막(150)을 스토퍼(stopper)로 한 CMP 등의 평탄화 식각으로 제 3 도전층(160)을 연마하여 비트라인(162)을 형성한다.
여기서 확산방지막(164)은 확산방지막(144)과 동일하게, 산화물 계열(MoOx, ZrOx, TaOx, TiOx, RuOx, CrOx 등), 질화물 게열(MoNx, ZrNx, TaNx, TiNx, RuNx, CrNx 등) 혹은 금속계열(Mo, Zr, Ta, Ti, Ru, Cr, Hf 등)의 물질이 사용될 수 있다. 또 이 확산방지막(164)을 금속 계열로 형성할 경우, 금속 계열 배리어 물질을 시드(seed) 및 접착층으로 사용하고 이후 제 3 도전층(160; 바람직하게는 구리)을 도금하는 방법을 사용함으로써 제 3 도전층(160)을 용이하게 증착할 수 있다.
도 14를 참조하면 비트라인(162)과 제 1 층간절연막(150)의 상부 표면에 제 2 층간절연막(170)을 소정 두께로 증착한다. 이 때 제 2 층간 절연막(170)은 제 1 층간절연막(150)과 마찬가지로 산화물 계열(PSG, BOSG, TEOS 혹은 HDP 등), 질화물 계열 혹은 탄소 계열비정질 탄소(Amorphos Carbon) 혹은 다이아몬드상 카본(Diamond-like Carbon)을 사용할 수 있다. 제 2 층간 절연막(170)도 각 층의 패턴 및 콘택들이 서로 단락(short)되지 않도록 각 층을 절연시키는 역할을 하게 된다.
이후 도 15와 같이 제 1 층간절연막(150) 및 제 2 층간절연막(170)에서 저장전극 비트라인 영역(도 14의 도면부호 142b 참조)과 저장전극(미도시)을 연결할 저장전극 콘택홀(172)을 형성한다. 구체적으로는 제 1 층간절연막(150) 및 제 2 층간절연막(170) 상에 포토레지스트 패턴(미도시)을 형성한 후 랜딩플러그 콘택(142b) 이 노출될 때까지도 15의 (b) 참조 제 1 층간절연막(150) 및 제 2 층간절연막(170)을 식각하는 리소그래피 공정에 의해 저장전극 콘택홀(172)을 형성한다.
다음으로 도 16에 도시된 바와 같이 저장전극 콘택홀(172)과 제 2 층간절연막(170) 및 랜딩플러그 콘택(142b) 등을 포함하는 전면에 확산방지막(174)을 형성한 뒤, 제 4 도전층(180)을 증착하고, 도 17에 도시된 바와 같이 제 2 층간절연막(170)을 스토퍼(stopper)로 한 CMP 등의 평탄화 식각으로 제 4 도전층(180)을 연마하여 저장전극 콘택(182)을 형성한다.
이후 도시하지는 않았으나 저장전극 콘택(182) 물질의 확산을 방지하기 위해 저장전극 콘택(182) 및 제 2 층간절연막(170)의 상부에도 산화물 계열(MoOx, ZrOx, TaOx, TiOx, RuOx, CrOx 등), 질화물 계열(MoNx, ZrNx, TaNx, TiNx, RuNx, CrNx 등) 또는 금속 계열(Mo, Zr, Ta, Ti, Ru, Cr, Hf 등) 중 어느 하나로 이루어지는 확산방지막(미도시)을 형성하고, 이 확산방지막(미도시)의 상부에 캐패시터(미도시; DRAM의 경우)와 같은 저장소자 및 금속배선 등을 형성하여 반도체 소자를 형성할 수 있다.
지금까지 설명한 본 발명의 반도체 소자 및 그 제조방법은 게이트와 비트라인 및 비트라인 콘택, 나아가 저장전극 콘택을 동일한 도전층 물질로 형성함으로써, 반도체 소자의 저항을 최소화하여 처리속도를 향상시키고 소비전력을 감소시킬 수 있는 효과를 제공한다. 그리고 게이트 하드마스크의 두께를 조정함으로써 랜딩 플러그 콘택(LPC) 층의 두께를 조정할 수 있고, 게이트 하드마스크를 얇게 형성하 게 되면 랜딩 플러그 콘택의 하부 면적을 넓게 할 수 있으므로, 랜딩 플러그 콘택의 저항을 감소시킬 수 있고, 랜딩 플러그 형성 공정에 선택적 에피 성장(Selective Epitaxial Growth; SEG)을 적용할 수 있게 되는 효과도 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
도 1은 본 발명에 따르는 반도체 소자의 구조를 도시한 단면도; 그리고,
도 2 내지 도 17은 본 발명에 따르는 반도체 소자의 제조방법을 차례로 도시한 단면도 및 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100a : 활성영역
100b : 소자분리영역 110 : 리세스
112 : 게이트 산화막 114, 144, 164, 174 : 확산 방지막
120 : 제 1 도전층 122 : 제 1 도전층 패턴
130 : 게이트 하드마스크층 134 : 콘택홀
140 : 제 2 도전층 142 : 랜딩플러그 콘택
150 : 제 1 층간절연막 152 : 비트라인 영역
160 : 제 3 도전층 162 : 비트라인
170 : 제 2 층간절연막 172 : 저장전극 콘택홀
180 : 제 4 도전층 182 : 저장전극 콘택
Claims (21)
- 반도체 기판의 리세스에 매립된 제 1 도전층을 포함하는 게이트;상기 제 1 도전층의 상부에 형성된 게이트 하드마스크층;상기 게이트에 인접하여 형성되고 제 2 도전층으로 이루어진 랜딩 플러그;상기 랜딩 플러그 상부에 형성되며 제 3 도전층으로 이루어진 비트라인; 및상기 랜딩 플러그 및 상기 비트라인의 상부에 형성되며 제 4 도전층으로 이루어진 저장전극 콘택을 포함하며,상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층 및 상기 제 4 도전층은 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 소자.
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- 청구항 1에 있어서,상기 리세스의 표면에 형성된 게이트 산화막; 및상기 게이트 산화막의 상부에 형성된 확산방지막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 4에 있어서,상기 확산방지막은,산화물 계열(MoOx, ZrOx, TaOx, TiOx, RuOx, CrOx 등), 질화물 계열(MoNx, ZrNx, TaNx, TiNx, RuNx, CrNx 등) 또는 금속 계열(Mo, Zr, Ta, Ti, Ru, Cr, Hf 등) 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
- 청구항 1에 있어서,상기 제 1 도전층의 상부 표면은 상기 반도체 기판의 상부 표면과 높이가 일치하는 것을 특징으로 하는 반도체 소자.
- 청구항 1에 있어서,상기 제 1 도전층, 상기 비트라인 및 상기 저장전극 콘택 상부의 캐패시터를 서로 절연시키는 층간절연막이 더 구비되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판에 제 1 도전층을 포함하는 게이트를 반도체 기판의 리세스에 매립하여 형성하는 단계;상기 제 1 도전층의 상부에 게이트 하드마스크층을 형성하는 단계;상기 게이트에 인접한 반도체 기판 상에 제 2 도전층으로 이루어진 랜딩 플러그를 형성하는 단계;상기 랜딩 플러그 중 일부의 상부에 제 3 도전층으로 이루어진 비트라인을 형성하는 단계; 및상기 랜딩 플러그 중 상부에 비트라인이 형성되지 않은 랜딩 플러그의 상부에 제 4 도전층으로 이루어진 저장전극 콘택을 형성하는 단계를 포함하며,상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층 및 상기 제 4 도전층은 구리(Cu)를 포함하여 제조되는 것을 특징으로 하는 반도체 소자의 제조방법.
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- 청구항 8에 있어서,상기 리세스를 포함한 반도체 기판 전면에 게이트 산화막을 형성하는 단계; 및상기 게이트 산화막의 상부에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 11에 있어서,상기 게이트 산화막의 상부에 확산 방지막을 형성하는 단계는,CVD, MOCVD(Metal-Organic CVD) 혹은 ALD(Atomic Layer Deposition)의 방법으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 11에 있어서,상기 게이트 산화막을 형성하는 단계는,SiO2, ONO, HfOx, ZrOx 등의 High-K 물질이나 PZT 물질을 CVD(기상화학증착) 방법 혹은 퍼니스(furnace)에서 반도체 기판(100)을 가열하는 방법, 혹은리세스(110)의 표면에 Zr 이나 Hf와 같은 High-K 물질을 ALD 에 의해 증착한 후 자연 산화시키는 방법중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서,상기 제 1 도전층의 상부 표면은 상기 반도체 기판의 상부 표면과 높이가 일치하도록 매립되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서,상기 게이트 하드마스크층의 상부 및 상기 비트라인의 측면에 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판의 활성영역에 리세스를 형성하는 단계;상기 리세스를 포함한 반도체 기판 전면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막의 상부에 제 1 도전층을 형성한 후, 평탄화 식각하여 상기 리세스를 매립하는 제 1 도전층 패턴을 형성하는 단계;상기 제 1 도전층 패턴을 포함하는 반도체 기판의 전면에 게이트 하드마스크층을 형성하는 단계;상기 게이트 하드마스크층에서 랜딩 플러그가 형성될 영역을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀에 제 2 도전층을 매립하여 랜딩플러그 콘택을 형성하는 단계;상기 랜딩플러그 콘택 및 게이트 하드마스크층의 전체 표면에 제 1 층간 절연막을 형성하는 단계;상기 층간 절연막 중 비트라인이 형성될 영역을 노출시키는 비트라인 영역을 형성하는 단계;상기 비트라인 영역을 제 3 도전층으로 매립하여 비트라인을 형성하는 단계;상기 비트라인 및 제 1 층간절연막의 상부에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막 중 저장전극 콘택이 형성될 영역을 노출시키는 저장전극 콘택홀을 형성하는 단계;상기 저장전극 콘택홀에 제 4 도전층을 매립하여 저장전극 콘택을 형성하는 단계;를 포함하되,상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층 및 상기 제 4 도전층은 구리(Cu)를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 16에 있어서,상기 비트라인 영역을 형성하는 단계는:상기 제 1 층간절연막 상에 포토레지스트 패턴을 형성하는 단계; 및상기 랜딩플러그 콘택이 노출될 때까지 상기 제 1 층간절연막을 식각하는 리소그래피 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 17에 있어서,상기 비트라인을 형성하는 단계는:상기 비트라인 영역에 제 3 도전층을 CVD, ALD 또는 PVD 방법으로 증착하는 단계;상기 제 1 층간절연막을 스토퍼로 한 평탄화 식각으로 상기 제 3 도전층을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 16에 있어서,상기 게이트 산화막의 상부, 상기 게이트 하드마스크층 및 상기 랜딩 플러그 콘택홀의 상부, 그리고 상기 저장전극 콘택홀의 상부에, 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 19에 있어서,상기 확산방지막은,산화물 계열(MoOx, ZrOx, TaOx, TiOx, RuOx, CrOx 등), 질화물 계열(MoNx, ZrNx, TaNx, TiNx, RuNx, CrNx 등) 또는 금속 계열(Mo, Zr, Ta, Ti, Ru, Cr, Hf 등) 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
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